CN104425365A - 一种自对准接触工艺 - Google Patents
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Abstract
本发明提供了一种自对准接触工艺方法，包括以下步骤：提供衬底；在所述衬底上形成栅堆叠，在栅堆叠两侧形成侧墙，在侧墙两侧的衬底内形成源漏区；在所述衬底的上方淀积一层接触层，所述接触层覆盖源漏区、侧墙和栅堆叠；选择性刻蚀部分所述接触层，保留源漏区、栅堆叠和侧墙上方的部分；淀积层间介质层，并进行表面平坦化，至露出栅堆叠时停止。与此相应的，本发明还提供了一种半导体结构。本发明通过采用先沉积接触层的方法，降低了光学对准的难度，增加了对准精度，可以有效缩短源漏之间的距离，减小沟道电阻，增加集成度。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种自对准接触工艺。
背景技术
在深亚微米集成电路制造中，随着特征尺寸的逐渐变小，MOS器件之间的间距也越来越窄，也就越来越接近光刻工艺分辨率的极限。因此在晶圆片上形成的光刻图形就会出现失真，即所谓的光学临近效应（OPE）。在使用更先进光刻机台来定义更小的特征尺寸越来越难的情况下，自对准接触通孔刻蚀工艺(SAC:Self-aligned Contact)应运而生，此工艺的产生减小了在特征尺寸变小的情况下光刻机台的工艺局限。
传统的自对准接触工艺如图2-图12所示，在形成栅堆叠、源漏区以及层间介质层之后，需要通过掩膜版图形化一层光刻胶作为阻挡层来刻蚀接触孔，然后在接触孔内淀积金属栓。
但是在特征尺寸越来越接近光刻工艺极限的情况下，图形化失真的情况越来越严重，导致接触孔可能无法准确对位到源漏区上，这就会增大接触电阻，甚至导致器件失效。
因此，希望提出一种能够避免光刻机的光学临近效应的工艺，实现接触孔的自对准。
发明内容
本发明提供了一种可以解决上述问题的自对准接触工艺，该工艺方法包括以下步骤：
a)提供衬底；
b)在所述衬底上形成栅堆叠，在栅堆叠两侧形成侧墙，在侧墙两侧的衬底内形成源漏区；
c)在所述衬底的上方淀积一层接触层，所述接触层覆盖源漏区、侧墙和栅堆叠；
d)选择性刻蚀部分所述接触层，保留源漏区、栅堆叠和侧墙上方的部分；
e）淀积层间介质层，并进行表面平坦化，至露出栅堆叠时停止。
根据本发明的另一个方面，还提供了一种半导体结构，包括：
衬底；
栅堆叠，位于所述衬底上；
侧墙，位于所述栅堆叠两侧的衬底上；
源漏区，位于所述栅堆叠两侧的衬底内；
接触层，位于所述侧墙两侧的源漏区上；
层间介质层，位于所述接触层两侧的衬底上。
与现有技术相比，采用本发明提供的技术方案具有如下优点：通过采用先沉积接触层的方法，降低了光学对准的难度，增加了对准精度，可以有效缩短源漏之间的距离，减小沟道电阻，增加集成度。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显。
图1为根据本发明的实施例的自对准接触工艺方法的流程图；
图2至图12为按照传统工艺流程刻蚀接触孔的各个阶段的剖面示意图；
图13至图18和图20至图26为按照图1所示流程刻蚀自对准接触孔的各个阶段的剖面示意图；
图19为按照图1所示流程完成各步工艺后的俯视图。
具体实施方式
下面详细描述本发明的实施例。
所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。
本发明提供了一种自对准接触孔刻蚀工艺。下面，将结合图2至图26通过本发明的实施例对图1的自对准接触工艺进行具体描述。如图1所示，本发明所提供的工艺包括以下步骤。
在步骤S101中，提供衬底100。
此步与传统工艺一致，具体地，如图2所示，首先提供衬底100。在本实施例中，所述衬底100为硅衬底(例如硅晶片)。根据现有技术公知的设计要求(例如P型衬底或者N型衬底)，衬底100可以包括各种掺杂配置。在其他实施例中，所述衬底100可以包括其他基本半导体(如Ⅲ-Ⅴ族材料)，例如锗。或者，衬底100可以包括化合物半导体，例如碳化硅、砷化镓、砷化铟。典型地，衬底100可以具有但不限于约几百微米的厚度，例如可以在400μm-800μm的厚度范围内。
在步骤S102中，在所述衬底上100形成栅堆叠320，在栅堆叠两侧形成侧墙300，在侧墙两侧的衬底内形成源漏区110。
此步与传统工艺一致，具体的，首先在衬底100之上形成栅堆叠。首先，在衬底100上形成栅介质层，如图2所示。在本实施例中，所述栅介质层200可以为氧化硅或氮化硅及其组合形成，在其他实施例中，也可以是高K介质，例如，HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、HfLaO、HfLaSiO、Al2O3、La2O3、ZrO2、LaAlO中的一种或其组合，或包括高K介质与氧化硅或氮化硅的组合结构，其厚度可以为1nm-15nm。而后，在所述栅介质层上形成栅极，如图3所示。所述栅极210可以是金属栅极，例如通过沉积金属氮化物，包括MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz及其组合，其中M为Ta、Ti、Hf、Zr、Mo、W及其组合；和/或金属或金属合金，包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La及其组合。所述栅极还可以是金属硅化物，例如NiSi、CoSi、TiSi等，厚度可以为10nm-150nm。然后以所述栅极为掩膜刻蚀栅介质层，如图4所示。在另一个实施例中，所述栅极还可以是伪栅极，例如通过沉积多晶硅、多晶SiGe、非晶硅，和/或，掺杂或未掺杂的氧化硅及氮化硅、氮氧化硅、碳化硅，甚至金属来形成。在另一个实施例中，栅堆叠也可以只有伪栅极而没有栅介质层，而是在后续的替代栅工艺中除去伪栅极后再形成栅介质层。
在本实施例中，所述伪栅堆叠由两部分组成，下面一层是伪栅极120，伪栅极上面一层是掩膜层130，如图4所示，所述掩膜层的材料与接下来要形成的侧墙材料相同，作用是在刻蚀时有相同的刻蚀速率，可以使表面平整。
下文中，即以此为例对后续的步骤进行说明。
在形成伪栅堆叠之后，在伪栅堆叠两侧形成侧墙300，如图5所示，侧墙的上表面与伪栅堆叠上表面齐平。所述侧墙材料可以是SiO2、Si3N4、SiON中的一种或其组合。
然后以所述伪栅堆叠和侧墙作为掩膜，在衬底100内形成源漏区110，如图6所示。所述源漏区110为按照本领域所公知的工艺方法形成。具体工艺和参数本领域人员可根据需要自行选择。
接下来如图7-12所示，在传统工艺中可继续完成后续步骤。例如，沉积层间介质层，如图7所示。刻蚀层间介质层，至露出伪栅极时停止，如图8所示。刻蚀掉伪栅极，露出栅极空隙，如图9所示。填充栅介质层和金属栅极形成栅堆叠320，如图10所示。沉积层间介质层，如图11所示。刻蚀源漏接触通孔，并填充接触金属形成金属接触栓，如图12所示。
在步骤S103中，在所述衬底的上方淀积一层接触层410，所述接触层覆盖源漏区110、侧墙300和栅堆叠320。
具体地，首先在步骤S102形成的半导体结构的上方，均匀淀积一层接触层410，如图13所示。所述接触层将此时半导体结构的上表面，包括源漏区110、侧墙300、栅堆叠320以及裸露的衬底，完全覆盖。所述接触层410的材料可以是W、Al、Cu、TiAl中的一种或其组合。
然后，将位于裸露的衬底上方的接触层410刻蚀掉。具体刻蚀方法，可以在接触层表面涂覆一层光刻胶，然后对其图形化，去除位于裸露衬底上方的部分。然后以剩余光刻胶（位于源漏区、侧墙和栅堆叠上方的部分）作为掩膜，对接触层进行刻蚀，刻蚀完成后再将光刻胶去除。这样就形成了如图14所示的，覆盖源漏区、侧墙和栅堆叠的接触层。
在此步光刻工艺中，图形化的最小分辨距离是沟道宽度再加上源漏区的宽度。而在传统工艺中，利用光刻来图形化金属接触孔的工艺对分辨率的要求只有一个沟道宽度的大小。因此采用本发明所述的方法可以大大降低对光刻工艺中最小分辨率的要求。
在步骤S104中，淀积层间介质层310，并进行表面平坦化，至露出栅堆叠320时停止。
具体地，首先在步骤S103的基础上淀积一层层间介质层310，如图15所示，所述层间介质层把此时半导体结构的表面，包括裸露的衬底和刻蚀后的接触层，都覆盖住。所述层间介质层的材料可以是任意不同于接触层的材料，如SiO2、SiOF、SiCOH、SiO、SiCO、SiCON、SiON、磷硅玻璃PSG、硼磷硅玻璃BPSG。
然后对所述层间介质层进行刻蚀，至露出伪栅堆叠中的伪栅极层时停止，如图16所示。因为刻蚀过程中，被刻蚀的部分不完全相同，所以为了保证期间表面的平整，具体的刻蚀可以分多步进行。首先刻蚀层间介质层，至露出位于伪栅堆叠上方的接触层时停止。然后，进行第二步刻蚀，露出伪栅堆叠的掩膜层时停止。最后，进行第三步刻蚀，至露出伪栅堆叠的伪栅极层时停止。此时伪栅极层的上表面、侧墙的上表面、接触层的上表面和层间介质层的上表面均齐平。在这两步刻蚀中，为了保持表面平整，也可选用不同的刻蚀液，再细化为多步刻蚀，本领域人员可以根据自己的需要，选择合适的工艺步骤。
最后，利用后栅工艺形成栅极。具体的，首先通过选择性刻蚀去除伪栅堆叠内的伪栅级，形成栅极空隙，如图17所示。然后沉积栅介质层和金属栅极形成栅堆叠320，如图18所示。完成上述工艺后的俯视图如图19所示，其中中间区域是栅堆叠320，栅堆叠两侧是侧墙300，侧墙两侧为接触层410，其余位置填充有层间介质层。
本发明还提供了另外一种刻蚀所述接触层410的实施例，具体方法包括：
首先，在所述接触层410上方淀积一层阻挡层420，如图20所示，所述阻挡层可以是任意不同于接触层的材料，如SiO2、SiOF、SiCOH、SiO、SiCO、SiCON、SiON、磷硅玻璃PSG、硼磷硅玻璃BPSG。
然后，对所述阻挡层420进行各向异性刻蚀，在垂直方向的刻蚀速率与水平方向的速率比要尽可能大，这样由于位于源漏区上方的阻挡层更厚，在位于裸露衬底上方的阻挡层完全刻蚀之后即可停止刻蚀，这样仅保留下位于源漏区上方的阻挡层，如图21所示。
接着，以位于源漏区上方的阻挡层为作为掩膜，对接触层410进行刻蚀，至露出伪栅极层时停止，如图22所示。
最后，刻蚀去除剩余的阻挡层，如图23所示。然后在接触层两侧沉积层间介质层，如图24所示。在本发明所述的第二种刻蚀所述接触层410的实施例中也可以采用所述后栅工艺，来形成栅堆叠。具体的，首先通过选择性刻蚀去除伪栅堆叠内的伪栅级，形成栅极空隙，如图25所示。然后沉积栅介质层和金属栅极形成栅堆叠320，如图26所示。
根据本发明的另一个方面，还提供了一种半导体结构，包括：
衬底100；
栅堆叠320，位于所述衬底100上；
侧墙300，位于所述栅堆叠320两侧的衬底上；
源漏区110，位于所述栅堆叠320两侧的衬底内；
接触层410，位于所述侧墙300两侧的源漏区上；
层间介质层310，位于所述接触层410两侧的衬底上。
具体的，如图18所示，所述衬底100为硅衬底(例如硅晶片)。根据现有技术公知的设计要求(例如P型衬底或者N型衬底)，衬底100可以包括各种掺杂配置。在其他实施例中，所述衬底100可以包括其他基本半导体(如Ⅲ-Ⅴ族材料)，例如锗。或者，衬底100可以包括化合物半导体，例如碳化硅、砷化镓、砷化铟。典型地，衬底100可以具有但不限于约几百微米的厚度，例如可以在400μm-800μm的厚度范围内。
栅堆叠320位于所述衬底上，由栅介质层和栅电极组成。在所述栅堆叠的两侧形成有侧墙，所述的侧墙的上表面与栅堆叠齐平，用于对栅堆叠形成保护，防止漏电。
在栅堆叠320两侧的衬底中形成有源漏区110，所述源漏区的深度、宽度、参杂浓度等工艺本领域技术人员可根据需要自行设定。
在侧墙两侧，源漏区的上方形成有接触层，所述接触层的上表面与侧墙的上表面和栅堆叠的上表面齐平，且与源漏区形成导电接触。所述接触层的材料可以是W、Al、Cu、TiAl中的一种或其组合，或者其它导体材料。
在接触层的两侧是层间介质层410，所述层间介质层的材料可以是任意不同于接触层的材料，如SiO2、SiOF、SiCOH、SiO、SiCO、SiCON、SiON、磷硅玻璃PSG、硼磷硅玻璃BPSG。
与现有技术相比，本发明具有以下优点：通过采用先沉积接触层的方法，降低了光学对准的难度，增加了对准精度，可以有效缩短源漏之间的距离，减小沟道电阻，增加集成度。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
Claims (7)
1.一种自对准接触孔刻蚀工艺方法，该方法包括以下步骤：
a)提供衬底（100）；
b）在所述衬底上（100）形成栅堆叠(320)，在栅堆叠两侧形成侧墙（300），在侧墙两侧的衬底内形成源漏区（110）；
c）在所述衬底的上方淀积一层接触层(410)，所述接触层覆盖源漏区(110)、侧墙(300)和栅堆叠(320)；
d）选择性刻蚀部分所述接触层（410），保留源漏区（110）、栅堆叠（320）和侧墙（300）上方的部分；
e）淀积层间介质层（310），并进行表面平坦化，至露出栅堆叠（320）时停止。
2.根据权利要求1所述的制造方法，其中，所述栅堆叠（320）的包括栅介质层和栅电极。
3.根据权利要求1或权利要求2所述的制造方法，其中，形成所述栅堆叠的工艺是前栅工艺或后栅工艺。
4.根据权利要求1所述的制造方法，其中所述接触层（410）的材料是W、Al、Cu、TiAl或其它导体材料。
5.根据权利要求1所述的制造方法，其中选择性刻蚀部分所述接触层（410）的方法包括：
在所述接触层（410）上方淀积一层阻挡层（420）；
对所述阻挡层（420）进行各向异性刻蚀，仅保留位于源漏区上方的阻挡层；
以位于源漏区上方的阻挡层为作为掩膜，对接触层（410）进行刻蚀，至露出栅堆叠（320）时停止；
刻蚀去除剩余的阻挡层。
6.根据权利要求1所述的制造方法，其中步骤e）所述的CMP工艺可分多次进行。
7.一种半导体结构，包括：
衬底（100）；
栅堆叠（320），位于所述衬底（100）上；
侧墙（300），位于所述栅堆叠（320）两侧的衬底上；
源漏区（110），位于所述栅堆叠（320）两侧的衬底内；
接触层（410），位于所述侧墙（300）两侧的源漏区上；
层间介质层（310），位于所述接触层（410）两侧的衬底上。
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| US6162690A (en) * | 1997-10-01 | 2000-12-19 | Samsung Electronics Co., Ltd. | Methods of forming field effect transistors having self-aligned intermediate source and drain contacts |
| US20050085072A1 (en) * | 2003-10-20 | 2005-04-21 | Kim Hyun T. | Formation of self-aligned contact plugs |
| CN102683209A (zh) * | 2011-03-18 | 2012-09-19 | 中国科学院微电子研究所 | 一种半导体器件及其制造方法 |
-
2013
- 2013-09-11 CN CN201310412551.4A patent/CN104425365A/zh active Pending
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| PB01 | Publication | ||
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