CN105810565B - 形成半导体元件的方法 - Google Patents

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Abstract

本发明公开一种形成半导体元件的方法，其包含以下步骤。首先，提供具有一晶体管的一基底，该晶体管包含一源极/漏极。在该基底上形成一介电层，并在该介电层内形成一接触插塞，电连接该源极/漏极。接着，在该介电层上形成一掩模层，该掩模层包含相互堆叠的一第一层及第二层。之后，在该第二层上形成一狭缝阻挡图案，且在该第一层上形成一接触沟槽图案。后续则移除该第二层。最后，通过该第一层的接触沟槽图案形成一接触沟槽。

Description

形成半导体元件的方法
技术领域
本发明涉及一种形成半导体元件的方法，尤其是涉及一种利用双层结构的掩模层于介电层中形成开口的方法。
背景技术
随着半导体制作工艺的线宽不断缩小，半导体元件的尺寸不断地朝微型化发展，然而，由于目前半导体制作工艺的线宽微小化至一定程度后，具金属栅极的半导体结构的整合制作工艺也浮现出更多挑战与瓶颈。
其中，为了使微型化的半导体元件满足高度集成及高速运作的效果，现有技术利用微型化的布线通孔与层间介电层形成多层互联的配线结构，以分别电连接晶体管的金属栅极以及源极/漏极，作为和对外电子信号的输入/输出端。然而，现有技术在结合金属栅极与接触插塞等元件的制作工艺时仍因光学的限制遇到一些瓶颈，例如所形成电连接源极/漏极的接触插塞常因所设置的位置不佳而直接贯穿金属栅极，影响元件的整体电性表现。有鉴于此，如何有效改良半导体元件制作工艺与架构即为现今一重要课题。
发明内容
本发明的一目的在于提供一种形成具有接触插栓的半导体元件的方法，以改善整体半导体结构的电性表现。
为达上述目的，本发明的一优选实施例提供一种形成半导体元件的方法，其包含以下步骤。首先，提供一基底，该基底上具有一晶体管，其中，该晶体管包含一栅极结构以及一源极/漏极。接着，在该基底上形成一第一介电层，覆盖该基底。而后，在该第一介电层内形成一第一接触插塞，电连接该源极/漏极。接着，在该第一介电层上形成一第二介电层，并且在该第二介电层上形成一掩模层，该掩模层包含一多层结构，且该多层结构具有相互堆叠一第一层及第二层，该第二层堆叠于该第一层上。之后，在该掩模层的第二层上形成一狭缝阻挡图案，且在该掩模层的第一层上形成一接触沟槽图案。后续则移除该第二层。最后，通过该第一层的接触沟槽图案于该第二介电层形成一第一接触沟槽。
本发明的形成半导体元件的方法，主要是形成多层结构的掩模层，并使该掩模层的第一层及第二层分别具有至少一个狭缝阻挡图案以及多个接触沟槽图案，由此，可在后续接触沟槽的蚀刻制作工艺中，将接触沟槽的延伸条状区隔成两部分。
附图说明
图1至图15为本发明一实施例中形成半导体元件的步骤示意图。
主要元件符号说明
100 基底
102 沟槽
106 绝缘层
110 鳍状结构
130 晶体管
131 金属栅极结构
132 高介电常数栅极介电层
133 间隙壁
134 功函数金属层
135 阻障层
136 金属层
137 帽盖层
138 源极/漏极
150 层间介电层
170 介电层
190 第一图案化掩模层
200 图案化牺牲层
210 第二图案化掩模层
211 有机介电层
212 含硅硬掩模
213 光致抗蚀剂层
200 图案化牺牲层
230 接触沟槽
250 金属硅化物层
270 接触插塞
271 阻障层
272 接触金属层
290 蚀刻停止层
310 介电层
311-312 初始沟槽
330 掩模层
331 第一层
332 第二层
333 图案化第一层
333a 接触沟槽图案
334 图案化第二层
344a 狭缝阻挡图案
350-352 接触沟槽
350a-352a 接触沟槽
360 接触插塞
370-374 接触沟槽
370a-374a 接触沟槽
380 接触插塞
400 图案化牺牲掩模层
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
请参考图1至图15，其绘示本发明一实施例的形成方法的步骤示意图。首先，如图1所示，提供一基底100，基底100可以是具有半导体材料的基底，例如是硅基底(siliconsubstrate)、外延硅基底(epitaxial silicon substrate)、硅锗半导体基底(silicongermanium substrate)、碳化硅基底(silicon carbide substrate)或硅覆绝缘(silicon-on-insulator，SOI)基底等，也可以是具有非半导体材质的基底，例如是玻璃基底(glasssubstrate)，但不以此为限。在本实施例中，可选择先在基底100上形成至少一鳍状结构110，鳍状结构110的形成方式例如包含先于基底100上形成一图案化掩模(未绘示)，再经过一蚀刻制作工艺，将该图案化掩模的图案转移至基底100中，再移除该图案化掩模，即可在基底100中形成多个沟槽102，后续在沟槽中填入绝缘层106，使得突出于绝缘层106的基底100形成鳍状结构110，该绝缘层106形成浅沟隔离(shallow trench isolation；STI)，但不以此为限。在其他实施例中，也可省略该鳍状结构110，直接在平面基底上形成浅沟隔离而于平面基底上定义出至少一个主动区。
接着，在基底100上形成至少一晶体管130以及一层间介电层150。晶体管130包含横跨鳍状结构110的一金属栅极结构131，以及设置于金属栅极结构131两侧的鳍状结构110内的源极/漏极138。在本实施例中，金属栅极结构131的形成方式例如包含先在基底100上预先形成一介质层(未绘示)、一高介电常数栅极介电层132、一牺牲栅极结构(未绘示)及间隙壁133，接着于该牺牲栅极结构两侧鳍状结构110中形成源极/漏极138，再于基底100上全面形成一层间介电材料层(未绘示)。之后，通过一平坦化制作工艺，如化学机械抛光制作工艺、蚀刻制作工艺或两者的组合，部分移除该层间介电材料层至暴露该牺牲栅极结构，然后部分移除该牺牲栅极结构以形成一沟槽(未绘示)。最后，依序于该沟槽内填入功函数金属材料层(未绘示)，例如是一P型功函数金属层，如镍(Ni)、钨(W)、钼(Mo)、钽(Ta)、钛(Ti)的氮化物，或是一N型功函数金属层，如铝化钛(titanium aluminides；TiAl)、铝化锆(aluminum zirconium；ZrAl)、铝化钨(aluminum tungsten；WAl)、铝化钽(aluminumtantalum；TaAl)或铝化铪(aluminum hafnium；HfAl)；阻障材料层(未绘示)，例如是钛/氮化钛(Ti/TiN)或钽/氮化钽(Ta/TaN)及金属材料层(未绘示)，例如是钨或铝(Al)。而后，通过一化学机械研磨制作工艺移除位于该沟槽外的该功函数金属材料层、该阻障材料层及金属材料层，并进行一回蚀刻制作工艺，移除部分位于该沟槽内的该功函数金属材料层、该阻障材料层及金属材料层至未填满该沟槽，形成如图1所示的功函数金属层134、阻障层135、金属层136以及层间介电层150。最后，于该沟槽内形成帽盖层137，例如是氮化硅层，填满该沟槽。由此，层间介电层150的一顶表面会与金属栅极结构131的一顶表面齐平。
值得一提的是，前述实施例虽是以「后栅极(gate last)」的「前高介电常数层(high-k first)」为说明态样，但本发明的形成方法也可能配合「前栅极(gate first)」、「后高介电常数层(high-k last)」或其他金属栅极制作工艺进行。再者，本发明还可选择在形成该层间介电材料层之前，先于基底100上进一步形成一接触洞蚀刻停止层(contactetch stop layer；CESL)，例如是单一层或复合层，且其可以对金属栅极结构131施加所需的压缩应力或是伸张应力，但并不以此为限。此外，在另一实施例中，可依据实际元件需求，选择在形成层间介电层150之前，先于金属栅极结构131两侧分别形成一外延层(未绘示)，以对金属栅极结构131下方的通道区提供更佳的应力效果，并可增加其与后续接触插塞的接触面积。
后续，如图2至图5所示，进行一源极/漏极接触沟槽制作工艺，其中，图3及图4为半导体元件形成阶段的上视图，图2为图4沿着剖面线A-A’的剖面示意图。首先，如图2所示，在晶体管130以及层间介电层150上形成一介电层170，再依序于介电层170上形成一第一图案化掩模层190以及一第二图案化掩模层210。其中，第一图案化掩模层190覆盖于介电层170上，且仅部分暴露位于鳍状结构110上方的介电层170，如图3所示；第二图案化掩模层210则是仅覆盖位于晶体管130上方的介电层170，如图4所示。值得注意的是，在本实施例中，第二图案化掩模层210是用来定义接触沟槽的形成位置，而第一图案化掩模层190则是用来定义该接触沟槽的阻断图案的形成位置，故第一图案化掩模层190及第二图案化掩模层210的图案部分重叠且直接接触。也就是说，第一图案化掩模层190及第二图案化掩模层210的图案在垂直基底100的投影方向上彼此相交，如图4所示。
此外，前述介电层170、第一图案化掩模层190以及第二图案化掩模层210的材料组成可以视制作工艺技术而有不同的选择。举例来说，介电层170可包含单层结构或多层结构的介电材料，且优选是与层间介电层具有相同的介电材料，例如是氧化硅(silicon oxide；SiO)、氮氧化硅(silicon oxynitride；SiNO)、碳氮化硅(silicon carbonitride；SiCN)等。而第一图案化掩模层190以及第二图案化掩模层210则都可以是掩模材料所组成的单层结构或多层结构，且层间介电层150、介电层170、第一图案化掩模层190与第二图案化掩模层210之间优选具有蚀刻选择比。具体来说，如图2所示，本实施例的第一图案化掩模层190包含单层的氮化钛层，第二图案化掩模层210则具有三层结构，包含一有机介电层(organicdielectric layer；ODL)211，例如是由波长365纳米(nm)的I-line光致抗蚀剂材料或酚醛树脂(novolac resin)所构成；一含硅硬掩模(silicon-containing hard mask；SHB)层212，例如是由含硅的有机高分子聚合物(organo-silicon polymer)或聚硅物(polysilane)所构成；以及一光致抗蚀剂层213，例如是由波长248纳米(nm)或193纳米波长的光致抗蚀剂材料所构成，例如KrF光致抗蚀剂层，但并不以此为限。
前述第一图案化掩模层190及第二图案化掩模层210的形成方法，例如包括于介电层170上依序形成一第一掩模材料层(未绘示)以及一第一图案化光致抗蚀剂层(未绘示)，并将该第一图案化光致抗蚀剂层的图案转移至该第一掩模材料层，形成第一图案化掩模层190。接着，在移除该第一图案化光致抗蚀剂层后，在介电层170及第一图案化掩模层190上再形成一第二掩模材料层(未绘示)以及一第二图案化光致抗蚀剂层(未绘示)，并将该第二图案化光致抗蚀剂层的图案转移至该第二掩模材料层，形成第二图案化掩模层210。然而，本领域者应可轻易理解，在本发明的其他实施例中，也可利用其他方式形成第一图案化掩模层及第二图案化掩模层，例如，在该第一图案化光致抗蚀剂层下方进一步选择性形成一底抗反射层(bottom anti-reflective coating；BARC；未绘示)。
后续，则可直接进行另一蚀刻制作工艺，例如是一干蚀刻制作工艺，同时以第一图案化掩模层190及第二图案化掩模层210为蚀刻掩模，形成至少一接触沟槽230穿过介电层170及层间介电层150至源极/漏极138。在本实施例中，因第一图案化掩模层190及第二图案化掩模层210的图案部分重叠，因此，在进行蚀刻制作工艺时，可同时将第一图案化掩模层190及第二图案化掩模层210共同曝露的图案转移至其下方的介电层170及层间介电层150，形成如图5所示的接触沟槽230，随后，再移除第一图案化掩模层190及第二图案化掩模层210。需进一步说明的是，本实施例的接触沟槽230例如是如图4所示，形成平行金属栅极结构131延伸方向的一延伸条状(slot)，并延伸于源极/漏极138之上，以增加后续形成的接触插栓与源极/漏极138的接触面积，并降低电阻。但是，本发明并不以此为限，在其他实施例中也可选择形成单一接触沟槽(single opening)，或是包含多个独立接触沟槽等，也就是说，开口的尺寸、形状、数量以及布局图案均可根据制作工艺需求进行调整。此外，在本发明的一实施例中，另可选择在移除该第二图案化掩模层后，即操作一进行一清洗制作工艺，例如以氩气(Ar)对前述形成的接触沟槽的表面进行清洗，以去除蚀刻残留物，并且，进一步在移除该第一图案化掩模层后，另进行一预金属硅化清洗(pre-silicidation clean)制作工艺。
接着，如图6所示，在接触沟槽230内依序进行一金属硅化制作工艺及接触插塞制作工艺，以在各接触沟槽230所暴露出的源极/漏极138表面形成一金属硅化物层250，并在各接触沟槽230内形成一接触插塞(contact plug)270。更详言之，本实施例的金属硅化制作工艺，例如是先共形地(conformally)形成一金属层(未绘示)于接触沟槽230内，其中，该金属层优选地选自钛、钴、镍及铂等所构成的群组，且最佳为钛，但不以此为限。然后，再进行一热处理制作工艺，例如是包含一浸入式退火(soak anneal)制作工艺以及一峰值退火(spike anneal)制作工艺，以在暴露出的源极/漏极138表面上形成金属硅化物层250，例如是硅化钛等。之后，移除未反应的金属层，接续进行该接触插塞制作工艺。具体来说，接触插塞270会填满接触沟槽230，并通过金属硅化物层250电连接源极/漏极138。本实施例的接触插塞270的形成方法，例如是先于接触沟槽230内依序形成一阻障材料层(未绘示)以及一金属材料层(未绘示)，并通过一平坦化制作工艺，如化学机械抛光制作工艺、蚀刻制作工艺或两者的组合，移除一部分的该金属材料层及该阻障材料层，以形成接触插塞270，故其包含一阻障层(barrier layer)271以及一接触金属层(contact metal layer)272。因此，接触插塞270可与介电层170的一顶表面齐平，并具有高于切齐于层间介电层150的金属栅极结构131的一表面。在本发明的一实施例中，阻障层271例如是钛层、氮化钛层、钽层或氧化钽层，而接触金属层272例如是钨或其他低电阻的金属，但不以此为限。
此外，本领域者应可轻易了解，本发明的金属硅化物制作工艺及接触插塞制作工艺也可能以其他方式形成，并不限于前述的制作步骤，例如，在另一实施例中，也可选择依序形成一第一金属层(未绘示)及第二金属层(未绘示)于该接触沟槽内，该第一金属层例如是钛层，其是直接接触源极/漏极并可通过一热处理制作工艺而反应成金属硅化物层，而第该二金属层例如是氮化钛等金属化合物，在该热处理制作工艺后，该第二金属层则可不要移除而直接做为接触插塞的阻障层。
之后，可参照图7至图11所示，进行另一接触沟槽制作工艺。首先，如图7所示，依序于基底100上全面性地形成一介电层310，例如是一氧化硅层，以及一掩模层330。值得注意的是，本实施例的掩模层330具有多层结构，该多层结构包含由下往上依序堆叠的第一层331及一第二层332，且该多层结构的组成可视制作工艺技术而有不同的选择，优选是使第一层331及第二层332分别包含具有不同蚀刻选择比的成分。举例说明，在一实施例中，第一层331可包含钛层、氮化钛层、钽层或氮化钽层等；第二层332可包含氧化硅、氮化硅(silicon nitride)、氮氧化硅、碳氮化硅等掩模材料，但不以此为限。此外，本实施例优选是在形成介电层310之前，先额外于基底100的介电层170上形成一蚀刻停止层290，例如是一氮化钛层，但在其他实施例中，也可选择省略该蚀刻停止层。
接下来，如图8至图10所示，分别图案化掩模层330的第二层332及第一层331，其中，图9为图10沿着剖面线B-B’的剖面示意图。首先，如图8所示，先图案化掩模层330的第二层332，以形成如图8所示的图案化第二层334。具体来说，前述图案化的第二层334的形成方法，例如先于掩模层330的第二层332上形成一第一图案化光致抗蚀剂层(未绘示)，该第一图案化光致抗蚀剂层是定义一狭缝阻挡图案(slot cut pattern)。接着，将该第一图案化光致抗蚀剂层的该狭缝阻挡图案转移至第二层332，形成具有至少一狭缝阻挡图案334a的图案化第二层334。
随后，则再进一步图案化掩模层330的第一层331，形成图案化第一层333以定义接触沟槽图案。本实施例是以双重曝光技术(double patterning lithography；DPL)来定义该接触沟槽图案，例如先于基底100上全面性地形成一牺牲掩模材料层(未绘示)以及用以定义部分接触沟槽图案的一第二图案化光致抗蚀剂层(未绘示)，并进一步将该第二图案化光致抗蚀剂层的接触沟槽图案转移至该牺牲掩模材料层，形成图案化牺牲掩模层200。
而后，则进行另一蚀刻制作工艺，并且利用图案化第二层334来阻挡图案化牺牲掩模层200的部分图案，以将图案化牺牲掩模层200的图案转移至掩模层330的第一层331及其下方的介电层310中，以在第一层331形成一接触沟槽图案333a，并且形成一初始沟槽311。接着再移除图案化牺牲掩模层200之后，以同样方式，利用另一图案化牺牲掩模层(未绘示)来定义另一部分的接触沟槽图案，此图案化牺牲掩模层不但会填满初始沟槽311且也同样利用图案化第二层334来进行阻挡，而在第一层331形成另一接触沟槽图案333b，并形成另一初始沟槽312，最后则移除图案化牺牲掩模层，如图9所示。需说明的是，因掩模层330的第二层332及第一层331是由不同材质构成，因此，在利用双重曝光技术(DPL)来蚀刻第一层331以分别形成初始沟槽311、312时，仅会稍微损伤自图案化牺牲掩模层200所暴露出的图案化第二层334而都不会蚀穿。此外，在定义该接触沟槽图案时，是同时蚀刻掩模层330的第一层331及其下方的部分介电层310，因此优选是采用两阶段蚀刻，而选择不同的蚀刻剂依序对第一层331及介电层310进行蚀刻，例如是先提供一第一蚀刻剂，如包含氯，蚀刻第一层331形成图案化第一层333，再提供一第二蚀刻剂，如包含六氟化硫或三氟化氮，进一步部分蚀刻介电层310但不会蚀穿，而形成初始沟槽311、312，但不以此为限。
再者，值得进一步说明的是，本实施例的图案化第一层333具接触沟槽图案333a、333b，接触沟槽图案333a、333b优选是对应前述接触沟槽230的位置设置，且同样形成平行金属栅极结构131延伸方向的一延伸条状，如图10所示。而图案化第二层334则具有至少一个狭缝阻挡图案334a，用来定义阻挡狭缝(slot cut)的位置，可阻挡第二图案化光致抗蚀剂层中部分的接触沟槽图案333a、333b，由此，可将某些接触沟槽图案333a、333b分隔成两部分，如图10所示。
后续则如图11所示，在移除图案化的第二层334之后，进一步进行另一蚀刻制作工艺，例如是一干蚀刻制作工艺、湿蚀刻制作工艺或是依序进行干蚀刻制作工艺及湿蚀刻制作工艺，以图案化第一层333为蚀刻掩模来继续蚀刻介电层310，形成至少一接触沟槽350。具体来说，接触沟槽350穿过介电层310至蚀刻停止层290，并以蚀刻停止层290为停止层，而不曝露下方的接触插塞270。然而，本发明的接触沟槽制作工艺并不以前述为限，在另一实施例中，可选择在同一曝光制作工艺中同时定义接触沟槽351及接触沟槽352。或者，也可选择使该接触沟槽进一步穿过该蚀刻停止层，或是直接省略蚀刻停止层，使该接触沟槽可直接接触该接触插塞。
之后，可参照图12至图13所示，进行一栅极结构接触沟槽制作工艺。本实施例中同样是以双重曝光技术(double patterning lithography；DPL)来定义接触沟槽图案，首先，图12所示，在基底100的介电层310上形成一图案化牺牲掩模层400并填满接触沟槽351、352，以定义部分的该接触沟槽图案。之后，再将图案化掩模牺牲掩模层400的图案转移至于图案化的第一层333以及介电层310，形成接触沟槽372、374。其中，接触沟槽372、374对应于位于层间介电层150中的金属栅极结构131。详细来说，接触沟槽372、374的形成方法例如包含先全面性地形成一牺牲掩模层(未绘示)，并填入接触沟槽350内。在该牺牲掩模层上形成一第三图案化光致抗蚀剂层(未绘示)，接着将该第三图案化光致抗蚀剂层的图案转移至该牺牲掩模层，形成图案化牺牲掩模层400。最后移除该第三图案化光致抗蚀剂层，并以图案化牺牲掩模层400为蚀刻掩模进行另一蚀刻制作工艺，例如是一干蚀刻制作工艺、湿蚀刻制作工艺或是依序进行干蚀刻制作工艺及湿蚀刻制作工艺，而形成接触沟槽372、374。接着，以同样方式定义另一部分的接触沟槽图案，而形成接触沟槽371、373，如图13所示。值得注意的是，在本实施例中，接触沟槽370(包含接触沟槽371、372、373、374)穿过第一层333、介电层310、蚀刻停止层290以及介电层170，并以金属栅极结构131的帽盖层137为停止层，如图13所示，然而，接触沟槽370的形成方法并不以前述制作工艺为限。在其他实施例中，也可选择同样以该蚀刻停止层290为停止层，或者，也可选择以单一曝光技术来定义所有接触沟槽370，或者是以多重曝光技术分别定义接触沟槽371、接触沟槽372、接触沟槽373及接触沟槽374，来进一步提升该蚀刻制作工艺的容许度。
最后，在形成接触沟槽350、370之后，可选择性先进行一清洗制作工艺，例如以氩气(Ar)对接触沟槽350、370的表面进行清洗。最后，则如图14所示，再进行一移除制作工艺，同时移除自接触沟槽350暴露出的蚀刻停止层290，以及接触沟槽370暴露出的金属栅极结构131的帽盖层137，形成接触沟槽350a、370a。由此，使接触插塞270的部分顶表面以及金属栅极结构131的部分金属层136自接触沟槽350a、370a中暴露出。后续，可进一步于接触沟槽350a、370a分别形成接触插塞360、380，以电连接接触插塞270以及晶体管130，如图15所示。
由此，即完成本发明一优选实施例的半导体元件。再如图15所示，半导体元件的制作工艺主要是先于基底的第一介电层(包含层间介电层150及介电层170)内形成一第一接触插塞(即接触插塞270)，电连接源极/漏极138，而后再于该第一介电层上形成第二介电层(即介电层310)，接着分别形成位于该第二介电层内的第一接触沟槽(即接触沟槽350a)，以及位于该第二介电层以及该第一介电层内的第二接触沟槽(即接触沟槽370a)，进而形成电连接该第一接触插塞的第二接触插塞(即接触插塞360)以及电连接金属栅极结构的第三接触插塞(即接触插塞380)。其中，该第一接触插塞的形成方式则是先在该第一介电层内形成一第三接触沟槽(即接触沟槽230)以暴露该源极/漏极，而后在于该第三接触沟槽内形成该第一接触插塞。
由上此可知，本发明形成半导体元件的方法主要是利用形成具有多层结构的一掩模层，使该掩模层的第一层及第二层分别具有至少一个狭缝阻挡图案以及多个接触沟槽图案，由此，可在后续接触沟槽的蚀刻制作工艺中，将接触沟槽的延伸条状区隔成两部分。在此情况下，使接触沟槽的该两部分可分别电连接不同的电路，以作为和对外电子信号的输入/输出端。此外，在本方法中，是利用第一道光刻暨蚀刻制作工艺于一接触插塞上形成接触沟槽而暴露一蚀刻停止层，再利用第二道光刻暨蚀刻制作工艺于金属栅极上形成另一接触沟槽并暴露金属栅极上的帽盖层，然后再以另一道蚀刻同时去除该接触插塞上部分的停止层与该金属栅极上的部分帽盖层，暴露出该接触插塞及该金属栅极。由此，可有效改善现有因光学上的限制而无法完美结合金属栅极与接触插塞的缺点。
此外，前述实施方式虽主要是以「后栅极(gate last)」的「前高介电常数层(high-k last)」为示例，而本领域技术人士应当了解，本发明也可应用在「前栅极」或「后高介电常数层」的制作工艺，例如在形成功函数金属层之前，可先去除原先生成的高介电常数栅极介电层，然后再在该栅极沟槽内形成另一高介电常数的栅极介电层，然后再依序形成功函数金属层以及金属栅极等结构。或者，前述实施例是以非平面晶体管(non-planartransistor)的制作方法为例，但本发明也可应用于其他平面晶体管(planar transistor)制作方法，例如省略该鳍状结构，而直接于基底上形成栅极结构、外延结构等，本领域者应可轻易理解，这些实施例均应属本发明所涵盖的范围。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (16)

1.一种形成半导体元件的方法，其特征在于包含以下步骤:
提供一基底，该基底上具有一晶体管，其中，该晶体管包含栅极结构以及源极/漏极；
在该基底上形成一第一介电层，该第一介电层覆盖该基底；
在该第一介电层内形成一第一接触插塞，该第一接触插塞电连接该源极/漏极；
在该第一介电层上形成一第二介电层；
在该第二介电层上形成一掩模层，其中，该掩模层包含一多层结构，且该多层结构具有一第一层与一第二层，该第二层堆叠于该第一层上；
图案化该第二层以形成一狭缝阻挡图案，位于该第一层上；
在该狭缝阻挡图案形成后，移除该第一层的一部分以在该第一层形成两个接触沟槽图案，该狭缝阻挡图案阻挡该两个接触沟槽图案中的一个的一部分，以将该两个接触沟槽图案中的一个分隔为两部分；
移除该第二层；以及
通过该两个接触沟槽图案于该第二介电层形成两个第一接触沟槽。
2.依据权利要求1所述的形成半导体元件的方法，其特征在于，还包含:
形成该第一接触沟槽以暴露该第一接触插塞的一顶表面；以及
在该第一接触沟槽内形成一第二接触插塞，该第二接触插塞电连接该第一接触插塞。
3.依据权利要求1所述的形成半导体元件的方法，其特征在于，该第二层包含氧化物，氮化硅或碳氮化硅，且该第一层包含钛、钽、氮化钛或氮化钽。
4.依据权利要求1所述的形成半导体元件的方法，其特征在于，还包含:
在该第二介电层上形成一图案化牺牲掩模层；以及
通过该图案化牺牲掩模层，在该第二介电层及该第一介电层内形成一第二接触沟槽。
5.依据权利要求4所述的形成半导体元件的方法，其特征在于，还包含:
在该第二接触沟槽内形成一第三接触插塞，该第三接触插塞电连接该栅极结构。
6.依据权利要求1所述的形成半导体元件的方法，其特征在于，还包含:
在该第一介电层与该第二介电层之间形成一蚀刻停止层，其中，该第一接触沟槽的形成步骤包含通过以该蚀刻停止层为停止层而形成一接触沟槽。
7.依据权利要求6所述的形成半导体元件的方法，其特征在于，还包含:
在该第二介电层上形成一图案化牺牲掩模层，该图案化牺牲掩模层填满该接触沟槽；以及
通过该图案化牺牲掩模层，在该第二介电层及该第一介电层内形成一第二接触沟槽。
8.依据权利要求7所述的形成半导体元件的方法，其特征在于，该栅极结构上包含帽盖层，且该第二接触沟槽的形成步骤包含通过以该帽盖层做为停止层，形成一接触沟槽。
9.依据权利要求8所述的形成半导体元件的方法，其特征在于，还包含:
操作一移除制作工艺以同时移除该蚀刻停止层的一部分以及该帽盖层的一部分，形成该第一接触沟槽以及该第二接触沟槽；以及
在该第一接触沟槽内形成一第二接触插塞，该第二接触插塞电连接该第一接触插塞，以及同时于该第二接触沟槽内形成一第三接触插塞，该第三接触插塞电连接该栅极结构。
10.依据权利要求1所述的形成半导体元件的方法，其特征在于，该第一接触插塞的一顶表面高于该栅极结构的一顶表面。
11.依据权利要求10所述的形成半导体元件的方法，其特征在于，还包含:
形成多层结构的该第一介电层，该第一介电层包含与该栅极结构的该顶表面齐平的一层间介电层，以及与该第一接触插塞的该顶表面齐平的一介电层。
12.依据权利要求11所述的形成半导体元件的方法，其特征在于，该第一接触插塞的形成步骤包含:
在该层间介电层及该介电层内形成一第三接触沟槽以暴露该源极/漏极；
在该第三接触沟槽内填入一金属材料层；以及
进行一平坦化制作工艺。
13.依据权利要求12所述的形成半导体元件的方法，其特征在于，还包含:
在该第一介电层上形成一第一图案化掩模层；
在该第一介电层上形成一第二图案化掩模层，其中该第一图案化掩模层的图案与该第二图案化掩模层的图案相交；以及
通过该第一图案化掩模层及该第二图案化掩模层形成该第三接触沟槽。
14.依据权利要求13所述的形成半导体元件的方法，其特征在于，该第二图案化掩模层包含三层结构。
15.依据权利要求13所述的形成半导体元件的方法，其特征在于，包含:
进行一自对准金属硅化物制作工艺，以在该第三接触沟槽暴露出的该源极/漏极上形成一金属硅化物层。
16.依据权利要求1所述的形成半导体元件的方法，其特征在于，还包含:
在该基底上提供一鳍状结构，其中，该源极/漏极形成于该鳍状结构上。
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