CN111564364B - 图案化方法 - Google Patents

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Abstract

本发明公开一种图案化方法，其中该图案化方法包括下列步骤。在材料层上形成掩模层。以第一光刻制作工艺于掩模层中形成第一开孔。在第一开孔中形成第一掩模图案。以第二光刻制作工艺于掩模层中形成第二开孔。在第二开孔的内壁上形成第一间隙壁。在形成第一间隙壁之后，在第二开孔中形成第二掩模图案。第一间隙壁于第二开孔中围绕第二掩模图案。移除掩模层以及第一间隙壁。以蚀刻制作工艺将第一掩模图案以及第二掩模图案的图形转移至材料层。

Description

图案化方法
本申请是申请号为201810243170.0、申请日为2018年3月23日、发明名称为“图案化方法以及图案化结构”的发明专利申请的分案申请。
技术领域
本发明涉及一种图案化方法以及图案化结构，尤其是涉及一种具有多个光刻制作工艺的图案化方法以及以图案化方法所形成的图案化结构。
背景技术
集成电路(integrated circuit，IC)是通过形成于基底或不同膜层中的图案化特征(feature)构成的元件装置以及内连线结构所建构。在IC的制作过程中，光刻(photolithography)制作工艺为一不可或缺的技术，其主要是将所设计的图案，例如电路布局图案形成于一个或多个光掩模上，然后再通过曝光(exposure)与显影(development)步骤将光掩模上的图案转移至一膜层上的光致抗蚀剂层内，以将此复杂的布局图案精确地转移至半导体芯片上。
随着半导体产业的微型化发展以及半导体制作技术的进步，现有作为广用技术的曝光技术已逐渐接近其极限。因此，目前业界也开发出双重曝光光刻技术来制作更微型化的半导体元件结构。然而，同一层别但位于不同区域的图案化结构可能具有不同的形状、大小或/及密度，而需各自进行不同的光刻制作工艺或/及更复杂的制作方法，进而造成制作工艺复杂化以及成本增加等问题。
发明内容
本发明提供了一种图案化方法以及图案化结构，利用将欲形成的图案化结构的图形分割成多个布局组合，并利用多个光刻制作工艺形成所需的掩模图案，由此克服当图形间距小于曝光制作工艺分辨率时无法制作图案化结构的问题。
本发明的一实施例提供一种图案化结构，包括多个第一子图案、多个第二子图案以及多个第三子图案。多个第一子图案沿一第一方向以及一第二方向排列，且多个第一子图案以一第一节距沿第一方向排列。多个第二子图案沿第一方向以及第二方向排列，且多个第二子图案以一第二节距沿第一方向排列。多个第三子图案沿第一方向以及第二方向排列，且多个第三子图案以一第三节距沿第一方向排列。第一节距、第二节距以及第三节距彼此相等。多个第二子图案中的一个以及多个第三子图案中的一个设置于在第一方向上相邻的两个第一子图案之间。多个第一子图案中的一个与多个第二子图案中的一个之间于第一方向上具有一第一最短距离，多个第二子图案中的一个与多个第三子图案中的一个之间于第一方向上具有一第二最短距离，多个第一子图案中的一个与多个第三子图案中的一个之间于第一方向上具有一第三最短距离，且第一最短距离、第二最短距离以及第三最短距离中的至少两者彼此不同。
本发明的一实施例提供一种图案化方法，包括下列步骤。首先，在一材料层上形成一掩模层。以一第一光刻制作工艺于掩模层中形成一第一开孔。在第一开孔中形成一第一掩模图案。以一第二光刻制作工艺于掩模层中形成一第二开孔。在第二开孔的内壁上形成一第一间隙壁。在形成第一间隙壁之后，在第二开孔中形成一第二掩模图案，且第一间隙壁于第二开孔中围绕第二掩模图案。移除掩模层以及第一间隙壁。以一蚀刻制作工艺将第一掩模图案以及第二掩模图案的图形转移至材料层。
附图说明
图1为本发明第一实施例的图案化结构的示意图；
图2为本发明第一实施例的图案化结构于制作工艺时发生对位偏移的示意图；
图3至图24为本发明第一实施例的图案化方法的示意图，其中
图3为流程示意图；
图4为第一区与第二区的剖视示意图；
图5为图4中的第一区的上视示意图；
图6为图4中的第二区的上视示意图；
图7为图4之后的状况示意图；
图8为图7之后的状况示意图；
图9为图8之后的状况示意图；
图10为图9中的第一区的上视示意图；
图11为图9中的第二区的上视示意图；
图12为图9之后的状况示意图；
图13为图12之后的状况示意图；
图14为图13之后的状况示意图；
图15为图14中的第一区的上视示意图；
图16为图14中的第二区的上视示意图；
图17为图14之后的状况示意图；
图18为图17之后的状况示意图；
图19为图17中的第一区的上视示意图；
图20为图17中的第二区的上视示意图；
图21为图18之后的状况示意图；
图22为图21中的第一区的上视示意图；
图23为图21之后的状况示意图；
图24为图23之后的状况示意图；
图25为本发明第一实施例的图案化方法应用于形成半导体存储装置的示意图；
图26为本发明第一实施例的图案化方法发生对位偏移的示意图；
图27为本发明第二实施例的图案化方法的流程示意图。
主要元件符号说明
10     介电层
11     半导体基底
12     浅沟槽隔离
13     源极/漏极区
14     存储节点接触
20     材料层
20A    存储节点垫
20B    连接结构
31     第一掩模层
32     第二掩模层
33     第三掩模层
34     掩模层
41A    第一有机介电层
41B    第二有机介电层
41C    第三有机介电层
42A    第一抗反射层
42B    第二抗反射层
42C    第三抗反射层
43A    第一图案化光致抗蚀剂层
43B    第二图案化光致抗蚀剂层
43C    第三图案化光致抗蚀剂层
51     间隙壁层
91     第一光刻制作工艺
92     第二光刻制作工艺
93     第三光刻制作工艺
94     蚀刻制作工艺
100    半导体存储装置
BL     位线结构
D1     第一方向
D2     第二方向
D3     第三方向
DS1    第一最短距离
DS2    第二最短距离
DS3    第三最短距离
DS4    第四最短距离
DS5    第五最短距离
DS6    第六最短距离
GS     栅极结构
H11    第一开孔
H12    第三开孔
H21    第二开孔
H22    第四开孔
H31    第五开孔
M11    第一掩模图案
M12    第三掩模图案
M21    第二掩模图案
M22    第四掩模图案
M31    第五掩模图案
OP1    第一开口
OP2    第二开口
OP3    第三开口
OP4    第四开口
OP5    第五开口
P11    第一子图案
P12    第二子图案
P13    第三子图案
P21    第四子图案
P22    第五子图案
PC1    第一节距
PC2    第二节距
PC3    第三节距
PS1    第一图案化结构
PS2    第二图案化结构
R1     第一区
R2     第二区
S11-S13 步骤
SP1    第一间隙壁
SP2    第二间隙壁
SP3    第三间隙壁
W12    第一宽度
W22    第二宽度
具体实施方式
请参阅图1与图2。图1所绘示为本发明第一实施例的图案化结构的示意图，而图2所绘示为本实施例的图案化结构于制作工艺时发生对位偏移的示意图。如图1与图2所示，本实施例提供一第一图案化结构PS1，第一图案化结构PS1包括多个第一子图案P11、多个第二子图案P12以及多个第三子图案P13。多个第一子图案P11沿一第一方向D1以及一第二方向D2排列，且多个第一子图案P11以一第一节距PC1沿第一方向D1排列。多个第二子图案P12也沿第一方向D1以及第二方向D2排列，且多个第二子图案P12以一第二节距PC2沿第一方向D1排列。多个第三子图案P13也沿第一方向D1以及第二方向D2排列，且多个第三子图案P13以一第三节距PC3沿第一方向D1排列。第一节距PC1、第二节距PC2以及第三节距PC3彼此相等。多个第二子图案P12中的一个以及多个第三子图案P13中的一个设置于在第一方向D1上相邻的两个第一子图案P11之间。换句话说，第一子图案P11、第二子图案P12以及第三子图案P13可于第一方向D1上依序交替设置。多个第一子图案P11中的一个与多个第二子图案P12中的一个之间于第一方向D1上具有一第一最短距离DS1，多个第二子图案P12中的一个与多个第三子图案P13中的一个之间于第一方向D1上具有一第二最短距离DS2，且多个第一子图案P11中的一个与多个第三子图案P13中的一个之间于第一方向D1上具有一第三最短距离DS3。如图1所示，在一些实施例中，当第一最短距离DS1、第二最短距离DS2以及第三最短距离DS3小于光刻制作工艺(photolithography process)的曝光分辨率时，第一子图案P11、第二子图案P12以及第三子图案P13可分别由不同的光刻制作工艺所形成，由此克服曝光分辨率的限制。换句话说，两相邻的第一子图案P11之间的最短距离、两相邻的第二子图案P12之间的最短距离以及两相邻的第三子图案P13之间的最短距离可大于光刻制作工艺的曝光分辨率，但并不以此为限。
如图1所示，在一些实施例中，当第一子图案P11、第二子图案P12以及第三子图案P13可分别由三个光刻制作工艺形成时，若各光刻制作工艺的对准(alignment)状况良好，第一最短距离DS1、第二最短距离DS2以及第三最短距离DS3可大体上彼此相同。然而，如图2所示，在一些实施例中，若用以形成第一子图案P11、第二子图案P12以及第三子图案P13的光刻制作工艺发生对准偏移，则第一最短距离DS1、第二最短距离DS2以及第三最短距离DS3中的至少两者彼此不同。举例来说，第一最短距离DS1可不同于第二最短距离DS2、第二最短距离DS2可不同于第三最短距离DS3、第三最短距离DS3可不同于第一最短距离DS1或者第一最短距离DS1、第二最短距离DS2以及第三最短距离DS3均彼此不同。
如图1与图2所示，在一些实施例中，多个第一子图案P11可以第一节距PC1沿第二方向D2排列，多个第二子图案P12可以第二节距PC2沿第二方向D2排列，且多个第三子图案P13可以第三节距PC3沿第二方向D2排列。换句话说，在一些实施例中，多个第一子图案P11可分别于第一方向D1上以及第二方向D2上以相同的节距排列，多个第二子图案P12可分别于第一方向D1上以及第二方向D2上以相同的节距排列，多个第三子图案P13可分别于第一方向D1上以及第二方向D2上以相同的节距排列，且第一子图案P11于第一方向D1上以及第二方向D2上的节距、第二子图案P12于第一方向D1上以及第二方向D2上的节距以及第三子图案P13于第一方向D1上以及第二方向D2上的节距可大体上相同，但并不以此为限。在一些实施例中，第一子图案P11于第二方向D2上的节距可不同于第一子图案P11于第一方向D1上的节距，第二子图案P12于第二方向D2上的节距可不同于第二子图案P12于第一方向D1上的节距，而第三子图案P13于第二方向D2上的节距也可不同于第三子图案P13于第一方向D1上的节距。
如图1与图2所示，在一些实施例中，多个第二子图案P12中的一个以及多个第三子图案P13中的一个可设置于在第二方向D2上相邻的两个第一子图案P11之间。换句话说，第一子图案P11、第二子图案P12以及第三子图案P13也可于第二方向D2上依序交替设置。多个第一子图案P11中的一个与多个第二子图案P12中的一个之间于第二方向D2上具有一第四最短距离DS4，多个第二子图案P12中的一个与多个第三子图案P13中的一个之间于第二方向D2上具有一第五最短距离DS5，且多个第一子图案P11中的一个与多个第三子图案P13中的一个之间于第二方向D2上具有一第六最短距离DS6。如图1所示，当第一子图案P11、第二子图案P12以及第三子图案P13分别由三个光刻制作工艺形成且第一子图案P11、第二子图案P12以及第三子图案P13分别于第一方向D1上以及第二方向D2上排列的节距彼此相同时，若各光刻制作工艺的对准状况良好，第一最短距离DS1、第二最短距离DS2、第三最短距离DS3、第四最短距离DS4，第五最短距离DS5以及第六最短距离DS6可大体上彼此相同。然而，如图2所示，在一些实施例中，若用以形成第一子图案P11、第二子图案P12以及第三子图案P13的光刻制作工艺发生对准偏移，则第四最短距离DS4，第五最短距离DS5以及第六最短距离DS6中的至少两者彼此不同。举例来说，第四最短距离DS4可不同于第五最短距离DS5、第五最短距离DS5可不同于第六最短距离DS6、第六最短距离DS6可不同于第四最短距离DS4或者第四最短距离DS4、第五最短距离DS5以及第六最短距离DS6均彼此不同。
如图1与图2所示，在一些实施例中，第一方向D1不同于第二方向D2，且第一方向D1与第二方向D2之间的夹角小于90度。此外，在一些实施例中，各第一子图案P11的形状、各第二子图案P12的形状以及各第三子图案P13的形状可彼此相同，而第一子图案P11、第二子图案P12以及第三子图案P13可设置于同一平面上，但并不以此为限。在一些实施例中，第一子图案P11、第二子图案P12以及第三子图案P13中的至少两者也可具有不同的形状，而第一子图案P11、第二子图案P12以及第三子图案P13中的至少两者也设置于不同的平面上。
请参阅图2与图25。图25所绘示为本发明第一实施例的图案化结构应用于半导体存储装置中的示意图。如图2与图25所示，一半导体存储装置100可包括半导体基底11、浅沟槽隔离12、源极/漏极区13、栅极结构GS、位线结构BL、介电层10、存储节点接触14、存储节点垫20A以及连接结构20B。浅沟槽隔离12设置于半导体基底11中，用以定义出多个主动区。位线结构BL、存储节点接触14以及存储节点垫20A可设置于第一区R1中，而源极/漏极区13、栅极结构GS以及连接结构20B可设置于第二区R2中。在一些实施例中，第一区R1可包括一存储单元(memory cell)区，第二区R2可包括一周围区，用以形成周围电路元件(例如控制字符线或/及位线信号传递的晶体管)，而第一图案化结构PS1可为半导体存储装置100的存储节点垫20A，但并不以此为限。换句话说，第一图案化结构PS1的第一子图案P11、第二子图案P12以及第三子图案P13可包括半导体存储装置100的存储节点垫20A。
在一些实施例中，半导体基底11可包括硅基底、外延硅基底、硅锗基底、碳化硅基底或硅覆绝缘(silicon-on-insulator，SOI)基底，但不以此为限。位线结构BL与栅极结构GS可分别由单层或多层的导电材料以及绝缘盖层所形成。介电层10可包括氧化硅、氮氧化硅或其他适合的介电材料。存储节点接触14与对应的主动区接触且与位线结构BL电性隔离，而存储节点接触14可包括铝、钨、铜、钛铝合金或其他适合的低电阻导电材料。连接结构20B可贯穿覆盖于源极/漏极区13上的介电层10而与对应的源极/漏极区13电连接。存储节点垫20A可包括导电材料，且存储节点垫20A与存储节点接触14电连接。
请参阅图3至图24。图3至图24所绘示为本发明第一实施例的图案化方法的示意图。其中，图3为流程示意图，图4、图7、图8、图9、图12、图13、图14、图17、图18、图21、图23以及图24为剖视示意图，而图5、图6、图10、图11、图15、图16、图19、图20以及图22为上视示意图。图4的左半部可被视为沿图5中A1-A1’剖线所绘示的剖视图，而图4的右半部可被视为沿图6中B1-B1’剖线所绘示的剖视图。图9的左半部可被视为沿图10中A2-A2’剖线所绘示的剖视图，而图9的右半部可被视为沿图11中B2-B2’剖线所绘示的剖视图。图14的左半部可被视为沿图15中A3-A3’剖线所绘示的剖视图，而图14的右半部可被视为沿图16中B3-B3’剖线所绘示的剖视图。图18的左半部可被视为沿图19中A4-A4’剖线所绘示的剖视图，而图18的右半部可被视为沿图20中B4-B4’剖线所绘示的剖视图。图21的左半部可被视为沿图22中A5-A5’剖线所绘示的剖视图。本实施例的图案化方法可包括下列步骤。首先，如图2至图7所示，在一材料层20上形成一掩模层34。在一些实施例中，材料层20可形成于上述的介电层10上，而材料层20可包括导电材料例如铝、钨、铜或钛铝合金，但并不以此为限。在一些实施例中，材料层20也可视需要包括其他材料例如绝缘材料。此外，掩模层34与材料层20之间可视需要形成其他的材料层。例如在一些实施例中，一第一掩模层31、一第二掩模层32、一第三掩模层33可于材料层20的厚度方向(例如图4中所示的第三方向D3)上设置于掩模层34与材料层20之间，且第一掩模层31、第二掩模层32、第三掩模层33以及掩模层34的材料可彼此不同，但并不以此为限。举例来说，第一掩模层31、第二掩模层32、第三掩模层33以及掩模层34可分别包括氮化硅层、先进曝光图样薄膜(advanced patterning film，APF)、氮氧化硅层以及氧化物层，但并不以此为限。然后，进行一第一光刻制作工艺91，以第一光刻制作工艺91于掩模层34中形成一第一开孔H11。在一些实施例中，可于掩模层34上依序形成一第一有机介电层41A、一第一抗反射层42A以及一第一图案化光致抗蚀剂层43A，第一有机介电层41A可包括一有机分布层(organic distribution layer，ODL)，而第一抗反射层42A可包括一含硅掩模抗反射层(silicon-containing hard mask bottom anti-reflectingcoating，SHB)，但并不以此为限。第一光刻制作工艺91可包括用以形成第一图案化光致抗蚀剂层43A的光致抗蚀剂涂布(coating)制作工艺、曝光(exposure)制作工艺与显影(develop)制作工艺以及利用第一图案化光致抗蚀剂层43A作为掩模所进行的蚀刻制作工艺。通过第一图案化光致抗蚀剂层43A中的第一开口OP1搭配第一光刻制作工艺91中的蚀刻制作工艺，可于掩模层34中形成第一开孔H11。
如图4至图7所示，在一些实施例中，材料层20上可定义有第一区R1以及第二区R2，且第一开孔H11形成于第一区R1上。因此，图5可为第一区R1的上视示意图，图6可为第二区R2的上视示意图，而图4的左半部可被视为第一区R1与第二区R2的部分剖面示意图。在一些实施例中，图案化方法可还包括以第一光刻制作工艺91于掩模层34中形成一第三开孔H12，其中第三开孔H12可形成于第二区R2上，且第三开孔H12的形状可不同于第一开孔H11的形状。在一些实施例中，第一图案化光致抗蚀剂层43A可具有第二开口OP2位于第二区R2上，而通过第一图案化光致抗蚀剂层43A中的第二开口OP2搭配第一光刻制作工艺91中的蚀刻制作工艺，可于掩模层34中形成第三开孔H12。如图5与图6所示，第一图案化光致抗蚀剂层43A中的第二开口OP2的形状可不同于第一开口OP1的形状，例如第一开口OP1可为圆形或四边形，而第二开口OP2可为长条形，但并不以此为限。此外，在一些实施例中，第一图案化光致抗蚀剂层43A中的第一开口OP1与第二开口OP2可由同一块或/及同一组光掩模进行曝光制作工艺所一并形成，由此达到制作工艺简化以及降低生产成本的效果，但并不以此为限。此外，如图4至图7所示，第一区R1上的第一开孔H11与第二区R2上的第三开孔H12可通过第一光刻制作工艺91一并形成，而第一开孔H11与第三开孔H12可仅贯穿掩模层34而未贯穿第三掩模层33，但并不以此为限。第一图案化光致抗蚀剂层43A、第一抗反射层42A以及第一有机介电层41A可于第一开孔H11与第三开孔H12形成之后被移除。
接着，如图8所示，在第一开孔H11中形成一第一掩模图案M11。在一些实施例中，第一掩模图案M11可通过于掩模层34上形成一掩模材料，并使掩模材料填满第一开孔H11之后，再通过一平坦化制作工艺移除位于第一开孔H11之外的掩模材料而形成第一掩模图案M11，但并不以此为限。上述的掩模材料可包括绝缘材料例如氮化硅或其他填洞能力较佳的绝缘材料或导电材料。此外，在一些实施例中，图案化方法可还包括于第三开孔H12中形成一第三掩模图案M12，第三掩模图案M12的材料以及制作方法可与第一掩模图案M11相同，且第三掩模图案M12可与第一掩模图案M11以相同的制作方法一并形成，但并不以此为限。在一些实施例中，也可视需要以不同的材料或/及制作方法分别形成第一掩模图案M11与第三掩模图案M12。
然后，如图9至图12所示，进行一第二光刻制作工艺92，以第二光刻制作工艺92于掩模层34中形成一第二开孔H21。在一些实施例中，可于掩模层34上依序形成一第二有机介电层41B、一第二抗反射层42B以及一第二图案化光致抗蚀剂层43B，第二有机介电层41B可包括一有机分布层，而第二抗反射层42B可包括一含硅掩模抗反射层，但并不以此为限。第二光刻制作工艺92可包括用以形成第二图案化光致抗蚀剂层43B的光致抗蚀剂涂布制作工艺、曝光制作工艺与显影制作工艺以及利用第二图案化光致抗蚀剂层43B作为掩模所进行的蚀刻制作工艺。通过第二图案化光致抗蚀剂层43B中位于第一区R1上的第三开口OP3搭配第二光刻制作工艺92中的蚀刻制作工艺，可于掩模层34中形成第二开孔H21。在一些实施例中，图案化方法可更包括以第二光刻制作工艺92于掩模层34中形成一第四开孔H22，其中第四开孔H22可形成于第二区R2上，且第四开孔H22的形状可不同于第二开孔H21的形状。在一些实施例中，第二图案化光致抗蚀剂层43B可具有第四开口OP4位于第二区R2上，而通过第二图案化光致抗蚀剂层43B中的第四开口OP4搭配第二光刻制作工艺92中的蚀刻制作工艺，可于掩模层34中形成第四开孔H22。如图10与图11所示，第二图案化光致抗蚀剂层43B中的第四开口OP4的形状可不同于第三开口OP3的形状，第三开口OP3的形状可与第一开孔H11的形状相似，而第四开口OP4的形状可与第三开孔H12的形状相似，但并不以此为限。此外，在一些实施例中，第二图案化光致抗蚀剂层43B中的第三开口OP3与第四开口OP4可由同一块或/及同一组光掩模进行曝光制作工艺所一并形成，由此达到制作工艺简化以及降低生产成本的效果，但并不以此为限。此外，如图9至图12所示，第一区R1上的第二开孔H21与第二区R2上的第四开孔H22可通过第二光刻制作工艺92一并形成，而第二开孔H21与第四开孔H22可仅贯穿掩模层34而未贯穿第三掩模层33，但并不以此为限。第二图案化光致抗蚀剂层43B、第二抗反射层42B以及第二有机介电层41B可于第二开孔H21与第四开孔H22形成之后被移除。
接着，如图13至图16所示，在第二开孔H21的内壁上形成一第一间隙壁SP1。第一间隙壁SP1的形成方式可包括但并不限于下列步骤。首先，在掩模层34的上表面、第一掩模图案M11的上表面以及第二开孔H21内共形地(conformally)形成一间隙壁层51，也就是说第二开孔H21并未被间隙壁层51填满。间隙壁层51可包括绝缘材料例如氧化物绝缘材料或其他适合的可共形地形成于第二开孔H21内的绝缘材料或导电材料。然后，对间隙壁层51进行一回蚀刻制作工艺而于第二开孔H21的内壁上形成第一间隙壁SP1。此外，在一些实施例中，图案化方法可还包括于第四开孔H22的内壁上形成一第二间隙壁SP2。第二间隙壁SP2的材料以及制作方法可与第一间隙壁SP1相同，且第二间隙壁SP2可与第一间隙壁SP1以相同的制作工艺一并形成，但并不以此为限。换句话说，间隙壁层51可还共形地形成于第四开孔H22内且未将第四开孔H22填满。此外，在一些实施例中，也可视需要以不同的材料或/及制作方法分别形成第一间隙壁SP1与第二间隙壁SP2。如图15所示，第二开孔H21可大于第一开孔H11，而通过控制第一间隙壁SP1的制作工艺条件可使得形成第一间隙壁SP1之后于第二开孔H21内所剩的空间于第三方向D3上的形状大小与第一掩模图案M11相似，但并不以此为限。如图16所示，在一些实施例中，第四开孔H22的宽度(例如图16所示的第二宽度W22)可大于第三开孔H12的宽度(例如图16所示的第一宽度W12)，而通过控制第二间隙壁SP2的制作工艺条件可使得形成第二间隙壁SP2之后于第四开孔H22内所剩的空间的宽度与第三掩模图案M12大体上相同，但并不以此为限。
接着，如图17所示，在形成第一间隙壁SP1之后，在第二开孔H21中形成一第二掩模图案M21，且第一间隙壁SP1于第二开孔H21中围绕第二掩模图案M21。第二掩模图案M21的材料与形成方式可与上述第一掩模图案M11相似，但并不以此为限。在一些实施例中，也可视需要以不同的材料或/及制作方法分别形成第一掩模图案M11与第二掩模图案M21。此外，在一些实施例中，图案化方法可更包括于形成第二间隙壁SP2之后，于第四开孔H22中形成一第四掩模图案M22，且第二间隙壁SP2于第四开孔H22中围绕第四掩模图案M22。通过控制第一间隙壁SP1与第二间隙壁SP2的制作工艺条件，可使得第二掩模图案M21于第三方向D3上的形状大小与第一掩模图案M11大体上相等，并使得第四掩模图案M22的宽度与第三掩模图案M12的宽度大体上相同，但并不以此为限。第四掩模图案M22的材料以及制作方法可与第二掩模图案M21相同，但并不以此为限。通过于第二掩模图案M21以及第四掩模图案M22形成之前于第二开孔H21以及第四开孔H22中先形成第一间隙壁SP1与第二间隙壁SP2，当形成第二开孔H21以及第四开孔H22的第二光刻制作工艺中的曝光制作工艺发生对准偏移时(例如第二开孔H21于第三方向D3上与第一开孔H11重叠)，可避免位于第一区R1的第二掩模图案M21与第一掩模图案M11直接相连，且可避免位于第二区R2的第四掩模图案M22与第三掩模图案M12直接相连，故可因此达到改善制作工艺良率以及增加制作工艺容许度(processwindow)的效果。
然后，如图18至图22所示，在一些实施例中，图案化方法可还包括进行一第三光刻制作工艺93，以第三光刻制作工艺93于掩模层34中形成一第五开孔H31，且第五开孔H31形成于第一区R1上。在一些实施例中，可于掩模层34上依序形成一第三有机介电层41C、一第三抗反射层42C以及一第三图案化光致抗蚀剂层43C，第三有机介电层41C可包括一有机分布层，而第三抗反射层42C可包括一含硅掩模抗反射层，但并不以此为限。第三光刻制作工艺93可包括用以形成第三图案化光致抗蚀剂层43C的光致抗蚀剂涂布制作工艺、曝光制作工艺与显影制作工艺以及利用第三图案化光致抗蚀剂层43C作为掩模所进行的蚀刻制作工艺。通过第三图案化光致抗蚀剂层43C中位于第一区R1上的第五开口OP5搭配第三光刻制作工艺93中的蚀刻制作工艺，可于掩模层34中形成第五开孔H31。如图18至图20所示，第三图案化光致抗蚀剂层43C于第二区R2上可未具有开口，而第二区R2上的掩模层34、第三掩模图案M12、第四掩模图案M22以及第二间隙壁SP2于第三光刻制作工艺93中可均被第三有机介电层41C、第三抗反射层42C以及第三图案化光致抗蚀剂层43C覆盖，但并不以此为限。第三图案化光致抗蚀剂层43C、第三抗反射层42C以及第三有机介电层41C可于第五开孔H31形成之后被移除。
接着，在第五开孔H31的内壁上形成一第三间隙壁SP3，并于形成第三间隙壁SP3之后，在第五开孔H31中形成一第五掩模图案M31，而第三间隙壁SP3于第五开孔H31中围绕第五掩模图案M31。第三间隙壁SP3的材料以及制作方法可与第一间隙壁SP1相同，第五掩模图案M31的材料以及制作方法可与第二掩模图案M21相同，但并不以此为限。在一些实施例中，第五开孔H31可大于第一开孔H11，而通过控制第三间隙壁SP3的制作工艺条件，可使得第五掩模图案M31于第三方向D3上的形状大小与第一掩模图案M11大体上相等，但并不以此为限。通过于第五掩模图案M31形成之前于第五开孔H31中先形成第三间隙壁SP3，当形成第五开孔H31的第三光刻制作工艺中的曝光制作工艺发生对准偏移时(例如第五开孔H31于第三方向D3上与第一开孔H11或/及第二开孔H21重叠)，可避免第五掩模图案M31与第一掩模图案M11或/及第二掩模图案M21直接相连，故可因此达到改善制作工艺良率以及增加制作工艺容许度的效果。此外，如图3所示，在一些实施例中，可于步骤S11进行上述的第一光刻制作工艺，然后于步骤S12进行上述的第二光刻制作工艺，最后再于步骤S13进行上述的第三光刻制作工艺。换句话说，第二光刻制作工艺可于第一光刻制作工艺之后进行，且第三光刻制作工艺可于第二光刻制作工艺之后进行，但本发明并不以此为限。在一些实施例中，也可视需要调整上述第一光刻制作工艺、第二光刻制作工艺以及第三光刻制作工艺的进行顺序。
之后，如图21至图24所示，在第五掩模图案M31形成之后，将掩模层34、第一间隙壁SP1、第二间隙壁SP2以及第三间隙壁SP3移除。在一些实施例中，当掩模层34、第一间隙壁SP1、第二间隙壁SP2以及第三间隙壁SP3的材料相似时，可由相同制作工艺一并移除掩模层34、第一间隙壁SP1、第二间隙壁SP2以及第三间隙壁SP3，但并不以此为限。在一些实施例中，也可视需要以不同制作工艺分别移除掩模层34、第一间隙壁SP1、第二间隙壁SP2以及第三间隙壁SP3。接着，进行一蚀刻制作工艺94，以蚀刻制作工艺94将第一掩模图案M11、第二掩模图案M21、第三掩模图案M12、第四掩模图案M22以及第五掩模图案M31的图形转移至材料层20。在一些实施例中，可形成多个第一掩模图案M11、多个第二掩模图案M21、多个第五掩模图案M31、多个第三掩模图案M12以及多个第四掩模图案M22。第一掩模图案M11、第二掩模图案M21、第五掩模图案M31可沿第一方向D1以及第二方向D2排列，一个第二掩模图案M21以及一个第五掩模图案M31可于第一方向D1上设置于两相邻的第一掩模图案M11之间，且一个第二掩模图案M21以及一个第五掩模图案M31可于第二方向D2上设置于两相邻的第一掩模图案M11之间。
因此，通过蚀刻制作工艺94可将第一掩模图案M11、第二掩模图案M21、第三掩模图案M12、第四掩模图案M22以及第五掩模图案M31的图形转移至材料层20，用以于第一区R1形成第一子图案P11、第二子图案P12以及第三子图案P13，并于第二区R2形成第四子图案P21与第五子图案P22。位于第一区R1的第一子图案P11、第二子图案P12以及第三子图案P13可形成第一图案化结构PS1，而位于第二区R2的第四子图案P21与第五子图案P22可形成第二图案化结构PS2。换句话说，第一子图案P11可由第一掩模图案M11当作蚀刻掩模对材料层20进行蚀刻制作工艺94而定义出，第二子图案P12可由第二掩模图案M21当作蚀刻掩模对材料层20进行蚀刻制作工艺94而定义出，第三子图案P13可由第五掩模图案M31当作蚀刻掩模对材料层20进行蚀刻制作工艺94而定义出，第四子图案P21可由第三掩模图案M12当作蚀刻掩模对材料层20进行蚀刻制作工艺94而定义出，而第五子图案P22可由第四掩模图案M22当作蚀刻掩模对材料层20进行蚀刻制作工艺94而定义出。
如图23至图25所示，在一些实施例中，第一区R1的材料层20可被蚀刻制作工艺94图案化而成为多个存储节点垫20A位于第一区R1，且第二区R2的材料层20可被蚀刻制作工艺94图案化而成为多个连接结构20B位于第二区R2。换句话说，第一子图案P11、第二子图案P12以及第三子图案P13可为半导体存储装置100中的存储节点垫20A，而第四子图案P21与第五子图案P22可半导体存储装置100中的连接结构20B，但并不以此为限。当存储节点垫20A在设计要求下间距过近时，可将存储节点垫20A的布局图案(layout pattern)分割成三组布局组合并分别进行上述的第一光刻制作工艺、第二光刻制作工艺以及第三光刻制作工艺而定义出所需的第一掩模图案M11、第二掩模图案M21以及第五掩模图案M31，由此克服光刻制作工艺的曝光分辨率限制。此外，连接结构20B的布局图案也可分割成两组布局组合并分别进行上述的第一光刻制作工艺与第二光刻制作工艺而定义出所需的第三掩模图案M12与第四掩模图案M22。换句话说，位于第二区R2的连接结构20B可与位于第一区R1的存储节点垫20A进行制作工艺整合，由此达到简化制作工艺以及降低生产成本的效果。
请参考图21、图22与图26。图26所绘示为本实施例的图案化方法发生对位偏移的示意图。如图21与图22所示，在本发明的图案化方法中，可于第二掩模图案M21以及第四掩模图案M22形成之前于第二开孔H21以及第四开孔H22中先形成第一间隙壁SP1与第二间隙壁SP2，故当形成第二开孔H21以及第四开孔H22的第二光刻制作工艺中的曝光制作工艺发生对准偏移时，可避免位于第一区R1的第二掩模图案M21与第一掩模图案M11直接相连，且可避免位于第二区R2的第四掩模图案M22与第三掩模图案M12直接相连。因此，如图21、图22与图26所示，当上述的曝光制作工艺发生对准偏移时，由第一掩模图案M11所定义的第一子图案P11的形状可能会被第一间隙壁SP1影响，但第一子图案P11与第二子图案P12并不会相连。此外由第三掩模图案M12所定义的第四子图案P21的形状可能会被第二间隙壁SP2影响，但第四子图案P21与第五子图案P22也不会相连。
请参阅图27。图27所绘示为本发明第二实施例的图案化方法的流程示意图。如图27所示，在一些实施例中，可于步骤S11进行上述的第一光刻制作工艺，然后于步骤S13进行上述的第三光刻制作工艺，最后再于步骤S12进行上述的第二光刻制作工艺。换句话说，第二光刻制作工艺可于第一光刻制作工艺之后进行，且第三光刻制作工艺可于第一光刻制作工艺以及第二光刻制作工艺之间进行。
综上所述，在本发明的图案化结构以及图案化方法中，可利用将欲形成的图案化结构的图形分割成多个布局组合，并利用多个光刻制作工艺形成所需的掩模图案，由此克服当图形间距小于曝光制作工艺分辨率时无法制作图案化结构的问题。此外，本发明的图案化方法可于部分的开孔中先形成间隙壁之后再形成掩模图案，由此避免于曝光制作工艺发生对准偏移时造成相邻的掩模图案彼此相连的缺陷，故可达到改善制作工艺良率以及增加制作工艺容许度的效果。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (12)

1.一种图案化方法，其特征在于，包括：
在一材料层上形成一掩模层，其中该材料层上定义有第一区以及第二区；
以一第一光刻制作工艺于该掩模层中形成一第一开孔；
在该第一开孔中形成一第一掩模图案；
以一第二光刻制作工艺于该掩模层中形成一第二开孔，其中，该第一开孔以及该第二开孔形成于该第一区上；
在该第二开孔的内壁上形成一第一间隙壁；
在形成该第一间隙壁之后，在该第二开孔中形成一第二掩模图案，其中该第一间隙壁于该第二开孔中围绕该第二掩模图案；
以一第三光刻制作工艺于该掩模层中形成一第五开孔，其中该第五开孔形成于该第一区上；
在该第五开孔的内壁上形成一第三间隙壁；
在形成该第三间隙壁之后，在该第五开孔中形成一第五掩模图案，其中该第三间隙壁于该第五开孔中围绕该第五掩模图案；
移除该掩模层、该第一间隙壁以及该第三间隙壁；以及
以蚀刻制作工艺将该第一掩模图案、该第二掩模图案以及该第五掩模图案的图形转移至该材料层。
2.如权利要求1所述的图案化方法，其中该第二开孔大于该第一开孔。
3.如权利要求1所述的图案化方法，还包括：
以该第一光刻制作工艺于该掩模层中形成一第三开孔，其中该第三开孔形成于该第二区上，且该第三开孔的形状不同于该第一开孔的形状；
在该第三开孔中形成一第三掩模图案；
以该第二光刻制作工艺于该掩模层中形成一第四开孔，其中该第四开孔形成于该第二区上，且该第四开孔的形状不同于该第二开孔的形状；
在该第四开孔的内壁上形成一第二间隙壁；
在形成该第二间隙壁之后，在该第四开孔中形成一第四掩模图案，其中该第二间隙壁于该第四开孔中围绕该第四掩模图案；
移除该第二间隙壁；以及
以该蚀刻制作工艺将该第三掩模图案以及该第四掩模图案的图形转移至该材料层。
4.如权利要求3所述的图案化方法，其中该第四开孔的宽度大于该第三开孔的宽度。
5.如权利要求3所述的图案化方法，其中该第一间隙壁与该第二间隙壁是以相同制作工艺一并形成。
6.如权利要求3所述的图案化方法，其中该第一间隙壁与该第二间隙壁是被相同制作工艺一并移除。
7.如权利要求3所述的图案化方法，其中该第一区包括存储单元区，且该第二区包括周围区。
8.如权利要求7所述的图案化方法，其中该第一区的材料层被该蚀刻制作工艺图案化而成为多个存储节点垫位于该第一区，且该第二区的材料层被该蚀刻制作工艺图案化而成为多个连接结构位于该第二区。
9.如权利要求1所述的图案化方法，其中该第五开孔大于该第一开孔。
10.如权利要求1所述的图案化方法，其中该第一间隙壁与该第三间隙壁是被相同制作工艺一并移除。
11.如权利要求1所述的图案化方法，其中该第二光刻制作工艺是于该第一光刻制作工艺之后进行，且该第三光刻制作工艺是于该第二光刻制作工艺之后进行。
12.如权利要求1所述的图案化方法，其中该第二光刻制作工艺是于该第一光刻制作工艺之后进行，且该第三光刻制作工艺是于该第一光刻制作工艺以及该第二光刻制作工艺之间进行。
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