JP2011238746A - 半導体装置及びそのレイアウト作成方法 - Google Patents

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Abstract

【課題】半導体装置及びその製造方法において、ゲート電極部の幅及びゲート電極部からの突き出し長のばらつきを低減する。
【解決手段】半導体装置は、ゲート電極部及び突き出し部を有する実パターン４３１と、実パターン４３１に並んで配置されるダミーパターン４３３とを含む複数のラインパターンを備える。２つのダミーパターン４３３と、これらに挟まれ且つ実パターン４３２を含むラインパターンとにより、同一間隔を空けて並走するラインパターン並走部が構成される。ラインパターン並走部の各ラインパターンは、同一の幅を有すると共に、互いに実質的に面一なライン終端部４１４を有する。各ライン終端部４１４の延長線上に、同一の終端部間距離４０３を空けて、ライン終端部均一化ダミーパターン４２０が形成される。ライン終端部均一化ダミーパターン４２０は、ラインパターンと同一幅で且つ同一間隔に形成された複数のライン状のパターンを含む。
【選択図】図４

Description

本開示は、半導体装置及びそのレイアウト作成方法に関し、特に、トランジスタのゲートを構成する層について、パターンの加工精度を向上することに関する。
近年、半導体を用いた大規模集積回路装置（以下、ＬＳＩと称する）の高集積化のために、回路パターンの微細化がますます進行している。その結果、回路を構成するラインパターンの細線化、絶縁層を介して多層化された配線同士をつなぐコンタクトホールパターン等の微細化が非常に重要となり、リソグラフィーによって露光できる限界以上に細いパターンを形成することが必要となってきている。
このような微細化に伴い、レイアウトパターンの形状に依存して、加工寸法と意図した設計寸法とを一致させることが困難になってきている。これは、例えば、ＬＳＩ製造工程の主要工程のうちリソグラフィー工程における光近接効果、エッチング工程におけるマイクロローディング効果等の影響によるものである。
これに対応するために、高精度なシミュレーションを行ない、意図した加工寸法が得られるように露光マスクのパターン寸法、形状を補正する方法が導入されている。例えば、ＯＰＣ（Optical Proximity Correction、光近接効果補正）処理である。しかし、大規模なデータに対して十分な補正精度を得ることは困難であり、その計算時間も膨大である。
そこで、前記の効果を発生させる原因となるレイアウトのバリエーション、つまりパターンの粗密等を均一にするために、ダミーパターンを挿入する方法が提案されている。ダミーパターンは、実質的な回路機能を構成しない部分のパターンであり、加工パターンの精度向上、加工不良の抑制等を目的として設けられる。
回路パターンにおいて最も加工寸法精度を必要とするのは、トランジスタの構成に関わる部分である。これに関し、ＭＯＳ（Metal Oxide Semiconductor ）トランジスタのレイアウトを表す図１３を参照して説明する。図１３に示す通り、ゲート層を表すラインパターン１０は、活性化層を表す活性化層パターン１１とオーバーラップしたライン部を有する。当該オーバーラップしたライン部がトランジスタのゲート部１３となる。また、活性化層パターン１１のゲート部１３を挟む部分がトランジスタのソース・ドレイン部パターン１４となる。ソース・ドレイン部パターン１４に挟まれたゲート部１３のライン幅をゲート長１３Ａと呼び、この値がトランジスタの動作に大きな影響を有する。
また、ゲート部１３は、活性化層パターン１１上からから突き出したライン終端部を有する。当該部分はゲート突き出し部１５と呼ばれ、これが十分な大きさを有していない場合、トランジスタのソース・ドレイン間にリーク電流が発生し、回路動作に大きな支障を及ぼす。更に、以前は十分な大きさで存在するだけで良いと考えられていたゲート突き出し部１５についても、近年では、突き出し部１５の長さである突き出し長１５Ａが回路動作に影響することが認識されている。よって、突き出し部１５に関する寸法精度も重要となっている。
次に、特許文献１に記載されたライン幅の寸法精度を向上させる方法について図１４（ａ）及び（ｂ）を参照して説明する。図１４（ａ）は、当該方法において、実パターン２１に加えてダミーパターン２２を配置した状態を示し、図１４（ｂ）は、図１４（ａ）におけるXIVb-XIVb'線による断面図である。図１４（ａ）及び（ｂ）に示すように、半導体基板２０上に実パターン２１が形成されると共に、当該実パターン２１の配置されない空き領域には実パターン２１とほぼ等しい幅及び間隔にダミーパターン２２が形成されている。このようにダミーパターン２２を設けることにより、パターン密度をほぼ等しくすることができ、ラインパターンのライン幅寸法精度を向上させる。
次に、特許文献２に記載されたライン終端部幅の寸法を向上させる方法について、図１５を参照して説明する。図１５には、配線パターンの実パターン３０と、当該実パターン３０のライン終端部付近に設けられたドット状のダミーパターン３１とが示されている。ドット状のダミーパターン３１は、配線間の最小間隔と同程度の間隔を実パターン３０から離して配置可能であるから、各々のライン終端部におけるパターンの粗密差を低減し、加工寸法の変化を抑制することができる。
特開平９−３１１４３２号公報 特開平１１−０９５４０６号公報
しかしながら、実パターンの疎密差をダミーパターンにより補完して均一化させるにも限度があり、特に、ライン幅とライン終端部の疎密差を同時に十分に均一化することは困難である。その結果、依然として高精度のシミュレーションを伴うＯＰＣ等が要求され、十分な補正精度を得るための計算に長時間を要する。
前記に鑑み、本開示の目的は、ライン幅と、ライン終端部の各々の疎密差とをいずれも均一化し、特に、ゲート部を構成するゲート長に相当する各ライン部の幅、及び、各ゲート突き出し部の突き出し長のばらつきを抑制する、レイアウトパターン設計方法及びそれを用いた半導体装置を提供することである。
前記の目的を達成するため、本発明の半導体装置は、ゲート電極部及びゲート電極部から所定の距離だけ突き出した突き出し部を有する実パターンと、実パターンに並んで配置されるダミーパターンとを含む複数のラインパターンを備え、２つのダミーパターンと、これらに挟まれ且つ少なくとも１つの実パターンを含む少なくとも１つのラインパターンとにより、同一間隔を空けて並走するラインパターン並走部が構成され、ラインパターン並走部に含まれるそれぞれのラインパターンは、同一の幅を有すると共に、少なくとも一端において、互いに実質的に面一なライン終端部を有しており、ラインパターン並走部におけるそれぞれのライン終端部の延長線上に、同一の終端部間距離を空けて、ライン終端部均一化ダミーパターンが形成され、ライン終端部均一化ダミーパターンは、ラインパターンと同一幅で且つ同一間隔に形成されたライン状のパターンを含む。
このような半導体装置によると、以下に説明する通り、容易に高性能な半導体装置を実現できる。
まず、いずれも同じ幅である実パターン及びダミーパターンが同一間隔に並走していることにより、ゲート電極部の周囲に関してパターンレイアウトが均一化されている。
更に、実パターンにおけるライン終端部とダミーパターンにおけるライン終端部とが実質的に面一に並んで終端している。また、各ライン終端部の延長線上に、各ライン終端部から同じ間隔を空けて、各ライン終端部と同じ幅で且つ同じ間隔のライン終端部均一化ダミーパターン形成されている。これらのことから、ライン終端部の周囲に関してもパターンレイアウトが均一化されている。よって、実パターンのライン終端部に位置する突き出し部の周囲についてもパターンレイアウトが均一化されていることになる。
このように、ゲート電極部及び突き出し部のいずれについても周囲のパターンレイアウトが均一化されているので、シミュレーションを要しない簡易なＯＰＣ処理によって高精度にパターンレイアウトを形成し、高性能な半導体装置を実現できる。
尚、ライン終端部均一化ダミーパターンの前記複数のライン状のパターンは、互いに結合されていても良い。
このことにより、これらのライン状のパターンの倒壊、剥離等を抑えることができる。この効果は、隣り合う少なくとも２つのパターンが結合されていれば発揮され、より多くのパターンが結合されていれば更に顕著になる。
また、ライン終端部均一化ダミーパターンの複数のライン状のパターンは、それぞれ、長さ方向の中央付近において結合されていても良い。
パターンの倒壊は、製造中の半導体装置を液体に浸す工程において発生しやすく、パターン間に発生する表面張力が原因の１つである。表面張力は中央付近に発生するので、中央付近においてライン状のパターン同士が結合されているのがよい。
また、ラインパターン並走部に含まれる複数のラインパターンは、いずれも一続きのパターンであり且つライン方向の長さが同じであっても良い。
このようになっていると、各ラインパターンがより均一になるので、より容易に精度良くパターンを形成できる半導体装置となる。
また、ラインパターン並走部において、２本のダミーパターンに挟まれるラインパターンは、実パターン及びダミーパターンの両方を含んでいても良い。
実パターンの隣に他のラインパターンが並走していない場合、実パターンの周囲においてレイアウトパターンの均一性が低下する。これを避けるために、ラインパターン並走部において実パターン同士の間に空きができる場合には、ダミーパターンを配置することができる。
また、ライン終端部均一化ダミーパターンのライン方向の長さは、ラインパターン並走部のライン方向の長さよりも短くても良い。
ライン終端部均一化ダミーパターンは、ラインパターン並走部のライン終端部の周囲におけるパターンレイアウトを均一にする目的で形成されるのであるから、光近接効果等に関係する範囲の長さに形成すればよい。更に、長すぎると半導体装置のレイアウトにおいてライン終端部均一化ダミーパターンが占める面積が大きくなるので、これを避けるために、必要な範囲で短くするのが望ましい。
また、ライン終端部均一化ダミーパターンは、実パターンを含む領域を挟むように対に形成されていても良い。
これにより、実パターンの両端の周囲について、ライン終端部均一化ダミーパターンによりレイアウトパターンが均一化されるので、精度良く形成された半導体装置が実現する。
また、ラインパターン並走部に含まれる複数のラインパターンは、両端において、互いに実質的に面一に終端するライン終端部をそれぞれ有し、ラインパターン並走部に含まれる複数のラインパターンの両端において、それぞれのライン終端部の延長線上に、同一の終端部間距離を空けて、ライン終端部に対して線対称となるパターンが設けられていても良い。
ラインパターン並走部の面一になった各ライン終端部に対し、他のラインパターンがそれぞれ延長線上に配置されて線対称になっていると、それぞれのライン終端部の周囲におけるパターンレイアウトは均一になる。このように、ライン終端部均一化ダミーパターンと、他のラインパターンとによりラインパターン並走部が挟まれた構造であっても良い。
また、実パターンを含む領域は、少なくとも２種類のダミーパターンに取り囲まれており、そのうちの一種類のダミーパターンがライン終端部均一化ダミーパターンであっても良い。
つまり、ラインパターン並走部に更に並走するような他のダミーパターン、ラインパターン並走部及びライン終端部均一化ダミーパターンの周囲を更に囲むダミーパターン等を更に備えていても良い。
また、ライン終端部均一化ダミーパターンは、４μｍ以上の長さに亘って連続するように互いに結合されていても良い。
ライン終端部均一化ダミーパターンの倒壊、剥離等を抑えるためには、ライン状のパターンがより長く連続しているのが好ましく、特に、４μｍ以上に亘って結合されているのが良い。
また、露光波長をλ、露光装置の開口数をＮＡとするとき、ラインパターン並走部に含まれるラインパターンの幅は、０．５×λ／ＮＡ以下であっても良い。
また、露光波長をλ、露光装置の開口数をＮＡとするとき、突き出し部の長さは、０．５×λ／ＮＡ以下であっても良い。
また、露光波長をλ、露光装置の開口数をＮＡとするとき、終端部間距離は、０．５×λ／ＮＡ以下であっても良い。
それぞれ、単純なリソグラフィによる加工が困難になるこのような寸法の半導体装置において、容易且つ高精度なパターン形成を可能とする効果が顕著になる。
また、露光波長をλ、露光装置の開口数をＮＡとするとき、ライン終端部均一化ダミーパターンのライン方向の長さは、０．５×λ／ＮＡ以上であっても良い。
ライン終端部均一化ダミーパターンを形成するためには、このような寸法であることが望ましい。
また、露光波長をλ、露光装置の開口数をＮＡとするとき、ライン終端部均一化ダミーパターンに含まれるライン状のパターン同士を結合させる結合部の幅は、０．３×λ／ＮＡ以上であっても良い。
より確実にライン状のパターン同士を結合させるためには、このような幅の結合部であるのがよい。
また、実パターンは、メタルゲートであっても良い。この場合にも本発明の効果は実現できる。
また、ラインパターン並走部は、隣り合う複数のラインパターンが互いに結合された幅を有すると共に、ライン終端部と同一幅で且つ同一間隔に並走して面一に終端する突起部を有する幅広パターンを含んでいても良い。
幅広パターンは、隣り合う複数の実パターンにおけるゲート電極部の全体同士が互いに結合された形状と考えても良い。ゲート電極部から突き出す突き出し部については、他の実パターンと同一幅及び間隔に並走して形成され、これらの延長線上にもライン終端部均一化ダミーパターン（又は、実パターン、ダミーパターンのいずれかのライン終端部）が形成されている。
このようにすると、ゲート長の異なるゲート電極部を設けることができ、且つ、ライン終端部の周囲に関するパターンレイアウトの均一性が低下するのを避けることができる。
次に、本発明の半導体装置のレイアウト作成方法は、ゲート電極部を有する実パターンと、実パターンに並んで配置されるダミーパターンとを含む半導体装置のレイアウト作成方法において、実パターン及びダミーパターンを含み且つ矩形状の領域を占めるスタンダードセルのレイアウトパターンを作成する工程（ａ）と、スタンダードセルを複数並べてロジック回路領域を構成した後に、ロジック回路領域の周囲にライン終端部均一化ダミーパターンを配置する工程（ｂ）とを備え、工程（ａ）は、ゲート電極部を構成するライン部の幅及び方向が統一された実パターンを作成する工程と、矩形状のセル領域内に仮想的に設定された平行且つ等間隔のグリッドライン上に、実パターンのライン部を配置する工程と、グリッドライン上の実パターンが配置された領域以外の空き領域に、実パターンと同一幅のダミーパターンを配置する工程と、ライン部の延びる方向とは垂直な向きであるスタンダードセルの外周に面して終端する実パターン及びダミーパターンのライン終端部が実質的に面一になるように揃える工程とを含み、工程（ｂ）は、ライン終端部の延長線上に、同一の終端部間距離を空けて、ライン終端部に対して線対称となる複数のライン状のパターンを配置する工程と、複数のライン状のパターンが互いに結合されたパターンを形成する工程とを含む。
このような半導体装置のレイアウト作成方法によると、実パターンのゲート電極部及びライン終端部（突き出し部）の両方について、周囲のレイアウトパターンの均一性が高いレイアウトを作成することができる。よって、シミュレーションを用いる必要のない簡易なＯＰＣ処理によってもゲート電極部及び突き出し部の寸法・形状を高精度に形成でき、ばらつきを抑制して、高性能な半導体装置を実現することができる。
以上に説明したレイアウトの作成方法によると、個々のラインパターンにおけるゲート電極部の寸法精度を向上すると共に、複数のゲート電極部の間のパターン間隔について寸法ばらつきを大幅に低減できる。更に、ラインパターンの終端部（ゲート電極部から突き出す突き出し部）についても加工精度を向上できる。この効果は、半導体装置の製造におけるリソグラフィ工程にて形成するパターンが微細になるほど顕著になる。よって、より高性能な半導体装置と、そのレイアウトの作成方法が実現する。
図１は、本開示の一実施形態の例示的半導体装置のレイアウト方法について示す図であり、活性層と、ゲート電極部を有する実パターンとのレイアウトを示している。 図２（ａ）及び（ｂ）は、図１に続いてレイアウト方法について示す図であり、等間隔のグリッドライン及びダミーパターンの配置について示している。 図３（ａ）〜（ｃ）は、図２（ａ）及び（ｂ）に続いてレイアウト方法について示す図であり、それぞれスタンダードセルのライブラリー例を示している。 図４は、図３（ａ）〜（ｃ）に続いてレイアウト方法について示す図であり、ライブラリーによる回路部の構成とライン終端部均一化ダミーとについて示している。 図５は、図４と同様に、ライブラリーによる回路部の構成とライン終端部均一化ダミーとについて示している。 図６は、複数種類のダミーパターンにより回路部を取り囲む構成について示している。 図７（ａ）〜（ｃ）は、本開示の一実施形態のパターン構成の例を示す図である。 図８（ａ）〜（ｆ）は、本開示の一実施形態の例示的半導体装置の製造方法を説明する図である。 図９（ａ）〜（ｄ）は、本開示の一実施形態の例示的半導体装置の製造方法に関し、設計パターン、マスクパターン及び加工パターンを示す図である。 図１０は、本開示の一実施形態の例示的半導体装置に関し、メタルゲート構造を用いた場合に生じうる欠陥について示す図である。 図１１（ａ）〜（ｄ）は、本開示の一実施形態の例示的半導体装置の製造方法に関し、マスクエンハンサーを用いた場合の設計パターン、マスクパターン及び加工パターンを示す図である。 図１２は、本開示の一実施形態の例示的半導体装置について、線幅の異なるゲートパターンを含むレイアウトを示す図である。 図１３は、一般のトランジスタのレイアウトを示す図である。 図１４（ａ）及び（ｂ）は、実パターンと平行なダミーパターンを設けることについて示す図である。 図１５（ａ）及び（ｂ）は、ライン終端部周辺にドット状のダミーパターンを設けることについて示す図である。
以下、図面を参照しながら本開示の一実施形態について説明する。
図１は、本実施形態の例示的半導体集積回路における物理的なレイアウト構造を示す図である。当該レイアウト構造において、半導体基板上に、活性層パターン１００、ゲート層パターン１０１等の複数層のパターンが積層して形成されている。このように、少なくとも１つのトランジスタを構成するパターンの集合体のレイアウトをセルと呼ぶ。異なる回路動作をする幾つかのセルを複数作成し、配置することによって集積回路の全体を構成する。
これらのセルは集積回路の複数の位置に繰り返し配置されるので、ライブラリーとも呼ばれる。更に、ＣＭＯＳ（Complementary Metal Oxide Semiconductor ）型のロジック回路を構成するセルは、Ｐ型トランジスタ１０２及びＮ型トランジスタ１０３の二種のトランジスタにより構成され、基本的な論理機能を有するセルとして作成されるので、スタンダードセルと呼ばれる。
半導体装置の製造に用いるマスクを作成する際には、図１のような複数層のパターンのデータを層毎に分割し、コンピュータ処理を行なってマスクデータを作成する。このマスクデータを用い、それぞれの層について、パターンを半導体基板上に形成するためのマスクを作成する。つまり、論理レイアウト構造における各層のパターンに対し、当該パターンを半導体基板上に実現するためのマスクパターンを有するマスクがそれぞれ形成される。
以下には、本実施形態の例示的半導体集積回路に関し、レイアウトパターン及びその作成方法を説明する。
まず、ゲート電極部を構成するラインパターンの幅を所定の寸法、例えば３０ｎｍのように固定する。つまり、１つのセル内に存在するゲートについては、全て所定のゲート長を有するようにする。また、１つのセル内のゲート電極部を構成する各ラインパターンの方向は、１つに統一されていることが好ましい。
図２（ａ）に、１つのセルにおける活性層パターン１００と、ゲート電極部２０２を含むラインパターン（以後、実パターン２１０ａと呼ぶ）との配置について示す。ゲート電極部２０２は、実パターン２１０ａのうち活性層パターン１００と重なる部分である。
図２（ａ）に示す通り、所定方向（図２（ａ）では横方向）に一定間隔に並ぶように設定されたグリッドライン２０１を想定し、実パターン２１０ａをグリッドライン上に配置する。
また、それぞれの実パターン２１０ａは、ライン終端部がセル境界において互いに面一に終端するように構成する。つまり、図２（ａ）に示す通り、それぞれの実パターン２１０ａは、上下のセル境界の直線２０３に沿うように、凹凸無しに揃って終端する。
尚、実パターン２１０ａ同士が、その中央部付近等において（グリッドライン２０１とは交差する方向に）結合されていても良い。また、セルの上下に亘っては続いていない（グリッドライン２０１の途中で途切れている）パターンが含まれていても良い。
次に、図２（ｂ）に示すように、実パターン２１０ａのゲート電極部に隣接するグリッドラインのうちパターンが配置されていない空き領域に対し、実パターン２１０ａと同じ幅のラインパターンであるダミーパターン２１０ｂを挿入する。これにより、各ゲート電極部２０２は、当該ゲート電極部２０２と同一幅のラインパターン（実パターン２１０ａ、ダミーパターン２１０ｂ）により同一間隔を空けて両側から挟まれた構成となる。このようにして、実パターン２１０ａ及びダミーパターン２１０ｂによりラインパターン並走部が構成される。
このようにダミーパターン２１０ｂを配置すると、各ゲート電極部２０２の周囲においてパターン密度が均一になる。この結果、このレイアウトのパターンを実際に加工する際に、各ゲート電極部２０２のパターン幅を同じ寸法に加工することが容易になる。尚、以下では、ゲート電極部２０２を含む実パターン２１０ａに変更に並んで挿入されるダミーパターンをゲート部均一化ダミーと呼ぶことがある。
一般に、リソグラフィ工程である露光工程において、露光波長をλ、露光装置の開口数をＮＡとすると、０．５×λ／ＮＡ以下の寸法になると加工は困難であり、０．３×λ／ＮＡ以下では極めて困難である。そこで、以上のように実パターン２１０ａ及びダミーパターン２１０ｂを配置することが、線幅が０．５×λ／ＮＡ以下のラインパターンに関する寸法精度向上のために特に有効であり、０．３×λ／ＮＡ以下の線幅のパターンに対しては更に有効である。
一例として、露光波長として１９３ｎｍ（ＡｒＦエキシマレーザー）を挙げることができ、液浸露光を用いる場合、開口数ＮＡとしては１．２となる。よって、効果が顕著になる線幅の具体例は、８０ｎｍ以下、更には４８ｎｍ以下である。
また、ダミーパターン２１０ｂ同士の間においてグリッドライン２０１に空き領域が存在する場合、当該空き領域にもダミーパターン２１０ｂを挿入するのが良い。このようにすると、ゲート電極部２０２周囲のより広い範囲においてパターンが均一化されるので、加工の容易化、高精度化のために有利である。
この点から、セルにおけるラインパターンに並ぶように、セルの境界部にもダミーパターンを設けることがより好ましい（図２（ｂ）の場合、セルの左右にダミーパターンを設ける）。このようにダミーパターンを挿入してレイアウトを均一化する範囲は、ゲート電極部２０２を中心として露光波長よりも長い寸法の範囲であることが好ましい。更には、露光波長の３倍程度の範囲であれば、各々のラインパターンの寸法を同じにすることが可能であり、マスクの補正に高精度なシミュレーションは不要となるので好ましい。
更に、これらのダミーパターン２１０ｂは、実パターン２１０ａのライン終端部と面一になるように構成する。つまり、図２（ｂ）に示す通り、実パターン２１０ａに加えてダミーパターン２１０ｂについても、上下のセル境界の直線２０３に沿うように凹凸無しに揃って終端させる。セル境界部に配置したダミーパターンについても、同様に実パターン２１０ａと面一に（直線２０３に沿うように）終端させる。
尚、グリッドライン２０１の途中で途切れている実パターン２１０ａが存在する場合、そのグリッドライン２０１の実パターン２１０ａが存在しない部分にもダミーパターン２１０ｂを配置する。
以上のように構成したセルを複数用意し、ＬＳＩ回路を構成するライブラリーとする。例えば、図３（ａ）〜（ｃ）にそれぞれ示すように、矩形領域を占める３つのセルＡ、セルＢ及びセルＣをライブラリーとして用意する。通常、ＣＭＯＳの基本構成としては、Ｐ型及びＮ型の２つのタイプのゲート電極部を有するトランジスタを形成するので、一続きのラインパターンが２つのゲート電極部を有するように構成する。このような構成であってライブラリーとなるセルは、スタンダードセルとも呼ばれる。
セルＡ、セルＢ及びセルＣはいずれもＣＭＯＳ型のロジックライブラリーの例であり、２つのゲート電極部が一続きのラインパターンにより結合され、それぞれのゲート突き出し部はセル境界に面している。ラインパターンの延びる方向をセルの上下方向とすると、各ゲート突き出し部を構成するライン終端部は、上下のセル境界において面一になっている。また、面一になったライン終端部間の距離、つまり、セルの上下方向の寸法（セル高さＨ）は、複数のライブラリーについて共通になっている。
次に、これらのセルＡ、セルＢ及びセルＣを並べて目的のロジック回路を構成することについて、図４を参照して説明する。
各セルＡ〜Ｃは、それぞれに含まれるラインパターンが配置されたグリッドラインを一致させるように配置する。つまり、図４に示す通り、上下（ラインパターンの延びる方向）に隣接するセル同士について、ラインパターン同士が同一直線上に並ぶように配置する。例えば、セルＡ中のラインパターン４３１と、セルＡに上下方向に並ぶセルＢ中のラインパターン４３２とが、同じ補助線４０１上に並ぶようにする。ラインパターン４３１及び４３２は共に実パターンであるが、ダミーパターン４３３（ゲート部均一化ダミー）に関しても同様に同一直線上に並ぶように配置する。
また、上下方向に並ぶセル同士の境界部（セル間境界部４０２）において、各ラインパターンのライン終端部同士は、同じライン終端部間距離４０３をおいて向かい合い、セル間の境界に対して線対称になる配置とする。
これにより、セル間境界部４０２に面したゲート突き出し部を構成する１つの実パターンのライン終端部４１１に対し、その両側に同じ幅のライン終端部４１２及び４１３が配置されていると共に、これらのライン終端部４１１、４１２及び４１３に対してそれぞれ同じ間隔をおいて別のライン終端部が対向することになる。この結果、セル間境界部４０２に面する各ライン終端部の周辺において、レイアウトが一致し、均一になる。よって、ＯＰＣ等のマスク設計において、高度なシミュレーション等を用いることなく各ライン終端部の寸法を同一にすることが容易にできる。マスク処理の計算負担が軽減され、且つ、寸法精度についても大きく向上することになる。
更に、並べて配置されたセルと、その周囲の空白領域との境界部（セル外周境界部４２１）に面するライン終端部４１４に対し、それぞれの延長線上に、同じライン終端部間距離４０３をおいてダミーパターン４２０が配置されている。このとき、セル外周境界部４２１を挟んでセル内のラインパターンのライン終端部と、ダミーパターン４２０のライン終端部とは線対称となる配置になっている。ダミーパターン４２０は、セル内のラインパターンと同一幅であり且つ同一間隔に配列されている。
これにより、セル外周境界部４２１に面するライン終端部についても、その周辺のレイアウトを一致させて、均一にすることができる。よって、ＯＰＣ等のマスク設計において、高度なシミュレーション等を用いることなく各ライン終端部の寸法を同一にすることが容易にできる。結果として、マスク処理の計算負担が軽減され、且つ、寸法精度についても大きく向上する。尚、このように、ライン終端部と対向するようにセルの外側に配置されたダミーパターン４２０について、ライン終端部均一化ダミーと呼ぶことがある。
ライン終端部均一化ダミーについても、リソグラフィ工程である露光工程において露光波長をλ、露光装置の開口数をＮＡとするとき、突き出し長が０．５×λ／ＮＡ以下である場合に寸法精度向上のために特に有効であり、０．３×λ／ＮＡ以下の場合には更に有効である。
以上のような構成により、セル外周境界部４２１に面したゲート突き出し部を構成するラインパターンと、セル間境界部４０２に面したゲート突き出し部を構成するラインパターンとの両方について、ライン終端部の寸法を均一にすることができる。この結果、各ラインパターンについて、ゲート電極部が位置する中間の部分及び突き出し部となるライン終端部のいずれについても、高度なシミュレーション等を用いることなく各ライン終端部の寸法を同一にすることが容易にできる。
また、図５に、変形例のライン終端部均一化ダミー４２２に関して示している。既に説明した通り、図４に示すライン終端部均一化ダミー（ダミーパターン４２０）は、セル内のラインパターンのライン終端部にそれぞれ対向する個別のライン状パターンからなる。これらと同様のライン状パターンが結合部４２２ａによって複数結合されたパターンとすると、図５に示すライン終端部均一化ダミー４２２になる。詳しくは後に更に説明するが、このようにすると、ライン終端部均一化ダミーが占める面積を縮小することができ、且つ、半導体装置の製造工程等において倒壊・剥離して回路動作を阻害する原因となるのを避けることができる。
また、図６には、更なる変形例のレイアウトを示している。ここでは、セルＡ、セルＢ及びセルＣによりロジック回路が構成され、当該ロジック回路を上下方向（ラインパターンの延びる方向）から挟むようにライン終端部均一化ダミー４２２が配置されている。更に、ロジック回路及びライン終端部均一化ダミー４２２の外側に、面積率及び周囲長調整用の他のダミーパターン６００が設けられている。
このようにすると、ロジック回路に関する局所的なレイアウトの均一性に加えて、より広い範囲における面積率及び周囲長に関しても均一性を向上することができる。このようなレイアウトは、実パターン２１０ａと面積率及び周囲長調整用の他のダミーパターン６００との間に、ゲート部均一化ダミー及びライン終端部均一化ダミーの両方が配置されている構成と考えても良い。
また、ロジック回路（セルＡ〜Ｃ）のラインパターンと並走するように、ライン状のダミーパターン６０１を更に備えていても良い。このようなダミーパターンについても、ロジック回路におけるラインパターンの均一化に貢献する。これは、ロジック回路が、ライン終端部均一化ダミー４２２、面積率及び周囲長調整用の他のダミーパターン６００、ロジック回路のラインパターンに並走するダミーパターン６０１により取り囲まれている構成と考えても良い。更に、ライン終端部均一化ダミー４２２は、ロジック回路に並走するダミーパターン６０１のライン終端部に対しても、その延長線上に配置されたライン状パターンを含んでいる構造としても良い。
尚、面積率及び周囲長調整用の他のダミーパターン６００については、ゲート部均一化ダミー及びライン終端部均一化ダミーとは異なる形状（単一の正方形、複数のパターンの集合等）を有しており、隣接するダミーパターン、ライン終端部均一化ダミー等のパターンとは相互に干渉し難い距離を空けて配置されている。例えば、露光波長をλ、露光装置の開口数をＮＡとするとき、λ／ＮＡ以上離れた位置に設けられている。また、実パターンの寸法よりも大きいことが望ましい。
次に、以上のようなレイアウト作成方法により作成されるパターンの構成について、図７（ａ）〜（ｃ）を参照して更に説明する。
図７（ａ）には、ゲート電極部を有するラインパターンである実パターン７００を１つだけ含み、その周囲にダミーパターンが配置されたレイアウトを示している。但し、これは説明のための単純な例として示すものであり、いずれかのダミーパターンに代えて実パターンが形成されていても良い。
ゲート電極部を有する実パターン７００の両側に同じ間隔をおいて並走するように、実パターン７００と同じ幅のラインパターンであるゲート部均一化ダミー７０１が配置されている。つまり、レイアウトを構成するラインパターンは、三本以上の同一幅のラインパターンが同一間隔にて平行に並走するラインパターン並走部を有しており、少なくともその１本がトランジスタのゲート電極部となって回路素子を構成している。このようなラインパターン並走部は、ゲート部均一化ダミーを用いることによって実現可能となる。
また、ラインパターン並走部の実パターン７００は、活性層パターン１００と重なるゲート電極部から所定の突き出し長７１０だけ突き出したライン終端部７０３を有する。更に、ラインパターン並走部のラインパターンは、それぞれ、互いに面一になるようなライン終端部を有する。言い換えると、ラインパターン並走部のゲート部均一化ダミー７０１は、実パターン７００のライン終端部７０３に沿って並走し、ライン終端部７０３に対して面一となるように終端する。
更に、ラインパターン並走部の各ライン終端部に対し、それぞれの延長線上には、同じライン終端部間距離７１１をおいて対向するように、ライン状のライン終端部均一化ダミー７２１が配置されている。ライン終端部均一化ダミー７２１は、実パターン７００及びゲート部均一化ダミー７０１と同一幅であり且つ同一間隔をおいて並走しており、ライン終端部は面一になっている。
以上の構成は、突き出し長７１０が露光工程の露光波長及λ及び露光装置のＮＡに対して０．５λ／ＮＡ以下であるパターンの寸法精度向上に特に有効であり、０．３λ／ＮＡ以下のパターンについては更に有効である。
同様に、ライン終端部間距離７１１に関しても、これが０．５λ／ＮＡ以下である場合に以上の構成が有効であり、０．３λ／ＮＡ以下である場合には更に有効である。
これは、リソグラフィによる加工が困難になるこのような寸法において、レイアウトを均一化する効果が顕著に発揮されるからである。
また、一般に、リソグラフィ工程において、特定の箇所に対して強い影響を与えるのは、その周囲の露光光の波長程度の範囲である。また、波長の３倍程度離れると、影響は極めて小さくなる。よって、ライン終端部均一化ダミー７２１の長さ７１２は、０．５λ／ＮＡ以上であることが好ましく、λ／ＮＡ以上であることが更に好ましい。
また、図７（ａ）に示す実パターン７００のように、活性層パターン１００と重なるゲート電極部を２箇所に有している場合、その両方のゲート電極部に対してゲート部均一化ダミー７０１が並走していることが好ましい。また、２箇所のゲート電極部に対して、突き出し部の突き出し長が同一であることが好ましい。更に、それぞれの突き出し部を構成するライン終端部において、対向するライン終端部均一化ダミーとのライン終端部間距離が同一であることも好ましい。例えば、図７（ａ）において、実パターン７００における両端の突き出し長７１０及び７３０が互いに等しいこと、ライン終端部間距離７１１及び７３１が互いに等しいことが好ましい。
このような構成により、実パターン７００の周囲におけるレイアウトの均一性が更に向上する。
次に、図７（ｂ）には、図７（ａ）のレイアウトの変形例を示している。図７（ｂ）において、実パターン７００及びゲート部均一化ダミー７０１については、図７（ａ）と同様である。図７（ｂ）のレイアウトでは、ライン終端部均一化ダミーについて、ライン状のパターン７２１ａが結合部７５０によって接合された構造を有する。
ライン終端部均一化ダミーの長さは、０．３×λ／ＮＡ以上、好ましくは０．５×λ／ＮＡ以上であることが望ましい。しかし、回路としては機能しないダミーパターンであるから、無駄に領域を占めることは望ましくない。よって、ライン終端部均一化ダミーの長さ７５１としては、ライブラリー高さ７５２（ライン方向の寸法）よりも短いことが望まれる。
この場合、一続きのパターンの面積が小さくなると、半導体装置の製造工程において、パターンが倒壊又は剥離しやすくなる。回路としては機能しないダミーパターンであるが、後にも更に説明する通り、剥がれたパターンが実パターン７００に付着して致命的欠陥を生じる場合がある。そこで、パターンの倒壊、剥離等を抑えるために、一続きのパターンの面積が大きくなるように、結合部７５０によってライン状のパターン同士を結合させるのが好ましい。特に、一続きの実パターン７００の典型的な面積に比べ、数倍以上、より好ましくは１０倍以上の面積とする。また、４μｍ以上の長さに亘る範囲において各ライン状のパターンが結合部７５０によって結合されているのが良い。
ここで、結合部幅７５５は、実パターン７００のゲート電極部等における幅よりも太いことが望ましい。よって、結合部幅７５５は、０．３λ／ＮＡ以上、好ましくは０．５×λ／ＮＡ以上であることが好ましい。
また、セルにおけるライン終端部の周囲のレイアウトを均一化するためには、結合部７５０からライン終端部７０３の側に延びる部分の長さ７５３についても、０．３λ／ＮＡ以上、好ましくは０．５×λ／ＮＡ以上であることが好ましい。
また、ライン終端部均一化ダミーの結合部７５０は、ライン状のパターン７２１ａの中央付近において各ライン状のパターン７２１ａを結合しているのが良い。パターンの倒壊は、リソグラフィの現像工程等、製造中の半導体装置を液体に浸す際に発生しやすく、その原因はパターン間に発生する表面張力である。表面張力はラインパターンの中央付近に発生するので、パターンの倒壊を抑制するためには、ライン状のパターン７２１ａの中央付近において結合されているのがよい。
図７（ｃ）には、ライン終端部均一化ダミーの倒壊及び剥離を更に効果的に防止することのできる例である。図７（ｃ）の例では、結合部７５０が複数設けられている。特に、セルのラインパターンとは反対側の端部においてライン状のパターン７２１ａが結合されている。この結果、ロジック回路に対して外側の空白領域に向かって孤立した微細部分が無くなり、倒壊、剥離に対してより丈夫なダミーパターンとなっている。
以上、トランジスタ動作に関わるゲート電極部を構成するラインパターンについて、ライン幅及び突き出し長の寸法を高精度に形成するためのレイアウト構成を説明した。以下には、このようなレイアウトを有する半導体装置の製造方法について説明する。
図８（ａ）〜（ｆ）は、本実施形態の例示的半導体装置の製造工程を説明するための断面図である。ここでは、一例として、High-kゲート絶縁膜及びメタルゲートを用いた半導体装置を想定している。
まず、図８（ａ）の工程において、基板８００上に、ゲート絶縁膜８０１、金属膜８０２及びポリシリコン膜８０３をこの順に積層して形成する。ゲート絶縁膜８０１は、例えばHigh-k膜等であり、トランジスタのゲート絶縁膜となる。金属膜８０２は例えばＴｉ等の化合物であり、ポリシリコン膜８０３と共に積層構造のゲート電極となる。
次に、図８（ｂ）に示すように、ポリシリコン膜８０３上にレジスト膜８０４を形成する。続いて、図８（ｃ）に示すように、所望のゲート電極部のパターンを有するマスク８０５を用いて露光を行ない、レジスト膜８０４の所定部分を感光部８０４ａとする。その後、現像液に浸す等の現像工程を経て、図８（ｄ）に示す所望のパターンとなったレジストパターン８０４ｂを得る。
このようなリソグラフィ工程に関し、図９（ａ）〜（ｄ）を参照して更に説明する。
図９（ａ）は、所望の平面形状を有する設計パターン９０１を示す。また、設計パターンを得るための露光用マスクパターン９０２について、平面図を図９（ｂ）、そのIXc-IXc'線による断面図を図９（ｃ）に示す。ここでは、ポジ型レジストを用いることを想定しており、マスクは、設計パターン９０１に対応する遮光パターンが、透明なマスク基板（例えば石英基板）上に形成されている。ここで、露光におけるパターン変形等が生じるので、これを逆算し、設計パターン９０１とは異なる複雑な形状の遮光パターンとなっている。一例として、ライン終端部にかけて線幅が太くなる等の形状である。この逆算された形状を得るための計算処理をＯＰＣと呼び、設計パターン９０１から露光用マスクパターン９０２を得るためのＯＰＣ処理には膨大な計算時間を要する。
図９（ｂ）及び（ｃ）に示す露光用マスクパターン９０２を用いると、リソグラフィ工程を経て、図９（ｄ）に示す加工パターン９０３を得ることができる。
図８（ｄ）のようにポリシリコン膜８０３上にレジストパターン８０４ｂを形成した後、レジストパターン８０４ｂをマスクとしてエッチングを行なう。その後、レジストパターン８０４ｂを除去する。
これにより、図８（ｅ）に示すように、基板８００上にゲート絶縁膜８０１を介して形成され、金属膜８０２及びポリシリコン膜８０３が積層され、所望のパターンを有するゲート電極部８０７が得られる。
次に、図８（ｆ）に示す通り、サイドウォール８０６を形成する。これは、通常のＭＯＳトランジスタにおいてソース・ドレイン間の電界緩和のために行なう不純物注入の際に、マスクとしての役割を果たす。また、ゲート電極部の近傍にコンタクトホールを開口する際に、エッチングに対してゲート電極部８０７を保護する絶縁膜としての役割も有している。
続いて、洗浄等の処理を経た後、配線層を形成してゲート電極部８０７を電気的に結合し、所望の機能を有する回路を構成する。
以上の工程のうち、例えば現像工程において、製造中の半導体装置は現像液中に浸される。この際、微細なレジストパターンは表面張力等によって応力を受け、倒壊、剥離等を起こす場合がある。これは、微細なパターンほど発生しやすい。そこで、実パターンに比べて小さく形成するダミーパターンについては、互いに結合することにより倒壊等を抑制することが望ましい。
特に、現像工程における倒壊を抑制するためには、ライン状のパターンの中央付近において結合することが望ましい。更に、ライン状のパターンの複数箇所によって結合することが望ましい。
次に、図１０（ａ）〜（ｆ）を参照して、メタルゲート特有の問題について説明する。
図９（ｂ）及び（ｃ）に示すマスクを用い、図８（ａ）〜（ｆ）の方法によって形成されたゲート電極の平面図を図１０（ａ）に示す。また、図１０（ａ）におけるXb-Xb'線による断面を図１０（ｂ）に示す。符号については、図８（ｆ）と同様である。
図１０（ａ）及び（ｂ）のようにサイドウォール８０６が良好に形成されれば、目的の半導体装置を得ることができる。しかしながら、図１０（ａ）及び（ｂ）に対応する図１０（ｃ）及び（ｄ）に示すように、サイドウォール８０６においてピンホール等の欠陥８１０が生じ、メタルゲート構造の金属膜８０２が露出してしまう場合がある。
このような欠陥８１０は、ゲートの電極パターンの形成後、サイドウォール８０６を形成する前に生じていた微細パーティクル等によるゴミ欠陥が、サイドウォール８０６形成時にサイドウォール８０６に埋め込まれることによって発生する。ゴミ欠陥は、現像の際にレジストが溶解する空白領域において発生し、パターンの形成された部分に移動してくることが多い。よって、欠陥８１０についても、空白領域に面している箇所、つまり、本実施形態において設けられているダミーパターンにおいて生じる可能性が高い。ピンホール等の欠陥８１０が生じると、洗浄工程において、欠陥８１０から侵入した薬液によって金属膜８０２が溶ける場合がある。その結果、図１０（ｅ）及び（ｆ）に示すように、金属膜８０２上に積層されたポリシリコン膜８０３等のリフトオフが発生する（図１０（ｅ）では、ポリシリコン膜８０３のリフトオフした跡をリフトオフ跡８０７ａとして示している）。このようにしてリフトオフした部分が実パターン等に付着すると、回路動作を阻害する等の致命的な欠陥の原因となる。
このように、メタルゲート構造を用いる場合、洗浄用の薬液等によって溶解しやすい金属膜８０２を含むので、ダミーパターンに微細なパーティクル等が付着してピンホール（欠陥８１０）となるだけで、半導体装置に致命的な欠陥を発生させることがある。
ただし、このような欠陥の原因となるリフトオフは、欠陥８１０から侵入した薬液が一続きのパターンにおける金属膜８０２を全て溶解させた場合に発生する。そこで、リフトオフに起因する欠陥を抑制するためには、空白領域に面する部分（欠陥８１０の生じやすい箇所）のダミーパターンについて、面積を広くすることが好ましい。
特に、High-kメタルゲートと呼ばれる半導体装置において使用されるチタン系の化合物からなる膜については、サイドウォールの欠陥から薬液が侵入するとし、数μｍ程度の範囲まで金属膜が溶解されてしまうことが知られている。よって、少なくとも数μｍ程度（例えば４μｍ程度）以上の範囲に亘ってダミーパターンを互いに結合しておくことが好ましい。これにより、サイドウォール８０６に欠陥８１０が生じていた場合にも、ダミーパターンの全体に亘って金属膜が溶解されることを抑制し、ポリシリコン膜８０３のリフトオフを抑制することができる。
尚、実パターンにおいても、ピンホール等の欠陥が原因となってポリシリコン膜のリフトオフが生じることがある。しかしながら、前記の通り、欠陥の原因となるパーティクルの多くが空白領域において生じるので、実パターンを取り囲み、空白領域に面するダミーパターンについて互いに結合することにより、実パターンにおけるリフトオフを抑制することができる。結合されたダミーパターンの面積を、実パターンの面積に対して例えば１０倍以上とすると、ダミーパターンのリフトオフに起因する半導体装置の製造歩留り低下を確実に抑制できる。
また、以上では、図９（ｂ）及び（ｃ）に示すような通常の露光マスクを用いてパターン形成を行なう例を説明した。これに対し、マスクエンハンサーを用いると、ライン終端部（特に、ゲート突き出し部に相当するライン終端部）のパターン形成において、より確実に所望の設計パターン通りに加工を行なうことができる。ダブルパターニング等の技術も不要となり、１回の露光によって十分な解像力をえることができる。
図１１（ａ）〜（ｄ）は、マスクエンハンサーに関して説明する図である。図１１（ａ）に示す設計パターン１１１０に対し、これを形成するためのマスクエンハンサーを適用したマスクパターンは、平面図である図１１（ｂ）及びそのXIc-XIc'断面である図１１（ｃ）のようになる。具体的に述べると、透明基板１１０３に、設計パターンにおける微細なライン部に対応する位置に位相シフター部１１０１が設けられている。また、位相シフター部１１０１を取り囲むように、半遮光部１１０２が設けられている。ライン終端部が対向する領域１１０４には、対向するライン終端部を結合するように半遮光部１１０２が設けられ、更に、ライン終端部同士の間には半遮光部１１０２に囲まれて開口部１１０６が設けられている。
以上のようなマスクは、図１１（ｃ）にも示す通り、透明基板１１０３上に半遮光部１１０２を設けると共に、透明基板を彫り込むことによって位相シフター部１１０１を設けることによって得られる。
図１１（ｄ）には、図１１（ｂ）における領域１１０４について、パターン形成のシミュレーション結果を示す。マスクエンハンサーを用いると、ライン終端部の形状について設計パターンにより忠実な矩形状とすると共に、間隔を微細化することができる。
次に、図１２には、本実施形態の変形例の回路パターンについて示している。図１２は、図４と同様に、複数のライブラリーから構成されたロジック回路を示す。但し、図１２において、ゲート長の異なる複数のトランジスタが混在している点が図４とは相違する。
つまり、図４と同様の実パターン１２０３、ゲート部均一化ダミー１２０５及びライン終端部均一化ダミー１２０２に加えて、実パターン１２０３よりもゲート長が長い（ラインパターンとしては、ライン幅の広い）広幅パターン１２０１が配置されている。広幅パターン１２０１は、隣り合う複数のラインパターンが、少なくともゲート電極部２０２において互いに結合された構造と考えることができる。よって、広幅パターン１２０１のゲート長は、ラインパターンのピッチ（実パターン１２０３のライン幅と、隣り合う実パターン１２０３同士の間隔との和）の整数倍と、実パターン１２０３のライン幅とを合わせた寸法である。
また、広幅パターン１２０１は、実パターン１２０３とは間にゲート部均一化ダミー１２０５を挟んで並ぶように配置されている。更に、広幅パターン１２０１は、セルの境界に接する部分において、他のラインパターン（実パターン１２０３及びゲート部均一化ダミー１２０５）のライン終端部と面一に終端し、同一幅で且つ同一間隔に設けられた突起部１２０１ａを備えている。これにより、所定幅の実パターン１２０３からなる回路パターンが広幅パターン１２０１を更に含んでいる場合にも、広幅パターン１２０１の周囲を含めて、ライン終端部のレイアウトパターンを均一にすることができる。
以上の通り、ゲート層の電極部を構成するパターンについて、各々のゲート部の線幅を高精度且つ均一に形成可能になると共に、ゲートの突き出し部を構成する各ライン終端部についても、寸法及び形状を高精度且つ均一に形成可能である。よって、より高性能のＬＳＩを実現できる。更に、高精度なシミュレーション等を伴うマスクの補正は必須ではなく、マスク補正に要する時間を短縮できる。
本開示の半導体装置及びそのレイアウト作成方法によると、ゲート電極のパターンを高精度に形成でき且つレイアウト作成に要する時間を抑制できるので、高性能なＬＳＩを実現するレイアウト方法及びそれを用いた半導体装置に有用である。
１００ 活性層パターン
１０１ ゲート層パターン
１０２ Ｐ型トランジスタ
１０３ Ｎ型トランジスタ
２０１ グリッドライン
２０２ ゲート電極部
２０３ 直線
２１０ａ 実パターン
２１０ｂ ダミーパターン
４０１ 補助線
４０２ セル間境界部
４０３ ライン終端部間距離
４１１ ライン終端部
４１２ ライン終端部
４１３ ライン終端部
４１４ ライン終端部
４２０ ダミーパターン（ライン終端部均一化ダミー）
４２１ セル外周境界部
４２２ ライン終端部均一化ダミー
４２２ａ 結合部
４３１ ラインパターン
４３２ ラインパターン
６００ ダミーパターン
６０１ ダミーパターン
７００ 実パターン
７０１ ゲート部均一化ダミー
７０３ ライン終端部
７１０ 突き出し長
７１１ ライン終端部間距離
７２１ ライン終端部均一化ダミー
７２１ａ パターン
７３０ 突き出し長
７３１ ライン終端部間距離
７５０ 結合部
７５１ ライン終端部均一化ダミーの長さ
７５２ ライブラリー高さ
７５５ 結合部幅
８００ 基板
８０１ 絶縁膜
８０２ 金属膜
８０３ ポリシリコン膜
８０４ レジスト膜
８０４ａ 感光部
８０４ｂ レジストパターン
８０５ マスク
８０６ サイドウォール
８０７ ゲート電極部
８０７ａ リフトオフ跡
８１０ 欠陥
９０１ 設計パターン
９０２ 露光用マスクパターン
９０３ 加工パターン
１１０１ 位相シフター部
１１０２ 半遮光部
１１０３ 透明基板
１１０４ 領域
１１０６ 開口部
１１１０ 設計パターン
１２０１ 広幅パターン
１２０１ａ 突起部
１２０２ ライン終端部均一化ダミー
１２０３ 実パターン
１２０５ ゲート部均一化ダミー

Claims (18)

  1. ゲート電極部及び前記ゲート電極部から所定の距離だけ突き出した突き出し部を有する実パターンと、前記実パターンに並んで配置されるダミーパターンとを含む複数のラインパターンを備え、
    ２つの前記ダミーパターンと、これらに挟まれ且つ少なくとも１つの前記実パターンを含む少なくとも１つの前記ラインパターンとにより、同一間隔を空けて並走するラインパターン並走部が構成され、
    前記ラインパターン並走部に含まれるそれぞれの前記ラインパターンは、同一の幅を有すると共に、少なくとも一端において、互いに実質的に面一なライン終端部を有しており、
    前記ラインパターン並走部におけるそれぞれの前記ライン終端部の延長線上に、同一の終端部間距離を空けて、ライン終端部均一化ダミーパターンが形成され、
    前記ライン終端部均一化ダミーパターンは、前記ラインパターンと同一幅で且つ同一間隔に形成された複数のライン状のパターンを含むことを特徴とする半導体装置。
  2. 請求項１の半導体装置において、
    前記ライン終端部均一化ダミーパターンの前記複数のライン状のパターンは、互いに結合されていることを特徴とする半導体装置。
  3. 請求項２の半導体装置において
    前記ライン終端部均一化ダミーパターンの前記複数のライン状のパターンは、それぞれ、長さ方向の中央付近において結合されていることを特徴とする半導体装置。
  4. 請求項１〜３のいずれか１つの半導体装置において、
    前記ラインパターン並走部に含まれる前記複数のラインパターンは、いずれも一続きのパターンであり且つライン方向の長さが同じであることを特徴とする半導体装置。
  5. 請求項１〜４のいずれか１つの半導体装置において、
    前記ラインパターン並走部において、前記２本のダミーパターンに挟まれる前記ラインパターンは、前記実パターン及び前記ダミーパターンの両方を含むことを特徴とする半導体装置。
  6. 請求項１〜５のいずれか１つの半導体装置において、
    前記ライン終端部均一化ダミーパターンのライン方向の長さは、前記ラインパターン並走部のライン方向の長さよりも短いことを特徴とする半導体装置。
  7. 請求項１〜６のいずれか１つの半導体装置において、
    前記ライン終端部均一化ダミーパターンは、前記実パターンを含む領域を挟むように対に形成されていることを特徴とする半導体装置。
  8. 請求項１〜７のいずれか１つの半導体装置において、
    前記ラインパターン並走部に含まれる前記複数のラインパターンは、両端において、互いに実質的に面一に終端する前記ライン終端部をそれぞれ有し、
    前記ラインパターン並走部に含まれる前記複数のラインパターンの両端において、それぞれの前記ライン終端部の延長線上に、同一の終端部間距離を空けて、前記ライン終端部に対して線対称となるパターンが設けられていることを特徴とする半導体装置。
  9. 請求項１〜８のいずれか１つの半導体装置において、
    前記実パターンを含む領域は、少なくとも２種類のダミーパターンに取り囲まれており、そのうちの一種類のダミーパターンが前記ライン終端部均一化ダミーパターンであることを特徴とする半導体装置。
  10. 請求項１〜９のいずれか１つの半導体装置において、
    前記ライン終端部均一化ダミーパターンは、４μｍ以上の長さに亘って連続するように互いに結合されていることを特徴とする半導体装置。
  11. 請求項１〜１０のいずれか１つの半導体装置において、
    露光波長をλ、露光装置の開口数をＮＡとするとき、
    前記ラインパターン並走部に含まれる前記ラインパターンの幅は、０．５×λ／ＮＡ以下であることを特徴とする半導体装置。
  12. 請求項１〜１１のいずれか１つの半導体装置において、
    露光波長をλ、露光装置の開口数をＮＡとするとき、
    前記突き出し部の長さは、０．５×λ／ＮＡ以下であることを特徴とする半導体装置。
  13. 請求項１〜１２のいずれか１つの半導体装置において、
    露光波長をλ、露光装置の開口数をＮＡとするとき、
    前記終端部間距離は、０．５×λ／ＮＡ以下であることを特徴とする半導体装置。
  14. 請求項１〜１３のいずれか１つの半導体装置において、
    露光波長をλ、露光装置の開口数をＮＡとするとき、
    前記ライン終端部均一化ダミーパターンのライン方向の長さは、０．５×λ／ＮＡ以上であることを特徴とする半導体装置。
  15. 請求項１〜１４のいずれか１つの半導体装置において、
    露光波長をλ、露光装置の開口数をＮＡとするとき、
    前記ライン終端部均一化ダミーパターンに含まれる前記ライン状のパターン同士を結合させる結合部の幅は、０．３×λ／ＮＡ以上であることを特徴とする半導体装置。
  16. 請求項１〜１５のいずれか１つの半導体装置において、
    前記実パターンは、メタルゲートであることを特徴とする半導体装置。
  17. 請求項１〜１６のいずれか１つの半導体装置において、
    前記ラインパターン並走部は、隣り合う複数の前記ラインパターンが互いに結合された幅を有すると共に、前記ライン終端部と同一幅で且つ同一間隔に並走して面一に終端する突起部を有する幅広パターンを含むことを特徴とする半導体装置。
  18. ゲート電極部を有する実パターンと、前記実パターンに並んで配置されるダミーパターンとを含む半導体装置のレイアウト作成方法において、
    前記実パターン及び前記ダミーパターンを含み且つ矩形状の領域を占めるスタンダードセルのレイアウトパターンを作成する工程（ａ）と、
    前記スタンダードセルを複数並べてロジック回路領域を構成した後に、前記ロジック回路領域の周囲にライン終端部均一化ダミーパターンを配置する工程（ｂ）とを備え、
    前記工程（ａ）は、
    ゲート電極部を構成するライン部の幅及び方向が統一された実パターンを作成する工程と、
    矩形状のセル領域内に仮想的に設定された平行且つ等間隔のグリッドライン上に、前記実パターンの前記ライン部を配置する工程と、
    前記グリッドライン上の前記実パターンが配置された領域以外の空き領域に、前記実パターンと同一幅の前記ダミーパターンを配置する工程と、
    前記ライン部の延びる方向とは垂直な向きである前記スタンダードセルの外周に面して終端する前記実パターン及び前記ダミーパターンのライン終端部が実質的に面一になるように揃える工程とを含み、
    前記工程（ｂ）は、
    前記ライン終端部の延長線上に、同一の終端部間距離を空けて、前記ライン終端部に対して線対称となる複数のライン状のパターンを配置する工程と、
    前記複数のライン状のパターンが互いに結合されたパターンを形成する工程とを含むことを特徴とする半導体装置のレイアウト作成方法。
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