KR100718216B1 - 반도체 장치, 패턴 레이아웃 작성 방법, 노광 마스크 - Google Patents

반도체 장치, 패턴 레이아웃 작성 방법, 노광 마스크 Download PDF

Info

Publication number
KR100718216B1
KR100718216B1 KR1020050121818A KR20050121818A KR100718216B1 KR 100718216 B1 KR100718216 B1 KR 100718216B1 KR 1020050121818 A KR1020050121818 A KR 1020050121818A KR 20050121818 A KR20050121818 A KR 20050121818A KR 100718216 B1 KR100718216 B1 KR 100718216B1
Authority
KR
South Korea
Prior art keywords
wiring pattern
pattern
wiring
longitudinal direction
patterns
Prior art date
Application number
KR1020050121818A
Other languages
English (en)
Other versions
KR20060066653A (ko
Inventor
히로미쯔 마시따
도시야 고따니
아쯔시 마에소노
아야꼬 나까노
다다히또 후지사와
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2004360109A external-priority patent/JP2006173186A/ja
Priority claimed from JP2005047461A external-priority patent/JP4643302B2/ja
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20060066653A publication Critical patent/KR20060066653A/ko
Application granted granted Critical
Publication of KR100718216B1 publication Critical patent/KR100718216B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/36—Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • Preparing Plates And Mask In Photomechanical Process (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

반도체 장치는 반도체 기판과; 상기 반도체 기판에 형성되며, 적어도 N(N≥2)개의 배선 패턴을 구비한 배선 패턴군을 포함하고, 상기 N개의 배선 패턴 중 적어도 1개 이상의 단부 근방은, 상기 배선 패턴군과는 다른 배선 패턴군 내의 배선 패턴과 전기적으로 접속하기 위한 접속 영역을 포함하고, 상기 N개의 배선 패턴은, 배선 패턴 N1과, 상기 배선 패턴 N1의 길이 방향과 상이한 한 방향으로 배치된 적어도 하나 이상의 배선 패턴 Ni(i≥2)를 포함하고, 상기 적어도 하나 이상의 배선 패턴 Ni는, 상기 i의 값이 클수록, 상기 배선 패턴 N1로부터 떨어진 위치에 배치되어 있고, 또한 상기 적어도 하나 이상의 배선 패턴 Ni 중, 상기 접속 영역을 포함하는 배선 패턴에 대해서는, 상기 i의 값이 클수록, 상기 접속 영역은 상기 길이 방향에 관해서 보다 먼 위치에 배치되어 있다.
반도체 기판, 더미 패턴, 프린지, 배선 패턴

Description

반도체 장치, 패턴 레이아웃 작성 방법, 노광 마스크{SEMICONDUCTOR DEVICE, PATTERN LAYOUT DESIGNING METHOD, EXPOSURE MASK}
도 1은 종래의 NAND형 플래시 메모리의 GC 배선 패턴의 레이아웃을 도시하는 평면도.
도 2는 실시예의 NAND형 플래시 메모리의 GC 배선 패턴의 레이아웃을 도시하는 평면도.
도 3은 비대칭인 GC 배선 패턴의 레이아웃을 도시하는 평면도.
도 4는 실시예의 대칭인 GC 배선 패턴의 레이아웃을 도시하는 평면도.
도 5는 실시예의 다른 대칭인 GC 배선 패턴의 레이아웃을 도시하는 평면도.
도 6은 실시예의 프린지의 배치 영역을 설명하기 위한 도면.
도 7은 실시예의 리소그래피의 마진의 저하가 방지된 GC 배선 패턴의 레이아웃을 도시하는 평면도.
도 8은 더미 패턴의 효과를 설명하기 위한 광 강도 분포를 도시하는 도면.
도 9a 내지 도 9c는 더미 패턴을 포함하는 GC 배선 패턴 및 더미 패턴을 포 함하지 않은 GC 배선 패턴의 레이아웃을 도시하는 평면도.
도 10a 내지 도 10c는 더미 패턴을 포함하는 GC 배선 패턴 및 더미 패턴을 포함하지 않은 GC 배선 패턴의 레이아웃을 도시하는 사시도.
도 11은 실시예의 다른 GC 배선 패턴의 레이아웃을 도시하는 평면도.
도 12는 실시예의 다른 GC 배선 패턴의 레이아웃을 도시하는 평면도.
도 13은 실시예의 다른 GC 배선 패턴의 레이아웃을 도시하는 평면도.
도 14는 실시예의 다른 GC 배선 패턴의 레이아웃을 도시하는 평면도.
도 15는 실시예의 다른 GC 배선 패턴의 레이아웃을 도시하는 평면도.
도 16은 실시예의 다른 GC 배선 패턴의 레이아웃을 도시하는 평면도.
도 17은 실시예의 다른 GC 배선 패턴의 레이아웃을 도시하는 평면도.
도 18은 실시예의 다른 GC 배선 패턴의 레이아웃을 도시하는 평면도.
도 19는 실시예의 다른 GC 배선 패턴의 레이아웃을 도시하는 평면도.
도 20은 실시예의 다른 GC 배선 패턴의 레이아웃을 도시하는 평면도.
도 21은 실시예의 다른 GC 배선 패턴의 레이아웃을 도시하는 평면도.
도 22는 실시예의 다른 GC 배선 패턴의 레이아웃을 도시하는 평면도.
도 23은 실시예의 다른 GC 배선 패턴의 레이아웃을 도시하는 평면도.
도 24a 및 도 24b는 변형 조명의 조명 형상을 도시하는 평면도.
도 25의 (a) 및 도 25의 (b)는 더미 패턴 배치 방법의 참고예를 도시하는 도면.
도 26은 도 25의 (a) 및 도 25의 (b)의 방법에 의해 실제로 기판 상에 노광 한 결과를 도시하는 도면.
도 27의 (a) 및 도 27의 (b)는 실시예에서의 더미 패턴 배치 방법의 일례를 도시하는 도면.
도 28은 실시예에서의 설계 데이터로부터 보정 데이터를 작성하기 위한 수순을 도시하는 플로우차트.
도 29a 및 도 29b는 더미 패턴의 선단부 공유의 모습을 도시하는 도면.
도 30a 및 도 30b는 실시예에서의 라인단 선단부의 리소그래피 후의 웨이퍼 상에서의 완성 형상을 도시하는 도면.
도 31a 및 도 31b는 도 30a 및 도 30b의 레지스트 형상을 이용하여 레지스트 기초를 에칭 가공한 후의 완성 형상을 도시하는 도면.
도 32는 실시예에서의 설계 데이터로부터 보정 데이터를 작성하기 위한 수순을 나타내는 플로우차트.
도 33a 및 도 33b는 라인 선단부로부터 대향하는 패턴까지의 거리 S와 라인 단부·선단부의 에칭 변환차와의 관계를 도시하는 도면.
도 34a 및 도 34b는 라인 선단부로부터 대향하는 패턴까지의 거리 S와 라인 단부·선단부의 레지스트 치수 및 쇼트닝량과의 관계를 도시하는 도면.
도 35a 및 도 35b는 라인 선단부로부터 대향하는 패턴까지의 거리 S와 라인 단부·선단부의 레지스트 치수 및 쇼트닝량과의 관계를 도시하는 도면.
도 36은 라인 단부의 레지스트 치수를 정의하기 위한 도면.
도 37a 및 도 37b는 특수 조명 형상의 예를 나타내는 평면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : GC 배선 패턴
2 : 프린지
10, 11 : 선택 게이트(select gate)
13 : 반도체 기판(웨이퍼)
21 : 조명 형상
22, 23 : 조명
31 : 메인 패턴
32, 34, 51, 52, 72 : 더미 패턴
71 : 디바이스 패턴
특허 문헌 1 : 일본 특개 2001-13668호 공보
특허 문헌 2 : 일본 특개 2003-17390호 공보
특허 문헌 3 : 일본 특개 2002-64043호 공보
본 출원은 2004년 12월 13일 출원된 일본 특허 출원 제2004-360109호와, 2005년 2월 23일 출원된 일본 특허 출원 제2005-047461에 기초한 것으로 그 우선권 주장을 하며, 그 전체 내용은 본 명세서에서 참조로서 포함된다.
본 발명은, 배선 패턴군을 구비한 반도체 장치, 배선 패턴군 내의 복수의 배선 패턴의 패턴 레이아웃 작성 방법 및 노광 마스크, 반도체 장치의 설계 데이터로부터 마스크 패턴을 작성하기 위한 마스크 패턴 작성 방법, 상기한 마스크 패턴 작성 방법을 이용한 포토마스크의 제조 방법 및 포토 마스크, 상기 포토 마스크를 이용한 반도체 장치의 제조 방법, 또한 설계 데이터를 보정하기 위한 레이아웃 작성 방법에 관한 것이다.
최근의 반도체 제조 기술의 진보는 매우 눈부시다. 현재, 최소 가공 치수가 90㎚인 반도체 디바이스가 양산되어 있다. 반도체 디바이스의 미세화는, 미세 패턴 형성 기술의 비약적인 진보에 의해 실현되어 있다. 대표적인 미세 패턴 형성 기술로서는, 마스크 프로세스 기술, 리소그래피 프로세스 기술, 에칭 프로세스 기술을 예로 들 수 있다.
패턴 사이즈가 충분히 큰 시대에는, 설계 패턴과 동일한 형상의 마스크 패턴을 구비한 마스크를 작성한다. 그 마스크를 노광 장치에 세트한다. 웨이퍼 상에 도포된 레지스트 상에 마스크 패턴을 전사함으로써, 웨이퍼 상에 설계대로의 패턴을 비교적 용이하게 형성할 수 있었다.
그러나, 패턴 사이즈의 미세화가 진행된 현재에서는, 웨이퍼 상에 설계대로의 패턴을 형성하는 것이 곤란해지고 있다. 그 이유로는, 노광광의 회절이 웨이퍼 상의 패턴의 치수에 미치는 영향이 커진 것, 미세 패턴을 정밀도 좋게 형성하기 위한 마스크를 제조하는 것이 곤란해지고 있는 것, 및 웨이퍼 혹은 그 위의 막(금속막, 절연막, 반도체막)을 미세 가공하는 것이 곤란해지고 있는 것을 예로 들 수 있 다.
설계 패턴의 충실도를 향상시키기 위한 기술로서, 광 근접 효과 보정(Optical Proximity Correction: OPC)이나, 프로세스 근접 효과 보정(Process Proximity Correction: PPC)이라고 하는 보정 방법이 알려져 있다(특허 문헌 1, 특허 문헌 2).
OPC, PPC(이하, OPC도 포함시켜 PPC로 표현함)의 보정 방법은, 크게 룰·베이스 OPC와, 모델·룰 OPC로 분류된다.
룰·베이스 OPC는, 설계 패턴의 폭, 혹은 패턴끼리의 최근접 패턴간 거리 등에 따라서, 설계 패턴을 구성하는 엣지의 이동량을 룰(테이블)로서 규정한다. 그 룰(테이블)에 따라서, 최적의 엣지의 이동량(보정량)을 취득하는 방법이다.
한편, 모델·룰 OPC는, 노광광의 회절광 강도 분포를 고정밀도로 예측할 수 있는 리소그래피 시뮬레이터를 이용하여, 설계 패턴과 동일한 패턴이 웨이퍼 상에 형성되도록, 최적의 엣지의 이동량(보정량)을 계산에 의해 취득하는 방법이다.
룰·베이스 OPC와 모델·룰 OPC를 조합함으로써, 보다 고정밀도인 보정을 실현하는 보정 방법도 제안되고 있다.
최근에는, OPC(마스크 패턴을 보정하는 기술)뿐만 아니라, 설계자가 그린 설계 패턴도 임의의 룰에 따라서 보정하는 기술, 소위 타깃 MDP(Mask Data Processing) 처리라고 하는 보정 방법도 제안되고 있다.
타깃 MDP 처리에서는, 웨이퍼 상에 형성하는 것이 곤란하다고 예측되는 특정의 패턴종은, 그 패턴종이 웨이퍼 상에 용이하게 형성되도록, 보정된다.
타깃 MDP 처리에서는, 최종적인 설계 패턴이 설계자가 그린 패턴과 다르다. 그 때문에, 미리 설계자와 패턴을 변형시키는 방법을 합의한 후에, 타깃 MDP 처리를 진행시킬 필요가 있다. 따라서, 타깃 MDP 처리의 실시는 번거롭다.
또한, 최근 리소그래피 프로세스에서의 프로세스 마진의 확보가 곤란해지고 있다. 그 때문에, 보다 복잡하게 설계 패턴을 변형시키기 위한 기술이 타깃 MDP 처리에는 필요로 되어 있다. 그러나, 그와 같은 변형 기술의 확립은 곤란하다.
그런데, 불휘발성 반도체 기억 장치 중 하나로서, NAND형 플래시 메모리가 알려져 있다. NAND형 플래시 메모리는, 복수의 메모리 셀을 직렬로 접속하여 이루어지는 메모리 셀 어레이를 구비한 것이다. 상기 메모리 셀은, 플로팅 게이트와 컨트롤 게이트가 적층된 MOS 구조를 갖추고 있다. NAND형 플래시 메모리는, 고집적화에 적합하다는 이점을 갖고 있다.
그러나, 상기한 바와 같이, 리소그래피 프로세스의 진보가 반도체 디바이스의 미세화에 충분히는 대응되어 있지 않기 때문에, 현상에서 NAND형 플래시 메모리의 고집적화가 곤란하였다. 구체적으로는, 종래의 NAND형 플래시 메모리의 배선 패턴의 레이아웃(특허 문헌 3)을 그대로 축소하여, 고집적화하는 것은 곤란하다.
본 발명의 일 양태에 따르면, 반도체 기판과; 상기 반도체 기판에 형성되고, 적어도 N(N≥2)개의 배선 패턴을 구비한 배선 패턴군을 포함하며, 상기 N개의 배선 패턴 중 적어도 1개 이상의 단부 근방은, 상기 배선 패턴군과는 다른 배선 패턴군 내의 배선 패턴과 전기적으로 접속하기 위한 접속 영역을 포함하고, 상기 N개의 배 선 패턴은, 배선 패턴 N1과, 상기 배선 패턴 N1의 길이 방향과 상이한 한 방향으로 배치된 적어도 하나 이상의 배선 패턴 Ni(i≥2)을 포함하고, 상기 적어도 하나 이상의 배선 패턴 Ni는, 상기 i의 값이 클수록, 상기 배선 패턴 N1로부터 떨어진 위치에 배치되고, 또한 상기 적어도 하나 이상의 배선 패턴 Ni 중, 상기 접속 영역을 포함하는 배선 패턴에 대해서는, 상기 i의 값이 클수록, 상기 접속 영역은 상기 길이 방향에 관해서 보다 먼 위치에 배치되어 있는 반도체 장치가 제공된다.
본 발명의 다른 양태에 따르면, 반도체 기판과; 상기 반도체 기판에 형성되며, 적어도 N(N≥3)개의 배선 패턴을 포함하는 배선 패턴군을 포함하며, 상기 N개의 배선 패턴 중 적어도 1개 이상은, 상기 배선 패턴군과는 다른 배선군 내의 배선 패턴과 전기적으로 접속하기 위한 접속 영역을 포함하고, 상기 N개의 배선 패턴은, 배선 패턴 N1과, 상기 배선 패턴 N1의 길이 방향과 상이한 한 방향으로 배치된 2개 이상의 배선 패턴 Ni(i≥2)를 포함하고, 상기 2개 이상의 배선 패턴 Ni는, 상기 i의 값이 클수록, 상기 배선 패턴 N1로부터 떨어진 위치에 배치되어 있고, 또한 상기 2개 이상의 배선 패턴 Ni는, 적어도 하나 이상의 배선 패턴 Np(2≤p<N)와, 적어도 하나 이상의 배선 패턴 Nq(p<q≤N)를 포함하고, 상기 적어도 하나 이상의 배선 패턴 Np는, 상기 p의 값이 클수록, 상기 길이 방향의 치수가 길고, 상기 적어도 하나 이상의 배선 패턴 Nq는 상기 q의 값이 클수록, 상기 길이 방향의 치수가 짧은 반도체 장치가 제공된다.
본 발명의 다른 양태에 따르면, 배선군 내의 N(N≥3)개의 배선 패턴을 배치할 때의 기준으로 되는 배선 패턴 N1 및 배선 패턴 N1'를 규정하는 단계-상기 배선 패턴 N1과 상기 배선 패턴 N1'는 길이 방향이 동일하고, 상기 길이 방향과는 다른 한 방향으로 상기 배선 패턴 N1'는 상기 배선 패턴 N1로부터 일정 거리 떨어진 위치에 배치되며, 또한 상기 N개의 배선 패턴 각각은 상기 배선 패턴군과는 다른 배선군 내의 배선 패턴과 전기적으로 접속하기 위한 접속 영역을 구비함-, 상기 N(N≥3)개의 배선 패턴으로부터 상기 배선 패턴 N1 및 상기 배선 패턴 N1'를 제외한 남은 배선 패턴을, 상기 배선 패턴 N1과 상기 배선 패턴 N1'와의 사이에 배치하는 단계-상기 배치하는 단계는, 적어도 하나 이상의 배선 패턴 Np(2≤p<N)를 상기 p의 값이 클수록 상기 배선 패턴 N1로부터 떨어진 위치에 배치하고, 상기 하나 이상의 배선 패턴 Np을 배치하는 것 후에, 상기 남은 배선 패턴 내에 적어도 하나 이상의 배선 패턴 Nq(p<q<N)가 남아 있는 경우에는, 상기 q의 값이 클수록 상기 배선 패턴 N1'로부터 떨어진 위치에 상기 적어도 하나 이상의 배선 패턴 Nq를 배치하고, 또한 상기 p의 값이 가장 큰 상기 배선 패턴 Np로부터 일정 거리 떨어진 위치에 상기 적어도 하나 이상의 배선 패턴 Nq를 배치하는 것을 구비함-, 상기 p의 값이 클수록, 상기 적어도 하나 이상의 배선 패턴 Np의 상기 길이 방향의 치수를 길게 하는 단계-상기 치수를 길게 하는 단계는 상기 적어도 하나 이상의 배선 패턴 Nq가 남아 있는 경우에는, 상기 q의 값이 클수록, 상기 적어도 하나 이상의 배선 패턴 Nq의 상기 길이 방향의 치수를 작게 하고, 또한 상기 q의 값이 가장 작은 상기 배선 패턴 Nq의 상기 길이 방향의 치수를, 상기 p의 값이 가장 큰 상기 배선 패턴 Np의 상기 길이 방향의 치수보다도 크게 또는 작게 하는 것을 구비함-를 포함하는 패턴 레이아웃 작성 방법이 제공된다.
본 발명의 다른 양태에 따르면, 노광용 광에 대하여 투명한 투명 기판과; 상기 투명 기판 상에 형성되며, 적어도 N(N≥2)개의 배선 패턴을 구비한 배선 패턴군의 복수의 배선 패턴에 대응한 패턴을 포함하며, 상기 N개의 배선 패턴 중 적어도 1개 이상의 단부 근방은, 상기 배선 패턴군과는 다른 배선 패턴군 내의 배선 패턴과 전기적으로 접속하기 위한 접속 영역을 포함하고, 상기 N개의 배선 패턴은, 배선 패턴 N1과, 상기 배선 패턴 N1의 길이 방향과 상이한 한 방향으로 배치된 적어도 하나 이상의 배선 패턴 Ni(i≥2)를 포함하고, 상기 적어도 하나 이상의 배선 패턴 Ni는, 상기 i의 값이 클수록, 상기 배선 패턴 N1로부터 떨어진 위치에 배치되어 있고, 또한 상기 적어도 하나 이상의 배선 패턴 Ni 중, 상기 접속 영역을 포함하는 배선 패턴에 대해서는, 상기 i의 값이 클수록, 상기 접속 영역은 상기 길이 방향에 관해서 보다 먼 위치에 배치되어 있는 노광 마스크를 제공한다.
본 발명의 다른 양태에 따르면, 마스크 상에 형성할 패턴에 대응하는 반도체 장치의 설계 데이터 중에서 디바이스 동작에 영향을 주지 않는 더미 패턴을 인식하는 단계-상기 더미 패턴은 라인 또는 스페이스를 구비함-, 상기 인식된 더미 패턴의 상기 라인 또는 상기 스페이스의 단부를 추출하는 단계-상기 추출된 단부와 상기 단부에 인접하는 더미 패턴을 접속하기 위한 공유 더미 패턴을 새롭게 배치하는 것을 구비함-를 포함하는 마스크 패턴 작성 방법을 제공한다.
본 발명의 다른 양태에 따르면, 마스크 상에 형성할 패턴에 대응하는 반도체 장치의 설계 데이터 중에서 디바이스 패턴을 이루는 라인 또는 스페이스의 단부를 추출하는 단계, 상기 추출된 단부와 상기 단부에 대향하는 패턴과의 거리 S와, 리 소그래피에 의한 라인 단부의 레지스트 완성 치수와의 관계를 측정하는 단계, 상기 거리 S와, 레지스트를 마스크로 한 에칭의 측벽 퇴적물 부착에 의한 라인 단부의 에칭 치수 변환차와의 관계를 측정하는 단계, 상기 레지스트 완성 치수에 상기 에칭 치수 변환차를 고려한 라인 단부의 최종 치수가 소정 치수 이내에 들어 가도록 상기 거리 S의 값을 결정하는 단계, 상기 거리 S의 위치에 패턴을 배치하는 단계를 포함하는 마스크 패턴 작성 방법을 제공한다.
본 발명의 다른 양태에 따르면, 마스크 기판과, 상기 마스크 기판 상에 형성된 반도체 장치의 회로 패턴과, 상기 마스크 기판 상에 형성된 더미 패턴을 포함하고, 상기 더미 패턴은 라인 또는 스페이스를 포함하고, 상기 라인 또는 상기 스페이스의 단부는, 공유 패턴에 의해서 인접하는 더미 패턴에 접속되어 있는 포토마스크를 제공한다.
본 발명의 다른 양태에 따르면, 포토마스크를 준비하는 단계-상기 포토 마스크는 마스크 기판과, 상기 마스크 기판 상에 형성된 반도체 장치의 회로 패턴과, 상기 마스크 기판 상에 형성된 더미 패턴을 포함하고, 상기 더미 패턴은 라인 또는 스페이스를 포함하고, 상기 라인 또는 상기 스페이스의 단부는, 공유 패턴에 의해서 인접하는 더미 패턴에 접속되어 있음-, 상기 포토마스크를 이용하여, 반도체 기판 상의 레지스트에 상기 반도체 장치의 상기 회로 패턴을 형성하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다.
본 발명의 다른 양태에 따르면, 설계 데이터 중에서 디바이스 동작에 영향을 주지 않는 더미 패턴을 인식하는 단계-상기 더미 패턴은 라인 또는 스페이스를 포 함함-, 상기 인식된 더미 패턴의 상기 라인 또는 상기 스페이스의 단부를 추출하는 단계, 상기 추출된 단부와 상기 단부에 인접하는 더미 패턴을 접속하기 위한 공유 더미 패턴을 새롭게 배치하는 단계, 상기 공유 더미 패턴이 배치된 레이아웃을 새로운 설계 데이터로서 등록하는 단계를 포함하는 레이아웃 작성 방법을 제공한다.
본 발명의 다른 양태에 따른 설계 데이터 중에서 디바이스 패턴을 이루는 라인 또는 스페이스의 단부를 추출하는 단계, 상기 추출된 단부와 상기 단부에 대향하는 패턴과의 거리 S와, 리소그래피에 의한 라인 단부의 레지스트 완성 치수와의 관계를 측정하는 단계, 상기 거리 S와, 레지스트를 마스크로 한 에칭의 측벽 퇴적물 부착에 의한 라인 단부의 에칭 치수 변환차와의 관계를 측정하는 단계, 상기 레지스트 완성 치수에 상기 에칭 치수 변환차를 고려한 라인 단부의 최종 치수가 소정 치수 이내에 들어 가도록 상기 거리 S의 값을 결정하는 단계, 거리 S의 위치에 패턴을 배치하는 것과, 상기 거리 S의 위치에 패턴이 배치된 레이아웃을 새로운 설계 데이터로서 등록하는 단계를 포함하는 것을 제공한다.
이하, 도면을 참조하면서 본 발명의 실시예를 설명한다.
(제1 실시예)
도 1에는, 65㎚ 세대에 대응하는 종래의 NAND형 플래시 메모리의 컨트롤 게이트 배선 패턴(GC 배선 패턴)의 레이아웃이 도시되어 있다. 도 1에는, 4개의 GC 배선 패턴(1)이 도시되어 있다.
GC 배선 패턴(1)은, GC 배선 패턴의 본체인 부분(게이트 패턴부)과, 게이트 패턴부를 다른 층의 배선 패턴과 전기적으로 접속하기 위한 부분(게이트 인출부)을 구비하고 있다. 도 1에서는, 파선의 우측이 게이트 패턴부(메인 패턴부), 파선의 좌측이 게이트 인출부이다.
게이트 패턴부와 게이트 인출부와의 경계는, 일반적으로는, 노광의 영향(노광 여유도)에 기초하여 결정된다. 일반적으로는, 게이트 패턴부는, 게이트 인출부보다도, 노광의 영향이 적은 영역(노광 여유도가 큰 영역) 내에 설치된다.
게이트 인출부는, 프린지(2)라고 하는 부분을 갖추고 있다. 프린지(2) 내에서 다른 층의 배선 패턴과 컨택트가 취해진다. 도면 중, 참조 부호 3은 프린지(2)와 다른 층의 배선 패턴 사이의 컨택트부를 나타내고 있다. 이하, 게이트 인출부의 프린지(2)를 제외한 부분을 인출 배선부라고 한다.
프린지(2)의 면적이 작으면, 노광 시의 오정렬 등의 원인에 의해서, 컨택트 불량이 발생할 우려가 있다. 따라서, 프린지(2)의 면적에는, 어느 정도의 크기가 요구된다. 그러나, 이것은 미세화(고집적화)에 방해로 된다.
도 1에 도시된 바와 같이, 4개의 GC 배선 패턴(1)의 게이트 인출부는, 불규칙한 패턴 레이아웃으로 되어 있다. 그것은, 필요한 크기의 면적을 갖는 프린지(2)가 배치되도록, 4개의 GC 배선 패턴(1)의 레이아웃(GC 배선 패턴 레이아웃)이 결정된 결과이다.
한편, 최근에 와서, 미세한 GC 배선 패턴은, 변형 조명을 이용한 리소그래피 프로세스에 의해, 형성되도록 되어와 있다. 변형 조명을 이용한 리소그래피 프로세스에 있어서, L&S 이외의 패턴 레이아웃, 즉 불규칙한 패턴 레이아웃을 형성하는 것은 매우 곤란하였다.
전술한 바와 같이, 도 1에 도시된 GC 배선 패턴 레이아웃의 규칙성은, 프린지(2)의 배치의 관계 상, 무너지고 있다. 따라서, 도 1에 도시된 게이트 인출부를, 변형 조명을 이용한 리소그래피 프로세스에 의해 형성하는 것은, 매우 곤란하였다. 즉, 종래의 변형 조명을 이용한 리소그래피 프로세스와 종래의 GC 배선 패턴 레이아웃과의 상성은 나쁘다.
그런데, NAND형 플래시 메모리에서는, 고전압이 인가된 GC 배선 패턴(제1 GC 배선 패턴)과 전압이 인가되어 있지 않는 GC 배선 패턴(제2 GC 배선 패턴)이 인접하는 상태가 발생할 가능성이 있다.
이 때, 제1 GC 배선 패턴에 인가된 고전압이 제2 GC 배선 패턴에 영향을 주거나, 혹은 제1 GC 배선 패턴과 제2 GC 배선 패턴 사이에 절연 파괴가 발생할 가능성이 있다.
그 때문에, 적어도 제1 GC 배선 패턴의 고전압이 인가되는 부분과 제2 GC 배선 패턴과의 간격이, 상기 문제점(절연 파괴 등)이 발생하지 않는 크기로 되도록, 제1 GC 배선 패턴과 제2 GC 배선 패턴은 배치될 필요가 있다. 그러나, 이것은 미세화(고집적화)의 방해로 된다.
또한, 컨택트홀과 소자 분리 영역(STI)과의 사이에 정렬 어긋남이 발생한 경우, 소자 분리 영역 상에 도달하는 컨택트 플러그가 형성될 가능성이 있다. 이 경우, 소자 분리 영역에 전압이 인가된다고 하는 문제점이 발생한다.
상기 문제점을 방지하기 위해서는, 발생할 수 있는 오정렬 분에 상당하는 분 만큼, 프린지의 사이즈를 크게 할 필요가 있다. 그러나, 이것은 고집적화의 방해로 된다.
본 실시예에서는, 메모리 셀의 고집적화(미세화)가 진행되어도, 웨이퍼 상에 반도체 메모리 집적 회로를 실현하기 위해 유효한 복수의 배선 패턴(여기서는 컨트롤 GC 배선 패턴)을 포함하는 배선 패턴군을 구비한 NAND형 플래시 메모리에 대하여 설명한다.
여기서는, 45㎚ 세대의 NAND형 플래시 메모리에 대하여 설명한다. NAND형 플래시 메모리를 제조하기 위한 포토리소그래피 프로세스에는, 변형 조명이 이용된다. 본 실시예는, 65㎚ 세대, 55㎚ 세대, 혹은 45㎚ 세대보다도 미세화(고집적화)가 진행된 세대의 NAND형 플래시 메모리에도 적용할 수 있다. 미세화(고집적화)의 정도에 따라서는, 변형 조명을 이용하지 않고서 완료하는 경우도 있다. 일반적으로는, 미세화(고집적화)가 진행된 세대에서는, 변형 조명을 이용할 필요가 있다.
도 2는 본 실시예의 GC 배선 패턴 레이아웃을 도시하는 평면도이다. 선택 게이트(select gate)(10, 11), 32개의 GC 배선 게이트 패턴 P(P1-P7, P1'-P25')를 포함하는 배선 패턴군은, 반도체 기판(웨이퍼)(13)의 상방에 배치되어 있다.
32개의 GC 배선 게이트 패턴 P는, 선택 게이트(10, 11) 사이에, 일정한 피치로 배치되어 있다. 피치는 반드시 일정할 필요는 없다. 32개의 GC 배선 게이트 패턴 P의 길이 방향은 동일하며, 상기 길이 방향과 수직인 방향으로 32개의 GC 배선 게이트 패턴 P는 배치되어 있다. 도 2에서, 간단하게 하기 위해서, 참조 부호 P1'-P25' 중, P1', P2', P3', P25'만이 기재되어 있다.
선택 게이트(10) 아래에 배치되어 있는 GC 배선 패턴 P1-P7은, 하측에 배치될수록, 게이트 패턴부의 길이 방향의 치수가 길어지고 있다.
GC 배선 패턴 P2의 게이트 패턴부의 길이 방향의 치수는, 일정 치수만큼, GC 배선 패턴 P1의 게이트 패턴부의 길이 방향의 치수보다도 길다. 마찬가지로, GC 배선 패턴 P3의 게이트 패턴부의 길이 방향의 치수는, 일정 치수만큼, GC 배선 패턴 P2의 게이트 패턴부의 길이 방향의 치수보다도 길다.
즉, GC 배선 패턴 Pi(i=2-7)의 게이트 패턴부의 길이 방향의 치수는, 일정 치수만큼, GC 배선 패턴 Pi-1의 게이트 패턴부의 길이 방향의 치수보다도 길어지고 있다.
GC 배선 패턴 Pi의 게이트 패턴부의 길이 방향의 치수와 GC 배선 패턴 Pi-1의 게이트 패턴부의 길이 방향의 치수와의 차(일정 치수)는, 각 i에서 반드시 동일할 필요는 없다.
GC 배선 패턴 P1보다도 일정 치수만큼 긴 GC 배선 패턴 P2의 부분 위에는, GC 배선 패턴 P1의 게이트 인출부가 배치되어 있다. 마찬가지로, GC 배선 패턴 P2보다도 일정 치수만큼 긴 GC 배선 패턴 P3의 부분 위에는, GC 배선 패턴 P2의 게이트 인출부가 배치되어 있다.
즉, GC 배선 패턴 Pi-1보다도 일정 치수만큼 긴 GC 배선 패턴 Pi의 부분 위(오픈 스페이스 내)에는, GC 배선 패턴 Pi의 게이트 인출부가 배치되어 있다. 따라서, GC 배선 패턴 Pi-1의 게이트 인출부와 GC 배선 패턴 Pi의 게이트 인출부가, GC 배선 패턴 P의 배열 방향에 관해서, 오버랩하지 않도록, GC 배선 패턴 P1-P7은 배 치되는 것으로 된다.
한편, 선택 게이트(11) 상에 배치되어 있는 GC 배선 패턴 P1'-P25'는, 상측에 배치된 것일수록, 게이트 패턴부의 길이 방향의 치수가 길어지고 있다.
GC 배선 패턴 P2'의 게이트 패턴부의 길이 방향의 치수는, 일정 치수만큼, GC 배선 패턴 P1'의 게이트 패턴부의 길이 방향의 치수보다도 길다. 마찬가지로, GC 배선 패턴 P3'의 게이트 패턴부의 길이 방향의 치수는, 일정 치수만큼, GC 배선 패턴 P2'의 게이트 패턴부의 길이 방향의 치수보다도 길다.
즉, GC 배선 패턴 Pj'(j=2-25)의 게이트 패턴부의 길이 방향의 치수는, 일정 치수만큼, GC 배선 패턴 Pj-1'의 게이트 패턴부의 길이 방향의 치수보다도 길어지고 있다.
GC 배선 패턴 Pj'의 게이트 패턴부의 길이 방향의 치수와 GC 배선 패턴 Pj-1'의 게이트 패턴부의 길이 방향의 치수와의 차(일정 치수)는, 각 j에서 반드시 동일할 필요는 없다.
GC 배선 패턴 P1'보다도 일정 치수만큼 긴 GC 배선 패턴 P2'의 부분 위에는, GC 배선 패턴 P1'의 게이트 인출부가 배치되어 있다. 마찬가지로, GC 배선 패턴 P2'보다도 일정 치수만큼 긴 GC 배선 패턴 P3'의 부분 위에는, GC 배선 패턴 P2'의 게이트 인출부가 배치되어 있다.
즉, GC 배선 패턴 Pj-1'보다도 일정 치수만큼 긴 GC 배선 패턴 Pj'의 부분 위(오픈 스페이스내)에는, GC 배선 패턴 Pj의 게이트 인출부가 배치되어 있다. 따라서, GC 배선 패턴 Pj-1'의 게이트 인출부와 GC 배선 패턴 Pj'의 게이트 인출부 가, GC 배선 패턴 P의 배열 방향에 관해서, 오버랩하지 않도록, GC 배선 패턴 P1'-P25'는 배치되는 것으로 된다.
본 실시예의 GC 배선 패턴 레이아웃은, 위에서 아래로 배치된 7개의 게이트 인출부와, 아래로부터 위로 배치된 25개의 게이트 인출부에 의해 구성된, 비대칭인 산형의 패턴 레이아웃을 갖추고 있다. 이러한 패턴 레이아웃을 채용하는 이유를 이하에 설명한다.
도 3에는, 위에서 아래로 배치된 게이트 인출부의 개수와 아래로부터 위로 배치된 게이트 인출부의 개수가 동일한, 대칭인 산형의 패턴 레이아웃이 표시되어 있다. 즉, GC 배선 패턴 P4를 중심으로 하여 상하대칭으로 배치된 복수의 게이트 인출부를 구비한 GC 배선 패턴 레이아웃이 표시되어 있다.
GC 배선 패턴 P4의 인출 배선부의 상하에는, 인접하는 GC 배선 패턴 P3, P5의 프린지(2)가 배치되어 있다. 이 경우, 리소그래피 마진이 불충분하게 되고, GC 배선 패턴 P4의 인출 배선부와 GC 배선 패턴 P3, P5의 프린지(2)가 접촉할 우려가 있다.
도 4에는, 위에서 아래로 배치된 게이트 인출부의 개수와 아래로부터 위로 배치된 게이트 인출부의 개수가 상이한, 비대칭인 산형의 패턴 레이아웃이 표시되어 있다. 이것은, 도 2의 GC 배선 패턴 레이아웃을 간략한 것에 상당한다.
GC 배선 패턴 P2의 인출 배선부 상에는, 그것에 인접한 GC 배선 패턴 P1의 프린지(2)가 배치되어 있지만, GC 배선 패턴 P2의 인출 배선부 하에는, 그것에 인접한 GC 배선 패턴 P3의 프린지(2)는 배치되어 있지 않다. GC 배선 패턴 P3의 인 출 배선부의 상하에는, 그것에 인접한 GC 배선 패턴 P3, 5의 프린지(2)는 배치되어 있지 않다. GC 배선 패턴 P4의 인출 배선부 하에는, 그것에 인접한 GC 배선 패턴 P5의 프린지(2)가 배치되어 있지만, GC 배선 패턴 P4의 인출 배선부 상에는, 그것에 인접한 GC 배선 패턴 P3의 프린지(2)는 배치되어 있지 않다. 즉, 인출 배선부가 그것에 인접한 상하 2개의 GC 배선 패턴의 프린지로 끼워진 GC 배선 패턴은 존재하지 않는다.
도 4의 GC 배선 패턴 레이아웃의 경우, 필요한 리소그래피 마진이 떨어지는 것이 확인되었다. 도 5에 도시한 바와 같이, 한 방향에 대하여 길이 방향의 치수가 단조롭게 증대하는 톱 형상의 GC 배선 패턴 레이아웃의 경우라도 마찬가지로 필요한 리소그래피 마진이 떨어지는 것이 확인되었다.
본 실시예의 경우, 도 6에 도시한 바와 같이, GC 배선 패턴 P의 인출부의 한 쪽의 단부측의 영역 R 내에 프린지가 배치된다. 그 때문에, GC 배선 패턴 P의 인출부의 한 쪽 및 다른 쪽의 단부 사이에서는, 주기성(대칭성)이 무너지는 것으로 된다. 이 경우, 양단부에서 리소그래피 마진이 저하한다. 이것에 의해서 필요한 리소그래피 마진을 확보할 수 없게 되는 경우에는, 도 7에 도시한 GC 배선 패턴 레이아웃을 채용하면 된다.
도 7의 GC 배선 패턴 레이아웃은 이하와 같은 처리 (1) 내지 (3)이 실시된 것이다.
(1) 프린지(2)와 인접하는 GC 배선 패턴 P사이의 거리 L을 넓힌다.
(2) 프린지(2)와 GC 배선 패턴을 비스듬히 기운 패턴을 포함하는 접속부(인 출 배선부)(4)로 접속한다.
(3) 프린지(2)의 각부를 경사 형상으로 한다. 도 7에서는, 프린지(2)의 하나의 각부 C가 경사 형상으로 되어 있지만, 복수의 각부가 경사 형상으로 되어 있어도 상관없다.
도 7의 GC 배선 패턴 레이아웃에는, 상기 처리 (1) 내지 (3) 이외의 도시되어 있지 않은 처리가 실시되어 있다. 구체적으로는, 프린지(2)의 사이즈를 노광 조건에 의해서 더욱 조정하는 처리, 접속부(인출 배선부)(4)의 근방에서 GC 배선 패턴의 굵기를 변화시키는 처리 등을 예로 들 수 있다.
이들의 모든 처리를 반드시 행할 필요는 없고, 필요한 리소그래피 마진을 확보할 수 있는 범위에서, 취사 선택할 수 있다.
도 2의 GC 배선 패턴 레이아웃의 작성 방법의 일례를 이하에 나타낸다.
우선, GC 배선군 내의 32개의 GC 배선 패턴 P1-P7, P1'-P25'를 배치할 때의 기준으로 되는 배선 패턴 P1 및 배선 패턴 P1'가 규정된다. GC 배선 패턴 P1과 GC 배선 패턴 P1'는 길이 방향이 동일하며, 상기 길이 방향과는 다른 한 방향으로 GC 배선 패턴 P1'는 GC 배선 패턴 P1의 아래로 배치된다. 32개의 GC 배선 패턴 P1-P7, P1'-P25' 각각은, 상기 GC 배선 패턴군과는 다른 배선 패턴군 내의 배선 패턴과 전기적으로 접속하기 위한 프린지를 포함한다. 상기 GC 배선 패턴군과 상기 배선 패턴군은 상호 다른 층에 배치되어 있다.
다음으로, 32개의 GC 배선 패턴 P1-P7, P1'-P25'로부터 GC 배선 패턴 P1, P1'를 제외한 남은 배선 패턴이, GC 배선 패턴 P1과 GC 배선 패턴 P1' 사이에 배치 된다. 이 때, 6개의 GC 배선 패턴 P2-P7(Pi)은 i의 값이 클수록 GC 배선 패턴 P1로부터 떨어진 위치에 배치되고, 또한 24개의 GC 배선 패턴 P2'-P25'(Pj')는, j의 값이 클수록 GC 배선 패턴 P1'로부터 떨어진 위치, 또한 GC 배선 패턴 P7보다도 아래의 위치(GC 배선 패턴 P7로부터 일정 거리 떨어진 위치)에 배치된다.
마지막으로, i의 값이 클수록, GC 배선 패턴 P2-P7(Pi)의 길이 방향의 치수를 길게 하고, 또한 j의 값이 클수록, GC 배선 패턴 P2'-P25'의 길이 방향의 치수를 크게 하고, 또한 GC 배선 패턴 P25'의 길이 방향의 치수를, GC 배선 패턴 P7의 길이 방향의 치수보다도 크게 한다.
본 실시예에서는, GC 배선 패턴 P25'의 길이 방향의 치수가, GC 배선 패턴 P7의 길이 방향의 치수보다도 길지만, 반대로, GC 배선 패턴 P7의 길이 방향의 치수가, GC 배선 패턴 P25'의 길이 방향의 치수보다도 길어지도록, 32개의 GC 배선 패턴 P1-P7, P1'-P25'를 배치해도 상관없다.
일반적으로는, 위로부터 배치되는 GC 배선 패턴의 개수(여기서는 7개)와, 아래로부터 배치되는 GC 배선 패턴의 개수(여기서는 25개)를 비교하여, 개수가 많은 쪽의 복수의 GC 배선 패턴측쪽이 상기 길이 방향의 치수는 커진다. 개수가 많은 쪽의 복수의 GC 배선 패턴의 프린지의 사이즈를, 개수가 적은 쪽의 복수의 GC 배선 패턴의 프린지의 사이즈보다도 작게 할 수 있는 경우에는, 상기 길이 방향의 치수의 대소 관계는 반대로 하는 것도 가능하다. 특히, 위로부터 배치되는 GC 배선 패턴의 개수와, 아래로부터 배치되는 GC 배선 패턴의 개수와의 차가 작은 경우에는, 상기 길이 방향의 치수의 대소 관계를 반대로 하기 쉽다.
또한, 여기서는 32개의 GC 배선 패턴을 7개(위로부터 배치되는 GC 배선 패턴의 개수)와 25개(아래로부터 배치되는 GC 배선 패턴의 개수)로 나누어서 비대칭인 산형의 레이아웃이 작성되었지만, 32개의 GC 배선 패턴을 1개와 31개로 나누는 경우에는, 아래로부터 배치되는 GC 배선 패턴의 개수는 제로로 된다. 즉, 기준으로 되는 배선 패턴 P1'는 규정되지만, 배선 패턴 P1'로부터 위를 향해서 배치되는 GC 배선 패턴은 없다.
다음으로, 도 5의 GC 배선 패턴 레이아웃의 작성 방법의 일례를 이하에 기재한다.
우선, GC 배선 패턴군 내의 4개의 GC 배선 패턴 P1-P4를 배치할 때의 기준으로 되는 배선 패턴 P1이 규정된다. 4개의 GC 배선 패턴 P1-P4 각각은 상기 GC 배선 패턴군과 다른 배선군 내 배선 패턴과 전기적으로 접속하기 위한 프린지(2)를 포함한다. 상기 GC 배선 패턴군과 상기 배선 패턴군과는 서로 다른 층에 배치되어 있다.
다음으로, GC 배선 패턴 P1의 길이 방향과는 다른 한 방향으로, 3개의 GC 배선 패턴 Ni(i=2, 3, 4)가 배치된다. 이 때, i의 값이 클수록 GC 배선 패턴 N1로부터 떨어진 위치에, 3개의 GC 배선 패턴 Ni는 배치된다.
마지막으로, i의 값이 클수록, 3개의 GC 배선 패턴 Ni의 길이 방향의 치수를 길게 한다.
그런데, 게이트 패턴부 및 프린지에 대한 광 강도의 콘트라스트는, 게이트 패턴부의 스페이스부 내에 더미 패턴을 배치함으로써, 향상시킬 수 있다. 도 8은 이 것을 나타내는 실험 결과(광 강도 분포)이다.
도 8에는, 더미 패턴 없음(피복율 0%), 더미 패턴 있음(피복율 50%) 및 더미 패턴 있음(피복율 100%)의 3가지 GC 배선 패턴 레이아웃의 광 강도 분포의 위치 의존성이 표시되어 있다.
GC 배선 패턴 레이아웃의 광 강도 분포는, GC 배선 패턴 레이아웃에 대하여 OPC를 실시하여, 상기 OPC를 실시하여 얻어진 GC 배선 패턴 레이아웃의 마스크 데이터를 이용하여 광학상 계산을 행하고, 상기 광학 계산의 결과에 기초하여 웨이퍼 상의 광 강도 분포를 산출함으로써, 취득되었다.
도 9a 내지 도 9c에는, 더미 패턴 없음(피복율 0%), 더미 패턴 있음(피복율 50%) 및 더미 패턴 있음(피복율 100%)의 3종류의 GC 배선 패턴 레이아웃의 평면도가 표시되어 있다. 도 10a 내지 도 10c에는, 도 9a 내지 도 9c의 GC 배선 패턴 레이아웃을 3차원적으로 나타낸 사시도가 표시되어 있다.
도 8의 광 강도 분포는, 도 9a 내지 도 9c에서, 굵은 파선으로 둘러싸인 영역(프린지 근방을 포함하는 영역) 내의 가로 방향(X 방향)으로 연장된 가는 파선 상에서의 광 강도 분포 방향을 나타내고 있다.
도 8로부터, 게이트 패턴부 및 프린지에 대한 광 강도의 콘트라스트는, 더미 패턴 없음(피복율 0%), 더미 패턴(피복율 100%), 더미 패턴(피복율 50%)의 순으로 향상하고 있는 것을 알 수 있다. 즉, 게이트 패턴부의 스페이스부 내에, 게이트 패턴부와 같은 정도의 주기를 갖는 L&S 패턴(더미 패턴)을 배치함으로써, 콘트라스트가 높아지고, 특히 피복율 50%의 더미 패턴을 배치함으로써, 가장 콘트라스트가 높아지는 것이 확인되었다.
레티클 작성 시의 EB 노광 시간을 저감시키기 위해서는, 필요한 곳에만 미세한 더미 패턴(게이트 패턴부와 같은 정도의 주기를 갖는 L&S 패턴)을 배치하고, 그 외의 부분에는 큰 더미 패턴(대형 더미 패턴)을 배치하면 된다. 대형 더미 패턴은, 상기 L&S 패턴의 스페이스 폭(라인 폭)보다도 큰 치수로 규정되는 패턴을 포함하는 것이다.
도 11 내지 도 20에, 실시예의 다른 GC 배선 패턴 레이아웃의 평면도를 나타낸다.
도 11은 OPC가 실시되는 더미 패턴(OPC 대상 더미 패턴) DP1과 OPC가 실시되지 않는 더미 패턴(OPC 비대칭 더미 패턴) DP2를 포함하는 GC 배선 패턴 레이아웃을 나타내고 있다. 도 11의 예에서는, OPC 비대칭 더미 패턴 DP2가 대상으로 되는 더미 패턴은 한정되어 있지 않다.
도 12는, OPC 대상 더미 패턴 DP1 및 OPC 비대칭 더미 패턴 DP2'를 포함하는, GC 배선 패턴 레이아웃을 나타내고 있다. OPC 비대칭 더미 패턴 DP2'가 대상으로 되는 더미 패턴은, 대형 더미 패턴을 포함한다. 대형 더미 패턴에 OPC를 실시하지 않음으로써, OPC의 처리 시간을 단축할 수 있다. MDP를 행하는 경우, 대형 더미 패턴에 MDP를 실시하지 않음으로서, MDP의 처리 시간을 단축할 수 있다.
도 13은 직사각형상의 더미 패턴 DP3을 포함하는, GC 배선 패턴 레이아웃을 나타내고 있다.
도 14는 더미 패턴을 포함하지 않는 다른 GC 배선 패턴 레이아웃을 나타내고 있다.
도 15는 선택 게이트(10, 11) 사이에 배치된 SRAF(Sub Resolution Assist Feature)용 패턴(보조 패턴) SP를 포함하는, GC 배선 패턴 레이아웃을 나타내고 있다. 도 15에 도시된 GC 배선 패턴 레이아웃은, 노광 마스크 상의 레이아웃이지만, 그 밖의 실시예의 GC 배선 패턴 레이아웃은, 웨이퍼 상의 레이아웃이라도 상관없고, 혹은 노광 마스크 상의 레이아웃이라도 상관없다.
도 16은, 선택 게이트(10, 11)의 끝이 GC 배선 패턴의 게이트 패턴부의 길이 방향으로 시프트한 GC 배선 패턴 레이아웃을 나타내고 있다.
도 17은 15개의 GC 배선 패턴이 주기적으로 배치되어 있는 GC 배선 패턴 레이아웃을 나타내고 있다. 그외에, 16, 64 또는 32(16 또는 32의 정수배)개의 GC 배선 패턴이 주기적으로 배치되어 있는 GC 배선 패턴 레이아웃이라도 상관없다. 또한, 8개의 GC 배선 패턴이 주기적으로 배치되어 있는 GC 배선 패턴 레이아웃이라도 상관없다. 즉, GC 배선 패턴의 개수는 특별히 한정되지 않는다.
도 18은 프린지(2)가 좌우에 분배되어 배치되어 있는 GC 배선 패턴 레이아웃을 나타내고 있다.
도 19는 GC 배선 패턴의 좌단부 및 우단부에 게이트 인출부(프린지(2))가 교대로 배치된 GC 배선 패턴 레이아웃을 나타내고 있다. 도 19에서는, 1개의 GC 배선마다 게이트 인출부(프린지(2))가 좌우 교체하고 있지만, 2개 이상의 GC 배선마다 좌우 교체하더라도 상관없다.
도 20은 1 블록 단위로 게이트 인출부(프린지(2))의 배치 위치가 좌우 교체 하고 있는 GC 배선 패턴 레이아웃을 나타내고 있다. 2 블록 이상을 단위로 하여도 상관없다. 1 블록 중의 GC 배선 패턴의 개수는 32개 이외라도 상관없다.
도 21은 도 4에 도시한 톱 형상의 GC 배선 패턴 레이아웃보다도 상세한 톱 형상의 GC 배선 패턴 레이아웃을 나타내고 있다.
도 22는 도 5에 도시한 GC 배선 패턴 레이아웃의 변형예를 나타내고 있다. 도 5에서는 복수의 GC 배선 패턴의 프린지(2)와 반대측의 단부의 위치는 갖추어져 있지만, 도 22에서는 갖추어지지 않았다. 도 22에서는, 선택 게이트 SG11에 가장 가까운 GC 배선 패턴 P(기준 GC 배선 패턴)로부터 떨어진 GC 배선 패턴 P의 프린지(2)일수록, 배선 길이 방향에 관해서 보다 먼 위치에 배치되어 있다. 즉, 프린지(2)측만을 보면, 기준 GC 배선 패턴으로부터 떨어진 GC 배선 패턴 P일수록, 길이 방향의 치수가 길어지고 있다.
도 23은 도 5에 도시한 GC 배선 패턴 레이아웃의 다른 변형예를 나타내고 있다. 도 5에서는 복수의 GC 배선 패턴의 프린지(2)는 모두 동일한 측(좌측)에 배치되어 있다. 그러나, 도 5에서는 복수의 GC 배선 패턴의 프린지(2)의 프린지(2)는 하나마다 좌우가 교체하여 배치되어 있다. 또한, 프린지(2)가 동일한 측에 배치된 복수의 GC 배선 패턴에 대해서 보면, 도 22와 마찬가지로, 기준 GC 배선 패턴으로부터 떨어진 GC 배선 패턴 P의 프린지(2)일수록, 배선 길이 방향에 관해서 보다 먼 위치에 배치되어 있다. 도 5에서는 프린지(2)는 1개마다 좌우가 교체하여 배치되어 있지만, 2개마다 이상, 혹은 하나 둠와 2개마다 이상이 혼재하고 있더라도 상관없다.
이상의 설명에서는, 변형의 종류에 대해서는 특히 언급하지 않았지만, 두번째 조명, 4개째 중 어느 하나라도 상관없다. 즉, 본 실시예의 레이아웃은, 변형 조명의 종류에 관계없이 유효하다.
도 24a 및 도 24b에, 변형 조명의 조명 형상의 예를 나타낸다. 도 24a에 도시된 조명 형상(21)에는, 두번째 조명에 대응한 2개의 조명(22)이 포함되어 있다. 도 24b에 도시된 조명 형상(21)에는, 2개의 조명(22) 외에, 4개의 조명(23)이 포함되어 있다. 이들의 4개의 조명(23)은, 두번째 조명의 보조에 이용된다.
또한, 본 실시예는, 변형 조명을 이용한 리소그래피 프로세스뿐만 아니라, 광의 편향 상태를 조정함으로써 해상도를 향상시키는 리소그래피 프로세스를 이용한 경우, 및 액침노광을 이용한 리소그래피 프로세스에도 유효하다.
또한, 본 실시예의 노광 마스크는, 투명 기판과, 상기 해당 투명 기판 상에 형성되고, 본 실시예의 GC 배선 패턴 레이아웃에 대응한 패턴을 구비하고 있다. 상기 투명 기판은, 예를 들면 글래스 기판이다. 상기 패턴은, 예를 들면 Cr막 등의 차광막을 포함하는 막으로 형성된 것이다. 상기 GC 배선 패턴 레이아웃에 대응한 부분에 상기 막이 상기 투명 기판 상에 존재한다.
(제2 실시예)
도 25의 (a)는, 제1 실시예에 기초를 둔 더미 패턴 배치 방법의 일례를 도시하는 도면이다.
도면 중 점선으로 둘러싸인 L/S 형상의 더미 패턴(32)이 메인 패턴(디바이스 패턴)(31)의 광 콘트라스트 향상에 대하여 유효하고, 또한 비교적 큰 볼록형 패턴 에 대하여 OPC 처리를 행하지 않고, 미세 패턴에만 OPC 처리를 행함으로써, EB의 노광 시간, MDP 처리 시간을 저감할 수 있다.
도 25의 (b)에, 상기 방법으로 작성된 마스크에 대하여 노광을 행한 시뮬레이션 결과의 일부를 확대한 도면을 나타낸다.
도면 중 참조 부호 33은 노광 후의 메인 패턴, 참조 부호 34는 노광 후의 더미 패턴을 나타내고 있다. 이 결과에 의해, 점선으로 둘러싸인 고립적인 더미 패턴(34)이 가늘게 되는 것이 관찰된다.
또한, 실제로 기판 상에 노광한 결과(SEM상)를, 도 26에 현미경 사진으로서 나타낸다. 점선으로 둘러싸인 부분이 도 25의 (b)의 점선부에 대응하는 부분으로, 이들의 개소에서 일부 레지스트 쓰러짐이 발생하고 있는 것을 알 수 있다.
이와 같이 고립하여 배치된 미세 패턴은, 노광 시의 포커스 변동의 영향 또는 노광 장치의 렌즈의 수차의 영향에 의해, 치수가 가늘게 되는 것이 알려져 있다. 또한, 라인 선단부와 같이 기초막과의 접촉 면적이 작은 패턴부에서는, 치수 가늘어짐에 의한 레지스트 소실 전에, 기초막으로부터의 "박리"가 발생하는 것이 있다.
즉, 도 25의 (a) 및 도 25의 (b)에 도시한 더미 패턴 배치 방법에서는, 메인 패턴의 광 콘트라스트를 향상시키는 것은 가능하지만, 한편, 더미 패턴 선단부에서의 레지스트 쓰러짐이 발생할 가능성도 있다. 이러한 레지스트 쓰러짐에 의해 발생하는 더스트가 메인 패턴 상에 부착하면, 오픈 또는 쇼트가 발생할 가능성이 있다. 이것은, 수율 열화가 원인으로 된다. 그 때문에, 광 콘트라스트를 떨어뜨리 지 않고, 레지스트 쓰러짐을 발생시키지 않는 더미 패턴 형상으로 하는 것이 요청된다.
여기서, 패턴은, 길이 W 이하의 엣지를 갖고, 또한 상기 엣지의 양 정점에서 길이 W 이상의 엣지가 동일 방향에 접속된 형상을 갖는 라인 또는 스페이스부의 것을 가리키고, 패턴 선단부는 길이 W의 엣지의 양 정점의 근방을 가리킨다. 특히 본 실시예가 유효로 되는 W의 치수는, 노광 파장 λ, 노광 장치의 렌즈 개구수를 NA로 했을 때에,
Figure 112005072543954-pat00001
의 관계를 충족시키는 경우이다.
본 실시예에서는, 더미 패턴의 배치를 연구함으로써, 더미 패턴의 선단부에서의 레지스트 쓰러짐을 방지한다. 도 27의 (a)에 본 실시예에 따른 더미 패턴 배치 방법의 일례를 나타내고, 도 27의 (b)에 작성된 마스크에 대하여 노광을 행한 시뮬레이션 결과의 일부를 확대한 도면을 나타낸다. 또한, 도 27의 (a) 및 도 27의 (b) 중 참조 부호 41은 디바이스 패턴, 참조 부호 42는 더미 패턴, 참조 부호 43은 노광 후의 디바이스 패턴, 참조 부호 44는 노광 후의 더미 패턴을 나타내고 있다.
본 실시예에서는, 상기한 바와 같이, 광 콘트라스트를 떨어뜨리지 않고, 레지스트 쓰러짐을 발생시키지 않기 위한 설계 레이아웃이 나타내고 있다. 즉, 도 28의 플로우차트에 도시한 바와 같이, 우선 마스크에 형성할 패턴에 대응하는 반도 체 장치의 설계 데이터 중에서, 디바이스 동작에 영향을 주지 않는 더미 패턴이 인식된다(단계 S1). 다음으로, 더미 패턴 중 레지스트 쓰러짐이 발생하기 쉬운 라인의 단부가 추출된다(스텝 S2). 그리고, 추출한 단부는 인접하는 다른 더미 패턴의 일부와 공유된다. 즉, 추출한 단부와 인접하는 더미 패턴 사이에 공유 더미 패턴을 새롭게 설치함으로써, 단부가 인접하는 더미 패턴에 접속된다(스텝 S3). 이에 의해, 더미 패턴의 단부는 소거된다(스텝 S4).
이러한 프로세스에 의해, 레지스트 쓰러짐의 발생을 방지하는 레이아웃 작성이 가능하게 된다. 이 때, 더미 패턴의 라인 단부와 다른 더미 패턴과의 공유 부분이 현저히 커지면, 메인 패턴(디바이스 패턴)에 대한 광 콘트라스트의 향상이 방해된다. 따라서, 공유 부분은 라인 단부에서의 레지스트 쓰러짐이 발생하지 않는 최소한의 크기인 것이 바람직하다.
특히 메인 패턴의 선 폭 W가, 상기 수학식 1을 만족하는 경우에는, 노광 장치의 조명 형상을 특수한 형상으로 하는 것으로 패턴의 해상도를 높이는 것이 필요해진다. 구체적으로는, 2개째 조명(도 37a) 또는 4개째 조명(도 37b)라고 하는 특수 조명 형상 등이다. 이러한 조명 형상을 적용함으로써, 메인 패턴의 치수에 영향을 미치게 하는 범위(이것을 광학적 거리라고 함)가 증대한다. 상기 수학식 1을 만족하는 경우에는, 광학적 거리는 1㎛ 이상으로 되어, 메인 패턴으로부터 1㎛ 이상 떨어진 더미 패턴의 형상이, 메인 패턴의 치수에 영향을 미치게 하는 것을 의미하고 있다. 이러한 경우에는, 특히 라인 선단부에 공유 더미 패턴을 부가함에 따른 메인 패턴에의 영향을 최소한으로 억제하도록 공유 패턴의 크기를 결정하는 것 이 중요하게 된다. 또한, 더미 패턴을 규칙적인 라인 앤드 스페이스 패턴으로 배치하면, 메인 패턴의 콘트라스트 향상에 더욱 효과가 있다.
도 29a에 도시한 바와 같이, 공유되는 더미 패턴(52)의 크기는 더미 패턴(51)의 선 폭(A)의 0.5배 이상 또한 2배 이하의 사이즈로 했다. 이에 의해, 메인 패턴에 대한 광 콘트라스트의 향상은 유지된다. 또한, 본 실시예에서는, 인접 패턴과의 접속 영역의 크기를, 더미 패턴(51)의 선 폭의(A)의 0.5배 이상 또한 2배 이하로 했지만, 이것에 한하는 것은 아니다. 예를 들면, 리소그래피 시뮬레이션에 의해, 인접 패턴과의 접속 영역의 최적값을 구하더라도 된다. 또한, 실제의 레지스트 형상으로부터 실험적으로 인접 패턴과의 접속 영역의 최적값을 구하여도 된다.
또한, 도 29b에 도시한 바와 같이, 더미 패턴(51)의 라인 종단부가 1열로 배열하고 있는 경우에는, 각각의 라인 선단부를 최소한의 크기로 공유화함으로써, 더미 주변부에 존재하는 메인 패턴에 대한 광 콘트라스트에의 영향을 최소한으로 억제한다. 이에 의해, 레지스트 쓰러짐을 회피하는 것이 가능하게 된다.
이와 같이 본 실시예에 따르면, 설계 데이터 중에서 더미 패턴을 인식하고, 더미 패턴을 형성하는 라인 단부를 추출하고, 추출한 단부를 인접하는 더미 패턴에 접속함으로써, 라인 단부의 패턴 도괴 또는 패턴 자체가 디펙트로 되는 것은 방지된다. 이에 의해, 리소그래피의 프로세스 마진의 향상 및 디바이스의 제조 수율의 향상이 도모된다.
(제3 실시예)
도 30a 및 도 30b는, 라인 선단부의 리소그래피 후의 웨이퍼 상에서의 레지스트 완성 형상을 나타내고 있다.
도 30a 및 도 30b에서, 참조 부호 61은 노광 후의 디바이스 패턴, 참조 부호 62는 노광 후의 더미 패턴을 나타내고 있다. 도 30a 및 도 30b에서, 실선은 OPC 후의 마스크 패턴 평면 형상이며, 점선은 설계 패턴을 나타내고 있다. 즉, OPC 후의 마스크 패턴으로부터 산출된 웨이퍼 상에서의 레지스트 마무리 평면 형상이 표시되어 있다.
도 30a는 라인단에서 0.8㎛ 정도 떨어진 위치에 다른 패턴이 존재하는 경우, 도 30b는 라인단에서 0.4㎛ 정도 떨어진 위치에 다른 패턴이 존재하는 경우이다. 또한, 라인단에 대향하는 다른 패턴은, 반드시 더미 패턴에 한하지 않고, 디바이스 패턴이어도 된다.
도 30a 및 도 30b에서는, 라인 선단부의 형상이 상이한 것을 알 수 있다. 도 30a 쪽이 도 30b에 비하여 선단부와 기초와의 접촉 면적이 충분히 확보되어 있다. 도 30b에서는, 선단부가 뾰족하고, 기초와의 접촉 면적이 충분히 확보되어 있지 않다. 그 결과, 도 30b에서는, 라인 단부에서의 레지스트 쓰러짐이 발생할 가능성이 높다. 따라서, 리소그래피의 관점으로부터는 도 30a 쪽이 바람직하다.
한편, 도 31a 및 도 31b는, 도 30a 및 도 30b의 레지스트 형상을 이용하여 레지스트 기초를 에칭 가공한 후의 완성 형상을 나타내고 있다.
도 31a 및 도 31b에서, 참조 부호 71은 에칭 후의 디바이스 패턴, 참조 부호 72는 에칭 후의 더미 패턴이다. 도 31a 및 도 31b에서도, 도 30a 및 도 30b와 마 찬가지로, 점선으로 OPC 후의 마스크 패턴 평면 형상을, 실선으로 설계 패턴을 나타내고 있다.
도 31a에서는, 디바이스 패턴(71)의 라인 단부와 라인 단부에 대향하는 더미 패턴(72)과의 거리가 떨어져 있기 때문에, 에칭되는 면적은 커진다. 그 때문에, 엣칭 시에 발생하는 반응 생성물이, 라인 단부에, 측벽 퇴적물로서 부착하기 쉬워진다. 그 결과, 웨이퍼 상에서 라인 단부가 접촉하여, 전기적으로 쇼트할 가능성이 있다. 또한, 도 31b에서는, 라인 단부와 별도의 패턴과의 거리가 가깝기 때문에, 에칭되는 면적이 도 31a보다도 적다. 그 때문에, 도 31b에서는, 반응 생성물의 측벽 퇴적물 부착이 적어도 된다. 즉, 에칭의 관점으로부터 보면, 도 31b 쪽이, 도 31a에 비하여, 레지스트 형상을 충실히 재현할 수 있기 때문에 바람직하다.
본 실시예에서는, 이들의 관점보다, 라인 단부로부터 별도의 패턴까지의 거리에 따라서, 에칭 후에 라인 단부에 부착하는 측벽 퇴적물의 양을 예상하고, 그 결과, 라인 단부에서의 레지스트 치수, 라인 선단부에서의 쇼트닝량(후퇴량)이 어느 정도 변화할지를 어림했다. 이 때의 플로우차트를, 도 32에 도시한다.
우선, 설계 데이터 중에서 디바이스 패턴을 이루는 라인의 단부가 추출된다(스텝 S1). 다음으로, 추출한 단부와 상기 단부에 대향하는 더미 패턴과의 거리 S와, 레지스트를 마스크로 한 에칭의 측벽 퇴적물 부착에 의한 라인 단부의 에칭 치수 변환차와의 관계가 측정된다(스텝 S2). 계속해서, 리소그래피에 의한 라인 단부의 레지스트 완성 치수와 거리 S와의 관계가 측정된다(스텝 S3). 다음으로, 레지스트 완성 치수에 에칭 치수 변환차를 고려한 라인 단부의 최종 치수가 소정 치 수 이내에 들어 가도록 거리 S의 값이 결정된다(스텝 S4). 여기서, 라인 단부의 레지스트 치수는 도 36에 도시한 개소의 치수를 가리킨다.
도 33a는, 횡축에 라인 선단부로부터 대향하는 패턴까지의 거리 S, 종축에 에칭에 의해 생성된 측벽 퇴적물의 부착에 의한 라인 단부의 치수 변화량(에칭 변환차: 에칭 후의 치수와 레지스트 치수와의 차)을 나타낸다. 도 33b는, 횡축에 라인 선단부로부터 대향하는 패턴까지의 거리 S, 종축에 에칭에 의해 생성된 측벽 퇴적물의 부착에 의한 라인 선단부의 치수 변화량을 나타낸다. 거리 S가 커짐에 따라서, 에칭에 의한 라인 단부의 치수 변화량, 및 라인 선단부의 치수 변화량은 함께 플러스의 방향에 커지는 것을 알 수 있다.
또한, 리소그래피의 시뮬레이션을 행하고, 거리 S와, 라인 단부의 레지스트 치수, 및 라인 선단부의 쇼트닝량을 어림했다. 도 34a가 라인 단부에서의 레지스트 치수, 도 34b가 라인 선단부에서의 쇼트닝량이다. 이 그래프는 특정의 노광 조건 하에서의 결과이며, 노광 장치의 노광 파장, 렌즈 개구수, 조명 형상, 패턴선 폭, OPC 조건(jog의 길이) 등에 따라서 변화한다.
도 33a 및 도 33b, 도 34a 및 도 34b에 의해, 레지스트 치수와 에칭 변환차를 고려한 최종 가공 후의 완성 치수를 도 35a 및 도 35b에 도시한다. 라인 단부에서의 최종 완성 치수는, 도 33a, 도 34a에 의해, S의 증대에 수반하여 레지스트 치수, 가공 변환차가 함께 굵어지는 경향이 있기 때문에, 도 35a에 도시한 바와 같이 된다. 이 때, 라인 단부의 최종 완성 치수가 소망 치수가 될 때의 S는 0.2㎛로 어림되었다.
한편, 라인 선단부에서의 쇼트닝량은 도 34a에 의해, 레지스트 단계에서는 S의 증대에 수반하여 쇼트닝량이 커지는 것을 알 수 있다. 이와는 반대로 도 33b에 의해, 에칭에 의해 쇼트닝량은 작아지는 경향이 있어, 에칭에 의한 쇼트닝 감소량쪽이 작아지는 것을 알 수 있다. 이것은, 도 34b보다도 도 33b 쪽이, S에 대한 종축의 기울기가 크기 때문이다. 그 결과, 최종 가공 후의 쇼트닝량은 도 35b에 도시한 바와 같이 되어, S=0.8㎛에서 쇼트닝량이 0이 되는 것을 알 수 있다.
이러한 경우에는, 이 패턴의 허용 쇼트닝량과, 라인 단부의 허용 치수로부터 S의 값을 정할 필요가 있다. 쇼트닝이 허용할 수 있는 양인지의 여부는, 이 층과는 상이한 다른 층과의 치수 관계가 중요하게 된다. 예를 들면, 라인 선단부에서 어떤 위치에 컨택트홀이 배치되어 있는지, 또는 패턴이 게이트이면, 쇼트닝에 의해 확산층상에 패턴이 올라 타게 될 가능성은 없는지, 등이 쇼트닝 허용량을 결정하는 요인으로 된다.
한편, 라인 단부의 허용 치수를 결정하는 요인으로서, 예를 들면 충분한 마진(리소그래피, 에칭 등의 가공 프로세스 마진)을 갖고 라인단끼리 해상할 수 있는 것인지, 또는 라인단 패턴 간의 스페이스부에 매립이 가능한 것인지 등이 있다.
이들의 관점에 의해, S=0.2㎛(라인단 패턴 치수가 소망이 되는 조건)와 S=0.8㎛(쇼트닝량이 0이 되는 조건) 사이에서 S의 값을 정하는 것이 일반적이다. 만약, 그 동안에서 스펙을 만족하는 S가 존재하지 않는다고 판단된 경우에는, 노광 조건을 포함하는 프로세스 조건의 재평가, OPC 조건의 재평가, 또한 디자인 룰이나 설계 패턴 레이아웃의 재평가가 행해질 필요가 있다. 그러나, 이것은 매우 많은 워크량으로 되기 때문에, 스펙 미달로 판단되더라도, 이들의 패턴을 공장에서의 루틴적인 치수 관리 포인트로 함으로써, 쇼트닝 허용량, 라인 단부 치수 허용량을 달성하도록 프로세스의 튜닝을 행하는 것도 가능하다.
상기의 방법으로 라인 단부의 치수, 쇼트닝량이 허용할 수 있는 거리 S가 산출되어, 그 위치에 별도의 패턴이 배치되어, 필요하면 이들의 개소를 공장에서의 루틴적인 치수 관리, 또한 프로세스 조건, 레이아웃, 디자인 룰, OPC 조건의 조정을 행함으로써, 라인 단부의 형상이 안정적으로 웨이퍼 상에 형성되는 것을 확인할 수 있었다.
본 실시예에서는, 패턴군의 라인 단부와 라인 단부와 대향하는 패턴의 거리 S를 결정하기 위해, 리소그래피 공정의 레지스트 치수(레지스트 폭)과 쇼트닝량, 및 에칭 변환차를 이용했지만, 이 외에 디바이스 특성, 구체적으로는 전기적 특성이나 타이밍 해석 등을 가함으로써 결정하는 것도 생각된다.
이와 같이 본 실시예에 따르면, 설계 데이터 중에서 디바이스 패턴을 이루는 라인의 단부를 추출하고, 추출한 단부와 대향하는 패턴과의 거리 S를 최적으로 설정함으로써, 라인 단부의 패턴도괴 또는 패턴 자체가 디펙트로 되는 것을 방지할 수 있다. 따라서, 리소그래피의 프로세스 마진의 향상 및 디바이스의 제조 수율의 향상을 도모할 수 있다.
또한, 본 발명은 전술한 각 실시예에 한정되는 것은 아니다. 예를 들면, 제1 실시예에서는, GC 배선 패턴 레이아웃에 대하여 설명했지만, 본 발명은, 다른 NAND형 플래시 메모리 내의 다른 배선 패턴의 레이아웃에 대해서도 유효하다. 또 한, 본 발명은, NAND형 플래시 메모리 이외의 반도체 장치 내의 배선 패턴의 레이아웃에 대하여도 유효하다.
또한, 제2, 제3 실시예에서는, 더미 패턴 또는 디바이스 패턴을 형성하는 라인의 단부를 추출했지만, 이 대신에 스페이스의 단부를 추출하고, 상기 스페이스 단부에 기초하여 공유 패턴의 배치나 레지스트 치수, 에칭 치수 변환차의 측정을 행하도록 하여도 상관없다. 또한, 제2, 제3 실시예에서는, 마스크 패턴의 작성 방법에 대하여 설명했지만, 이것을 이용하여 마스크 기판 상에 마스크 패턴을 형성하는 것에 의해 포토 마스크를 제조하는 것이 가능하게 된다. 또한, 이 포토마스크를 이용하여, 반도체 기판 상의 레지스트에 반도체층의 패턴을 형성함으로써 반도체 장치를 제조하는 것이 가능하게 된다.
상술한 실시예는 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 실시예의 설명이 아니라 특허 청구 범위 내에 의해 정의되며, 또한 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경을 포함하는 것으로 의도되어야 한다.
본 발명에 따르면, 리소그래피의 프로세스 마진의 향상 및 디바이스의 제조 수율의 향상을 도모할 수 있다.

Claims (20)

  1. 반도체 장치에 있어서,
    반도체 기판과;
    상기 반도체 기판에 형성되고, 적어도 N(N≥2)개의 배선 패턴을 구비한 배선 패턴군을 포함하고,
    상기 N개의 배선 패턴 중 적어도 1개 이상의 단부 근방은, 상기 배선 패턴군과는 다른 배선 패턴군 내의 배선 패턴과 전기적으로 접속하기 위한 접속 영역을 포함하고, 상기 N개의 배선 패턴은, 배선 패턴 N1과, 상기 배선 패턴 N1의 길이 방향과 상이한 한 방향으로 배치된 적어도 하나 이상의 배선 패턴 Ni(i≥2)을 포함하고, 상기 적어도 하나 이상의 배선 패턴 Ni는, 상기 i의 값이 클수록, 상기 배선 패턴 N1로부터 떨어진 위치에 배치되어 있으며, 또한 상기 적어도 하나 이상의 배선 패턴 Ni 중, 상기 접속 영역을 포함하는 배선 패턴에 대해서는, 상기 i의 값이 클수록, 상기 접속 영역은 상기 길이 방향에 관해서 보다 먼 위치에 배치되어 있는 반도체 장치.
  2. 반도체 장치에 있어서,
    반도체 기판과;
    상기 반도체 기판에 형성되고, 적어도 N(N≥3)개의 배선 패턴을 포함하는 배선 패턴군을 포함하고,
    상기 N개의 배선 패턴 중 적어도 1개 이상은, 상기 배선 패턴군과는 다른 배선군 내의 배선 패턴과 전기적으로 접속하기 위한 접속 영역을 포함하고, 상기 N개의 배선 패턴은, 배선 패턴 N1과, 상기 배선 패턴 N1의 길이 방향과 상이한 한 방향으로 배치된 2개 이상의 배선 패턴 Ni(i≥2)을 포함하고, 상기 2개 이상의 배선 패턴 Ni는, 상기 i의 값이 클수록, 상기 배선 패턴 Nl에서 떨어진 위치에 배치되어 있으며, 또한 상기 2개 이상의 배선 패턴 Ni는, 적어도 하나 이상의 배선 패턴 Np(2≤p<N)과, 적어도 하나 이상의 배선 패턴 Nq(p<q≤N)을 포함하고, 상기 적어도 하나 이상의 배선 패턴 Np는, 상기 p의 값이 클수록, 상기 길이 방향의 치수가 길고, 상기 적어도 하나 이상의 배선 패턴 Nq는, 상기 q의 값이 클수록, 상기 길이 방향의 치수가 짧은 것을 반도체 장치.
  3. 제2항에 있어서,
    상기 적어도 하나 이상의 배선 패턴 Np의 개수가, 상기 적어도 하나 이상의 배선 패턴 Nq의 개수보다도 적은 경우, 상기 q의 값이 가장 작은 상기 배선 패턴 Nq의 상기 길이 방향의 치수는, 상기 p의 값이 가장 큰 상기 배선 패턴 Np의 상기 길이 방향의 치수보다도 크고,
    상기 적어도 하나 이상의 배선 패턴 Np의 개수가, 상기 적어도 하나 이상의 배선 패턴 Nq의 개수보다도 많은 경우, 상기 q의 값이 가장 작은 상기 배선 패턴 Nq의 상기 길이 방향의 치수는, 상기 p의 값이 가장 큰 상기 배선 패턴 Np의 상기 길이 방향의 치수보다도 작은 반도체 장치.
  4. 제1항에 있어서,
    상기 배선 패턴 Ni(i≥1)의 각각에서, 상기 접속 영역의 폭이 배선 패턴 폭보다도 넓은 반도체 장치.
  5. 제1항에 있어서,
    상기 배선 패턴군은 더미 패턴을 더 포함하는 반도체 장치.
  6. 제1항에 있어서,
    상기 N개의 배선 패턴은, 상기 배선 패턴 Ni(i≥1)의 접속 영역과, 상기 배선 패턴 Ni+1의 접속 영역이, 상기 한 방향에 관해서, 오버랩하지 않도록 배치되어 있는 반도체 장치.
  7. 패턴 레이아웃 작성 방법에 있어서,
    배선 패턴군 내의 N(N≥2)개의 배선 패턴을 배치할 때의 기준으로 되는 배선 패턴 N1을 규정하는 단계-상기 N개의 배선 패턴 각각은 상기 배선 패턴군과는 다른 배선군 내의 배선 패턴과 전기적으로 접속하기 위한 접속 영역을 포함함-,
    상기 배선 패턴 N1의 길이 방향과는 다른 한 방향으로, 적어도 하나 이상의 배선 패턴 Ni(i≥2)을 배치하는 단계-상기 적어도 하나 이상의 배선 패턴 Ni는, 상기 i의 값이 클수록 상기 배선 패턴 N1로부터 떨어진 위치됨-,
    상기 i의 값이 클수록, 상기 적어도 하나 이상의 배선 패턴 Ni의 상기 길이 방향의 치수를 길게 하는 단계
    를 포함하는 패턴 레이아웃 작성 방법.
  8. 패턴 레이아웃 작성 방법에 있어서,
    배선군 내의 N(N≥3)개의 배선 패턴을 배치할 때의 기준으로 되는 배선 패턴 N1 및 배선 패턴 N1'를 규정하는 단계-상기 배선 패턴 N1과 상기 배선 패턴 N1'와는 길이 방향이 동일하고, 상기 길이 방향과는 다른 한 방향으로 상기 배선 패턴 N1'은 상기 배선 패턴 N1로부터 일정 거리 떨어진 위치에 배치되며, 또한 상기 N개의 배선 패턴 각각은 상기 배선 패턴군과는 다른 배선군 내의 배선 패턴과 전기적으로 접속하기 위한 접속 영역을 포함함-,
    상기 N(N≥3)개의 배선 패턴으로부터 상기 배선 패턴 N1 및 상기 배선 패턴 N1'를 제외한 남은 배선 패턴을, 상기 배선 패턴 N1과 상기 배선 패턴 N1' 사이에 배치하는 단계-상기 배치하는 단계는, 적어도 하나 이상의 배선 패턴 Np(2≤p<N)를 상기 p의 값이 클수록 상기 배선 패턴 N1로부터 떨어진 위치에 배치하고, 상기 하나 이상의 배선 패턴 Np을 배치하는 것 후에, 상기 남은 배선 패턴 내에 적어도 하나 이상의 배선 패턴 Nq(p<q<N)이 남아 있는 경우에는, 상기 q의 값이 클수록 상기 배선 패턴 N1'로부터 떨어진 위치에 상기 적어도 하나 이상의 배선 패턴 Nq를 배치하고, 또한 상기 p의 값이 가장 큰 상기 배선 패턴 Np로부터 일정 거리 떨어진 위치에 상기 적어도 하나 이상의 배선 패턴 Nq를 배치하는 것을 구비함-,
    상기 p의 값이 클수록, 상기 적어도 하나 이상의 배선 패턴 Np의 상기 길이 방향의 치수를 길게 하는 단계-상기 치수를 길게 하는 단계는 상기 적어도 하나 이상의 배선 패턴 Nq이 남아 있는 경우에는, 상기 q의 값이 클수록, 상기 적어도 하나 이상의 배선 패턴 Nq의 상기 길이 방향의 치수를 작게 하고, 또한 상기 q의 값이 가장 작은 상기 배선 패턴 Nq의 상기 길이 방향의 치수를, 상기 p의 값이 가장 큰 상기 배선 패턴 Np의 상기 길이 방향의 치수보다도 크게 또는 작게 하는 것을 구비함-을 포함하는 패턴 레이아웃 작성 방법.
  9. 제8항에 있어서,
    상기 적어도 하나 이상의 배선 패턴 Np의 개수가, 상기 적어도 하나 이상의 배선 패턴 Nq의 개수가 적은 경우, 상기 q의 값이 가장 작은 상기 배선 패턴 Nq의 상기 길이 방향의 치수는, 상기 p의 값이 가장 큰 상기 배선 패턴 Np의 상기 길이 방향의 치수보다도 크게 되고,
    상기 적어도 하나 이상의 배선 패턴 Np의 개수가, 상기 적어도 하나 이상의 배선 패턴 Nq의 개수가 많은 경우, 상기 q의 값이 가장 작은 상기 배선 패턴 Nq의 상기 길이 방향의 치수는, 상기 p의 값이 가장 큰 상기 배선 패턴 Np의 상기 길이 방향의 치수보다도 작게 되는 패턴 레이아웃 작성 방법.
  10. 제7항에 있어서,
    상기 배선 패턴 Ni(i≥1)의 각각에서, 상기 접속 영역의 폭이 배선 패턴 폭 보다도 넓은 패턴 레이아웃 작성 방법.
  11. 제7항에 있어서,
    상기 배선 패턴군은 더미 패턴을 더 포함하는 패턴 레이아웃 작성 방법.
  12. 제11항에 있어서,
    상기 더미 패턴은, 광 근접 효과 보정의 대상으로 되는 더미 패턴과, 광 근접 효과 보정의 대상으로 되지 않는 더미 패턴을 포함하는 패턴 레이아웃 작성 방법.
  13. 제11항에 있어서,
    상기 더미 패턴은, 라인 앤드 스페이스 패턴과, 상기 라인 앤드 스페이스 패턴의 사이즈를 규정하는 치수보다도, 큰 치수로 규정되는 사이즈를 갖는 큰 패턴을 포함하는 패턴 레이아웃 작성 방법.
  14. 노광 마스크에 있어서,
    노광용의 광에 대하여 투명 기판과;
    상기 투명 기판 상에 형성되고, 적어도 N(N≥2)개의 배선 패턴을 구비한 배선 패턴군의 복수의 배선 패턴에 대응한 패턴을 포함하며,
    상기 N개의 배선 패턴 중 적어도 1개 이상의 단부 근방은, 상기 배선 패턴군 과는 다른 배선 패턴군 내의 배선 패턴과 전기적으로 접속하기 위한 접속 영역을 포함하고, 상기 N개의 배선 패턴은, 배선 패턴 N1과, 상기 배선 패턴 N1의 길이 방향과 상이한 한 방향으로 배치된 적어도 하나 이상의 배선 패턴 Ni(i≥2)를 포함하고, 상기 적어도 하나 이상의 배선 패턴 Ni는, 상기 i의 값이 클수록, 상기 배선 패턴 N1로부터 떨어진 위치에 배치되며, 또한 상기 적어도 하나 이상의 배선 패턴 Ni 중, 상기 접속 영역을 포함하는 배선 패턴에 대해서는, 상기 i의 값이 클수록, 상기 접속 영역은 상기 길이 방향에 관해서 보다 먼 위치에 배치되어 있는 노광 마스크.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
KR1020050121818A 2004-12-13 2005-12-12 반도체 장치, 패턴 레이아웃 작성 방법, 노광 마스크 KR100718216B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2004360109A JP2006173186A (ja) 2004-12-13 2004-12-13 半導体装置、パターンレイアウト作成方法および露光マスク
JPJP-P-2004-00360109 2004-12-13
JP2005047461A JP4643302B2 (ja) 2005-02-23 2005-02-23 マスクパターン作成方法、レイアウト作成方法、フォトマスクの製造方法、フォトマスク、及び半導体装置の製造方法
JPJP-P-2005-00047461 2005-02-23

Related Child Applications (2)

Application Number Title Priority Date Filing Date
KR1020070004141A Division KR100718215B1 (ko) 2004-12-13 2007-01-15 마스크 패턴 작성 방법, 포토 마스크 제조 방법, 반도체장치의 제조 방법, 및 레이아웃 작성 방법
KR1020070004139A Division KR100718217B1 (ko) 2004-12-13 2007-01-15 마스크 패턴 작성 방법, 포토 마스크, 반도체 장치의 제조방법, 및 레이아웃 작성 방법

Publications (2)

Publication Number Publication Date
KR20060066653A KR20060066653A (ko) 2006-06-16
KR100718216B1 true KR100718216B1 (ko) 2007-05-15

Family

ID=36683036

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050121818A KR100718216B1 (ko) 2004-12-13 2005-12-12 반도체 장치, 패턴 레이아웃 작성 방법, 노광 마스크

Country Status (2)

Country Link
US (2) US7716617B2 (ko)
KR (1) KR100718216B1 (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100718216B1 (ko) * 2004-12-13 2007-05-15 가부시끼가이샤 도시바 반도체 장치, 패턴 레이아웃 작성 방법, 노광 마스크
JP2008130897A (ja) * 2006-11-22 2008-06-05 Toshiba Corp 集積回路のパターンレイアウト
JP2009042660A (ja) * 2007-08-10 2009-02-26 Renesas Technology Corp 半導体装置、フォトマスク、半導体装置の製造方法およびパターンレイアウト方法
KR101192359B1 (ko) 2007-12-17 2012-10-18 삼성전자주식회사 Ｎａｎｄ 플래시 메모리 소자 및 그 제조 방법
KR100899397B1 (ko) * 2008-03-05 2009-05-27 주식회사 하이닉스반도체 스페이서 패터닝 기술을 이용한 미세 패턴 형성 방법
KR101435520B1 (ko) 2008-08-11 2014-09-01 삼성전자주식회사 반도체 소자 및 반도체 소자의 패턴 형성 방법
KR101540083B1 (ko) 2008-10-22 2015-07-30 삼성전자주식회사 반도체 소자의 패턴 형성 방법
KR101532012B1 (ko) * 2008-12-24 2015-06-30 삼성전자주식회사 반도체 소자 및 반도체 소자의 패턴 형성 방법
JP2010164849A (ja) * 2009-01-16 2010-07-29 Toshiba Corp パターンデータ作成方法およびパターンデータ作成プログラム
US8043964B2 (en) * 2009-05-20 2011-10-25 Micron Technology, Inc. Method for providing electrical connections to spaced conductive lines
JP2010278189A (ja) * 2009-05-28 2010-12-09 Renesas Electronics Corp 半導体集積回路の設計方法及び設計システム
JP5011360B2 (ja) * 2009-09-21 2012-08-29 株式会社東芝 フォトマスクの設計方法
JP5235936B2 (ja) 2010-05-10 2013-07-10 パナソニック株式会社 半導体装置及びそのレイアウト作成方法
US8751977B2 (en) * 2010-11-18 2014-06-10 Texas Instruments Incorporated Method for generating ultra-short-run-length dummy poly features
TWI490990B (zh) * 2011-03-31 2015-07-01 Raydium Semiconductor Corp 晶片封裝結構
US9911693B2 (en) 2015-08-28 2018-03-06 Micron Technology, Inc. Semiconductor devices including conductive lines and methods of forming the semiconductor devices
US10483202B2 (en) * 2016-02-22 2019-11-19 Toshiba Memory Corporation Semiconductor device having a wiring line with an end portion having rounded side surfaces and manufacturing method thereof
US10332745B2 (en) 2017-05-17 2019-06-25 Globalfoundries Inc. Dummy assist features for pattern support
US11556691B2 (en) 2018-09-28 2023-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Track-based fill (TBF) method for metal patterning

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR200252933Y1 (ko) * 2001-05-12 2001-11-16 박성춘 전자 당구 게임기
KR200376244Y1 (ko) * 2004-11-30 2005-03-08 창 딕 클라이밍 운동 기기와 런닝 머신의 조합체

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5034899A (en) * 1986-07-07 1991-07-23 Bbc Brown Boveri Ag Software tool for automatically generating a functional-diagram graphic
US5224056A (en) * 1991-10-30 1993-06-29 Xilinx, Inc. Logic placement using positionally asymmetrical partitioning algorithm
US5513124A (en) * 1991-10-30 1996-04-30 Xilinx, Inc. Logic placement using positionally asymmetrical partitioning method
US5894565A (en) * 1996-05-20 1999-04-13 Atmel Corporation Field programmable gate array with distributed RAM and increased cell utilization
US6209123B1 (en) * 1996-11-01 2001-03-27 Motorola, Inc. Methods of placing transistors in a circuit layout and semiconductor device with automatically placed transistors
JPH10189746A (ja) * 1996-12-27 1998-07-21 Oki Electric Ind Co Ltd Ｌｓｉ論理回路の配線レイアウト方法
FR2768860B1 (fr) * 1997-09-25 1999-11-26 Sgs Thomson Microelectronics Structure et procede de reparation de circuits integres
US6167558A (en) * 1998-02-20 2000-12-26 Xilinx, Inc. Method for tolerating defective logic blocks in programmable logic devices
JP4226729B2 (ja) 1999-06-30 2009-02-18 株式会社東芝 マスクパターンの補正方法
JP3539337B2 (ja) * 2000-03-17 2004-07-07 セイコーエプソン株式会社 半導体装置およびその製造方法ならびにマスクデータの生成方法、マスクおよびコンピュータ読み取り可能な記録媒体
JP3964608B2 (ja) 2000-08-17 2007-08-22 株式会社東芝 半導体装置
WO2002050910A1 (fr) * 2000-12-01 2002-06-27 Hitachi, Ltd Procede d'identification de dispositif de circuit integre semi-conducteur, procede de production de dispositif de circuit integre semi-conducteur et dispositif correspondant
US6858928B1 (en) * 2000-12-07 2005-02-22 Cadence Design Systems, Inc. Multi-directional wiring on a single metal layer
JP2003017390A (ja) 2001-06-29 2003-01-17 Toshiba Corp パターン形成方法及びパターン形成に用いるマスク
US6763511B2 (en) * 2001-07-02 2004-07-13 Nec Electronics Corporation Semiconductor integrated circuit having macro cells and designing method of the same
US8686475B2 (en) * 2001-09-19 2014-04-01 Pact Xpp Technologies Ag Reconfigurable elements
EP1532670A4 (en) * 2002-06-07 2007-09-12 Praesagus Inc CHARACTERIZATION AND REDUCTION OF VARIATION FOR INTEGRATED CIRCUITS
US7028281B1 (en) * 2002-07-12 2006-04-11 Lattice Semiconductor Corporation FPGA with register-intensive architecture
US7657861B2 (en) * 2002-08-07 2010-02-02 Pact Xpp Technologies Ag Method and device for processing data
US7354681B2 (en) * 2003-06-30 2008-04-08 Asml Masktools B.V. Scattering bar OPC application method for sub-half wavelength lithography patterning
US7350132B2 (en) * 2003-09-10 2008-03-25 Hewlett-Packard Development Company, L.P. Nanoscale interconnection interface
US7057709B2 (en) * 2003-12-04 2006-06-06 International Business Machines Corporation Printing a mask with maximum possible process window through adjustment of the source distribution
US7180324B2 (en) * 2004-05-28 2007-02-20 Altera Corporation Redundancy structures and methods in a programmable logic device
US7707537B2 (en) * 2004-06-04 2010-04-27 Cadence Design Systems, Inc. Method and apparatus for generating layout regions with local preferred directions
US7340711B2 (en) * 2004-06-04 2008-03-04 Cadence Design Systems, Inc. Method and apparatus for local preferred direction routing
US7412682B2 (en) * 2004-06-04 2008-08-12 Cadence Design Systems, Inc Local preferred direction routing
US7302651B2 (en) * 2004-10-29 2007-11-27 International Business Machines Corporation Technology migration for integrated circuits with radical design restrictions
KR100718216B1 (ko) * 2004-12-13 2007-05-15 가부시끼가이샤 도시바 반도체 장치, 패턴 레이아웃 작성 방법, 노광 마스크

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR200252933Y1 (ko) * 2001-05-12 2001-11-16 박성춘 전자 당구 게임기
KR200376244Y1 (ko) * 2004-11-30 2005-03-08 창 딕 클라이밍 운동 기기와 런닝 머신의 조합체

Also Published As

Publication number Publication date
KR20060066653A (ko) 2006-06-16
US20060157833A1 (en) 2006-07-20
US20100193960A1 (en) 2010-08-05
US7716617B2 (en) 2010-05-11

Similar Documents

Publication Publication Date Title
KR100718216B1 (ko) 반도체 장치, 패턴 레이아웃 작성 방법, 노광 마스크
KR100750531B1 (ko) 리소그래피 시뮬레이션용 마스크 배치 데이타를 산출하기 위한 방법
JP6042384B2 (ja) 半導体装置の製造方法
US8142961B2 (en) Mask pattern correcting method, mask pattern inspecting method, photo mask manufacturing method, and semiconductor device manufacturing method
KR100593219B1 (ko) 레이아웃 설계 방법 및 포토마스크
US7594216B2 (en) Method and system for forming a mask pattern, method of manufacturing a semiconductor device, system forming a mask pattern on data, cell library and method of forming a photomask
US6221539B1 (en) Mask pattern correction method and a recording medium which records a mask pattern correction program
KR20080045067A (ko) 마스크 패턴 보정 프로그램 및 마스크 패턴 보정 시스템
US7559044B2 (en) Automatic design method of semiconductor integrated circuit, automatic design system of semiconductor integrated circuit, and semiconductor integrated circuit
JP4643302B2 (ja) マスクパターン作成方法、レイアウト作成方法、フォトマスクの製造方法、フォトマスク、及び半導体装置の製造方法
KR100664635B1 (ko) 패턴 보정 방법, 패턴 보정 시스템, 마스크 제조 방법,반도체 장치 제조 방법, 패턴 보정 프로그램을 기록한컴퓨터 판독 가능한 기록 매체, 및 설계 패턴
KR100718215B1 (ko) 마스크 패턴 작성 방법, 포토 마스크 제조 방법, 반도체장치의 제조 방법, 및 레이아웃 작성 방법
KR100718217B1 (ko) 마스크 패턴 작성 방법, 포토 마스크, 반도체 장치의 제조방법, 및 레이아웃 작성 방법
TWI472015B (zh) 動態陣列結構
JP2006173186A (ja) 半導体装置、パターンレイアウト作成方法および露光マスク
KR20090000868A (ko) 광 근접효과 보정방법
US20090199153A1 (en) Exposure condition setting method and program for setting exposure conditions
CN114167681A (zh) 缺陷检测方法、掩膜版制作方法及半导体结构形成方法
US20090029559A1 (en) Photo mask of semiconductor device and method of forming pattern using the same
JP2012060142A (ja) 半導体装置、パターンレイアウト作成方法および露光マスク
KR100896857B1 (ko) 밀집된 패턴의 균일도 향상을 위한 광학 근접 보상 방법
KR20090032293A (ko) 모델 베이스 광 근접 효과 보정을 이용한 마스크 제조방법및 이를 이용한 반도체 소자의 제조방법
KR20100001136A (ko) 광학 근접 효과 보정의 검증 방법
CN115903400A (zh) 一种厚膜套刻精度量测方法
KR100959440B1 (ko) 마스크, 마스크의 제조 방법 및 이를 이용하여 제조된 반도체 소자

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
A107 Divisional application of patent
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120423

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee