JP2009042660A - 半導体装置、フォトマスク、半導体装置の製造方法およびパターンレイアウト方法 - Google Patents
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Abstract
【課題】微細なラインアンドスペース状の線パターンと、パッドパターンとを有する配線パターンが低コストで精度良く形成された半導体装置およびその製造方法、ならびにその製造に用いるフォトマスクを提供する。
【解決手段】半導体装置は、複数の線パターンLNとパッドパターンPDとを備えている。線パターンLNはスペースパターンSPを介して繰り返し配置されている。パッドパターンPDは複列の線パターンLNに跨っている。このパッドパターンPDは、複列の一の列においてパッドパターンPDの一方側にある線パターンLNと、複列の他の列においてパッドパターンPDの他方側にある線パターンLNとに接続されており、かつ他の列においてパッドパターンPDの一方側にある線パターンLNが断線部分DCを有している。
【選択図】図1
【解決手段】半導体装置は、複数の線パターンLNとパッドパターンPDとを備えている。線パターンLNはスペースパターンSPを介して繰り返し配置されている。パッドパターンPDは複列の線パターンLNに跨っている。このパッドパターンPDは、複列の一の列においてパッドパターンPDの一方側にある線パターンLNと、複列の他の列においてパッドパターンPDの他方側にある線パターンLNとに接続されており、かつ他の列においてパッドパターンPDの一方側にある線パターンLNが断線部分DCを有している。
【選択図】図1
Description
本発明は、線パターンおよびパッドパターンを有する半導体装置と、その製造に用いるフォトマスクと、そのフォトマスクを用いた半導体装置の製造方法と、そのフォトマスクのパターンレイアウト方法とに関するものである。
半導体装置の配線パターンには、たとえばフラッシュメモリのゲートパターンのように、ラインパターンとスペースパターンとが繰り返されたラインアンドスペース(L/S)状となるように配置された線パターンと、この線パターンに対してコンタクトホールを介して電気的接続をとるためのパッドパターンとを有しているものがある。
半導体記憶装置のメモリセル部のように微細化が必要な場合、配線パターン形成のためのフォトリソグラフィ工程において解像度向上のためにダイポール照明のような変形照明による露光が行なわれることがある。変形照明により0次回折光と1次回折光との2光束干渉露光が可能となり、微細なL/Sパターンが得られる。この露光精度の確保のためには露光パターンのL/Sの規則性がなるべく崩れていないことが望ましい。しかし、通常、配線パターンは線パターンよりも幅の広いパッドパターンを有しており、配線パターンのL/Sの規則性は崩れてしまっている。この崩れが大きい場合、設計に反した線パターンとパッドパターンとの短絡や線パターンの断線が生じたりする。
そこで、たとえば特許文献1ではL/Sの規則性が高い状態で露光を行なうために二重露光方式が用いられる。この方式においては、配線パターンのうちパッドパターン(接続用パターン)部分とは別個にL/S状の線パターン部分が露光される。このため露光時のL/Sの規則性が高く、精度の高い露光を行なうことができる。
特開2006−128255号公報
上記の特許文献1の技術では、露光工程が2回に分けて行なわれる。このため露光工程のスループットが低下する上、フォトマスクが2枚必要となりコストが増大する。
また図9に示す配線パターンWP1Cように複数の線パターンLNのそれぞれに設けられるパッドパターンPDが線パターンLNの延在方向の同一端部側(図中左側)に配置される場合、二重露光工程においてパッドパターンPDを線パターンLNに対して精度よく重ね合わせることが困難である。
本発明は上記の問題に鑑みてなされたものであり、その主な目的は、微細なL/S状の線パターンとパッドパターンとを有する配線パターンが低コストで精度良く形成された半導体装置およびその製造方法、ならびにその製造に用いるフォトマスクを提供することである。
また本発明の他の目的は、微細なL/S状の線パターンと、パッドパターンとを有する配線パターンを低コストで精度良く形成するためのフォトマスクのパターンレイアウトを容易に行なうことができるパターンレイアウト方法を提供することである。
本発明の実施の形態に係る半導体装置は、複数の線パターンと跨るパターンとを備えている。線パターンはスペースパターンを介して繰り返し配置されている。跨るパターンは複列の線パターンに跨っている。この跨るパターンは、複列の一の列において跨るパターンの一方側にある線パターンと、複列の他の列において跨るパターンの他方側にある線パターンとに接続されており、かつ他の列において跨るパターンの一方側にある線パターンが断線部分を有している。
本発明の実施の形態に係るフォトマスクは、複数の線パターンと跨るパターンとを備えている。線パターンはスペースパターンを介して繰り返し配置されている。跨るパターンは複列の線パターンに跨っている。この跨るパターンは、複列の一の列において跨るパターンの一方側にある線パターンと、複列の他の列において跨るパターンの他方側にある線パターンとに接続されており、かつ他の列において跨るパターンの一方側にある線パターンが断線部分を有している。
本発明の実施の形態に係るパターンレイアウト方法は、フォトマスクのパターンレイアウトを行なうパターンレイアウト方法であって、以下の工程を有している。
スペースパターンを介して並走する複数の線パターン形状と、複数の線パターン形状に跨るパターン形状と、複数の線パターン形状と並走し、スペースパターンを介して跨るパターン形状を挟む1組の線パターン形状とを有する第1のパターン形状に対して光近接効果補正が行なわれる。断線部分を有する線パターン形状と、断線部分を有する線パターン形状と並走し、スペースパターンを介して断線部分を挟む1組の線パターン形状とを有する第2のパターン形状に対して光近接効果補正が行なわれる。スペースパターンを介して繰り返し配置された複数の線パターン形状を含むパターン形状における一の領域および他の領域のそれぞれが、光近接効果補正が行なわれた第1および第2のパターン形状の各々に置き換えられる。
この実施の形態によれば、微細なL/S状の線パターンと、パッドパターンとを有する配線パターンのフォトリソグラフィにおける露光工程が、L/Sの規則性が高いパターンの一括露光により行なわれる。このため半導体装置の線パターンとパッドパターンとを低コストで精度良く形成することができる。
以下、本発明の実施の形態について図に基づいて説明する。
(実施の形態1)
最初に本実施の形態の半導体装置の配線パターンの構成について説明する。
(実施の形態1)
最初に本実施の形態の半導体装置の配線パターンの構成について説明する。
図1は、本発明の実施の形態1における半導体装置の配線パターンの構成を概略的に示す平面図である。なお図2は、図1の破線部IIの拡大図である。
図1を参照して、本実施の形態の配線パターンWP1は、複数の線パターンLN(LN1〜LN9)と、パッドパターン(跨るパターン)PD(PD1〜PD7)とを有している。線パターンLNはスペースパターンSP(SP1〜SP8)を介して繰り返し配置されている。パッドパターンPDは複列の線パターンLNに跨って配置されている。線パターンLN2〜LN7のそれぞれは、断線部分DC2〜DC7の各々(断線部分DC)を有している。なお図1において各パッドパターンPDの中央付近に位置するX字の付された正方形は、パッドパターンPD上に形成されるコンタクトホールの位置を示す。
図2を参照して、たとえばパッドパターンPD3は複列の線パターンLN3,LN4に跨って配置されている。パッドパターンPD3は、この複列の一の列(線パターンLN3の列)においてパッドパターンPD3の一方側(図中右側)にある線パターンLN3(配線CNG3)と接続されている。またパッドパターンPD3は、この複列の他の列(線パターンLN4の列)においてパッドパターンPD3の他方側(図中左側)にある線パターンLN4(配線CND4)と接続されている。
またパッドパターンPD3は、この複列の他の列(線パターンLN4の列)においてパッドパターンPD3の一方側(図中右側)にある線パターンLN4が断線部分DC4を有している。さらにこの複列の一の列(線パターンLN3の列)においてパッドパターンPD3の他方側(図中左側)にある線パターンLN3が断線部分DC3を有している。
上記においては、例としてパッドパターンPD3に対して接続された線パターンLN3,LN4と、この線パターンLN3,LN4のそれぞれが有する断線部分DC3,DC4の各々について説明した。パッドパターンPD3以外の他のパッドパターンPDも、図1に示すように、線パターンLNに接続され、かつこの接続された線パターンLNが断線部分DCを有している。このパッドパターンPDと、線パターンLNおよび線パターンLNが有する断線部分DCとの関係は、上記のパッドパターンPD3の場合と同様であるため、その説明を省略する。
次に本実施の形態のフォトマスクのパターンレイアウト方法について説明する。
図3は、本発明の実施の形態1におけるパターンレイアウト方法に用いられる基本パターン形状を概略的に示す平面図である。主に図3を参照して、基本パターン形状LO1は、スペースパターンSPl(SP1l〜SP8l)を介して繰り返し配置された複数の線パターン形状LNl(LN1l〜LN9l)を有している。複数の線パターン形状LNlはそれぞれの長さが同じであり、L/Sの周期方向に沿って配列されている。各線パターン形状LNlおよびスペースパターン形状SPlのそれぞれの幅寸法(L/Sの周期方向の寸法)は、たとえば65nmである。
図3は、本発明の実施の形態1におけるパターンレイアウト方法に用いられる基本パターン形状を概略的に示す平面図である。主に図3を参照して、基本パターン形状LO1は、スペースパターンSPl(SP1l〜SP8l)を介して繰り返し配置された複数の線パターン形状LNl(LN1l〜LN9l)を有している。複数の線パターン形状LNlはそれぞれの長さが同じであり、L/Sの周期方向に沿って配列されている。各線パターン形状LNlおよびスペースパターン形状SPlのそれぞれの幅寸法(L/Sの周期方向の寸法)は、たとえば65nmである。
基本パターン形状LO1における短絡領域(一の領域)Sおよび断線領域(他の領域)Dのそれぞれが、短絡パターン形状(第1のパターン形状)Sl(図4)および断線パターン形状(第2のパターン形状)Dl(図5)の各々に置き換えられる。これによりフォトマスクのパターンレイアウトがなされる。
なお短絡パターン形状Slは、図4に示すように、スペースパターンを介して並走する複数の線パターン形状LNpdlと、この複数の線パターン形状LNpdlに跨るパッドパターン形状PDlと、1組の線パターン形状LNolとを有する。この1組の線パターン形状LNolは、複数の線パターン形状LNpdlと並走し、スペースパターンを介してパッドパターン形状PDlを挟んでいる。パッドパターン形状PDlの長さ寸法(各線パターン形状LNlの延在方向の寸法)は、たとえば180nmである。
また断線パターン形状Dlは、図5に示すように、断線部分DClを有する線パターン形状LNdclと、この線パターン形状LNdclと並走し、スペースパターンを介して断線部分DClを挟む1組の線パターン形状LNolとを有している。
図6は、本発明の実施の形態1におけるフォトマスクの構成を概略的に示す平面図である。なお図中破線部のそれぞれは、パターンレイアウトにおいて基本パターン形状LO1に対してパターンの置き換えが行なわれた領域(短絡領域Sまたは断線領域D)に対応している。
図6を参照して、本実施の形態のフォトマスクPM1は、複数の線パターンLNm(LN1m〜LN9m)と、パッドパターン(跨るパターン)PDm(PD1m〜PD7m)とを有している。線パターンLNmはスペースパターンSPm(SP1m〜SP8m)を介して繰り返し配置されている。パッドパターンPDmは複列の線パターンLNmに跨って配置されている。線パターンLN2m〜LN7mのそれぞれは、断線部分DC2m〜DC7mの各々(断線部分DCm)を有している。
たとえばパッドパターンPD3mは複列の線パターンLN3m,LN4mに跨って配置されている。パッドパターンPD3mは、この複列の一の列(線パターンLN3mの列)においてパッドパターンPD3mの一方側(図中右側)にある線パターンLN3mと接続されている。またパッドパターンPD3mは、この複列の他の列(線パターンLN4mの列)においてパッドパターンPD3mの他方側(図中左側)にある線パターンLN4mと接続されている。またパッドパターンPD3mは、この複列の他の列(線パターンLN4mの列)においてパッドパターンPD3mの一方側(図中右側)にある線パターンLN4mが断線部分DC4mを有している。さらにこの複列の一の列(線パターンLN3mの列)においてパッドパターンPD3mの他方側(図中左側)にある線パターンLN3mが断線部分DC3mを有している。
上記においては、例としてパッドパターンPD3mに対して接続された線パターンLN3m,LN4mと、この線パターンLN3m,LN4mのそれぞれが有する断線部分DC3m,DC4mの各々について説明した。パッドパターンPD3m以外の他のパッドパターンPDmも、線パターンLNmに接続され、かつこの接続された線パターンLNmが断線部分DCmを有している。このパッドパターンPDmと、線パターンLNmおよび線パターンLNmが有する断線部分DCmとの関係は、上記のパッドパターンPD3mの場合と同様であるため、その説明を省略する。
次に本実施の形態のフォトマスクを用いた半導体装置の製造方法について説明する。
図7は、本発明の実施の形態1における半導体装置の製造方法を概略的に説明するための断面図である。主に図7を参照して、まず半導体基板SB上に導電層15が堆積される。次にフォトレジストPRが塗布される。
図7は、本発明の実施の形態1における半導体装置の製造方法を概略的に説明するための断面図である。主に図7を参照して、まず半導体基板SB上に導電層15が堆積される。次にフォトレジストPRが塗布される。
次に投影型露光装置によりフォトレジストPRの露光が行なわれる。投影型露光装置は、変形照明を行なうために、光11を生成する光源と、遮光板12と、コンデンサレンズ13と、縮小投影レンズ14とを有している。遮光板12は、図8に示すように遮光部17と2つの透光部16a,16bとを有している。
遮光板12と縮小投影レンズ14との間にフォトマスクPM1が取り付けられる。この取り付けの際、遮光板12の2つの透光部16a,16bが対向する方向と、フォトマスクPM1の線パターンLNmが繰り返し配置される周期方向(各線パターンLNmの延在方向と直交する方向)とは同一とされる。
光11は、遮光板12と、コンデンサレンズ13と、フォトマスクPM1と、縮小投影レンズ14とを順に通過し、フォトレジストPRに至る。この結果フォトレジストPRが変形照明により露光される。この後にフォトレジストPRの現像が行なわれ、フォトマスクPM1のパターン形状がフォトレジストPRに転写される。
次にフォトレジストPRをマスクとして導電層15のエッチングが行なわれる。次にフォトレジストPRが除去される。これにより導電層15から配線パターンWP1(図1)が形成される。次に配線パターンWP1上に絶縁層(図示せず)が形成される。続いてこの絶縁層にコンタクトホールが形成される。以上により配線パターンWP1(図1)を有する半導体装置が得られる。
本実施の形態によれば、図2に示すように、たとえばパッドパターンPD3には、配線CNG3が接続されている。これにより、たとえば配線CNG3を半導体装置のゲート配線などとして用いることができる。図1に示すように、他のパッドパターンPDについてもパッドパターンPDの一方側(図中右側)に接続された線パターンLNをゲート配線などとして用いることができる。すなわち本実施の形態によればパッドパターンPDに対して一方側(図1の右側)にゲート配線などが形成された配置を得ることができる。よってパッドパターンPDはゲート配線などの配線の他方側(図1の左側)に偏在して設けることができる。
また、図2に示すようにパッドパターンPD3は線パターンLN4の列に跨っているが、パッドパターンPD4の一部領域E1もこの列に位置している。断線部分DC4があることにより、これらパッドパターンPD3,PD4が互いに電気的に分離されている。
またパッドパターンPD3は線パターンLN3の列にも跨っているが、パッドパターンPD2の一部領域E2もこの列に位置している。断線部分DC3があることにより、これらパッドパターンPD2,PD3が互いに電気的に分離されている。
また、たとえばパッドパターンPD3には、線パターンLN4の列の他方側(図中左側)の配線CND4が接続されている。これにより配線LN2の位置E3から2列ずれた位置に配線CND4が形成されている。すなわち配線CND4がない場合に比して位置E3におけるL/Sの規則性が高くなる。よって露光工程を位置E3において、より精度よく行なうことができる。
また、パッドパターンPD3に接続されている線パターンLNの延べ長さは、主にパッドパターンPD3に対して一方向側(図中右側)に接続された一の列(図中LN3の列)における線パターンLN3(配線CNG3)の長さと、他方側(図中左側)に接続された他の列(図中LN4の列)における線パターンLN4(配線CND4)の長さとの和である。図1を参照して、この主な延べ長さはどのパッドパターンPDについても一定となる。したがって複数のパッドパターンPDのそれぞれが接続された配線パターンの配線容量を一定にすることができる。
また、図7に示すように変形照明がL/Sの規則性の高いフォトマスクPM1に対して用いられるため、変形照明による露光精度の向上の効果をより強めることができる。
なお、図10に示すように、比較例においてはパッドパターンPD3の他方側(図中左側)においてL/Sの規則に反して線パターンが形成されていない領域OPが大きくなる。この結果、露光工程の精度が低下して線パターンLN2の位置EOが半導体装置の電気的設計に反して断線する可能性が高くなる。
また領域OPによりパッドパターンPD2,PD3が電気的に分離されている。領域OPはパッドパターンPD2,PD3の間の部分である。すなわち領域OPは線パターンLNよりも幅広のパターンに直接挟まれた部分であり、露光工程の精度が低下して短絡が生じる可能性が高くなる。
また、図9に示すように比較例においては、たとえばパッドパターンPD2に接続された線パターンLN2の方がパッドパターンPD3につながれた線パターンLN3よりも長い。したがってこの比較例においては複数のパッドパターンPDのそれぞれが接続された配線パターンの配線容量のばらつきが大きくなる。
(実施の形態2)
まず本実施の形態の半導体装置の製造に用いるフォトマスクのパターンレイアウト方法について説明する。
まず本実施の形態の半導体装置の製造に用いるフォトマスクのパターンレイアウト方法について説明する。
図11は、本発明の実施の形態2におけるパターンレイアウト方法に用いられる光近接効果補正が行なわれた短絡パターン形状を概略的に示す平面図である。主に図11を参照して、実施の形態1における短絡パターン形状Sl(図4)に対して光近接効果補正が行なわれる。これにより光近接効果補正が行なわれた短絡パターン形状SOlが得られる。光近接効果補正により、1組の線パターン形状LNolには、スペースパターンを介してパッドパターン形状PDlと対向する部分に凹部DRが設けられる。凹部DRの部分において線パターン形状LNolの幅寸法は、たとえば15nmだけ狭くなる。
図12は、本発明の実施の形態2におけるパターンレイアウト方法に用いられる光近接効果補正が行なわれた断線パターン形状を概略的に示す平面図である。主に図12を参照して、実施の形態1における断線パターン形状Dl(図5)に対して光近接効果補正が行なわれる。これにより光近接効果補正が行なわれた断線パターン形状DOlが得られる。光近接効果補正により、1組の線パターン形状LNolには、スペースパターンを介して断線部分DClと対向する部分に凸部PJが設けられる。凸部PJの部分において線パターン形状LNolの幅寸法は、たとえば15nmだけ広くなる。
次に基本パターン形状LO1(図3)における短絡領域(一の領域)Sおよび断線領域(他の領域)Dのそれぞれが、光近接効果補正が行なわれた短絡パターン形状SOl(図11)および断線パターン形状DOl(図12)の各々に置き換えられる。これによりフォトマスクのパターンレイアウトがなされる。
次に上記のパターンレイアウト方法により得られるフォトマスクについて説明する。
図13は、本発明の実施の形態2におけるフォトマスクの構成を概略的に示す平面図である。なお図中破線部のそれぞれは、パターンレイアウトにおいて基本パターン形状LO1(図3)に対してパターンの置き換えが行なわれた領域(短絡領域Sまたは断線領域D)に対応している。
図13は、本発明の実施の形態2におけるフォトマスクの構成を概略的に示す平面図である。なお図中破線部のそれぞれは、パターンレイアウトにおいて基本パターン形状LO1(図3)に対してパターンの置き換えが行なわれた領域(短絡領域Sまたは断線領域D)に対応している。
図13を参照して、本実施の形態のフォトマスクPM2のたとえばパッドパターンPD3mはスペースパターンを介して1組の線パターンLN2m,LN5mに挟まれている。この1組の線パターンLN2m,LN5mのそれぞれは、スペースパターンを介してパッドパターンPD3mと対向する部分に凹部DRmを有している。
また、たとえば断線部分DC3mはスペースパターンを介して1組の線パターンLN2m,LN4mに挟まれている。この1組の線パターンLN2m,LN4mのそれぞれは、スペースパターンを介して断線部分DC3mと対向する部分に凸部PJmを有している。
なお上記においては例としてパッドパターンPD3mを挟む1組の線パターンLN2m,LN5mについて説明したが、他のパッドパターンPDmを挟む線パターンLNm,LNmも同様に凹部DRmを有している。
また上記においては例として断線部分DC3mを挟む1組の線パターンLN2m,LN4mについて説明したが、他の断線部分DCmを挟む線パターンLNm,LNmも同様に凸部PJmを有している。
次に上記のフォトマスクを用いて得られる本実施の形態の半導体装置の配線パターンについて説明する。
図14は、本発明の実施の形態2における半導体装置の配線パターンにおけるパッドパターン周辺の構成を概略的に示す部分平面図である。主に図14を参照して、フォトマスクPM2が上述した凹部DRmを有しているため、パッドパターンPDを挟む1組の線パターンLNoの線幅がパッドパターンPDの近傍の位置Edrの方へ太くなる傾向を補正し、線パターンLNoの線幅の均一性を高めることができる。
図15は、本発明の実施の形態2における半導体装置の配線パターンにおける断線部分周辺の構成を概略的に示す部分平面図である。主に図15を参照して、フォトマスクPM2が上述した凸部PJmを有しているため、断線部分DCを挟む1組の線パターンLNoが断線部分DCの近傍の位置Epjにおいて細くなる傾向を補正し、線パターンLNoの線幅の均一性を高めることができる。
本実施の形態によれば、フォトマスクPM2(図13)の、たとえば線パターンLN2m,LN5mのそれぞれがスペースパターンを介してパッドパターンPD3mと対向する部分に凹部DRmを有している。これにより、フォトマスクPM2が用いられて製造された半導体装置の配線パターン(図16)におけるパッドパターンPD3をスペースパターンを介して挟む線パターンLN2,LN5の線幅均一性が高められる。よって線パターンLN2,LN5のそれぞれの線幅がパッドパターンPD3の近傍で太くなることを防止できる。よって線パターンLN2,LN5のそれぞれがパッドパターンPD3と位置Edrで短絡することを防止できる。
またフォトマスクPM2(図13)の、たとえば線パターンLN2m,LN4mのそれぞれがスペースパターンを介して断線部分DC3mと対向する部分に凸部PJmを有している。これにより、図16に示す半導体装置の回路パターンにおける断線部分DC3をスペースパターンを介して挟む線パターンLN2,LN4の線幅均一性が高められる。よって線パターンLN2,LN4が断線部分DC3の近傍の位置Epjにおいて細くなって断線することを防止できる。
また露光工程のための光近接効果補正がフォトマスクパターンPM2(図13)よりも面積の小さい短絡パターン形状Sl(図4)および断線パターン形状Dl(図5)に対して行なわれる。よって、より簡便に光近接効果補正を行なうことができる。
(実施の形態3)
最初に本実施の形態の半導体装置の配線パターンの構成について説明する。
最初に本実施の形態の半導体装置の配線パターンの構成について説明する。
図17は、本発明の実施の形態3における半導体装置の配線パターンの構成を概略的に示す平面図である。なお図18は、図17の破線部XVIIIの拡大図である。
図17を参照して、本実施の形態の配線パターンWP3は、複数の線パターンLN(LN1〜LN7)と、パッドパターンPD(PD1〜PD6)とを有している。線パターンLNはスペースパターンSP(SP1〜SP6)を介して繰り返し配置されている。パッドパターンPDは複列の線パターンLNに跨って配置されている。線パターンLN2〜LN7のそれぞれは、断線部分DC2〜DC7の各々(断線部分DC)を有している。なお図17において各パッドパターンPDの中央付近に位置するX字の付された正方形は、パッドパターンPD上に形成されるコンタクトホールの位置を示す。
図18を参照して、たとえばパッドパターンPD4は複列の線パターンLN4,LN5に跨って配置されている。パッドパターンPD4は、この複列の一の列(線パターンLN4の列)においてパッドパターンPD4の一方側(図中左側)にある線パターンLN4(配線CNG4)と接続されている。またパッドパターンPD4は、上記一の列(線パターンLN4の列)においてパッドパターンPD4の他方側(図中右側)にある線パターンLN4(配線CND4)と接続されている。またパッドパターンPD4は、この複列の他の列(線パターンLN5の列)においてパッドパターンPD4の他方側(図中右側)にある線パターンLN5(配線CND5)と接続されている。
またパッドパターンPD4は、この複列の他の列(線パターンLN5の列)においてパッドパターンPD4の一方側(図中左側)にある線パターンLN5が断線部分DC5を有している。
上記においては、例としてパッドパターンPD4に対して接続された線パターンLN4,LN5と、この線パターンLN5が有する断線部分DC5について説明した。パッドパターンPD2,PD6も、図17に示すように、線パターンLNに接続され、かつこの接続された線パターンLNが断線部分DCを有している。このパッドパターンPD2,PD6と、線パターンLNおよび線パターンLNが有する断線部分DCとの関係は、上記のパッドパターンPD4の場合と同様であるため、その説明を省略する。
また、図17を参照してパッドパターンPD1,PD3,PD5も、線パターンLNに接続され、かつこの接続された線パターンLNが断線部分DCを有している。このパッドパターンPD1,PD3,PD5と、線パターンLNおよび線パターンLNが有する断線部分DCとの関係は、上記のパッドパターンPD2,PD4,PD6の場合における一方側と他方側との関係を入れ替えた場合と同様である。
次に本実施の形態のフォトマスクのパターンレイアウト方法について説明する。
図19は、本発明の実施の形態3におけるパターンレイアウト方法に用いられる基本パターン形状を概略的に示す平面図である。主に図19を参照して、基本パターン形状LO3は、スペースパターンSPl(SP1l〜SP6l)を介して繰り返し配置された複数の線パターン形状LNl(LN1l〜LN7l)を有している。複数の線パターン形状LNlはそれぞれの長さが同じであり、L/Sの周期方向に沿って配列されている。
図19は、本発明の実施の形態3におけるパターンレイアウト方法に用いられる基本パターン形状を概略的に示す平面図である。主に図19を参照して、基本パターン形状LO3は、スペースパターンSPl(SP1l〜SP6l)を介して繰り返し配置された複数の線パターン形状LNl(LN1l〜LN7l)を有している。複数の線パターン形状LNlはそれぞれの長さが同じであり、L/Sの周期方向に沿って配列されている。
基本パターン形状LO3における短絡領域(一の領域)Sおよび断線領域(他の領域)Dのそれぞれが、短絡パターン形状(第1のパターン形状)Sl(図4)および断線パターン形状Dl(図5)の各々に置き換えられる。これによりフォトマスクのパターンレイアウトがなされる。
図20は、本発明の実施の形態3におけるフォトマスクの構成を概略的に示す平面図である。なお図中破線部のそれぞれは、パターンレイアウトにおいて基本パターン形状LO3に対してパターンの置き換えが行なわれた領域(短絡領域Sまたは断線領域D)に対応している。
図20を参照して、本実施の形態のフォトマスクPM3は、複数の線パターンLNm(LN1m〜LN7m)と、パッドパターン(跨るパターン)PDm(PD1m〜PD6m)とを有している。線パターンLNmはスペースパターンSPm(SP1m〜SP6m)を介して繰り返し配置されている。パッドパターンPDmは複列の線パターンLNmに跨って配置されている。線パターンLN2m〜LN7mのそれぞれは、断線部分DC2m〜DC7mの各々(断線部分DCm)を有している。
たとえばパッドパターンPD4mは複列の線パターンLN4m,LN5mに跨って配置されている。パッドパターンPD4mは、この複列の一の列(線パターンLN4mの列)においてパッドパターンPD4mの一方側(図中左側)にある線パターンLN4mと接続されている。またパッドパターンPD4mは、この複列の一の列(線パターンLN4mの列)においてパッドパターンPD4mの他方側(図中右側)にある線パターンLN4mと接続されている。またパッドパターンPD4mは、この複列の他の列(線パターンLN5mの列)においてパッドパターンPD4mの他方側(図中右側)にある線パターンLN5mと接続されている。またパッドパターンPD4mは、この複列の他の列(線パターンLN5mの列)においてパッドパターンPD4mの一方側(図中左側)にある線パターンLN5mが断線部分DC5mを有している。
上記においては、例としてパッドパターンPD4mに対して接続された線パターンLN4m,LN5mと、この線パターンLN4m,LN5mのそれぞれが有する断線部分DC4m,DC5mの各々について説明した。パッドパターンPD2m,PD6mも、図20に示すように、線パターンLNmに接続され、かつこの接続された線パターンLNmが断線部分DCmを有している。このパッドパターンPD2m,PD6mと、線パターンLNmおよび線パターンLNmが有する断線部分DCmとの関係は、上記のパッドパターンPD4mの場合と同様であるため、その説明を省略する。
またパッドパターンPD1m,PD3m,PD5mも、線パターンLNmに接続され、かつこの接続された線パターンLNmが断線部分DCmを有している。このパッドパターンPD1m,PD3m,PD5mと、線パターンLNmおよび線パターンLNmが有する断線部分DCmとの関係は、上記のパッドパターンPD2m,PD4m,PD6mの場合における一方側および他方側の方向が逆にとられれば同様に成立する。
上記フォトマスクPM3が用いられて実施の形態1と同様の製造方法により配線パターンWP3(図17)を有する半導体装置が得られる。
本実施の形態によれば、図18に示すように、たとえばパッドパターンPD4には、配線CNG4が接続されている。これにより、たとえば配線CNG4を半導体装置のゲート配線などとして用いることができる。パッドパターンPD2,PD6についてもパッドパターンPDの一方側(図中左側)に接続された線パターンLNをゲート配線などとして用いることができる。図17を参照して、一方、パッドパターンPD1,PD3,PD5については、上述したようにパッドパターンPD2,PD4,PD6に対して一方側と他方側の基準が逆とされ、パッドパターンPDの一方側(図中右側)に接続された線パターンLNをゲート配線などとして用いることができる。
また、図17および図18を参照して、パッドパターンPD4は線パターンLN5の列にも跨っている。しかし断線部分DC5があることによりパッドパターンPD4とパッドパターンPD5に接続されている配線Edcとは電気的に分離されている。よってパッドパターンPD4,PD5が互いに短絡することを防止できる。
また、図18に示すように、たとえばパッドパターンPD4には、線パターンLN4の列の他方側(図中右側)の配線CND4が接続されている。これにより配線LN2の位置E4から2列ずれた位置には配線CND4が形成されている。すなわち配線CND4がない場合に比して位置E4におけるL/Sの規則性が高くなる。よって露光工程を位置E4において精度よく行なうことができる。
また、たとえばパッドパターンPD4には、線パターンLN5の列の他方側(図中右側)の配線CND5が接続されている。これにより線パターンLN6の位置E5から1列ずれた位置には配線CND5が形成されている。すなわち配線CND5がない場合に比して位置E5におけるL/Sの規則性が高くなる。よって露光工程を位置E5において精度よく行なうことができる。
なお、図21に示すように、比較例においてはパッドパターンPD4の他方側(図中右側)においてL/Sの規則に反して線パターンが形成されていない領域OPが大きくなる。この結果、露光工程の精度が低下して線パターンLN2,LN6のそれぞれの位置EOが半導体装置の電気的設計に反して断線する可能性が高くなる。
(実施の形態4)
まず本実施の形態の半導体装置の製造に用いるフォトマスクのパターンレイアウト方法について説明する。
まず本実施の形態の半導体装置の製造に用いるフォトマスクのパターンレイアウト方法について説明する。
基本パターン形状LO3(図19)における短絡領域(一の領域)Sおよび断線領域(他の領域)Dのそれぞれが、光近接効果補正が行なわれた短絡パターン形状SOl(図11)および断線パターン形状DOl(図12)の各々に置き換えられる。これによりフォトマスクのパターンレイアウトがなされる。
次に上記のパターンレイアウト方法により得られるフォトマスクについて説明する。
図22は、本発明の実施の形態4におけるフォトマスクの構成を概略的に示す平面図である。なお図中破線部のそれぞれは、パターンレイアウトにおいて基本パターン形状LO3(図19)に対してパターンの置き換えが行なわれた領域(短絡領域Sまたは断線領域D)に対応している。
図22は、本発明の実施の形態4におけるフォトマスクの構成を概略的に示す平面図である。なお図中破線部のそれぞれは、パターンレイアウトにおいて基本パターン形状LO3(図19)に対してパターンの置き換えが行なわれた領域(短絡領域Sまたは断線領域D)に対応している。
図22を参照して、実施の形態2と同様に本実施の形態のフォトマスクPM4も凹部DRmと凸部PJmとを有している。すなわちスペースパターンを介して線パターンLNmがパッドパターンPDmと対向する部分に凹部DRmを有し、断線部分DCmと対向する部分に凸部PJmを有している。
上記フォトマスクPM4を用いて実施の形態1と同様の製造方法により実施の形態3の配線パターンWP3(図17)とほぼ同様の配線パターンを有する半導体装置が得られる。
本実施の形態によれば、フォトマスクPM4(図22)の、たとえば線パターンLN3m,LN6mのそれぞれがスペースパターンを介してパッドパターンPD4mと対向する部分に凹部DRmを有している。これにより、図23に部分的に示す半導体装置の配線パターンにおけるパッドパターンPD4をスペースパターンを介して挟む線パターンLN3,LN6の線幅均一性が高められる。よって線パターンLN3,LN6のそれぞれの線幅がパッドパターンPD4の近傍で太くなることを防止できる。よって線パターンLN3,LN6のそれぞれがパッドパターンPD4と位置Edrで短絡することを防止できる。
またフォトマスクPM4(図22)の、たとえば線パターンLN4m,LN6mのそれぞれがスペースパターンを介して断線部分DC5mと対向する部分に凸部PJmを有している。これにより、図23に示す半導体装置の配線パターンにおける断線部分DC5をスペースパターンを介して挟む線パターンLN4,LN6の線幅均一性が高められる。よって線パターンLN4,LN6が断線部分DC5の近傍の位置Epjにおいて細くなって断線することを防止できる。
(実施の形態5)
本実施の形態においては、半導体基板上に設けられたゲート配線と、このゲート配線と電気的接触をとるための2層構造のメタル配線とを有する半導体装置について説明する。
本実施の形態においては、半導体基板上に設けられたゲート配線と、このゲート配線と電気的接触をとるための2層構造のメタル配線とを有する半導体装置について説明する。
図24は、本発明の実施の形態5における半導体装置のゲート配線を概略的に示す平面図である。主に図24を参照して、本実施の形態のゲート配線WPGは、半導体基板SB(図28、図29)上に設けられている。このゲート配線WPGは実施の形態1における配線パターンWP1とほぼ同様であり、同一または対応の要素については同一の符号が付されている。パッドパターンPD(PD1〜PD7)はL/Sの周期方向に対して斜め方向に並んでおり、基本パターン形状LO1(図3)における他方側(図中左側)寄りに設けられている。またパッドパターンPDよりも他方側(図中左側)に位置する線パターンLNはダミー配線である。
図25は、本発明の実施の形態5における半導体装置の第1メタル配線を概略的に示す平面図である。図25を参照して、本実施の形態の第1メタル配線WPMaは、絶縁層70(図28)を介してゲート配線WPG上に設けられている。ゲート配線WPGと第1メタル配線WPMaとはコンタクトホールCT1〜CT6を介して電気的に接続されている。
第1メタル配線WPMaは、ゲート配線WPGと同一方向に延在するL/Sの線パターンと、この複数の線パターンに跨るパッドパターンEX(EX1〜EX6)とを有している。また第1メタル配線WPMaの線パターンには断線部分DCMaが設けられている。
第1メタル配線WPMaのL/Sのピッチは、ゲート配線WPGのL/Sのピッチの2倍とされている。また平面レイアウトとして、第1メタル配線WPMaの線パターンは、コンタクトホールCT1,CT3,CT5の上を通るように設けられている。
パッドパターンEX1,EX3,EX5および断線部分DCMaは、コンタクトホールCT1,CT3,CT5のそれぞれを経由する電気的経路が第1メタル配線WPMaの他方側(図中左側)に図中LN1out,LN3out,LN5outの各々のように引き出され、かつ他のコンタクトホールを経由する電気的経路と短絡しないように設けられている。パッドパターンEX2,EX4のそれぞれはコンタクトホールCT2,CT4の各々の上で隣り合う線パターンに跨るように設けられている。
図26は、本発明の実施の形態5における半導体装置の第1メタル配線上に設けられるコンタクトホールの配置を概略的に示す平面図である。主に図25および図26を参照して、パッドパターンEX2,EX4,EX6のそれぞれの上に、絶縁層70(図28)に形成されたビアホールCT2V,CT4V,CT6Vの各々が配置されている。
図27は、本発明の実施の形態5における半導体装置の第2メタル配線を概略的に示す平面図である。図27を参照して、本実施の形態の第2メタル配線WPMbは、絶縁層70(図28)を介して第1メタル配線WPMa上に設けられている。第1メタル配線WPMaと第2メタル配線WPMbとはビアホールCT2V,CT4V,CT6Vを介して電気的に接続されている。
第2メタル配線WPMbは、第1メタル配線WPMaと同様のL/Sを基本パターン形状として有している。第2メタル配線WPMbは上記L/Sの線パターンと、複数の線パターンに跨るパッドパターンEY1〜EY3とを有している。また第2メタル配線WPMbの線パターンには断線部分DCMbが設けられている。
パッドパターンEY1〜EY3および断線部分DCMbは、コンタクトホールCT2,CT4,CT6のそれぞれを経由する電気的経路が第2メタル配線WPMbの他方側(図中左側)に図中LN2out,LN4out,LN6outの各々ように引き出され、かつ他のコンタクトホールを経由する電気的経路と短絡しないように設けられている。
本実施の形態によれば、パッドパターンPD(図24)は、基本パターン形状LO1(図3)における他方側(図中左側)寄りに設けられている。これにより、ゲート配線WPGのうち、パッドパターンPDよりも他方側の線パターンLNであるダミー配線の長さが短くなる。よって、ゲート配線WPGのより多くの部分を実質的に使用することができる。
なお、上記各実施の形態の説明におけるパッドパターンは線パターンよりも幅が広いため、その上に容易にコンタクトホールを設けることができる。ただし本発明のパッドパターンとは、必ずしもその上にコンタクトホールを伴うものではない。たとえばパッドパターンが隣り合う線パターンを接続する目的でのみ用いられることもできる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本発明は、半導体装置、フォトマスク、半導体装置の製造方法およびパターンレイアウト方法に特に有利に適用され得る。
DC,DC2〜DC7 断線部分、LN,LN1〜9 線パターン、PD,PD1〜PD7 パッドパターン(跨るパターン)、SP,SP1〜SP8 スペースパターン。
Claims (9)
- スペースパターンを介して繰り返し配置された複数の線パターンと、
複列の前記線パターンに跨るパターンとを備え、
前記跨るパターンが、前記複列の一の列において前記跨るパターンの一方側にある前記線パターンと、前記複列の他の列において前記跨るパターンの他方側にある前記線パターンとに接続されており、かつ前記他の列において前記跨るパターンの前記一方側にある前記線パターンが断線部分を有する、半導体装置。 - 前記一の列において前記跨るパターンの前記他方側にある前記線パターンが断線部分を有することを特徴とする、請求項1に記載の半導体装置。
- 前記跨るパターンが接続された前記跨るパターンの前記他方側にある前記線パターンが、ダミー線であることを特徴とする、請求項1または2に記載の半導体装置。
- スペースパターンを介して繰り返し配置された複数の線パターンと、
複列の前記線パターンに跨るパターンとを備え、
前記跨るパターンが、前記複列の一の列において前記跨るパターンの一方側にある前記線パターンと、前記複列の他の列において前記跨るパターンの他方側にある前記線パターンとに接続されており、かつ前記他の列において前記跨るパターンの前記一方側にある前記線パターンが断線部分を有する、フォトマスク。 - 前記一の列において前記跨るパターンの前記他方側にある前記線パターンが断線部分を有することを特徴とする、請求項4に記載のフォトマスク。
- 前記線パターンは、前記スペースパターンを介して前記跨るパターンと対向する部分に凹部を有することを特徴とする、請求項4または5に記載のフォトマスク。
- 前記線パターンは、前記スペースパターンを介して前記断線部分と対向する部分に凸部を有することを特徴とする、請求項4〜6のいずれかに記載のフォトマスク。
- 請求項4〜7のいずれかに記載のフォトマスクを用いた半導体装置の製造方法であって、
半導体基板上にフォトレジストを塗布する工程と、
前記フォトマスクを用いた変形照明により前記フォトレジストを露光する工程とを備えた、半導体装置の製造方法。 - フォトマスクのパターンレイアウトを行なうパターンレイアウト方法であって、
スペースパターンを介して並走する複数の線パターン形状と、前記複数の線パターン形状に跨るパターン形状と、前記複数の線パターン形状と並走し、スペースパターンを介して前記跨るパターン形状を挟む1組の線パターン形状とを有する第1のパターン形状に対して光近接効果補正を行なう工程と、
断線部分を有する線パターン形状と、前記断線部分を有する線パターン形状と並走し、スペースパターンを介して前記断線部分を挟む1組の線パターン形状とを有する第2のパターン形状に対して光近接効果補正を行なう工程と、
スペースパターンを介して繰り返し配置された複数の線パターン形状を含むパターン形状における一の領域および他の領域のそれぞれを前記光近接効果補正が行なわれた前記第1および第2のパターン形状の各々に置き換える工程とを備えた、パターンレイアウト方法。
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JP2012099579A (ja) * | 2010-10-29 | 2012-05-24 | Toshiba Corp | 半導体装置 |
JP2012527773A (ja) * | 2009-05-20 | 2012-11-08 | マイクロン テクノロジー, インク. | 離間された導電配線に電気的接続を提供する方法 |
JP2013502072A (ja) * | 2009-08-13 | 2013-01-17 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 構造体および構造体を形成する方法 |
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Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009271261A (ja) * | 2008-05-02 | 2009-11-19 | Powerchip Semiconductor Corp | 回路構造とそれを定義するためのフォトマスク |
JP2012527773A (ja) * | 2009-05-20 | 2012-11-08 | マイクロン テクノロジー, インク. | 離間された導電配線に電気的接続を提供する方法 |
US8629051B2 (en) | 2009-05-20 | 2014-01-14 | Micron Technology, Inc. | Method for providing electrical connections to spaced conductive lines |
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