KR100935734B1 - 스페이서 패터닝 과정을 이용하여 라인 및 패드들이 혼재된혼합 패턴들을 형성하는 방법 - Google Patents

스페이서 패터닝 과정을 이용하여 라인 및 패드들이 혼재된혼합 패턴들을 형성하는 방법 Download PDF

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Abstract

도전 라인 패턴과 그 사이에 위치하는 패드(pad) 패턴들을 포함하고, 도전 라인 패턴들이 패드 패턴을 감싸게 구부러진 부분을 가지는 목표 패턴 레이아웃(layout)을 얻고, 목표 패턴 레이아웃을 측벽에 부착되는 스페이서(spacer)의 레이아웃으로 제공할 파티션(partition)의 레이아웃을 얻되, 패드 패턴 및 라인 패턴의 구부러진 부분을 스페이서가 이웃하는 다른 스페이서와 연결되는 부분으로 제공하게, 측벽에 부착된 돌기부를 포함하거나 또는 단선 부분을 포함하는 형상으로 파티션의 레이아웃을 얻는다. 파티션의 레이아웃을 웨이퍼 상에 전사하여 파티션을 형성하고, 파티션 측벽에 스페이서를 부착하고 파티션을 제거한다. 패드 패턴 및 라인 패턴의 구부러진 부분을 위해 스페이서를 부분적으로 끊어주어 목표 패턴 레이아웃에 대응되는 스페이서 패턴을 형성하는 혼합 패턴 형성 방법을 제시한다.
SPT, SA, 패드, 비트 라인

Description

스페이서 패터닝 과정을 이용하여 라인 및 패드들이 혼재된 혼합 패턴들을 형성하는 방법{Method for forming mixed patterns of lines and pads by using spacer patterning process}
본 발명은 반도체 소자에 관한 것으로, 특히, 스페이서 패터닝 과정(SPT: Spacer Patterning Technology)을 이용하여 라인(line) 및 패드(pad)들이 함께 혼재된 혼합 패턴들을 형성하는 방법에 관한 것이다.
반도체 소자를 구성하는 회로 패턴의 크기가 축소됨에 따라, 웨이퍼(wafer) 상에 패턴을 전사하는 노광 과정에 광학적 해상력 한계가 발생되고 있다. 노광 장비의 광학적 공정 요소(factor)인 k1 값이 0.25로 광학적 한계에 도달하고 있어, 광학적 노광 해상력 한계를 극복하여 보다 미세한 패턴을 형성하는 방법의 개발에 많은 노력이 집중되고 있다. 이러한 미세 패턴 형성 방법으로 스페이서 패터닝 기술(SPT: Spacer Patterning Technology)이 제시되고 있다.
스페이서 패터닝 기술은 웨이퍼 상에 파티션(partition)을 형성하고, 파티션에 스페이서(spacer)를 부착한 후, 스페이서를 식각 마스크로 이용하여 하부의 식각 대상층을 선택적으로 패터닝하는 과정을 제시하고 있다. 미세 패턴은 스페이서 의 두께(또는 선폭)에 의존하는 선폭을 가지게 형성되므로, ArF 노광 장비를 이용한 해상력 한계를 극복하여, 40㎚ 선폭의 미세 패턴을 웨이퍼 상에 구현하는 데 유효하게 이용될 것으로 기대되고 있다.
이러한 SPT 기술은 스페이서 형상에 의존하여 미세 패턴이 형성되므로, 주로 반복되는 라인 및 스페이스(line & space) 패턴 배열에 주로 적용될 수 있다. 그런데, 실제 디램(DRAM) 소자나 플래시(flash) 소자와 같은 메모리 소자를 구현하는 데 요구되는 미세 패턴의 레이아웃(layout)은 단순한 라인 및 스페이스 패턴의 반복 배열만으로 이루어질 수 없다. 반도체 소자는 반복적으로 배열되는 셀(cell) 영역의 소자들뿐만 아니라, 셀 영역의 소자들을 구동하는 데 요구되는 주변 영역의 소자들을 포함하여 이루어진다. 셀 영역에서 워드 라인(word line)이나 비트 라인(bit line)은 반복적인 라인 및 스페이스의 반복적인 배열의 레이아웃으로 이루어지고 있다. 이에 비해, 주변 영역 또는 코어 영역(core region)에서의 센스 앰프(sense amplifier)나 서브 워드 라인(sub word line)의 경우 보다 복잡한 레이아웃으로 이루어지고, 상위 금속 라인(metal line)과의 연결을 위한 패드 패턴(pad pattern)들이 라인 패턴들 사이에 배치되고 있다. 따라서, 코어 영역에서 라인 패턴들은 패드 패턴들의 외곽을 우회하게 배치되게 된다.
이와 같이 복잡한 레이아웃은 단순한 스페이스 및 라인 패턴의 반복이 아니므로, 이러한 레이아웃에 대해 SPT를 단순 적용하기는 어렵다. 패드 패턴은 상부 금속 라인 등과의 연결 접속을 위한 접촉 면적(contact area) 또는 중첩 마진(overlay margin)을 확보하기 위해서, 라인 패턴 보다 더 넓은 크기 또는 선폭으 로 형성되는 것이 요구되므로, 라인 패턴과 패드 패턴들이 혼재된 레이아웃을 미세 패턴으로 형성하기는 데 SPT 기술이 단순히 적용되기는 매우 어렵다. 따라서, 이러한 라인 패턴과 패드 패턴이 혼재되어 복잡한 레이아웃의 미세한 패턴을 형성하는 데, SPT 기술을 적용할 수 있는 방법의 개발이 요구되고 있다.
본 발명은 라인(line) 및 패드(pad) 패턴들이 함께 혼재된 혼합 패턴들의 레이아웃에 대해 스페이서 패터닝 과정(SPT)을 적용하여, 웨이퍼 상에 미세 패턴을 전사하여 형성하는 방법을 제시하고자 한다.
본 발명의 일 관점은, 사이에 위치하는 패드(pad) 패턴들을 감싸게 구부러진 부분을 가지는 라인(line) 패턴들의 배열을 포함하는 목표 패턴 레이아웃을 얻는 단계; 상기 목표 패턴 레이아웃(layout)을 측벽에 부착되는 스페이서(spacer)의 레이아웃으로 제공할 파티션(partition)의 레이아웃을 얻되, 상기 패드 패턴 및 상기 라인 패턴의 구부러진 부분을 상기 스페이서가 이웃하는 다른 스페이서와 연결되는 부분으로 제공하게, 측벽에 부착된 돌기부를 포함하거나 또는 단선 부분을 포함하는 형상으로 상기 파티션의 레이아웃을 얻는 단계; 상기 파티션의 레이아웃을 웨이퍼 상에 전사하여 파티션을 형성하는 단계; 상기 파티션 측벽에 스페이서를 부착하고 상기 파티션을 제거하는 단계; 및 상기 패드 패턴 및 상기 라인 패턴의 구부러진 부분을 위해 상기 스페이서를 부분적으로 끊어주어 상기 목표 패턴 레이아웃에 대응되는 스페이서 패턴을 형성하는 단계를 포함하는 혼합 패턴 형성 방법을 제시한다.
상기 라인 패턴은 디램(DRAM) 소자의 센스 앰프(sense amplifier)를 구성하는 비트 라인(bit line)으로 형성될 수 있다.
상기 돌기부는 상기 스페이서의 선폭에 비해 작고 상기 스페이서의 선폭의 1/2배 보다는 큰 선폭 크기로 부착될 수 있다.
본 발명의 다른 일 관점은, 사이에 위치하는 패드(pad) 패턴들을 감싸게 구부러진 부분을 가지는 라인(line) 패턴들의 배열을 포함하는 목표 패턴 레이아웃을 얻는 단계; 상기 목표 패턴 레이아웃으로부터 직선으로 연장되는 더미(dummy) 라인 패턴들의 배열을 얻어 상기 라인 패턴들에 1 : 1로 매치(match)시키고 상기 패드 패턴들에 대해 정수배의 수로 상기 더미 라인 패턴들을 매치시키는 단계; 상기 패드 패턴들을 위해 이웃하는 상기 더미 라인 패턴들이 이어질 부분을 제1연결 영역으로 설정하는 단계; 상기 패드 패턴들을 위해 상기 더미 라인 패턴들이 끊어질 부분을 제1단선 영역으로 설정하는 단계; 상기 라인 패턴들의 구부러진 부분을 위해 이웃하는 상기 더미 라인 패턴들이 이어질 부분을 제2연결 영역으로 설정하는 단계; 상기 라인 패턴들을 위해 상기 더미 라인 패턴들이 끊어질 부분을 제2단선 영역으로 설정하는 단계; 상기 더미 라인 패턴들 사이 부분을 하나 건너 하나씩 추출하여 제1파티션(partition) 영역들로 추출하는 단계; 상기 제1파티션 영역에 대해 상기 제1 및 제2연결 영역을 매치시켜 상기 제1파티션 영역의 해당 부분을 단선시키거나 또는 해당 부분의 측면에 돌기부를 부착하여 제2파티션 영역의 레이아웃을 얻는 단계; 상기 제2파티션 영역의 레이아웃을 웨이퍼 상에 전사하여 파티션을 형성하는 단계; 상기 파티션 측벽에 스페이서를 부착하여 상기 파티션의 단선 부분 및 돌기부 부분에서 이웃하는 스페이서들이 상호 연결되게 유도하는 단계; 상기 파티션을 제거하는 단계; 및 상기 제1 및 제2단선 영역에 해당되는 상기 스페이서 부 분을 단선시켜 상기 목표 패턴 레이아웃에 대응되는 스페이서 패턴을 형성하는 단계를 포함하는 혼합 패턴 형성 방법을 제시한다.
상기 패드 패턴 하나에 상기 더미 라인 패턴이 2개 매치되어 상기 스페이서 2개가 상기 연결되는 부분이 상기 패드 패턴으로 형성될 수 있다.
상기 스페이서 부분을 단선시키는 단계는 상기 스페이서의 끝단을 노출하는 마스크(mask) 레이아웃을 얻는 단계; 상기 마스크 레이아웃의 상기 제1 및 제2단선 영역에 해당되는 부분에 오프닝부(opening portion)를 부가하는 단계; 및 상기 마스크 레이아웃을 따르는 식각 마스크를 이용하여 상기 스페이서 부분을 선택적으로 식각하는 단계를 포함하여 수행될 수 있다.
본 발명의 또 다른 일 관점은, 사이에 위치하는 패드(pad) 패턴들을 감싸게 구부러진 부분을 가지는 라인(line) 패턴들의 배열을 포함하는 목표 패턴 레이아웃을 얻는 단계; 상기 목표 패턴 레이아웃으로부터 직선으로 연장되는 더미(dummy) 라인 패턴들의 배열을 얻어 상기 라인 패턴들에 1 : 1로 매치(match)시키고 상기 패드 패턴들에 대해 정수배의 수로 상기 더미 라인 패턴들을 매치시키는 단계; 상기 패드 패턴들을 위해 이웃하는 상기 더미 라인 패턴들이 이어질 부분을 연결 영역으로 설정하는 단계; 상기 패드 패턴들을 위해 상기 더미 라인 패턴들이 끊어질 부분을 제1단선 영역으로 설정하는 단계; 상기 더미 라인 패턴들 사이 부분을 하나 건너 하나씩 추출하여 제1파티션(partition) 영역들로 추출하는 단계; 상기 제1파티션 영역에 대해 상기 연결 영역을 매치시켜 상기 제1파티션 영역의 해당 부분을 제2단선 영역으로 단락시키거나 또는 해당 부분의 측면에 돌기부를 부착한 제2파티 션 영역의 레이아웃을 얻는 단계; 상기 제2파티션 영역의 레이아웃을 웨이퍼 상에 전사하여 파티션을 형성하는 단계; 상기 파티션 측벽에 스페이서를 부착하여 상기 파티션의 제2단선 부분 또는 돌기부에서 이웃하는 스페이서들이 상호 연결되게 유도하는 단계; 상기 파티션을 제거하는 단계; 및 상기 제1단선 영역에 해당되는 상기 스페이서 부분을 단락시켜 상기 목표 패턴 레이아웃에 대응되는 스페이서 패턴을 형성하는 단계를 포함하는 혼합 패턴 형성 방법을 제시한다.
본 발명의 또 다른 일 관점은, 사이에 위치하는 패드(pad) 패턴들을 감싸게 구부러진 부분을 가지는 라인(line) 패턴들의 배열을 포함하는 목표 패턴 레이아웃을 얻는 단계; 상기 목표 패턴 레이아웃으로부터 직선으로 연장되는 더미(dummy) 라인 패턴들의 배열을 상기 라인 패턴들 및 상기 패드 패턴들에 각각 매치(match)시키는 단계; 상기 라인 패턴들의 구부러진 부분을 위해 이웃하는 상기 더미 라인 패턴들이 이어질 부분을 연결 영역으로 설정하는 단계; 상기 라인 패턴들을 위해 상기 더미 라인 패턴들이 끊어질 부분을 제1단선 영역으로 설정하는 단계; 상기 패드 패턴들을 위해 상기 더미 라인 패턴들이 끊어질 부분을 제2단선 영역으로 설정하는 단계; 상기 더미 라인 패턴들 사이 부분을 하나 건너 하나씩 추출하여 제1파티션(partition) 영역들로 추출하는 단계; 상기 제1파티션 영역에 대해 상기 연결 영역을 매치시켜 상기 제1파티션 영역의 해당 부분을 단선시키거나 또는 해당 부분의 측면에 돌기부를 부착하여 제2파티션 영역의 레이아웃을 얻는 단계; 상기 제2파티션 영역의 레이아웃을 웨이퍼 상에 전사하여 파티션을 형성하는 단계; 상기 파티션 측벽에 스페이서를 부착하여 상기 파티션의 단선 부분 및 돌기부 부분에서 이웃 하는 스페이서들이 상호 연결되게 유도하는 단계; 상기 파티션을 제거하는 단계; 및 상기 제1 및 제2단선 영역에 해당되는 상기 스페이서 부분을 단선시켜 상기 목표 패턴 레이아웃에 대응되는 스페이서 패턴을 형성하는 단계를 포함하는 혼합 패턴 형성 방법을 제시한다.
본 발명의 실시예는 라인(line) 및 패드(pad) 패턴들이 함께 혼재된 혼합 패턴들의 레이아웃에 대해 스페이서 패터닝 과정(SPT)을 적용하여, 웨이퍼 상에 미세 패턴을 전사하여 형성하는 방법을 제시할 수 있다.
본 발명의 실시예에 따른 반도체 소자의 패턴 형성 방법은, 셀 영역에 대해 스페이서 패터닝 과정(SPT) 적용하고, 코어 영역의 레이아웃 디자인(design) 시 패드 형성 영역을 고려하여 코어 영역에 대해서도 동시에 SPT를 적용하는 방법을 도입한다. 본 발명의 실시예에서는 스페이서가 부착될 파티션(partition)의 직선 라인에 돌기부(protrusion part)를 부착하거나 라인의 중간 부분을 단선시켜, 부착되는 스페이서가 이웃하는 다른 스페이서와 접촉 또는 중첩 연결되게 유도한다. 이에 따라, 코어 영역에서 SPT를 적용할 때 문제가 되는 접촉 패드(contact pad) 부분의 선폭을 상대적으로 크게 유도할 수 있다. 패드에 요구되는 선폭에 비해 상대적으로 좁은 선폭으로 형성되는 스페이서들을 굴곡지게 하여 접촉시킴으로써 패드 부분은 형성된다. 이후에, 이러한 패드 부분을 단선시켜 라인의 다른 부분과 단락시킨다. 이에 따라, 스페이서의 선폭(CD)에 대해 2배 정도의 선폭을 가지는 패드가 주위의 다른 라인 패턴들과 함께 SPT 과정에서 함께 형성될 수 있다.
예컨대, 32㎚ DRAM 소자의 비트 라인의 경우, 센스 앰프 영역에서 셀 영역의 비트 라인의 선폭에 비해 약 5% 내지 10% 정도 큰 선폭으로 센스 앰프를 구성하는 데 이용되는 비트 라인을 형성할 수 있다. 이러한 경우, 비트 라인을 위한 스페이서의 선폭은 대략 34㎚ 정도로 형성되고, 패드는 이 선폭의 두 배에 해당하는 68㎚ 폭을 갖도록 형성된다. 이때, 비트 라인의 방향에 무관하게 반대 방향으로 연장되게 패드를 제한없이 형성 시킬 수 있기 때문에 저항에 관한 문제의 유발을 억제할 수 있다.
도 1 내지 도 9는 본 발명의 실시예에 따른 스페이서 패터닝 과정을 이용하여 라인 및 패드들이 함께 혼재된 혼합 패턴들을 형성하는 방법을 보여주는 레이아웃(layout) 도면들이고, 도 10 및 도 11은 본 발명의 실시예에 따른 패턴 형성 방법을 보여주는 단면도들이다.
도 1은 웨이퍼 상에 구현하고자 하는 혼합 패턴의 목표 패턴 레이아웃(target pattern layout: 100)을 보여주고 있다. 도 1을 참조하면, 혼합 패턴의 목표 패턴 레이아웃(100)은 디램(DRAM) 반도체 소자의 코어 영역에 배치되는 센스 앰프(SA: Sense Amplifier)를 구성하는 비트 라인(bit line)과 같은 도전 라인 패턴(110)들의 배열을 포함하게 설계된다. 개개의 라인 패턴(110)들은 상호 간에 이격된 간격의 스페이스(space)를 사이에 두고 반복되게 배치된다. 라인 패턴(110)들의 사이에는 패드 패턴(pad pattern: 120)들이 라인 패턴(110)과 대등한 높이 수준으로 배치된다. 즉, 라인 패턴(110)과 패드 패턴(120)은 증착된 하나의 도전층으로 부터 패터닝에 의해서 형성된다. 패드 패턴(120)은 비트 라인 보다 상위층에 형성되는 금속 라인(metal line)의 패턴에 전기적으로 연결되는 연결 콘택(interconnection contact: 130)이 접속되는 위치에 배치된다.
도 1의 목표 패턴 레이아웃(100) 내의 제1영역(140)에 제시된 바와 같이, 라인 패턴(110)과 라인 패턴(110)의 사이에 패드 패턴(120)이 배치되므로, 라인 패턴(110)은 패드 패턴(120)의 주위를 감싸는 형태로 우회하게 구부러지게 된다. 이와 같이 라인 패턴(110)이 패드 패턴(120)을 우회하게 설계되는 것은, 후속되는 노광 및 식각 과정에서 패턴 밀도의 차이에 따른 노광 및 식각 환경의 차이가 유발되어 원하지 않는 패턴 전사 불량이 유발되는 것을 억제하는 데 유효하기 때문이다.
디램 소자와 같은 반도체 소자의 셀 영역의 경우 비트 라인과 같은 도전 라인 패턴들은 규칙적으로 라인 및 스페이스 패턴들이 반복되게 설계된다. 따라서, SPT 기술을 단순히 적용하여 미세한 선폭의 라인 패턴들을 웨이퍼 상에 구현하기가 상대적으로 용이할 수 있다. 이에 비해, 도 1에 제시된 바와 같이 라인 패턴(110)과 패드 패턴(120)들이 일정 영역 내에 혼재된 경우, 즉, 혼합 패턴의 레이아웃을 웨이퍼 상으로 전사할 경우, 레이아웃 내에 라인 패턴(110)만 존재하는 것이 아니므로, SPT 기술을 단순히 적용할 경우 패드 패턴(120)의 형성이 실질적으로 어렵게 된다.
도 2는 목표 패턴 레이아웃(도 1의 100)으로부터 도전 라인 패턴(도 1의 110) 및 패드 패턴(도 1의 120)에 매치(match)되는 더미 라인 패턴(dummy line pattern: 210)의 배열 레이아웃(200)을 추출하는 단계를 보여준다. 더미 라인 패 턴(210)은 직선으로 연장되는 라인 패턴으로 설정되고, 도전 라인 패턴(110)들에 1 : 1로 그 수가 매치(match)되게 배치된다. 또한, 더미 라인 패턴(210)은 패드 패턴(120)에 대해 정수배의 수, 예컨대, 2배수로 매치되게 배치된다. 즉, 도 1의 목표 패턴 레이아웃(100)에서 도전 라인 패턴(110)들과 이에 나란히 배치된 패드 패턴(120)의 수를 고려하면, 도전 라인 패턴(110)은 예컨대 8개가 나란히 배치되고, 패드 패턴(120)은 나란히 2개가 배치된 것으로 고려될 수 있다. 이 경우, 더미 라인 패턴(210)은 도전 라인 패턴(110)과 패드 패턴(120)의 수를 고려하여 14개가 나란히 배치되게 추출될 수 있다.
이러한 더미 라인 패턴(210)들 사이 부분의 영역을 하나 건너 하나씩 추출하여 제1파티션(partition) 영역(240)들로 추출할 수 있다. 이러한 제1파티션 영역(240)은 SPT 과정을 수행할 때 스페이서(spacer)가 측벽에 부착되는 파티션을 위한 1차적 영역 또는 레이아웃으로 추출될 수 있다. 단순한 라인 및 스페이스가 반복되는 패턴 레이아웃인 경우, 예컨대, 셀 영역의 비트 라인들의 배열이나 셀 영역의 게이트 라인의 배열의 경우, 추출된 제1파티션 영역(240)의 레이아웃이 직접적으로 웨이퍼(wafer) 상의 파티션을 형성하는 데 이용되게 된다. 이에 비해, 본 발명의 실시예에서와 같이 라인 패턴과 패드 패턴들이 혼재된 혼합 패턴들의 레이아웃을 SPT로 전사할 경우, 제1파티션 영역(240)은 웨이퍼 상에 직접적으로 전사하여 파티션을 형성할 경우, 목표 패턴 레이아웃(100)을 웨이퍼 상에 패턴으로 구현하기 실질적으로 불가능하다.
도 3은 더미 라인 패턴(210)의 레이아웃(도 2의 200)을 목표 패턴 레이아 웃(100)에 매치(match)시키는 과정을 보여준다. 목표 패턴 레이아웃(100)에 대응되는 레이아웃 형상으로 스페이서가 부착되게 제1파티션 영역(240)을 변형하기 위해서, 먼저, 패드 패턴(도 1의 120)이 형성될 위치를 더미 라인 패턴(210)에 매치시켜, 이웃하는 더미 라인 패턴(210)들이 이어질 부분인 제1연결 영역(320)을 설정한다. 이러한 제1연결 영역(320)은 연결 콘택(도 1의 130)에 대응되는 영역(330)에 중첩되게 배치된다.
이러한 제1연결 영역(320)은 이웃하는 예컨대 2개의 더미 라인 패턴(210)들이 상호 연결되어 패드 패턴(도 1의 120)을 이루게 유도하기 위해 설정된다. 더미 라인 패턴(210)은 실질적으로 SPT 과정에서 스페이서에 대응되는 레이아웃으로 설정되므로, 이격된 직선 형태의 더미 라인 패턴(210)에 제1연결 영역(320)을 부가함으로써, 더미 라인 패턴(210)이 이어지게 유도한다. 이에 따라, SPT 과정에서 형성될 스페이서는 이러한 제1연결 영역(320)에서 이웃하는 다른 스페이서 부분과 연결되어 그 선폭이 다른 스페이서의 선폭(CD)에 비해 2배까지 확장되게 형성될 수 있다. 이와 같이, 제1연결 영역(320)에 형성될 스페이서 부분은 상대적으로 큰 선폭을 가지게 되므로, 연결 콘택 영역(130)을 충분히 내포하게 중첩될 정도로 크게 형성될 수 있다.
한편, 제1연결 영역(320)은 후속 스페이서가 연결을 유도하는 파티션 형태에 따라 제1연결 제1영역(321)과 제1연결 제2영역(325)으로 구분하여 고려할 수 있다. 파티션에 부착되는 스페이서가 이웃하는 다른 스페이서가 연결되는 방법은 두 가지로 고려될 수 있다. 예컨대, 파티션과 파티션의 이격 간격이 스페이서의 선폭(CD) 의 2배 이하일 경우, 마주 보는 두 스페이서들은 충분히 이격되지 못하여 상호 접촉하여 연결되게 증착되게 된다. 이와 같은 제1방식으로 연결될 부분을 제1연결 제1영역(321)으로 설정한다. 따라서, 제1연결 제1영역(321)은 파티션 사이의 이격 간격을 스페이서의 선폭(CD)의 2배 보다 작게 좁혀줄 부분으로 설정될 수 있다. 또한, 파티션의 중간이 단락될 경우 단락된 부분에는 스페이서가 증착되어 메워질 수 있다. 이러한 부분에서는 파티션의 양측벽에 각각 부착되는 두 스페이서가 연결되게 된다. 이와 같은 제2방식으로 연결될 부분을 제1연결 제2영역(325)로 설정할 수 있다.
패드 패턴(도 1의 120)은 이웃하는 다른 도전 라인 패턴(110)과는 전기적으로 단락된 상태로 형성되어야 한다. 이를 위해서, 제1연결 영역(320)에 인근하는 더미 라인 패턴(210) 부분을 끊어 단락시키는 제1단선 영역(350)으로 설정한다. 이러한 제1단선 영역(350)은 실질적으로 후속 스페이서의 일부를 끊어 제거하는 부분으로 이용된다.
한편, 도전 라인 패턴(도 1의 110)은 패드 패턴(120)의 주위를 감싸 우회하는 형태로 구부러진 부분을 중간에 가지는 직선 라인으로 설계된다. 이러한 도전 라인 패턴(110)의 구부러진 부분을 유도하기 위해서, 도 3에 제시된 바와 같이 더미 라인 패턴(210)의 이웃하는 두 부분이 이어질 부분을 제2연결 영역(360)으로 설정한다. 제2연결 영역(360)은 더미 라인 패턴(210)에 대응되는 후속의 스페이서 부분이, 패드 패턴(120)에 대응되는 다른 스페이서 부분을 감싸 우회하게 구부러지는 부분을 유도한다.
제2연결 영역(360)은 후속 스페이서가 연결을 유도하는 파티션 형태에 따라 제2연결 제1영역(361)과 제2연결 제2영역(365)으로 구분하여 고려할 수 있다. 파티션과 파티션의 이격 간격이 스페이서의 선폭(CD)의 2배 이하일 경우, 마주 보는 두 스페이서들은 충분히 이격되지 못하여 상호 접촉하여 연결되게 증착되게 된다. 이와 같은 제1방식으로 연결될 부분을 제2연결 제1영역(361)으로 설정한다. 따라서, 제2연결 제1영역(361)은 파티션 사이의 이격 간격을 스페이서의 선폭(CD)의 2배 보다 작게 좁혀줄 부분으로 설정될 수 있다. 또한, 파티션의 중간이 단락될 경우 단락된 부분에는 스페이서가 증착되어 메워질 수 있다. 이러한 부분에서는 파티션의 양측벽에 각각 부착되는 두 스페이서가 연결되게 된다. 이와 같은 제2방식으로 연결될 부분을 제2연결 제2영역(365)로 설정할 수 있다.
한편, 하나의 선으로 유지되는 도전 라인 패턴(도 1의 110)에 대응되는 스페이서를 유도하기 위해서, 이러한 제2연결 영역(360)에 의해서 더미 라인 패턴(210)들이 연결되는 부분 인근에 더미 라인 패턴(210) 부분을 끊어 단선시키는 제2단선 영역(370)을 설정한다. 이러한 제2단선 영역(370)은 실질적으로 후속 스페이서의 일부를 끊어 제거하는 부분으로 이용된다.
이와 같이, 더미 라인 패턴(210)의 레이아웃(도 2의 200)을 목표 패턴 레이아웃(100)에 매치(match)시키기 위해, 제1연결 영역(320), 제1단선 영역(350), 제2연결 영역(360) 및 제2단선 영역(370)을 설정 부가한 레이아웃(300)을 얻는다. 이후에, 이러한 레이아웃(300)으로부터 스페이서를 측벽에 부착할 파티션의 레이아웃을 얻는다.
도 4를 도 2 및 도 3과 함께 참조하면, 제1파티션 영역(도 2의 240)을 더미 라인 패턴(도 2의 210)들 사이 부분을 하나 건너 하나씩 추출하는 방식으로 추출한다. 이후에, 제1파티션 영역(240)에 대해 도 3의 레이아웃(300)에 설정된 제1 및 제2연결 영역(320, 360)을 매치시켜, 제1파티션 영역(240)의 형상을 기본적으로 따르는 제2파티션 영역(410)의 레이아웃(400)을 얻는다.
이때, 제2파티션 영역(410)의 몸체(411)는 실질적으로 제1파티션 영역(240)의 형상을 따라 직선 형상을 유지한다. 제2파티션 영역(410)의 몸체(411)에 대해 제1연결 제1영역(도 3의 321)을 매치시켜, 해당되는 부분의 측면으로 돌출되는 돌기부(412)를 부착한다. 또한, 제2연결 제1영역(도 3의 361)에 해당되는 몸체(411) 부분의 측면에 돌기부(412)를 부착한다. 돌기부(412)는 제2파티션 영역(410)의 몸체(411)와 다른 몸체(411) 사이의 제1이격 간격(401)을 보다 작은 제2이격 간격(402)로 줄여주어, 파티션의 측벽에 부착되는 스페이서와 대면되는 다른 스페이서가 증착 시 연결되도록 유도한다.
이때, 돌기부(412)는 증착될 스페이서의 선폭 보다 작고 1/2 배 보다는 큰 선폭을 가지게 설정될 수 있다. 이러한 돌기부(412)가 부착된 제2파티션 영역(410) 부분의 선폭 또는 피치(pitch)는 돌기부(412)가 부착되지 않은 부분의 선폭 또는 피치와 달라진다. 즉, 제2파티션 영역(410)은 부분적으로 서로 다른 피치의 패턴들로 구성되게 된다.
또한, 제2파티션 영역(410)의 몸체(411)에 대해 제1연결 제2영역(도 3의 325) 및 제2연결 제2영역(도 3의 365)을 매치시켜, 해당되는 부분에 제3단선 영 역(413)이 형성되게 단락시킨다. 이러한 제3단선 영역(413)은 파티션의 측벽에 부착되는 스페이서의 증착 시 메워지게 되므로, 파티션 양측벽의 두 스페이서들이 상호 연결되는 부위가 된다.
도 4의 제2파티션 영역(410)의 레이아웃(400)을 도 10의 웨이퍼(1001) 상에 전사하여 파티션(1005)을 형성한다. 웨이퍼(1001) 상에는 SPT 과정으로 패터닝될 패턴 대상층(1002), 예컨대, 비트 라인을 위한 도전층이 준비될 수 있다. 이때, 도전층과 웨이퍼(1001) 사이에는 다른 절연층 또는 디램(DRAM) 소자의 코어(core) 영역에 구성되는 센스 앰프를 구성하는 트랜지스터(transistor)들이 구성될 수 있다. 도전층은 센스 앰프를 구성하는 비트 라인 및 이러한 비트 라인들 사이에 배치된 패드 패턴을 위한 층으로 도입될 수 있다.
패턴 대상층(1002) 상에는 패터닝을 위한 식각 과정에 식각 마스크로 사용될 하드 마스크(hard mask)를 위해 서로 다른 물질의 제1층(1003) 및 제2층(1004)이 형성될 수 있다. 미세 패턴을 형성하기 위한 식각 과정은 매우 미세하고 정교하게 수행되고 있으므로, 보다 미세한 패턴을 위한 하드 마스크 또한 다층 구조로 도입될 수 있다. 이러한 하드 마스크를 위한 층들(1003, 1004)은 유기 성분을 포함하는 물질층으로 형성될 수 있다. 이러한 하드 마스크 제2층(1004) 상에 파티션(1005)을 위한 층을 형성하고, 그 상에 노광 및 현상 과정에 의해 제2파티션 영역(410)의 레이아웃(400)을 전사받을 포토레지스트(photoresist)층이 더 형성될 수 있다. 이와 같은 노광 및 현상, 식각 과정으로 형성되는 파티션(1005)은 제2파티션 영역(410)의 레이아웃(400)을 따르는 형상을 가지게 된다.
도 5 및 도 11을 참조하면, 파티션(도 11의 1005)의 측벽에 스페이서(500)를 증착 및 식각하여 형성한다. 스페이서(500)의 평면적인 형상은 도 5에 제시된 바와 같이 제2파티션 영역(410)의 측벽을 따라 일정 선폭을 가지게 형성된 형상을 가지게 된다. 이때, 제2파티션 영역(410)의 돌기부(412)에 의해 이웃하는 두 스페이서(500)가 연결되는 제1연결부(520)가 유도될 수 있다. 또한, 제2파티션 영역(410)의 제3단선 영역(도 4의 413)에 의해 두 스페이서(500)가 연결되는 제2연결부(530)가 유도될 수 있다. 이러한 제1 및 제2연결부(520, 530)는 패드 패턴(도 1의 120)이나 도전 라인 패턴(110)의 구부러진 부분으로 이용되게 된다.
이와 같이 스페이서(500)를 형성한 후, 제2파티션 영역(410)을 따르는 파티션(1005)을 선택적으로 제거한다.
도 6을 참조하면, 스페이서(500)의 끝단(edge portion: 501)을 노출하는 마스크(600)의 레이아웃을 설정한다. 스페이서(500)는 파티션(1005)의 모든 측벽에 부착되므로, 최종적인 끝단(501)이 원하지 않게 연결되게 된다. 이러한 끝단(501)을 끊어 파티션(1005)의 양측벽의 스페이서(500)들을 분리시키기 위한 식각 과정에 식각 마스크로 이용할 마스크(600)의 레이아웃을 설정한다.
도 7을 도 3과 함께 참조하면, 마스크(600)의 레이아웃에 도 3의 제1단선 영역(350) 및 제2단선 영역(370)을 매치시켜, 스페이서(500)의 끝단(501) 이외의 끊어줄 부분을 열어주는 오프닝부(opening portion: 601)를 마스크(600) 레이아웃에 부가한다. 이러한 오프닝부(601)는 제1 및 제2단선 영역(350, 370)에 각각 해당되는 영역으로 설정된다. 이에 따라, 스페이서(500)를 부분적으로 단락시킬 마스 크(600)의 레이아웃이 얻어진다.
이후에, 마스크(600)를 스페이서(500) 상에 형성하고, 마스크(600)에 의해 노출된 부분을 선택적으로 제거하여 도 8의 스페이서(500)의 레이아웃을 얻는다. 마스크(600)를 이용한 선택적 식각 과정에 의해서, 스페이서(500)는 부분적으로 단락되게 된다. 이러한 단락 부분은 제1단선 영역(350) 및 제2단선 영역(370)에 해당되고, 이러한 단락에 의해서 도전 라인 패턴(도 1의 110)에 대응되는 스페이서 라인 패턴(510)이 형성되고, 또한, 패드 패턴(도 1의 120)에 대응되는 스페이서 패드 패턴(520)이 형성된다. 이러한 스페이서 패드 패턴(520)은 도 9의 레이아웃에 제시된 바와 같이 도 1의 연결 콘택(130)의 위치에 대응되는 연결 콘택(530)과 중첩되는 위치에 형성되게 된다. 도 9의 레이아웃은 도 1의 목표 패턴의 레이아웃(100)과 실질적으로 대등한 패턴 레이아웃을 보여주고 있다. 이러한 도 9의 레이아웃은 본 발명의 실시예에 따른 미세 패턴 방법에 의해서, 코어 영역의 라인 및 패드의 혼합 패턴 레이아웃과 같이 복잡한 패턴 레이아웃에 SPT를 적용할 수 있음을 입증하고 있다.
도 1 내지 도 9는 본 발명의 실시예에 따른 스페이서 패터닝 과정을 이용하여 라인 및 패드들이 함께 혼재된 혼합 패턴들을 형성하는 방법을 보여주는 레이아웃(layout) 도면들이다.
도 10 및 도 11은 본 발명의 실시예에 따른 스페이서 패터닝 과정을 이용하여 라인 및 패드들이 함께 혼재된 혼합 패턴들을 형성하는 방법을 보여주는 단면도들이다.

Claims (9)

  1. 사이에 위치하는 패드(pad) 패턴들을 감싸게 구부러진 부분을 가지는 라인(line) 패턴들의 배열을 포함하는 목표 패턴 레이아웃(layout)을 얻는 단계;
    상기 목표 패턴 레이아웃을 측벽에 부착되는 스페이서(spacer)의 레이아웃으로 제공할 파티션(partition)의 레이아웃을 얻되, 상기 패드 패턴 및 상기 라인 패턴의 구부러진 부분을 상기 스페이서가 이웃하는 다른 스페이서와 연결되는 부분으로 제공하게, 측벽에 부착된 돌기부를 포함하거나 또는 단선 부분을 포함하는 형상으로 상기 파티션의 레이아웃을 얻는 단계;
    상기 파티션의 레이아웃을 웨이퍼 상에 전사하여 파티션을 형성하는 단계;
    상기 파티션 측벽에 스페이서를 부착하고 상기 파티션을 제거하는 단계; 및
    상기 패드 패턴 및 상기 라인 패턴의 구부러진 부분을 위해 상기 스페이서를 부분적으로 끊어주어 상기 목표 패턴 레이아웃에 대응되는 스페이서 패턴을 형성하는 단계를 포함하는 혼합 패턴 형성 방법.
  2. 제1항에 있어서,
    상기 라인 패턴은 디램(DRAM) 소자의 센스 앰프(sense amplifier)를 구성하는 비트 라인(bit line)으로 형성되는 혼합 패턴 형성 방법.
  3. 제1항에 있어서,
    상기 돌기부는 상기 스페이서의 선폭에 비해 작고 상기 스페이서의 선폭의 1/2배 보다는 큰 선폭 크기로 부착되는 혼합 패턴 형성 방법.
  4. 사이에 위치하는 패드(pad) 패턴들을 감싸게 구부러진 부분을 가지는 라인(line) 패턴들의 배열을 포함하는 목표 패턴 레이아웃을 얻는 단계;
    상기 목표 패턴 레이아웃으로부터 직선으로 연장되는 더미(dummy) 라인 패턴들의 배열을 얻어 상기 라인 패턴들에 1 : 1로 매치(match)시키고 상기 패드 패턴들에 대해 정수배의 수로 상기 더미 라인 패턴들을 매치시키는 단계;
    상기 패드 패턴들을 위해 이웃하는 상기 더미 라인 패턴들이 이어질 부분을 제1연결 영역으로 설정하는 단계;
    상기 패드 패턴들을 위해 상기 더미 라인 패턴들이 끊어질 부분을 제1단선 영역으로 설정하는 단계;
    상기 라인 패턴들의 구부러진 부분을 위해 이웃하는 상기 더미 라인 패턴들이 이어질 부분을 제2연결 영역으로 설정하는 단계;
    상기 라인 패턴들을 위해 상기 더미 라인 패턴들이 끊어질 부분을 제2단선 영역으로 설정하는 단계;
    상기 더미 라인 패턴들 사이 부분을 하나 건너 하나씩 추출하여 제1파티션(partition) 영역들로 추출하는 단계;
    상기 제1파티션 영역에 대해 상기 제1 및 제2연결 영역을 매치시켜 상기 제1파티션 영역의 해당 부분을 단선시키거나 또는 해당 부분의 측면에 돌기부를 부착 하여 제2파티션 영역의 레이아웃을 얻는 단계;
    상기 제2파티션 영역의 레이아웃을 웨이퍼 상에 전사하여 파티션을 형성하는 단계;
    상기 파티션 측벽에 스페이서를 부착하여 상기 파티션의 단선 부분 및 돌기부 부분에서 이웃하는 스페이서들이 상호 연결되게 유도하는 단계;
    상기 파티션을 제거하는 단계; 및
    상기 제1 및 제2단선 영역에 해당되는 상기 스페이서 부분을 단선시켜 상기 목표 패턴 레이아웃에 대응되는 스페이서 패턴을 형성하는 단계를 포함하는 혼합 패턴 형성 방법.
  5. 제4항에 있어서,
    상기 패드 패턴 하나에 상기 더미 라인 패턴이 2개 매치되어 상기 스페이서 2개가 상기 연결되는 부분이 상기 패드 패턴으로 형성되는 혼합 패턴 형성 방법.
  6. 제4항에 있어서,
    상기 돌기부는 상기 스페이서의 선폭에 비해 작고 상기 스페이서의 선폭의 1/2배 보다는 큰 선폭 크기로 부착되는 혼합 패턴 형성 방법.
  7. 제4항에 있어서,
    상기 스페이서 부분을 단선시키는 단계는
    상기 스페이서의 끝단을 노출하는 마스크(mask) 레이아웃을 얻는 단계;
    상기 마스크 레이아웃의 상기 제1 및 제2단선 영역에 해당되는 부분에 오프닝부(opening portion)를 부가하는 단계; 및
    상기 마스크 레이아웃을 따르는 식각 마스크를 이용하여 상기 스페이서 부분을 선택적으로 식각하는 단계를 포함하는 혼합 패턴 형성 방법.
  8. 사이에 위치하는 패드(pad) 패턴들을 감싸게 구부러진 부분을 가지는 라인(line) 패턴들의 배열을 포함하는 목표 패턴 레이아웃을 얻는 단계;
    상기 목표 패턴 레이아웃으로부터 직선으로 연장되는 더미(dummy) 라인 패턴들의 배열을 얻어 상기 라인 패턴들에 1 : 1로 매치(match)시키고 상기 패드 패턴들에 대해 정수배의 수로 상기 더미 라인 패턴들을 매치시키는 단계;
    상기 패드 패턴들을 위해 이웃하는 상기 더미 라인 패턴들이 이어질 부분을 연결 영역으로 설정하는 단계;
    상기 패드 패턴들을 위해 상기 더미 라인 패턴들이 끊어질 부분을 제1단선 영역으로 설정하는 단계;
    상기 더미 라인 패턴들 사이 부분을 하나 건너 하나씩 추출하여 제1파티션(partition) 영역들로 추출하는 단계;
    상기 제1파티션 영역에 대해 상기 연결 영역을 매치시켜 상기 제1파티션 영역의 해당 부분을 제2단선 영역으로 단락시키거나 또는 해당 부분의 측면에 돌기부를 부착한 제2파티션 영역의 레이아웃을 얻는 단계;
    상기 제2파티션 영역의 레이아웃을 웨이퍼 상에 전사하여 파티션을 형성하는 단계;
    상기 파티션 측벽에 스페이서를 부착하여 상기 파티션의 제2단선 부분 또는 돌기부에서 이웃하는 스페이서들이 상호 연결되게 유도하는 단계;
    상기 파티션을 제거하는 단계; 및
    상기 제1단선 영역에 해당되는 상기 스페이서 부분을 단락시켜 상기 목표 패턴 레이아웃에 대응되는 스페이서 패턴을 형성하는 단계를 포함하는 혼합 패턴 형성 방법.
  9. 사이에 위치하는 패드(pad) 패턴들을 감싸게 구부러진 부분을 가지는 라인(line) 패턴들의 배열을 포함하는 목표 패턴 레이아웃을 얻는 단계;
    상기 목표 패턴 레이아웃으로부터 직선으로 연장되는 더미(dummy) 라인 패턴들의 배열을 상기 라인 패턴들 및 상기 패드 패턴들에 각각 매치(match)시키는 단계;
    상기 라인 패턴들의 구부러진 부분을 위해 이웃하는 상기 더미 라인 패턴들이 이어질 부분을 연결 영역으로 설정하는 단계;
    상기 라인 패턴들을 위해 상기 더미 라인 패턴들이 끊어질 부분을 제1단선 영역으로 설정하는 단계;
    상기 패드 패턴들을 위해 상기 더미 라인 패턴들이 끊어질 부분을 제2단선 영역으로 설정하는 단계;
    상기 더미 라인 패턴들 사이 부분을 하나 건너 하나씩 추출하여 제1파티션(partition) 영역들로 추출하는 단계;
    상기 제1파티션 영역에 대해 상기 연결 영역을 매치시켜 상기 제1파티션 영역의 해당 부분을 단선시키거나 또는 해당 부분의 측면에 돌기부를 부착하여 제2파티션 영역의 레이아웃을 얻는 단계;
    상기 제2파티션 영역의 레이아웃을 웨이퍼 상에 전사하여 파티션을 형성하는 단계;
    상기 파티션 측벽에 스페이서를 부착하여 상기 파티션의 단선 부분 및 돌기부 부분에서 이웃하는 스페이서들이 상호 연결되게 유도하는 단계;
    상기 파티션을 제거하는 단계; 및
    상기 제1 및 제2단선 영역에 해당되는 상기 스페이서 부분을 단선시켜 상기 목표 패턴 레이아웃에 대응되는 스페이서 패턴을 형성하는 단계를 포함하는 혼합 패턴 형성 방법.
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