TWI556384B - 用於製造後段製程(beol)互連之改良覆蓋的對角線硬遮罩 - Google Patents

用於製造後段製程(beol)互連之改良覆蓋的對角線硬遮罩 Download PDF

Info

Publication number
TWI556384B
TWI556384B TW103137623A TW103137623A TWI556384B TW I556384 B TWI556384 B TW I556384B TW 103137623 A TW103137623 A TW 103137623A TW 103137623 A TW103137623 A TW 103137623A TW I556384 B TWI556384 B TW I556384B
Authority
TW
Taiwan
Prior art keywords
hard mask
interlayer dielectric
layer
dielectric layer
barrels
Prior art date
Application number
TW103137623A
Other languages
English (en)
Other versions
TW201532219A (zh
Inventor
艾倫 梅爾斯
肯瓦爾 辛格
羅伯特 布里斯托
詹斯密特 喬拉
Original Assignee
英特爾股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 英特爾股份有限公司 filed Critical 英特爾股份有限公司
Publication of TW201532219A publication Critical patent/TW201532219A/zh
Application granted granted Critical
Publication of TWI556384B publication Critical patent/TWI556384B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226Via connections in a multilevel interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816Aspects relating to the layout of the pattern or to the size of vias or trenches
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883Post-treatment or after-treatment of the conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528Geometry or layout of the interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Preparing Plates And Mask In Photomechanical Process (AREA)

Description

用於製造後段製程(BEOL)互連之改良覆蓋的對角線硬遮罩
本發明的實施例係在半導體結構及處理的領域中,且特別在用於製造後段製程(BEOL)互連之改良覆蓋的對角線硬遮罩的領域中。
在過去數十年中,積體電路中之特徵的縮放已成為日益增長之半導體工業背後的驅動力。縮放成越來越小的特徵致能半導體晶片之有限實際空間上的功能單元密度增加。例如,收縮電晶體尺寸允許在晶片上合併數量增加的記憶體或邏輯裝置,導致製造容量增加的產品。然而,用於越來越高之容量的驅動並非沒有問題。優化各裝置之效能的必要性變得日漸明顯。
積體電路常包括導電微電子結構,其在本技術中以穿孔為人所知,以電連接在穿孔之上的金屬線或其他互連至在穿孔之下的金屬線或其他互連。穿孔典型係藉由光微影 處理形成。代表性地說,光阻層可旋轉塗佈在介電層上方、該光阻層可經由型樣化遮罩對型樣化光化輻射曝光、然後該曝光層可顯影以在光阻層中形成開口。其次,可藉由將光阻層中的開口使用為蝕刻遮罩將用於穿孔的開口蝕刻在介電層中。此開口稱為穿孔開口。最終,穿孔開口可用一或多種金屬或其他導電材料填充以形成穿孔。
過去,穿孔的尺寸及間隔已逐步減少,且期望在未來穿孔的尺寸及間隔將持續,至少對幾種積體電路(例如,先進微處理器、晶片組組件、圖形晶片等),逐步減少。穿孔尺寸的一種度量係穿孔開口的臨界尺寸。穿孔之間隔的一種度量係穿孔間距。穿孔間距代表最接近的相鄰穿孔之間的中心至中心距離。
當藉由此種光微影處理型樣化具有極小間距的極小穿孔時,一些挑戰自我展現,特別當間距約70奈米(nm)或更小及/或當穿孔開口的臨界尺寸約35nm或更小時。一個此種挑戰係通常需要將穿孔及覆蓋互連之間的覆蓋,及穿孔及下方接底互連之間的覆蓋,控制在四分之一穿孔間距之量級的高容差。隨著穿孔間距隨時間縮放得越加小,有覆蓋容差與穿孔間距一起縮小的速度是微影設備甚至跟不上的傾向。
另一個此種挑戰係穿孔開口的臨界尺寸通常傾向於比光微影掃描器的解析能力更快的縮放。存在收縮技術以收縮穿孔開口的臨界尺寸。然而,收縮量傾向於受最小穿孔間距所限制,並受對光學鄰近校正(OPC)足夠中性的收 縮處理的能力所限制,且傾向於不顯著地損及線寬粗糙度(LWR)及/或臨界尺寸均勻度(CDU)。
另一個此種挑戰係光阻劑的LWR及/或CDU特徵通常必需隨穿孔開口的臨界尺寸減少而改良,以維持相同整體份量的臨界尺寸預算。然而,目前多數光阻劑的LWR及/或CDU特徵不能如穿孔開口之臨界尺寸減少那般迅速地改良。
另一個此種挑戰係極小的穿孔間距通常傾向於甚至低於極紫外光(EUV)光微影掃描器的解析能力。結果,常可能需要使用二、三、或更多個不同的光微影遮罩,其傾向於增加成本。同時,若間距持續減少,即使使用多個遮罩也可能不能使用EUV遮罩列印此等極小間距的穿孔開口。
因此,在穿孔製造技術的領域中需要改良。
100‧‧‧開始結構
102、102'''、102''''、102'''''‧‧‧層間介電(ILD)層
102'、102"‧‧‧型樣化ILD層
104‧‧‧第一硬遮罩材料層
106‧‧‧型樣化遮罩
108‧‧‧間隔器
110‧‧‧第一型樣化硬遮罩
112‧‧‧第二型樣化硬遮罩
114‧‧‧硬遮罩帽層
116‧‧‧第一型樣化硬遮罩層
118‧‧‧第四硬遮罩層
120‧‧‧第一對角線硬遮罩層
122‧‧‧最近相鄰距離
124、130、140、148‧‧‧光桶
126‧‧‧通孔位置
128、146‧‧‧硬遮罩材料
132‧‧‧通孔開口
134‧‧‧犧牲材料
136、144、152‧‧‧溝槽
138‧‧‧第二對角線硬遮罩層
142、150‧‧‧位置
154‧‧‧金屬化
156‧‧‧金屬特徵
200‧‧‧計算裝置
202‧‧‧板
204‧‧‧處理器
206‧‧‧通訊晶片
圖1A-1X根據本發明的實施例描繪代表使用對角線硬遮罩的自對準穿孔及插塞型樣化之方法中的各種操作的積體電路層的部分,其中:圖1A描繪在沈積而形成在層間介電(ILD)層上之硬遮罩材料層之後、但在其型樣化之前的開始結構的橫剖面圖;圖1B描繪圖1A之結構在硬遮罩層藉由間距倍化而型樣化之後的橫剖面圖; 圖1C描繪圖1B之結構在第二型樣化硬遮罩的形成之後的橫剖面圖;圖1D描繪圖1C之結構在硬遮罩帽層的沈積之後的橫剖面圖;圖1E描繪圖1D之結構在硬遮罩帽層的型樣化之後的斜視圖;圖1F根據本發明的實施例描繪圖1E之結構在第一型樣化硬遮罩的進一步型樣化之後的斜視圖及對應平面圖;圖1G根據本發明的實施例描繪圖1F的結構在硬遮罩帽層的移除及第四硬遮罩層的形成之後的平面圖;圖1H根據本發明的實施例描繪圖1G的結構在第一對角線硬遮罩層的沈積及型樣化之後的平面圖;圖1I根據本發明的實施例描繪圖1H的結構在第四硬遮罩層之露出區域的移除之後的平面圖;圖1J根據本發明的實施例描繪圖1I的結構在第一對角線硬遮罩層的移除之後的平面圖;圖1K根據本發明的實施例描繪圖1J的結構在第一複數個光桶形成之後的平面圖;圖1L根據本發明的實施例描繪圖1K的結構在光桶曝光及顯影以形成選擇穿孔位置,且隨後穿孔開口蝕刻至下方ILD中之後的平面圖及對應橫剖面圖(沿a-a'軸取得);圖1M根據本發明的實施例描繪圖1L的結構在殘餘光桶的移除及隨後第五硬遮罩材料的形成之後的平面圖及 對應橫剖面圖(沿b-b'軸取得);圖1N根據本發明的實施例描繪圖1M的結構在第四硬遮罩層之殘餘區域的移除之後的平面圖及對應橫剖面圖(沿c-c'軸取得);圖1O根據本發明的實施例描繪圖1N的結構在第二複數個光桶形成之後的平面圖及對應橫剖面圖(沿d-d'軸取得);圖1P根據本發明的實施例描繪圖1O的結構在光桶曝光及顯影以形成選擇穿孔位置,且隨後穿孔開口蝕刻至下方ILD中之後的平面圖及對應橫剖面圖(沿e-e'軸取得);圖1Q根據本發明的實施例描繪圖1P的結構在第五硬遮罩材料的移除、溝槽蝕刻、及隨後犧牲層形成之後的平面圖及對應橫剖面圖(沿f-f'軸取得);圖1R根據本發明的實施例描繪圖1Q的結構在第二對角線硬遮罩層的沈積及型樣化之後的平面圖;圖1S根據本發明的實施例描繪圖1R的結構在第一型樣化硬遮罩層之露出區域的移除、第二對角線硬遮罩層的移除、及之後的第三複數個光桶形成之後的平面圖及對應橫剖面圖(沿g-g'軸取得);圖1T描繪圖1S的結構在插塞位置選擇及溝槽蝕刻之後的平面圖及對應橫剖面圖(沿h-h'軸取得);圖1U描繪圖1T的結構在殘餘第三光桶的移除及隨後硬遮罩形成之後的平面圖及對應橫剖面圖(沿i-i'軸取 得);圖1V描繪圖1U的結構在第一型樣化硬遮罩移除及第四複數個光桶形成之後的平面圖及對應橫剖面圖(沿j-j'軸取得);圖1W描繪圖1V的結構在插塞位置選擇及溝槽蝕刻之後的平面圖及對應橫剖面圖(沿k-k'軸取得);且圖1X描繪圖1W的結構在殘餘第四光桶、硬遮罩材料層、及犧牲材料的移除及隨後金屬填充之後的平面圖及對應第一橫剖面圖(沿l-l'軸取得)及第二橫剖面圖(沿m-m'軸取得)。
圖2描繪根據本發明之一實作的計算裝置。
【發明內容及實施方式】
描述使用用於製造後段製程(BEOL)互連之改良覆蓋的對角線硬遮罩的自對準穿孔及插塞型樣化。在以下描述中,陳述許多具體細節,諸如,具體積集及材料規範,以提供對本發明之實施例的徹底理解。可實踐本發明的實施例而無需此等具體細節對熟悉本發明之人士將係明顯的。在其他實例中,不詳細描述已為人所熟知的特性,諸如,積體電路設計佈置,以不免必要地混淆本發明的實施例。此外,待理解顯示在圖式中的各種實施例係說明表示且不必然依比例繪製。
本文描述的一或多個實施例相關於用於覆蓋改良的對角線硬遮罩型樣化,特別在用於半導體積體電路的後段製 程(BEOL)特徵的製造上。基於對角線硬遮罩之型樣化的應用可包括,但不必受限於,193nm浸潤式光微影、極紫外光(EUV)光微影、互連製造、覆蓋改良、覆蓋預算、插塞型樣化、穿孔型樣化中的實作。實施例可對7nm節點或更小之BEOL結構的自對準製造特別有用。
在實施例中,本文描述的方法涉及容許相對於既有方法而增加穿孔及插塞覆蓋容限的積集設計。在一個此種實施例中,所有潛在穿孔及插塞係以光阻劑預型樣化及填充。隨後,在特定實施例中,使用EUV或193nm光微影以選擇用於實際最終穿孔及插塞製造的某些穿孔及插塞位置。在實施例中,使用對角線型樣化以增加在覆蓋預算中導致按二之平方根的因子之增加的最近相鄰距離。
更通常地,本文描述的一或多個實施例相關於用於自對準穿孔及插塞型樣化的減除處理,及自其產生的結構。在實施例中,本文描述的處理致能用於後段製程特徵製造之自對準金屬化的實現。針對下一代穿孔及插塞型樣化所預期的覆蓋問題可藉由本文描述的一或多個方法解決。
為提供背景,用於穿孔的目前製造技術涉及將穿孔開口型樣化在遠高於ILD溝槽之堆疊中的「盲目」處理。然後將穿孔開口型樣向下深蝕刻至溝槽中。覆蓋誤差累積且能導致各種問題,例如,短路至相鄰金屬線。在範例中,特徵以少於約50奈米的間距型樣化及對準另外需要對半導體製程極其昂貴的許多光罩及臨界對準策略。在實施例中,相反地,本文描述的方法致能自對準插塞及/或穿孔 的製造、大幅簡化覆蓋誤差的網、並僅留下一個臨界覆蓋步驟(Mx+1光柵)。然後,在實施例中,必須另外容忍之由於習知光微影/雙嵌型樣化的偏移不係本文描述之所產生結構的因子。
通常,一或多個實施例相關於使用減除技術以形成導電穿孔及在金屬(稱為「插塞」)間的不導電間距或中斷的方法。依界定,使用穿孔以著陸在先前層的金屬型樣上。在此情形中,本文描述的實施例致能更強固的互連製造設計,因為不再依賴藉由光微影裝備的對準。此種互連製造設計能用於節省許多對準/曝光、能用於改良電接觸(例如,藉由減少穿孔電阻)、並能用於降低總處理操作及使用習知方式型樣化此種特徵所另外需要的處理時間。
更具體地說,本文描述的一或多個實施例涉及減除法的使用以使用已蝕刻的溝槽預形成每個穿孔及插塞。然後使用額外操作以選擇保持何穿孔及插塞。此種操作能使用「光桶」說明,雖然該選擇處理也可使用更習知的光阻曝光及ILD回填方法實施。
在樣態中,可實作對角線硬遮罩方法。例如,圖1A-1X根據本發明的實施例描繪代表使用對角線硬遮罩的自對準穿孔及插塞型樣化之方法中的各種操作的積體電路層的部分。在各描述操作的各繪圖中,顯示橫剖面及/或平面及/或斜視圖。此等視圖將在本文中稱為對應橫剖面圖、平面圖、及斜視圖。
圖1A根據本發明的實施例描繪在沈積而形成在層間 介電(ILD)層102上之第一硬遮罩材料層104之後、但在其型樣化之前的開始結構100的橫剖面圖。參考圖1A,型樣化遮罩106具有沿著其側壁形成在第一硬遮罩材料層104上或之上的間隔器108。
圖1B根據本發明的實施例描繪圖1A的結構在第一硬遮罩層藉由間距雙倍化的型樣化之後的橫剖面圖。參考圖1B,移除型樣化遮罩106並藉由,例如,蝕刻處理轉移所產生之間隔器108的型樣至第一硬遮罩材料層104以形成第一型樣化硬遮罩110。在一個此種實施例中,如在圖1B中描畫的,第一型樣化硬遮罩110形成有光柵型樣。在實施例中,第一型樣化硬遮罩110的光柵結構係緊密間距光柵結構。在此種特定實施例中,緊密間距不能直接經由習知光微影實現。例如,如在圖1A及1B中描畫的,可首先形成基於習知光微影的型樣(遮罩106),但該間距可藉由間隔器遮罩型樣化的使用而減半。另外,雖然未圖示,原始間距可藉由第二輪的間隔器遮罩型樣化而四分之一化。因此,圖1B之第一型樣化硬遮罩110的光柵狀型樣可具有以固定間距間隔並具有固定寬度的硬遮罩線。
圖1C根據本發明的實施例描繪圖1B的結構在第二型樣化硬遮罩的形成之後的橫剖面圖。參考圖1C,第二型樣化硬遮罩112與第一型樣化硬遮罩110交錯地形成。在一個此種實施例中,第二型樣化硬遮罩112係藉由第二硬遮罩材料層的沈積而形成(例如,具有與第一硬遮罩材 料層104不同的組成)。然後藉由,例如,化學機械研磨(CMP)平坦化第二硬遮罩材料層,以提供第二型樣化硬遮罩112。
圖1D根據本發明的實施例描繪圖1C之結構在硬遮罩帽層(第三硬遮罩層)的沈積之後的橫剖面圖。參考圖1D,硬遮罩帽層114形成在第一型樣化硬遮罩110及第二型樣化硬遮罩112上。在一個此種實施例中,與第一型樣化硬遮罩110及第二型樣化硬遮罩112相較,硬遮罩帽層114的材料組成及蝕刻選擇不同。
圖1E根據本發明的實施例描繪圖1D之結構在硬遮罩帽層的型樣化之後的斜視圖。參考圖1D,型樣化硬遮罩帽層114形成在第一型樣化硬遮罩110及第二型樣化硬遮罩112上。在一個此種實施例中,型樣化硬遮罩帽層114形成有與第一型樣化硬遮罩110及第二型樣化硬遮罩112之光柵型樣垂直的光柵型樣,如圖1E中描畫的。在實施例中,型樣化硬遮罩帽層114的光柵結構係緊密間距光柵結構。在一個此種實施例中,緊密間距不能直接經由習知光微影實現。例如,首先形成基於習知光微影的型樣,但該間距可藉由間隔器遮罩型樣化的使用而減半。另外,原始間距可藉由第二輪的間隔器遮罩型樣化而四分之一化。因此,圖1E之型樣化硬遮罩帽層114的光柵狀型樣可具有以固定間距間隔並具有固定寬度的硬遮罩線。待理解關於形成及型樣化硬遮罩層(或硬遮罩帽層,諸如,硬遮罩帽層114)的本文描述在實施例中涉及在覆硬遮罩 或硬遮罩帽層之上的遮罩形成。該遮罩形成可涉及適於光微影處理之一或多個層的使用。在型樣化該一或多個光微影層時,型樣藉由蝕刻處理轉移至硬遮罩或硬遮罩帽層以提供型樣化硬遮罩或硬遮罩帽層。
圖1F根據本發明的實施例描繪圖1E之結構在第一型樣化硬遮罩的進一步型樣化之後的斜視圖及對應平面圖。參考圖1F,將型樣化硬遮罩帽層114使用為遮罩,將第一型樣化硬遮罩110更型樣化以形成第一型樣化硬遮罩層116。第二型樣化硬遮罩112在此處理中未進一步型樣化。在實施例中,第一型樣化硬遮罩110型樣化至足以曝光ILD層102之區域的深度,如圖1F所描畫的。
圖1G根據本發明的實施例描繪圖1F的結構在硬遮罩帽層的移除及第四硬遮罩層的形成之後的平面圖。參考圖1G,藉由,例如,濕蝕刻處理、乾蝕刻處理、或CMP處理,移除硬遮罩帽層(第三硬遮罩層)114。在一實施例中,第四硬遮罩層118係藉由沈積及CMP處理形成在所產生的結構上。在一個此種實施例中,第四硬遮罩層118係藉由與第二型樣化硬遮罩層112及第一型樣化硬遮罩層116的材料不同之材料層的沈積而形成。
圖1H根據本發明的實施例描繪圖1G的結構在第一對角線硬遮罩層的沈積及型樣化之後的平面圖。參考圖1H,將第一對角線硬遮罩層120形成在圖1G之第四硬遮罩層118、第二型樣化硬遮罩層112、及第一型樣化硬遮罩層116設置上。在實施例中,第一對角線硬遮罩層120 具有以,例如,45度相對於第二型樣化硬遮罩層112之光柵結構基本或完美對稱地對角的型樣,以覆蓋第四硬遮罩層118的交替線。在實施例中,第一對角線硬遮罩層120的對角線型樣係以最小臨界尺寸(CD),亦即,不使用間距減半或間距四分之一化,列印。待理解只要第四硬遮罩層118之相鄰列的部分區域保持露出,可列印個別線,甚至列印大於最小CD的個別線。無論如何,圖1H之第一對角線硬遮罩層120的光柵狀型樣可具有以固定間距間隔並具有固定寬度的硬遮罩線。待理解關於形成及型樣化對角線硬遮罩層(諸如,第一對角線硬遮罩層120)的本文描述在實施例中涉及覆硬遮罩層之上的遮罩形成。該遮罩形成可涉及適於光微影處理之一或多個層的使用。在型樣化該一或多個光微影層時,型樣藉由蝕刻處理轉移至硬遮罩層以提供對角型樣化硬遮罩層。在特定實施例中,第一對角線硬遮罩層係以碳為底質的硬遮罩層。
圖1I根據本發明的實施例描繪圖1H的結構在第四硬遮罩層之露出區域的移除之後的平面圖。參考圖1I,將第一對角線硬遮罩層120使用遮罩,移除第四硬遮罩層118的露出區域。在一個此種實施例中,第四硬遮罩層118的露出區域係藉由各向同性蝕刻處理(例如,濕蝕刻處理或非各向異性電漿蝕刻處理)移除,使得任何部分暴露均導致第四硬遮罩材料之部分露出區塊的完全移除。在一實施例中,已移除第四硬遮罩層118的區域露出ILD層102的部分,如圖1I所描畫的。
圖1J根據本發明的實施例描繪圖1I的結構在第一對角線硬遮罩層的移除之後的平面圖。參考圖1J,移除第一對角線硬遮罩層120以露出第一型樣化硬遮罩層116及第二型樣化硬遮罩層112。也露出藉由第一對角線硬遮罩層120保護而免於各向同性蝕刻之第四硬遮罩層118的部分。因此,沿著圖1J之所產生的格狀型樣的各交替列或下方的各交替行,第四硬遮罩層118的區域與下方ILD層102的露出部分交替。亦即,結果係ILD層102區域及第四硬遮罩層區域118的棋盤型樣。因此,實現按二之平方根之因子的增加在最近相鄰距離122中(顯示為方向b上的距離)。在特定實施例中,第一對角線硬遮罩層120係以碳為底質的硬遮罩材料並使用電漿灰化處理移除。
圖1K根據本發明的實施例描繪圖1J的結構在第一複數個光桶形成之後的平面圖。參考圖1K,將第一複數個光桶124形成在ILD層102之上的開口中,使得沒有ILD層102的部分保持露出。在此階段,光桶124代表在所產生之金屬化層中的所有可能穿孔位置的前半。
圖1L根據本發明的實施例描繪圖1K的結構在光桶曝光及顯影以形成選擇穿孔位置,且隨後穿孔開口蝕刻至下方ILD中之後的平面圖及對應橫剖面圖(沿a-a'軸取得)。參考圖1L,暴露並移除選擇光桶124以提供選擇的穿孔位置126。穿孔位置126受選擇性蝕刻處理,諸如,選擇性電漿蝕刻處理,以將穿孔開口延伸至下方ILD層102中,形成型樣化ILD層102'。該蝕刻對殘餘未暴露 的光桶124係選擇性的、對第一型樣化硬遮罩層116係選擇性的、對第二型樣化硬遮罩層112係選擇性的、且對第四硬遮罩層118係選擇性的。
圖1M根據本發明的實施例描繪圖1L的結構在殘餘光桶的移除及隨後第五硬遮罩材料的形成之後的平面圖及對應橫剖面圖(沿b-b'軸取得)。參考圖1M,藉由,例如,選擇性蝕刻或灰化處理移除殘餘的第一複數個光桶124。然後使用硬遮罩材料128,諸如,以碳為底質的硬遮罩材料,填充所有露出的開口(例如,形成在沿著穿孔位置126移除之光桶124上的開口)。
圖1N根據本發明的實施例描繪圖1M的結構在第四硬遮罩層之殘餘區域的移除之後的平面圖及對應橫剖面圖(沿c-c'軸取得)。參考圖1N,藉由,例如,選擇性蝕刻或灰化處理移除第四硬遮罩層118的所有殘餘區域。在一實施例中,已移除殘餘第四硬遮罩層118的區域露出型樣化ILD層102'的部分,如圖1N所描畫的。
圖1O根據本發明的實施例描繪圖1N的結構在第二複數個光桶形成之後的平面圖及對應橫剖面圖(沿d-d'軸取得)。參考圖1O,將第二複數個光桶130形成在型樣化ILD層102'之上的開口中,使得沒有型樣化ILD層102'的部分保持露出。在此階段,光桶130代表在所產生之金屬化層中的所有可能穿孔位置的後半。
圖1P根據本發明的實施例描繪圖1O的結構在光桶曝光及顯影以形成選擇穿孔位置,且隨後穿孔開口蝕刻至 下方ILD中之後的平面圖及對應橫剖面圖(沿e-e'軸取得)。參考圖1P,暴露並移除選擇光桶130以提供選擇的穿孔位置132。穿孔位置132受選擇性蝕刻處理,諸如,選擇性電漿蝕刻處理,以將穿孔開口延伸至下方型樣化ILD層102'中,形成進一步型樣化ILD層102"。該蝕刻對殘餘未暴露的光桶130係選擇性的、對第一型樣化硬遮罩層116係選擇性的、對第二型樣化硬遮罩層112係選擇性的、且對硬遮罩材料128係選擇性的。
圖1Q根據本發明的實施例描繪圖1P的結構在第五硬遮罩材料的移除、溝槽蝕刻、及隨後犧牲層形成之後的平面圖及對應橫剖面圖(沿f-f'軸取得)。參考圖1Q,移除硬遮罩材料層128,露出潛在穿孔位置的所有原始的前半及後半部分。然後將型樣化ILD層102"型樣化以形成包括穿孔開口132及126,連同未形成穿孔開口之溝槽136的ILD層102'''。如下文所描述的,溝槽136最終將用於金屬線製造。在溝槽蝕刻完成時,以犧牲材料134填充所有開口(包括穿孔開口126及132及溝槽136)。在一實施例中,硬遮罩材料層128係以碳為底質的硬遮罩材料並使用電漿灰化處理移除。在一實施例中,如本技術中已為人所知的,犧牲材料134係可流動的有機或無機材料,諸如,犧牲光吸收材料(SLAM)。將犧牲材料134形成至或平坦化至第一型樣化硬遮罩116及第二型樣化硬遮罩112的高度,如圖1Q所描畫的。
圖1R根據本發明的實施例描繪圖1Q的結構在第二 對角線硬遮罩層的沈積及型樣化之後的平面圖。參考圖1R,將第二對角線硬遮罩層138形成在圖1Q的犧牲材料134、第二型樣化硬遮罩層112、及第一型樣化硬遮罩層116設置上。在實施例中,第二對角線硬遮罩層138具有以,例如,45度相對於第二型樣化硬遮罩層112之光柵結構基本或完美對稱地對角的型樣,以覆蓋第一型樣化硬遮罩層116的交替線。在實施例中,第二對角線硬遮罩層138的對角線型樣係以最小臨界尺寸(CD),亦即,不使用間距減半或間距四分之一化,列印。待理解只要第一型樣化硬遮罩層116之相鄰列的部分區域保持露出,可列印個別線,甚至列印大於最小CD的個別線。無論如何,圖1R之第二對角線硬遮罩層138的光柵狀型樣可具有以固定間距間隔並具有固定寬度的硬遮罩線。待理解關於形成及型樣化對角線硬遮罩層(諸如,第二對角線硬遮罩層138)的本文描述在實施例中涉及覆硬遮罩層之上的遮罩形成。該遮罩形成可涉及適於光微影處理之一或多個層的使用。在型樣化該一或多個光微影層時,型樣藉由蝕刻處理轉移至硬遮罩層以提供對角型樣化硬遮罩層。在特定實施例中,第二對角線硬遮罩層138係以碳為底質的硬遮罩層。
圖1S根據本發明的實施例描繪圖1R的結構在第一型樣化硬遮罩層之露出區域的移除、第二對角線硬遮罩層的移除、及之後的第三複數個光桶形成之後的平面圖及對應橫剖面圖(沿g-g'軸取得)。參考圖1S,將第二對角線硬 遮罩層138使用遮罩,移除第一型樣化硬遮罩層116的露出區域。在一個此種實施例中,第一型樣化硬遮罩層116的露出區域係藉由各向同性蝕刻處理(例如,濕蝕刻處理或非各向異性電漿蝕刻處理)移除,使得任何部分露出均導致第一型樣化硬遮罩層116之部分露出區塊的完全移除。再度參考圖1S,移除第二對角線硬遮罩層138以露出犧牲材料134及第二型樣化硬遮罩層112。也露出藉由第二對角線硬遮罩層138保護而免於各向同性蝕刻之第一型樣化硬遮罩層116的部分。在特定實施例中,第二對角線硬遮罩層138係以碳為底質的硬遮罩材料並使用電漿灰化處理移除。再度參考圖1S,將第三複數個光桶140形成在型樣化ILD層102'''之上的所產生的開口中,使得沒有型樣化ILD層102'''的部分保持露出。在此階段,光桶140代表在所產生之金屬化層中的所有可能插塞位置的前半。因此,沿著圖1S之所產生的格狀型樣的各交替列或下方的各交替行,第一型樣化硬遮罩層116的區域與光桶140交替。亦即,結果係光桶140區域及第一型樣化硬遮罩層116區域的棋盤型樣。因此,實現按二之平方根之因子的增加在最近相鄰距離142中(顯示為方向b上的距離)。
圖1T根據本發明的實施例描繪圖1S的結構在插塞位置選擇及溝槽蝕刻之後的平面圖及對應橫剖面圖(沿h-h'軸取得)。參考圖1T,來自圖1S的光桶140從將不形成插塞的位置142移除。保留在經選擇待形成插塞之位置中 的光桶140。在一實施例中,為形成將不形成插塞的位置142,使用光微影以暴露對應光桶140。然後暴露光桶可藉由顯影劑移除。然後將型樣化ILD層102'''型樣化以形成包括形成在位置142之溝槽144的ILD層102''''。如下文所描述的,溝槽144最終將用於金屬線製造。
圖1U根據本發明的實施例描繪圖1T的結構在殘餘第三光桶的移除及隨後硬遮罩形成之後的平面圖及對應橫剖面圖(沿i-i'軸取得)。參考圖1U,藉由,例如,灰化處理移除所有殘餘的光桶140。在移除所有殘餘光桶140時,所有開口(包括溝槽144)均以硬遮罩材料層146填充。在一實施例中,硬遮罩材料層146係以碳為底質的硬遮罩材料。
圖1V根據本發明的實施例描繪圖1U的結構在第一型樣化硬遮罩移除及第四複數個光桶形成之後的平面圖及對應橫剖面圖(沿j-j'軸取得)。參考圖1V,移除第一型樣化硬遮罩層116(例如,藉由選擇性乾或濕蝕刻處理),並將第四複數個光桶148形成在型樣化ILD層102''''之上的所產生的開口中,使得沒有型樣化ILD層102''''的部分保持露出。在此階段,光桶148代表在所產生之金屬化層中的所有可能插塞位置的後半。
圖1W根據本發明的實施例描繪圖1V的結構在插塞位置選擇及溝槽蝕刻之後的平面圖及對應橫剖面圖(沿k-k'軸取得)。參考圖1W,來自圖1V的光桶148從將不形成插塞的位置150移除。保留在經選擇待形成插塞之位置 中的光桶148。在一實施例中,為形成將不形成插塞的位置150,使用光微影以暴露對應光桶148。然後暴露光桶可藉由顯影劑移除。然後將型樣化ILD層102''''型樣化以形成包括形成在位置150之溝槽152的ILD層102'''''。如下文所描述的,溝槽152最終將用於金屬線製造。
圖1X根據本發明的實施例描繪圖1W的結構在殘餘第四光桶、硬遮罩材料層、及犧牲材料的移除及隨後金屬填充之後的平面圖及對應第一橫剖面圖(沿l-l'軸取得)及第二橫剖面圖(沿m-m'軸取得)。參考圖1X,移除殘留的第四光桶148、硬遮罩材料層146、及犧牲材料134。在一個此種實施例中,硬遮罩材料層146係以碳為底質的硬遮罩材料,並使用電漿灰化處理移除硬遮罩材料層146及殘留的第四光桶148。在一實施例中,犧牲材料134係在不同蝕刻處理中移除。參考圖1X的平面圖,將金屬化154形成為與第二型樣化硬遮罩層112交錯且共平面。參考沿著圖1X之平面圖的l-l'軸取得的第一橫剖面圖,金屬化154填充形成在型樣化層間介電層102'''''中的溝槽152及154(亦即,如同對應於沿著圖1W之k-k'軸取得的橫剖面圖)。參考沿著圖1X之平面圖的m-m'軸取得的第二橫剖面圖,金屬化154也填充形成在型樣化層間介電層102'''''中的溝槽136及穿孔開口132及126(亦即,如同對應於沿著圖1Q之f-f'軸取得的橫剖面圖)。因此,使用金屬化154以形成複數條導電線及導電穿孔在用於金屬化結構,諸如,BEOL金屬化結構,的層間介電 層中。
在實施例中,金屬化154係藉由金屬填充及回磨處理形成。在一個此種實施例中,第二型樣化硬遮罩層112在該回磨處理期間在厚度上減少。在特定的此種實施例中,雖然在厚度上減少,第二型樣化硬遮罩112的部分仍受保持,如圖1X中所描畫的。因此,既非形成在型樣化層間介電層102'''''中的導電線亦非形成在型樣化層間介電層102'''''中之導電穿孔的金屬特徵156保持與第二型樣化硬遮罩層交錯,且在型樣化層間介電層102'''''上或之上(但不在其中),如也在圖1X中描畫的。在替代特定實施例(未圖示)中,第二型樣化硬遮罩112在該回磨期間完全移除。因此,既非導電線亦非導電穿孔的金屬特徵156未保持在最終結構中。在任一情形中,針對圖1X描述的結構隨後可使用為用於形成後續金屬線/穿孔及ILD層的基礎。或者,圖1X的結構可代表積體電路中的最終金屬互連層。
待理解上述處理操作可用其他順序實踐、不係每個操作均需實施、及/或可實施額外處理操作。再次參考圖1X,藉由使用對角線硬遮罩的金屬化層製造可在此階段完成。以相似方式製造的次層可能需要再次啟動該完整處理。或者,可在此階段使用其他方法以提供額外互連層,諸如,習知雙或單嵌法。
在實施例中,使用於本文中的術語「光桶」包含當形成在蝕刻開口中時超快速光阻劑或電子束光阻劑或其他光 敏材料的使用。在一個此種實施例中,聚合物至開口中的熱回流係在旋轉塗佈應用之後使用。在一實施例中,快速光阻劑係藉由從既存光阻材料移除淬滅劑而製造。在另一實施例中,光桶係藉由回蝕處理及/或光微影/收縮/蝕刻處理形成。待理解只要材料用作為光敏開關,光桶不必以實際的光阻劑填充。在一實施例中,使用光微影以曝光針對移除而選擇的對應光桶。然而,因為光桶為非光解材料所圍繞,光微影限制可係寬鬆的且錯位容差可甚高。此外,在實施例中,此種光桶可在,例如,3mJ/cm2曝光,取代在,例如,30mJ/cm2曝光。通常此會導致非常低劣的臨界尺寸(CD)控制及粗糙度。但在此情形中,CD及粗糙度控制將由光桶所界定,其能受非常良好的控制及界定。因此,可使用光桶法以規避限制次世代光微影處理之處理量的成像/劑量取捨。在一實施例中,光桶受極紫外(EUV)光的曝光以曝光光桶,其中在特定實施例中,EUV曝光係在5-15奈米的範圍中。
在實施例中,用於金屬線、ILD線、或硬遮罩線的術語「光柵結構」係用於指稱緊密間距的光柵結構。在一個此種實施例中,緊密間距不能直接經由習知光微影實現。例如,如在本技術中已為人所知的,首先形成基於習知光微影的型樣,但該間距可藉由間隔器遮罩型樣化的使用而減半。另外,原始間距可藉由第二輪的間隔器遮罩型樣化而四分之一化。因此,上述光柵狀型樣可具有以固定間距間隔並具有固定寬度的金屬線、ILD線、或硬遮罩線。該 型樣可藉由間距減半或間距四分之一化法製造。
在實施例中,如在本描述通篇中所使用的,層間介電(ILD)材料係由介電或絕緣材料之層所組成或包括介電或絕緣材料之層。合適介電材料的範例包括,但未受限於,矽的氧化物(例如,二氧化矽(SiO2))、矽的摻雜氧化物、矽的氟化氧化物、矽的碳摻雜氧化物、在本技術中已為人所知的各種低k介電材料、及彼等的組合。層間介電材料可藉由習知技術形成,諸如,化學氣相沈積(CVD)、物理氣相沈積(PVD)、或藉由其他沈積法。
在實施例中,如在本描述通篇中所使用的,互連材料(例如,金屬線及/或穿孔)係由一或多種金屬或其他導電結構組成。常見範例係銅線及可能或可能不包括在銅及周圍ILD材料之間的障壁層的結構的使用。如本文所使用的,術語金屬包括合金、堆疊、及多種金屬的其他組合。例如,金屬互連線可包括障壁層、不同金屬或合金的堆疊等。互連線有時在本技術中也稱為軌跡、佈線、線、金屬、或簡單地稱為互連。
在實施例中,如也在本描述通篇中所使用的,插塞及/或帽及/或硬遮罩材料係由與層間介電材料不同的介電材料組成。在一實施例中,此等材料係犧牲材料,而層間介電材料至少有一些保留在最終結構中。在部分實施例中,插塞及/或帽及/或硬遮罩材料包括矽之氮化物(例如,氮化矽)的層,或矽之氧化物的層、或二者、或彼等的組合。其他合適材料可包括以碳為底質的材料。在另一實施 例中,插塞及/或帽及/或硬遮罩材料包括金屬種類。例如,硬遮罩或其他重疊材料可包括鈦或其他金屬之氮化物的層(例如,氮化鈦)。潛在較少量的其他材料,諸如,氧,可包括在一或多個此等層中。或者,可依據特定實作使用在本技術中已知的其他插塞及/或帽及/或硬遮罩材料層。插塞及/或帽及/或硬遮罩材料層可能藉由CVD、PVD、或藉由其他沈積法形成。
待理解上述層及材料典型地形成在下方半導體基板或結構上或之上,諸如,積體電路的下方裝置層(等)。在實施例中,下方半導體基板代表用於製造積體電路之通用工件物件。半導體基板常包括晶圓或另一片矽或另一半導體材料。合適的半導體基板包括,但未受限於,單晶矽、多晶矽、及絕緣層覆矽(SOI),以及其他半導體材料形成的相似基板。半導體基板依據製造階段常包括電晶體、及積體電路等。基板也可包括半導體材料、金屬、介電質、摻雜劑、及常在半導體基板中發現的其他材料。此外,上述結構可製造在下方低階後段製程(BEOL)互連層上。
所產生的結構可致能中心正在下方金屬層上的穿孔的製造。亦即,由於不完美的選擇性蝕刻處理,穿孔可寬於、窄於、或等於下方金屬線的寬度。雖然如此,在實施例中,使穿孔的中心直接對準(匹配)金屬線的中心。此外,用於選擇特定插塞及穿孔的ILD將可能與主要ILD非常不同,且將在二方向上完美地自對準。因此,在實施 例中,必須另外容忍之由於習知光微影/雙嵌型樣化的偏移不係本文描述之所產生結構的因子。
本文描述的實施例可用於製造各式各樣不同種類的積體電路及/或微電子裝置。此種積體電路的範例包括,但未受限於,處理器、晶片組組件、圖形處理器、數位訊號處理器、及微控制器等。在其他實施例中,可製造半導體記憶體。再者,積體電路或其他微電子裝置可使用在在本技術中已為人所知之各式各樣的電子裝置中。例如,在電腦系統(例如,桌上型、膝上型、伺服器)、行動電話、個人電子產品等中。積體電路也可與系統中的匯流排及其他組件耦接。例如,處理器可藉由一或多個匯流排耦接至記憶體、晶片組等。處理器、記憶體、及晶片組各者可潛在地使用本文描述的方法製造。
圖2描繪根據本發明之一實作的計算裝置200。計算裝置200收納板202。板202可包括許多組件,包括但未受限於處理器204及至少一通訊晶片206。將處理器204實體及電耦接至板202。在部分實施例中,也將至少一通訊晶片206實體及電耦接至板202。在其他實作中,通訊晶片206係處理器204的一部分。
取決於其應用,計算裝置200可包括可能或可能不實體及電耦接至板202的其他組件。此等其他組件包括,但未受限於,揮發性記憶體(例如,DRAM)、非揮發性記憶體(例如,ROM)、快閃記憶體、圖形處理器、數位訊號處理器、加密處理器、晶片組、天線、顯示器、觸控螢 幕顯示器、觸控螢幕控制器、電池、音訊編碼解碼器、視訊編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速度計、迴轉儀、揚聲器、相機、及大量儲存裝置(諸如,硬碟機、光碟(CD)、及數位多樣化光碟(DVD)等)。
通訊晶片206致能用於將資料傳輸至計算裝置200或自其傳輸資料的無線通訊。術語「無線」及其衍生術語可用於描述可能透過非實質媒體經由使用調變電磁輻射通訊資料的電路、裝置、系統、方法、技術、通信頻道等。該術語未暗示該等關聯裝置不包含任何線路,雖然在部分實施例中彼等可不含。通訊晶片206可實作任何數量的無線標準或協定,包括但未受限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進技術(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、彼等的衍生物,以及指定為3G、4G、5G、及之後的任何其他無線協定。計算裝置200可包括複數個通信晶片206。例如,第一通信晶片206可能專用於較短範圍的無線通訊,諸如,Wi-Fi及藍牙,且第二通信晶片206可能專用於較長範圍的無線通訊,諸如,GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他。
計算裝置200的處理器204包括封裝在處理器204內的積體電路晶粒。在本發明的部分實作中,處理器的積體 電路晶粒包括依據本發明之實作建立的一或多個結構,諸如,自對準穿孔及插塞。術語「處理器」可指處理來自暫存器及/或記憶體之電子資料以將該電子資料轉移為可儲存在暫存器及/或記憶體中之其他電子資料的任何裝置或裝置之一部分。
通訊晶片206也包括封裝在通訊晶片206內的積體電路晶粒。根據本發明的另一實作,通訊晶片的積體電路晶粒包括依據本發明之實作建立的一或多個結構,諸如,自對準穿孔及插塞。
在其他實作中,收容在計算裝置200中的另一組件可包含積體電路晶粒,其包括根據本發明之實作建立的一或多個結構,諸如,自對準穿孔及插塞。
在各種實作中,計算裝置200可係膝上型電腦、易網機、筆記型電腦、超輕薄筆記型電腦、智慧型手機、平板電腦、個人數位助理(PDA)、超級行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位視訊錄影機。在其他實作中,計算裝置200可係處理資料的任何其他電子裝置。
因此,本發明的實施例包括使用用於製造後段製程(BEOL)互連之改良覆蓋的對角線硬遮罩的自對準穿孔及插塞型樣化。
在實施例中,用於積體電路的互連結構包括設置在結構之上的層間介電層。光柵結構設置在該層間介電層之 上,並包括共平面交替的介電硬遮罩線及導電線。該等導電線的一或多者延伸至該層間介電層中,且該等導電線的一或多者不延伸至該層間介電層中。
在一實施例中,延伸至該層間介電層中之該一或多條導電線的一者完全延伸通過該層間介電層,以提供至設置在該基板及該層間介電層之間的下金屬化層的導電穿孔。
在一實施例中,延伸至該層間介電層中之該一或多條導電線的一者僅部分延伸至該層間介電層中,以提供用於包括該層間介電層之金屬化層的導電金屬線。
在一實施例中,該光柵結構設置在該層間介電層上。
在實施例中,製造用於積體電路之互連結構的方法涉及將第一硬遮罩層形成在設置於基板之上的層間介電層之上。該第一硬遮罩層包括複數條第一硬遮罩線,該等第一硬遮罩線具有在第一方向上的第一光柵並包含與該第一光柵交錯的一或多個犧牲材料。該方法也涉及將第二硬遮罩層形成在該第一硬遮罩層之上。該第二硬遮罩層包括複數條第二硬遮罩線,該等第二硬遮罩線具有在與該第一方向對角之第二方向上的第二光柵。該方法也涉及將該第二硬遮罩層使用為遮罩,蝕刻該第一硬遮罩層以形成經型樣化第一硬遮罩層。該蝕刻涉及移除該一或多個犧牲材料的部分。
在一實施例中,形成該第一硬遮罩層涉及使用相對於最小臨界尺寸(CD)的間距減半或間距四分之一化的型樣化處理形成該複數條第一硬遮罩線,且形成該第二硬遮 罩層涉及以最小CD形成該複數條第二硬遮罩線。
在一實施例中,形成該第二硬遮罩層涉及形成該複數條第二硬遮罩線,該等第二硬遮罩線具有對該第一方向成45度的該第二光柵。
在一實施例中,該方法更涉及在蝕刻該第一硬遮罩層之後移除該第二硬遮罩層。
在一實施例中,該方法更涉及在移除該第二硬遮罩層之後,將複數個光桶形成在該經型樣化第一硬遮罩中、及曝光、顯影、及移除比全部該複數個光桶為少的光桶,以露出該層間介電層的部分、及完全蝕刻通過該層間介電層的該等露出部分以形成穿孔開口、且將金屬穿孔形成在該等穿孔開口中。
在一實施例中,該方法更涉及在移除該第二硬遮罩層之後,將複數個光桶形成在該經型樣化第一硬遮罩中、及曝光、顯影、及移除比全部該複數個光桶為少的光桶,以露出該層間介電層的部分、及僅部分蝕刻通過該層間介電層的該等露出部分以形成溝槽、並將金屬線形成在該等溝槽中。
在一實施例中,該複數條第二硬遮罩線係由以碳為底質的材料組成,且移除該第二硬遮罩層涉及使用灰化處理。
在實施例中,製造用於積體電路之互連結構的方法涉及將具有光柵結構的複數條硬遮罩線形成在設置於基板之上的層間介電層之上。該方法也涉及形成與該複數條硬遮 罩線交錯的第一複數個光桶,該第一複數個光桶對應於該互連結構之金屬化層中的所有可能穿孔位置的前半。該方法也涉及曝光、顯影、及移除比全部該第一複數個光桶為少的光桶,以露出該層間介電層的第一部分。該方法也涉及完全蝕刻通過該層間介電層的該等經露出第一部分以在該層間介電層中形成第一穿孔開口。
在一實施例中,該方法更涉及移除該第一複數個光桶的所有殘餘光桶、且隨後,形成與該複數條硬遮罩線交錯的第二複數個光桶,該第二複數個光桶對應於該互連結構之該金屬化層中的所有可能穿孔位置的後半、及曝光、顯影、及移除比全部該第二複數個光桶為少的光桶,以露出該層間介電層的第二部分、及完全蝕刻通過該層間介電層的該等經露出第二部分以在該層間介電層中形成第二穿孔開口。
在一實施例中,該方法更涉及移除該第二複數個光桶的所有殘餘光桶,且隨後,將金屬穿孔形成在該層間介電層之該第一及第二穿孔開口中。
在一實施例中,形成與該複數條硬遮罩線交錯之該第一複數個光桶涉及將該第一複數個光桶各者形成為具有二乘以該複數條硬遮罩線的該光柵型樣之線寬的平方根之因子的最近相鄰距離。
在一實施例中,曝光、顯影、及移除比全部該第一複數個光桶為少的光桶涉及對極紫外光(EUV)照射曝光。
在實施例中,製造用於積體電路之互連結構的方法涉 及將具有光柵結構的複數條硬遮罩線形成在設置於基板之上的層間介電層之上。該方法也涉及形成與該複數條硬遮罩線交錯的第一複數個光桶,該第一複數個光桶對應於該互連結構之金屬化層中的所有可能插塞位置的前半。該方法也涉及曝光、顯影、及移除比全部該第一複數個光桶為少的光桶,以露出該層間介電層的第一部分。該方法也涉及僅部分蝕刻通過該層間介電層的該等經露出第一部分以在該層間介電層中形成第一溝槽。
在一實施例中,該方法更涉及移除該第一複數個光桶的所有殘餘光桶、且隨後,形成與該複數條硬遮罩線交錯的第二複數個光桶,該第二複數個光桶對應於該互連結構之該金屬化層中的所有可能插塞位置的後半、及曝光、顯影、及移除比全部該第二複數個光桶為少的光桶,以露出該層間介電層的第二部分、及僅部分蝕刻通過該層間介電層的該等經露出第二部分以在該層間介電層中形成第二溝槽。
在一實施例中,該方法更涉及移除該第二複數個光桶的所有殘餘光桶,且隨後,將金屬線形成在該層間介電層之該第一及第二溝槽中。
在一實施例中,形成與該複數條硬遮罩線交錯之該第一複數個光桶涉及將該第一複數個光桶各者形成為具有二乘以該複數條硬遮罩線的該光柵型樣之線寬的平方根之因子的最近相鄰距離。
在一實施例中,曝光、顯影、及移除比全部該第一複 數個光桶為少的光桶涉及對極紫外光(EUV)照射曝光。
102'''''‧‧‧層間介電(ILD)層
112‧‧‧第二型樣化硬遮罩
132‧‧‧通孔開口
136、144、152‧‧‧溝槽
154‧‧‧金屬化
156‧‧‧金屬特徵

Claims (20)

  1. 一種用於積體電路的互連結構,該互連結構包含:層間介電層,設置在基板之上;及光柵結構,設置在該層間介電層之上,並包含共平面交替的介電硬遮罩線及導電線,其中該等導電線的一或多者延伸至該層間介電層中,且該等導電線的一或多者不延伸至該層間介電層中,其中延伸至該層間介電層中之該一或多條導電線的一者完全延伸通過該層間介電層,以提供至設置在該基板及該層間介電層之間的下金屬化層的導電穿孔。
  2. 一種用於積體電路的互連結構,該互連結構包含:層間介電層,設置在基板之上;及光柵結構,設置在該層間介電層之上,並包含共平面交替的介電硬遮罩線及導電線,其中該等導電線的一或多者延伸至該層間介電層中,且該等導電線的一或多者不延伸至該層間介電層中,其中延伸至該層間介電層中之該一或多條導電線的一者僅部分延伸至該層間介電層中,以提供用於包含該層間介電層之金屬化層的導電金屬線。
  3. 如申請專利範圍第1或2項的互連結構,其中該光柵結構設置在該層間介電層上。
  4. 一種製造用於積體電路之互連結構的方法,該方 法包含:將第一硬遮罩層形成在設置在基板之上的層間介電層之上,該第一硬遮罩層包含複數條第一硬遮罩線,該等第一硬遮罩線具有在第一方向上的第一光柵並包含與該第一光柵交錯的一或多個犧牲材料;將第二硬遮罩層形成在該第一硬遮罩層之上,該第二硬遮罩層包含複數條第二硬遮罩線,該等第二硬遮罩線具有在與該第一方向對角之第二方向上的第二光柵;且將該第二硬遮罩層使用為遮罩,蝕刻該第一硬遮罩層以形成經型樣化第一硬遮罩層,該蝕刻包含移除該一或多個犧牲材料的部分。
  5. 如申請專利範圍第4項的方法,其中形成該第一硬遮罩層包含使用相對於最小臨界尺寸(CD)的間距減半或間距四分之一化的型樣化處理形成該複數條第一硬遮罩線,且其中形成該第二硬遮罩層包含以最小CD形成該複數條第二硬遮罩線。
  6. 申請專利範圍第4項的方法,其中形成該第二硬遮罩層包含形成該複數條第二硬遮罩線,該等第二硬遮罩線具有對該第一方向成45度的該第二光柵。
  7. 如申請專利範圍第4項之方法,更包含:在蝕刻該第一硬遮罩層之後移除該第二硬遮罩層。
  8. 如申請專利範圍第7項的方法,另外包含:在移除該第二硬遮罩層之後,將複數個光桶形成在該經型樣化第一硬遮罩中; 曝光、顯影、及移除比全部該複數個光桶為少的光桶,以露出該層間介電層的部分;完全蝕刻通過該層間介電層的該等露出部分以形成穿孔開口;且將金屬穿孔形成在該等穿孔開口中。
  9. 如申請專利範圍第7項的方法,另外包含:在移除該第二硬遮罩層之後,將複數個光桶形成在該經型樣化第一硬遮罩中;曝光、顯影、及移除比全部該複數個光桶為少的光桶,以露出該層間介電層的部分;僅部分蝕刻通過該層間介電層的該等露出部分以形成溝槽;且將金屬線形成在該等溝槽中。
  10. 如申請專利範圍第7項的方法,其中該複數條第二硬遮罩線包含以碳為底質的材料,且其中移除該第二硬遮罩層包含使用灰化處理。
  11. 一種製造用於積體電路之互連結構的方法,該方法包含:將具有光柵型樣的複數硬遮罩線形成在設置於基板之上的層間介電層之上;形成與該複數條硬遮罩線交錯的第一複數個光桶,該第一複數個光桶對應於該互連結構之金屬化層中的所有可能穿孔位置的前半(a first half);曝光、顯影、及移除比全部該第一複數個光桶為少的 光桶,以露出該層間介電層的第一部分;且完全蝕刻通過該層間介電層的該等露出的第一部分以在該層間介電層中形成第一穿孔開口。
  12. 如申請專利範圍第11項之方法,更包含:移除該第一複數個光桶的所有殘餘光桶;且隨後,形成與該複數條硬遮罩線交錯的第二複數個光桶,該第二複數個光桶對應於該互連結構之該金屬化層中的所有可能穿孔位置的後半(a second half);曝光、顯影、及移除比全部該第二複數個光桶為少的光桶,以露出該層間介電層的第二部分;且完全蝕刻通過該層間介電層的該等露出的第二部分以在該層間介電層中形成第二穿孔開口。
  13. 如申請專利範圍第12項之方法,更包含:移除該第二複數個光桶的所有殘餘光桶;且隨後,將金屬穿孔形成在該層間介電層之該第一及第二穿孔開口中。
  14. 如申請專利範圍第11項的方法,其中形成與該複數條硬遮罩線交錯之該第一複數個光桶包含將該第一複數個光桶各者形成為具有二乘以該複數條硬遮罩線的該光柵型樣之線寬的平方根之因子的最近相鄰距離。
  15. 如申請專利範圍第11項的方法,其中曝光、顯影、及移除比全部該第一複數個光桶為少的光桶包含對極紫外光(EUV)照射曝光。
  16. 一種製造用於積體電路之互連結構的方法,該方 法包含:將具有光柵型樣的複數硬遮罩線形成在設置於基板之上的層間介電層之上;形成與該複數條硬遮罩線交錯的第一複數個光桶,該第一複數個光桶對應於該互連結構之金屬化層中的所有可能插塞位置的前半(a first half);曝光、顯影、及移除比全部該第一複數個光桶為少的光桶,以露出該層間介電層的第一部分;且僅部分蝕刻通過該層間介電層的該等露出的第一部分以在該層間介電層中形成第一溝槽。
  17. 如申請專利範圍第16項之方法,更包含:移除該第一複數個光桶的所有殘餘光桶;且隨後,形成與該複數條硬遮罩線交錯的第二複數個光桶,該第二複數個光桶對應於該互連結構之該金屬化層中的所有可能插塞位置的後半(a second half);曝光、顯影、及移除比全部該第二複數個光桶為少的光桶,以露出該層間介電層的第二部分;且僅部分蝕刻通過該層間介電層的該等露出的第二部分以在該層間介電層中形成第二溝槽。
  18. 如申請專利範圍第17項之方法,更包含:移除該第二複數個光桶的所有殘餘光桶;且隨後,將金屬線形成在該層間介電層之該第一及第二溝槽中。
  19. 如申請專利範圍第16項的方法,其中形成與該 複數條硬遮罩線交錯之該第一複數個光桶包含將該第一複數個光桶各者形成為具有二乘以該複數條硬遮罩線的該光柵型樣之線寬的平方根之因子的最近相鄰距離。
  20. 如申請專利範圍第16項的方法,其中曝光、顯影、及移除比全部該第一複數個光桶為少的光桶包含對極紫外光(EUV)照射曝光。
TW103137623A 2013-12-20 2014-10-30 用於製造後段製程(beol)互連之改良覆蓋的對角線硬遮罩 TWI556384B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14/137,588 US9209077B2 (en) 2013-12-20 2013-12-20 Diagonal hardmasks for improved overlay in fabricating back end of line (BEOL) interconnects

Publications (2)

Publication Number Publication Date
TW201532219A TW201532219A (zh) 2015-08-16
TWI556384B true TWI556384B (zh) 2016-11-01

Family

ID=53400848

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103137623A TWI556384B (zh) 2013-12-20 2014-10-30 用於製造後段製程(beol)互連之改良覆蓋的對角線硬遮罩

Country Status (6)

Country Link
US (2) US9209077B2 (zh)
EP (1) EP3084821A4 (zh)
KR (1) KR102367996B1 (zh)
CN (1) CN105745746B (zh)
TW (1) TWI556384B (zh)
WO (1) WO2015094502A1 (zh)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9041217B1 (en) * 2013-12-18 2015-05-26 Intel Corporation Self-aligned via patterning with multi-colored photobuckets for back end of line (BEOL) interconnects
EP3314632A4 (en) * 2015-06-26 2019-02-20 Intel Corporation TEXTILE STRUCTURING FOR SUBTRACTIVELY STRUCTURED, SELF-ALIGNED INTERMEDIATE CONNECTIONS, CONNECTORS AND PASSES
CN108352304B (zh) * 2015-09-24 2022-03-08 东京毅力科创株式会社 形成用于亚分辨率衬底图案化的刻蚀掩模的方法
WO2017086907A1 (en) * 2015-11-16 2017-05-26 Intel Corporation Structures and methods for improved lithographic processing
WO2017105445A1 (en) * 2015-12-16 2017-06-22 Intel Corporation Grid self-aligned metal via processing schemes for back end of line (beol) interconnects and structures resulting therefrom
WO2017111924A1 (en) * 2015-12-21 2017-06-29 Intel Corporation Grating based plugs and cuts for feature end formation for back end of line (beol) interconnects and structures resulting therefrom
WO2017111925A1 (en) * 2015-12-21 2017-06-29 Intel Corporation Multi-pitch or variable pitch grating structures for overlay, dose or focus information extraction
TWI621180B (zh) * 2016-02-02 2018-04-11 東京威力科創股份有限公司 使用選擇性沉積之金屬與介層洞的自行對準
CN108701645B (zh) * 2016-03-30 2023-10-10 太浩研究有限公司 减成图案化的互连下方的自对准通孔
DE112016006659T5 (de) 2016-05-27 2018-12-13 Intel Corporation Damaszierte Stopfen- und Zungenstrukturbildung mittels Photobuckets für auf Abstandhalter basierende Back-End-of-Line (BEOL)-Verbindungen
WO2017204821A1 (en) * 2016-05-27 2017-11-30 Intel Corporation Subtractive plug and tab patterning with photobuckets for back end of line (beol) spacer-based interconnects
US9741613B1 (en) * 2016-06-07 2017-08-22 Globalfoundries Inc. Method for producing self-aligned line end vias and related device
EP3479397B1 (en) * 2016-07-01 2021-05-19 INTEL Corporation Dielectric helmet-based approaches for back end of line (beol) interconnect fabrication and structures resulting therefrom
US11137681B2 (en) 2016-07-01 2021-10-05 Intel Corporation Lined photobucket structure for back end of line (BEOL) interconnect formation
US11527433B2 (en) 2016-09-30 2022-12-13 Intel Corporation Via and plug architectures for integrated circuit interconnects and methods of manufacture
US10892184B2 (en) * 2016-09-30 2021-01-12 Intel Corporation Photobucket floor colors with selective grafting
US11232980B2 (en) 2016-12-23 2022-01-25 Intel Corporation Bottom-up fill dielectric materials for semiconductor structure fabrication and their methods of fabrication
DE112016007542T5 (de) * 2016-12-23 2019-09-12 Intel Corporation Fortschrittliche Lithographie und selbstorganisierende Vorrichtungen
CN109997219B (zh) * 2016-12-23 2023-08-04 英特尔公司 用于调制电桶敏感度的差异化硬掩模
CN109964311B (zh) * 2016-12-23 2024-03-01 英特尔公司 用于导电通孔制造的基于导电帽的方法及由此得到的结构
WO2018125247A1 (en) * 2016-12-31 2018-07-05 Intel Corporation Hardened plug for improved shorting margin
US10147637B2 (en) * 2017-02-10 2018-12-04 Imec Vzw Methods for forming conductive paths and vias
US11063138B2 (en) 2017-06-24 2021-07-13 Intel Corporation Quantum dot devices
US20190027364A1 (en) * 2017-07-21 2019-01-24 Nanya Technology Corporation Semiconductor structure and method for preparing the same
US10727045B2 (en) * 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device
US10504851B2 (en) 2018-02-26 2019-12-10 Globalfoundries Inc. Structure and method to improve overlay performance in semiconductor devices
CN110634733B (zh) * 2018-06-22 2024-10-25 长鑫存储技术有限公司 半导体存储器电容孔的制备方法
CN111199875B (zh) * 2018-11-16 2022-03-15 长鑫存储技术有限公司 图形化硬掩膜层制备方法、电容器阵列结构及其制备方法
US11152375B2 (en) * 2019-01-28 2021-10-19 Micron Technology, Inc. Contact patterning
US10964592B2 (en) * 2019-03-12 2021-03-30 Micron Technology, Inc. Methods of forming conductive vias and methods of forming memory circuitry
US10978343B2 (en) 2019-08-16 2021-04-13 International Business Machines Corporation Interconnect structure having fully aligned vias
US11094590B1 (en) 2020-03-09 2021-08-17 International Business Machines Corporation Structurally stable self-aligned subtractive vias
TWI828985B (zh) * 2020-06-10 2024-01-11 美商應用材料股份有限公司 完全自對準減法蝕刻

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201110228A (en) * 2009-06-11 2011-03-16 Globalfoundries Sg Pte Ltd Integrated circuit system employing low-k dielectrics and method of manufacture thereof
CN102148185A (zh) * 2010-02-09 2011-08-10 中芯国际集成电路制造(上海)有限公司 形成互连结构的方法
US20130260559A1 (en) * 2012-03-28 2013-10-03 Samsung Electronics Co., Ltd. Methods for forming fine patterns of a semiconductor device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0128828B1 (ko) * 1993-12-23 1998-04-07 김주용 반도체 장치의 콘택홀 제조방법
JP3631380B2 (ja) * 1998-08-28 2005-03-23 株式会社東芝 半導体装置及びその製造方法
US7378738B2 (en) * 2003-09-02 2008-05-27 International Business Machines Corporation Method for producing self-aligned mask, articles produced by same and composition for same
US20080174022A1 (en) * 2007-01-22 2008-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and fabrication method thereof
US20090200683A1 (en) 2008-02-13 2009-08-13 International Business Machines Corporation Interconnect structures with partially self aligned vias and methods to produce same
KR101450254B1 (ko) 2008-07-09 2014-10-13 삼성전자주식회사 증가된 정전 용량을 갖는 스토리지 노드를 포함하는 반도체메모리 소자
KR101658492B1 (ko) * 2010-08-13 2016-09-21 삼성전자주식회사 미세 패턴의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
US8216939B2 (en) * 2010-08-20 2012-07-10 Micron Technology, Inc. Methods of forming openings
US8987862B2 (en) 2011-01-12 2015-03-24 Freescale Semiconductor, Inc. Methods of forming semiconductor devices having conductors with different dimensions
KR101843580B1 (ko) 2011-08-16 2018-03-30 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR20130070347A (ko) * 2011-12-19 2013-06-27 에스케이하이닉스 주식회사 반도체장치 제조 방법
US8647981B1 (en) * 2012-08-31 2014-02-11 Micron Technology, Inc. Methods of forming patterns, and methods of forming integrated circuitry

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201110228A (en) * 2009-06-11 2011-03-16 Globalfoundries Sg Pte Ltd Integrated circuit system employing low-k dielectrics and method of manufacture thereof
CN102148185A (zh) * 2010-02-09 2011-08-10 中芯国际集成电路制造(上海)有限公司 形成互连结构的方法
US20130260559A1 (en) * 2012-03-28 2013-10-03 Samsung Electronics Co., Ltd. Methods for forming fine patterns of a semiconductor device

Also Published As

Publication number Publication date
EP3084821A4 (en) 2017-09-13
EP3084821A1 (en) 2016-10-26
KR20160098183A (ko) 2016-08-18
WO2015094502A1 (en) 2015-06-25
US20150179513A1 (en) 2015-06-25
US9209077B2 (en) 2015-12-08
CN105745746A (zh) 2016-07-06
CN105745746B (zh) 2019-10-01
TW201532219A (zh) 2015-08-16
US9548269B2 (en) 2017-01-17
US20160126184A1 (en) 2016-05-05
KR102367996B1 (ko) 2022-02-25

Similar Documents

Publication Publication Date Title
TWI556384B (zh) 用於製造後段製程(beol)互連之改良覆蓋的對角線硬遮罩
US9553018B2 (en) Self-aligned via and plug patterning with photobuckets for back end of line (BEOL) interconnects
US9793163B2 (en) Subtractive self-aligned via and plug patterning for back end of line (BEOL) interconnects
US9406512B2 (en) Self-aligned via patterning with multi-colored photobuckets for back end of line (BEOL) interconnects
US20240213095A1 (en) Subtractive plug and tab patterning with photobuckets for back end of line (beol) spacer-based interconnects
TWI706442B (zh) 用於後段製程線路(beol)互連之柵格自行對準金屬穿孔處理方法及由其所生成的結構
TW201528347A (zh) 用於後段製程(beol)互連之前層自對準通孔及插塞圖案化
TW201733007A (zh) 用於圖案化後段(beol)互連之金屬線端的方法
TWI776672B (zh) 利用光刻桶的嵌刻栓塞及突片圖案化以用於後段製程(beol)基於隔層的互連
US20180315590A1 (en) Grating based plugs and cuts for feature end formation for back end of line (beol) interconnects and structures resulting therefrom

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees