KR102367996B1 - Beol(back end of line) 상호접속의 제조시의 오버레이 개선을 위한 대각선 하드마스크 - Google Patents

Beol(back end of line) 상호접속의 제조시의 오버레이 개선을 위한 대각선 하드마스크 Download PDF

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인텔 코포레이션
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Abstract

BEOL(back end of line) 상호접속들의 제조시의 오버레이 개선을 위한 대각선 하드마스크들을 이용하는 자기 정렬 비아 및 플러그 패터닝이 설명된다. 일례에서, 집적 회로용 상호접속 구조체를 제조하는 방법은 기판 위에 배치된 층간 유전체 층 위에 제1 하드마스크 층을 형성하는 단계를 포함한다. 제1 하드마스크 층은 제1 방향의 제1 격자를 갖고 제1 격자와 인터리빙되는 하나 이상의 희생 재료를 포함하는 복수의 제1 하드마스크 라인을 포함한다. 방법은 제1 하드마스크 층 위에 제2 하드마스크 층을 형성하는 단계도 포함한다. 제2 하드마스크 층은 제1 방향에 대각선인 제2 방향의 제2 격자를 갖는 복수의 제2 하드마스크 라인을 포함한다. 방법은 제2 하드마스크 층을 마스크로 이용하여, 제1 하드마스크 층을 에칭하여, 패터닝된 제1 하드마스크 층을 형성하는 단계도 포함한다.

Description

BEOL(BACK END OF LINE) 상호접속의 제조시의 오버레이 개선을 위한 대각선 하드마스크{DIAGONAL HARDMASKS FOR IMPROVED OVERLAY IN FABRICATING BACK END OF LINE (BEOL) INTERCONNECTS}
본 발명의 실시예들은 반도체 구조체 및 처리의 분야에 관한 것으로서, 구체적으로는 BEOL(back end of line) 상호접속의 제조시의 오버레이 개선을 위한 대각선 하드마스크에 관한 것이다.
지난 수십 년 동안, 집적 회로들에서의 피처들의 스케일링은 지속적으로 성장하는 반도체 산업의 원동력이 되어 왔다. 점점 더 작은 피처들로의 스케일링은 반도체 칩들의 제한된 면적에서의 기능 유닛들의 증가된 밀도를 가능하게 한다. 예를 들어, 트랜지스터 크기를 축소하는 것은 칩에 증가된 수의 메모리 또는 논리 장치들의 칩 상의 포함을 허용하여, 용량이 증가된 제품들의 제조를 유도한다. 그러나, 점점 많은 용량을 향한 추진이 쟁점이 없는 것은 아니다. 각각의 장치의 성능을 최적화할 필요성이 점점 더 중요해진다.
집적 회로들은 비아들 위의 금속 라인들 또는 다른 상호접속들을 비아들 아래의 금속 라인들 또는 다른 상호접속들에 전기적으로 접속하기 위한, 본 기술분야에서 비아들로 알려진, 전기적 도전성 마이크로전자 구조체들을 통상 포함한다. 비아들은 통상적으로 리소그래피 프로세스에 의해 형성된다. 대표적으로, 포토레지스트 층이 유전층 위에 스핀 코팅될 수 있고, 이러한 포토레지스트 층은 패터닝된 마스크를 통해 패터닝된 화학 방사선에 노출될 수 있고, 그리고 나서 이러한 노출된 층은 포토레지스트 층에 개구를 형성하기 위해 현상될 수 있다. 다음으로, 포토레지스트 층에서의 개구를 에칭 마스크로서 사용하는 것에 의해 비아를 위한 개구가 유전체 층 내에 에칭될 수 있다. 이러한 개구는 비아 개구로서 지칭된다. 마지막으로, 비아 개구는 비아를 형성하는 하나 이상의 금속들 또는 다른 도전성 재료들로 채워질 수 있다.
과거에는, 비아들의 크기들 및 간격이 점진적으로 감소되었고, 미래에도 적어도 일부 타입들의 집적 회로들(예를 들어, 진보된 마이크로프로세서들, 칩셋 컴포넌트들, 그래픽 칩들, 등)에 대해, 비아들의 크기들 및 간격이 계속 점진적으로 감소할 것으로 예상된다. 비아들의 크기의 하나의 척도는 비아 개구의 임계 치수(critical dimension)이다. 비아들의 간격의 하나의 척도는 비아 피치(pitch)이다. 비아 피치는 가장 가까운 인접 비아들 사이의 중심간 거리를 나타낸다.
이러한 리소그래피 프로세스들에 의해 매우 작은 피치들을 갖는 매우 작은 비아들을 패터닝할 때, 특히, 피치들이 약 70 나노미터(nm) 이하일 때 그리고/또는 비아 개구들의 임계 치수들이 약 35nm 이하일 때, 몇 가지 문제가 발생한다. 하나의 이러한 문제는 비아들과 위에 놓이는 상호접속들 사이의 오버레이(overlay) 및 비아들과 아래에 놓이는 랜딩(landing) 상호접속들 사이의 오버레이가 일반적으로 비아 피치의 1/4 정도의 높은 허용오차들(tolerances)로 제어될 필요가 있다는 점이다. 비아 피치들이 시간이 지남에 따라 훨씬 더 작게 스케일링됨에 따라, 이러한 오버레이 허용오차들은 리소그래피 장비가 따라갈 수 있는 것보다 훨씬 더 큰 비율로 이들과 함께 스케일링되는 경향이 있다.
다른 이러한 문제는 비아 개구들의 임계 치수들이 일반적으로 리소그래피 스캐너들의 해상도(resolution) 성능들보다 더 빠르게 스케일링되는 경향이 있다는 점이다. 축소 기술들은 비아 개구들의 임계 치수들을 축소하기 위해 존재한다. 그러나, 축소량은 충분히 OPC(optical proximity correction) 중립(neutral)이 되고, LWR(line width roughness) 및/또는 CDU(critical dimension uniformity)를 크게 손상시키지 않도록 최소 비아 피치에 의해서뿐만 아니라, 축소 프로세스의 능력에 의해서 제한되는 경향이 있다.
또 다른 이러한 문제는 임계 치수 예산(budget)의 동일한 전체 분율(overall fraction)을 유지하기 위해 비아 개구들의 임계 치수들이 감소함에 따라 포토레지스트들의 LWR 및/또는 CDU 특성들이 일반적으로 개선될 필요가 있다는 점이다. 그러나, 현재 대부분의 포토레지스트들의 LWR 및/또는 CDU 특성들은 비아 개구들의 임계 치수들이 감소하고 있는 만큼 신속하게 개선되고 있지 않다.
또 다른 이러한 문제는 매우 작은 비아 피치들은 일반적으로 심지어 EUV(extreme ultraviolet) 리소그래피 스캐너들의 해상도 성능들 아래가 되는 경향이 있다는 점이다. 결과적으로, 통상 2개, 3개 또는 더 많은 상이한 리소그래피 마스크들이 사용될 수 있고, 이는 비용들을 증가시키는 경향이 있다. 어느 시점에, 피치들이 계속 감소하면, 다수의 마스크에도 불구하고, EUV 스캐너들을 사용하여 이러한 매우 작은 피치들을 위한 비아 개구들을 인쇄하는 것이 가능하지 않을 수 있다.
따라서, 비아 제조 기술들의 영역에 개선들이 필요하다.
도 1a-1x는 본 발명의 일 실시예에 따른, 대각선 하드마스크들을 이용하는 자기 정렬 비아 및 플러그 패터닝의 방법에서의 다양한 동작들을 나타내는 집적 회로 층들의 부분들을 나타낸다.
도 1a는 층간 유전체(ILD) 층 상에 형성되는 하드마스크 재료층의 침적 후의 그러나 패터닝 전의 시작 구조체의 단면도를 나타낸다.
도 1b는 피치 배가에 의한 하드마스크 층의 패터닝 후의 도 1a의 구조체의 단면도를 나타낸다.
도 1c는 제2의 패터닝된 하드마스크의 형성 후의 도 1b의 구조체의 단면도를 나타낸다.
도 1d는 하드마스크 캡 층의 침적 후의 도 1c의 구조체의 단면도를 나타낸다.
도 1e는 하드마스크 캡 층의 패터닝 후의 도 1d의 구조체의 사시도를 나타낸다.
도 1f는 본 발명의 일 실시예에 따른, 제1의 패터닝된 하드마스크의 추가 패터닝 후의 도 1e의 구조체의 사시도 및 대응하는 평면도를 나타낸다.
도 1g는 본 발명의 일 실시예에 따른, 하드마스크 캡 층의 제거 및 제4 하드마스크 층의 형성 후의 도 1f의 구조체의 평면도를 나타낸다.
도 1h는 본 발명의 일 실시예에 따른, 제1 대각선 하드마스크 층의 침적 및 패터닝 후의 도 1g의 구조체의 평면도를 나타낸다.
도 1i는 본 발명의 일 실시예에 따른, 제4 하드마스크 층의 노출 영역들의 제거 후의 도 1h의 구조체의 평면도를 나타낸다.
도 1j는 본 발명의 일 실시예에 따른, 제1 대각선 하드마스크 층의 제거 후의 도 1i의 구조체의 평면도를 나타낸다.
도 1k는 본 발명의 일 실시예에 따른, 제1 복수의 포토버킷 형성 후의 도 1j의 구조체의 평면도를 나타낸다.
도 1l은 본 발명의 일 실시예에 따른, 선택된 비아 위치들을 형성하기 위한 포토버킷 노출 및 현상, 및 하부 ILD 내로의 후속 비아 개구 에치 후의 도 1k의 구조체의 평면도 및 (a-a' 축을 따라 취해진) 대응하는 단면도를 나타낸다.
도 1m은 본 발명의 일 실시예에 따른, 잔여 포토버킷들의 제거 및 제5 하드마스크 재료의 후속 형성 후의 도 1l의 구조체의 평면도 및 (b-b' 축을 따라 취해진) 대응하는 단면도를 나타낸다.
도 1n은 본 발명의 일 실시예에 따른, 제4 하드마스크 층의 잔여 영역들의 제거 후의 도 1m의 구조체의 평면도 및 (c-c' 축을 따라 취해진) 대응하는 단면도를 나타낸다.
도 1o는 본 발명의 일 실시예에 따른, 제2 복수의 포토버킷 형성 후의 도 1n의 구조체의 평면도 및 (d-d' 축을 따라 취해진) 대응하는 단면도를 나타낸다.
도 1p는 본 발명의 일 실시예에 따른, 선택된 비아 위치들을 형성하기 위한 포토버킷 노출 및 현상, 및 하부 ILD 내로의 후속 비아 개구 에치 후의 도 1o의 구조체의 평면도 및 (e-e' 축을 따라 취해진) 대응하는 단면도를 나타낸다.
도 1q는 본 발명의 일 실시예에 따른, 제5 하드마스크 재료의 제거, 트렌치 에칭 및 후속 희생층 형성 후의 도 1p의 구조체의 평면도 및 (f-f' 축을 따라 취해진) 대응하는 단면도를 나타낸다.
도 1r은 본 발명의 일 실시예에 따른, 제2 대각선 하드마스크 층의 침적 및 패터닝 후의 도 1q의 구조체의 평면도를 나타낸다.
도 1s는 본 발명의 일 실시예에 따른, 제1의 패터닝된 하드마스크 층의 노출 영역들의 제거, 제2 대각선 하드마스크 층의 제거 및 제3 복수의 포토버킷 형성 후의 도 1r의 구조체의 평면도 및 (g-g' 축을 따라 취해진) 대응하는 단면도를 나타낸다.
도 1t는 플러그 위치 선택 및 트렌치 에칭 후의 도 1s의 구조체의 평면도 및 (h-h' 축을 따라 취해진) 대응하는 단면도를 나타낸다.
도 1u는 잔여 제3 포토버킷들의 제거 및 후속 하드마스크 형성 후의 도 1t의 구조체의 평면도 및 (i-i' 축을 따라 취해진) 대응하는 단면도를 나타낸다.
도 1v는 제1의 패터닝된 하드마스크 제거 및 제4 복수의 포토버킷 형성 후의 도 1v의 구조체의 평면도 및 (j-j' 축을 따라 취해진) 대응하는 단면도를 나타낸다.
도 1w는 플러그 위치 선택 및 트렌치 에칭 후의 도 1v의 구조체의 단면도 및 (k-k' 축을 따라 취해진) 대응하는 단면도를 나타낸다.
도 1x는 잔여 제4 포토버킷들, 하드마스크 재료층 및 희생 재료의 제거 및 후속 금속 충전(fill) 후의 도 1w의 구조체의 단면도 및 (l-l' 축을 따라 취해진) 대응하는 제1 단면도 및 (m-m' 축을 따라 취해진) 제2 단면도를 나타낸다.
도 2는 본 발명의 일 구현에 따른 컴퓨팅 장치를 나타낸다.
BEOL(back end of line) 상호접속의 제조시의 오버레이 개선을 위한 대각선 하드마스크를 이용하는 자기 정렬 비아 및 플러그 패터닝이 설명된다. 이하의 설명에서는, 본 발명의 실시예들의 철저한 이해를 제공하기 위해, 특정 집적 및 재료 체제들과 같은, 많은 특정 상세사항들이 제시된다. 본 발명의 실시예들은 이러한 특정 상세들 없이도 실시될 수 있다는 점이 본 분야의 기술자에게 명백할 것이다. 다른 경우들에서, 집적 회로 설계 레이아웃들과 같은, 잘 알려진 피처들은, 본 발명의 실시예들을 불필요하게 불명료하게 하지 않기 위해 상세히 설명되지 않는다. 더욱이, 도면들에 도시되는 다양한 실시예들은 예시적인 표현들이며, 반드시 축척으로 그려진 것은 아니라는 점이 이해되어야 한다.
본 명세서에서 설명되는 하나 이상의 실시예는 특히 반도체 집적 회로들에 대한 BEOL(back end of line) 피처들의 제조시의 오버레이 개선을 위한 대각선 하드마스크 패터닝에 관한 것이다. 대각선 하드마스크들에 기초하는 패터닝의 응용들은 193 nm 이머전 리소그래피, 극자외선(EUV) 리소그래피, 상호접속 제조, 오버레이 개선, 오버레이 예산, 플러그 패터닝 비아 패터닝에서의 구현을 포함할 수 있지만, 이에 한정될 필요는 없다. 실시예들은 7 nm 이하의 노드에서의 BEOL 구조체들의 자기 정렬 제조에 특히 유용할 수 있다.
일 실시예에서, 본 명세서에서 설명되는 접근법들은 기존의 접근법들에 비해 비아 및 플러그 오버레이 마진의 증가를 허용하는 통합 스킴을 포함한다. 하나의 그러한 실시예에서, 모든 잠재적인 비아들 및 플러그들이 사전 패터닝되고, 레지스트로 충전된다. 이어서, 특정 실시예에서, EUV 또는 193 nm 리소그래피를 이용하여, 실제의 궁극적인 비아 및 플러그 제조를 위한 소정의 비아 및 플러그 위치를 선택한다. 일 실시예에서, 대각선 패터닝을 이용하여, 가장 가까운 이웃 거리들을 증가시킴으로써, 오버레이 예산을 2의 제곱근의 팩터로 증가시킨다.
더 일반적으로, 본 명세서에서 설명되는 하나 이상의 실시예는 자기 정렬 비아 및 플러그 패터닝을 위한 삭감 접근법들 및 그로부터 형성되는 구조체와 관련된다. 일 실시예에서, 본 명세서에 설명되는 프로세스들은 백엔드-오브-라인 피처 제조를 위한 자기 정렬 배선의 구현을 가능하게 한다. 차세대 비아 및 플러그 패터닝에 대해 예상되는 오버레이 문제들은 본 명세서에서 설명되는 하나 이상의 접근법에 의해 해결될 수 있다.
상황을 제공하기 위해, 비아들을 위한 현재의 제조 기술들은 ILD 트렌치 위의 먼 스택 내에 비아 개구를 패터닝하는 "블라인드(blind)" 프로세스를 포함한다. 이어서, 비아 개구 패턴은 트렌치 내로 깊게 에칭된다. 오버레이 에러들이 누적되며, 다양한 문제들, 예로서 이웃 금속 라인들에 대한 단락들을 유발할 수 있다. 일례에서, 약 50 나노미터 미만의 피치에서의 피처들의 패터닝 및 정렬은 반도체 제조 프로세스에 대해 매우 많은 비용이 드는 많은 레티클 및 임계 정렬 전략을 필요로 한다. 이와 달리, 일 실시예에서, 본 명세서에서 설명되는 접근법들은 자기 정렬 플러그들 및/또는 비아들의 제조를 가능하게 하여, 오버레이 에러들의 망을 크게 간소화하고, 하나의 임계 오버레이 스텝(Mx+1 격자)만을 남긴다. 게다가, 일 실시예에서, 달리 허용되어야 하는 통상적인 리소그래프/이중 상감법 패터닝으로 인한 오프셋은 본 명세서에서 설명되는 결과적인 구조체들에 대한 팩터가 아니다.
일반적으로, 하나 이상의 실시예는 삭감 기술을 이용하여 도전성 비아들 및 ("플러그들"로서 지칭되는) 금속들 사이의 비도전성 스페이스들 또는 인터럽션들을 형성하는 접근법과 관련된다. 비아들은 자명하게 이전 층 금속 패턴 상에 랜딩하는 데 사용된다. 이와 관련하여, 본 명세서에서 설명되는 실시예들은 더 강건한 상호접속 제조 스킴을 가능하게 하는데, 이는 리소그래피 장비에 의한 정렬에 더 이상 의존하지 않기 때문이다. 그러한 상호접속 제조 스킴은 다수의 정렬/노출을 줄이는 데 사용될 수 있고, (예로서, 비아 저항을 줄임으로써) 전기적 접촉을 개선하는 데 사용될 수 있으며, 통상적인 접근법들을 이용하여 그러한 피처들을 패터닝하는 데 필요한 전체 프로세스 동작들 및 처리 시간을 줄이는 데 사용될 수 있다.
더 구체적으로, 본 명세서에서 설명되는 하나 이상의 실시예는 이미 에칭된 트렌치들을 이용하여 모든 비아 및 플러그를 사전 형성하기 위한 삭감 방법의 이용을 포함한다. 이어서, 추가 동작을 이용하여, 비아들 및 플러그들 중 어느 것을 유지할지를 선택한다. 그러한 동작들은 "포토버킷들"을 이용하여 설명될 수 있으나, 선택 프로세스는 더 통상적인 레지스트 노광 및 ILD 재충전 접근법을 이용하여 수행될 수도 있다.
일 양태에서, 대각선 하드마스크 접근법이 구현될 수 있다. 일례로서, 도 1a-1x는 본 발명의 일 실시예에 따른, 대각선 하드마스크들을 이용하는 자기 정렬 비아 및 플러그 패터닝의 방법에서의 다양한 동작들을 나타내는 집적 회로 층들의 부분들을 나타낸다. 각각의 설명되는 동작의 각각의 도면에서는 단면도 및/또는 평면도 및/또는 사시도가 도시된다. 이러한 도면들은 본 명세서에서 대응하는 단면도, 평면도 및 사시도로서 지칭된다.
도 1a는 본 발명의 일 실시예에 따른, 층간 유전체(ILD) 층(102) 상에 형성되는 제1 하드마스크 재료층(104)의 침적 후의 그러나 패터닝 전의 시작 구조체(100)의 단면도를 나타낸다. 도 1a를 참조하면, 패터닝된 마스크(106)는 제1 하드마스크 재료층(104) 상에 또는 위에 그의 측벽들을 따라 형성된 스페이서들(108)을 갖는다.
도 1b는 본 발명의 일 실시예에 따른, 피치 배가에 의한 제1 하드마스크 층의 패터닝 후의 도 1a의 구조체의 단면도를 나타낸다. 도 1b를 참조하면, 패터닝된 마스크(106)가 제거되고, 스페이서들(108)의 결과적인 패턴이 예를 들어 에치 프로세스에 의해 제1 하드마스크 재료층(104)으로 전사되어, 제1 패터닝된 하드마스크(110)가 형성된다. 하나의 그러한 실시예에서, 제1의 패터닝된 하드마스크(110)는 제1의 패터닝된 하드마스크(110)는 도 1b에 도시된 바와 같이 격자 패턴으로 형성된다. 일 실시예에서, 제1의 패터닝된 하드마스크(110)의 격자 구조체는 정밀 피치 격자 구조체이다. 특정한 그러한 실시예에서, 정밀 피치는 통상적인 리소그래피를 통해 직접 달성되지 못한다. 예를 들어, 통상적인 리소그래피에 기초하는 패턴이 먼저 형성될 수 있지만(마스크 106), 피치는 도 1a 및 1b에 도시된 바와 같이 스페이서 마스크 패터닝의 사용에 의해 이등분될 수 있다. 더구나, 도시되지는 않지만, 원래 피치는 두 번째의 스페이서 마스크 패터닝에 의해 사등분될 수 있다. 따라서, 도 1b의 제1의 패터닝된 하드마스크(110)의 격자형 패턴은 일정한 피치로 이격되고 일정한 폭을 갖는 하드마스크 라인들을 가질 수 있다.
도 1c는 본 발명의 일 실시예에 따른, 제2의 패터닝된 하드마스크의 형성 후의 도 1b의 구조체의 단면도를 나타낸다. 도 1c를 참조하면, 제1의 패터닝된 하드마스크(110)와 인터리빙되는 제2의 패터닝된 하드마스크(112)가 형성된다. 하나의 그러한 실시예에서, 제2의 패터닝된 하드마스크(112)는 (예로서, 제1 하드마스크 재료층(104)과 다른 조성을 갖는) 제2 하드마스크 재료층의 침적에 의해 형성된다. 이어서, 제2 하드마스크 재료층은 예로서 화학 기계 연마(CMP)에 의해 평탄화되어, 제2의 패터닝된 하드마스크(112)가 제공된다.
도 1d는 본 발명의 일 실시예에 따른, 하드마스크 캡 층(제3 하드마스크 층)의 침적 후의 도 1c의 구조체의 단면도를 나타낸다. 도 1d를 참조하면, 하드마스크 캡 층(114)이 제1의 패터닝된 하드마스크(110) 및 제2의 패터닝된 하드마스크(112) 상에 형성된다. 하나의 그러한 실시예에서, 하드마스크 캡 층(114)의 재료 조성 및 에치 선택도는 제1의 패터닝된 하드마스크(110) 및 제2의 패터닝된 하드마스크(112)와 다르다.
도 1e는 본 발명의 일 실시예에 따른, 하드마스크 캡 층의 패터닝 후의 도 1d의 구조체의 사시도를 나타낸다. 도 1e를 참조하면, 패터닝된 하드마스크 캡 층(114)이 제1의 패터닝된 하드마스크(110) 및 제2의 패터닝된 하드마스크(112) 상에 형성된다. 하나의 그러한 실시예에서, 패터닝된 하드마스크 캡 층(114)은 도 1e에 도시된 바와 같이 제1의 패터닝된 하드마스크(110) 및 제2의 패터닝된 하드마스크(112)의 격자 패턴에 직교하는 격자 패턴으로 형성된다. 일 실시예에서, 패터닝된 하드마스크 캡 층(114)에 의해 형성되는 격자 패턴은 정밀 피치 격자 구조체이다. 하나의 그러한 실시예에서, 정밀 피치는 통상적인 리소그래피를 통해 직접 달성되지 못한다. 예로서, 통상적인 리소그래피에 기초하는 패턴이 먼저 형성될 수 있지만, 피치는 스페이서 마스크 패터닝의 사용에 의해 이등분될 수 있다. 더구나, 원래의 피치는 두 번째의 스페이서 마스크 패터닝에 의해 사등분될 수 있다. 따라서, 도 1e의 패터닝된 하드마스크 캡 층(114)의 격자형 패턴은 일정한 피치로 이격되고 일정한 폭을 갖는 하드마스크 라인들을 가질 수 있다. 하드마스크 층(또는 하드마스크 캡 층(114)과 같은 하드마스크 캡 층)의 형성 및 패터닝에 관한 본 명세서에서 설명은 일 실시예에서 블랭킷 하드마스크 또는 하드마스크 캡 층 위의 마스크 형성을 포함한다는 것을 알아야 한다. 마스크 형성은 리소그래피 처리에 적합한 하나 이상의 층의 사용을 포함할 수 있다. 하나 이상의 리소그래피 층의 패터닝 시에, 패턴은 에치 프로세스에 의해 하드마스크 또는 하드마스크 캡 층으로 전사되어, 패터닝된 하드마스크 또는 하드마스크 캡 층을 제공한다.
도 1f는 본 발명의 일 실시예에 따른, 제1의 패터닝된 하드마스크의 추가 패터닝 후의 도 1e의 구조체의 사시도 및 대응하는 평면도를 나타낸다. 도 1f를 참조하면, 패터닝된 하드마스크 캡 층(114)을 마스크로 이용하여, 제1의 패터닝된 하드마스크(110)를 더 패터닝하여, 추가 패터닝된 하드마스크(116)를 형성한다. 이 프로세스에서 제2의 패터닝된 하드마스크(112)는 더 패터닝되지 않는다. 일 실시예에서, 제1의 패터닝된 하드마스크(110)는 도 1f에 도시된 바와 같이 ILD 층(102)의 영역들을 노출하기에 충분한 깊이로 패터닝된다.
도 1g는 본 발명의 일 실시예에 따른, 하드마스크 캡 층의 제거 및 제4 하드마스크 층의 형성 후의 도 1f의 구조체의 평면도를 나타낸다. 도 1g를 참조하면, 하드마스크 캡 층(제3 하드마스크 층)(114)이 예로서 습식 에치 프로세스, 건식 에치 프로세스 또는 CMP 프로세스에 의해 제거된다. 결과적인 구조체 상에 일 실시예에서 침적 및 CMP 프로세스에 의해 제4 하드마스크 층(118)이 형성된다. 하나의 그러한 실시예에서, 제4 하드마스크 층(118)은 제2의 패터닝된 하드마스크 층(112) 및 제1의 패터닝된 하드마스크 층(116)의 재료와 다른 재료층의 침적에 의해 형성된다.
도 1h는 본 발명의 일 실시예에 따른, 제1 대각선 하드마스크 층의 침적 및 패터닝 후의 도 1g의 구조체의 평면도를 나타낸다. 도 1h를 참조하면, 도 1g의 제4 하드마스크 층(118), 제2의 패터닝된 하드마스크 층(112) 및 제1의 패터닝된 하드마스크 층(116) 배열 상에 제1 대각선 하드마스크 층(120)이 형성된다. 일 실시예에서, 제1 대각선 하드마스크 층(120)은 제4 하드마스크 층(118)의 교대 라인들을 커버하기 위해 제2의 패터닝된 하드마스크 층(112)의 격자 구조체에 대해 예로서 45도로 본질적으로 또는 완전히 대칭으로 대각선인 패턴을 갖는다. 일 실시예에서, 제1 대각선 하드마스크 층(120)의 대각선 패턴은 최소 임계 치수(CD)로, 즉 피치를 이등분 또는 사분등하지 않고서 인쇄된다. 제4 하드마스크 층(118)의 인접 행들의 소정 영역이 노출 상태로 유지되는 한은 개별 라인들은 최소 CD보다 훨씬 크게 인쇄될 수 있다는 것을 알아야 한다. 여하튼, 도 1h의 제1 대각선 하드마스크 층(120)의 격자형 패턴은 일정한 피치로 이격되고 일정한 폭을 갖는 하드마스크 라인들을 가질 수 있다. (제1 대각선 하드마스크 층(120)과 같은) 대각선 하드마스크 층의 형성 및 패터닝에 관한 본 명세서에서의 설명은 일 실시예에서 블랭킷 하드마스크 층 위의 마스크 형성을 포함한다는 것을 알아야 한다. 마스크 형성은 리소그래피 처리에 적합한 하나 이상의 층의 사용을 포함할 수 있다. 하나 이상의 리소그래피 층의 패터닝 시에, 패턴은 에치 프로세스에 의해 하드마스크 층으로 전사되어, 대각선 패터닝된 하드마스크 층을 제공한다. 특정 실시예에서, 제1 대각선 하드마스크 층은 탄소 계열 하드마스크 층이다.
도 1i는 본 발명의 일 실시예에 따른, 제4 하드마스크 층의 노출 영역들의 제거 후의 도 1h의 구조체의 평면도를 나타낸다. 도 1i를 참조하면, 제1 대각선 하드마스크 층(120)을 마스크로 이용하여, 제4 하드마스크 층(118)의 노출 영역들이 제거된다. 하나의 그러한 실시예에서, 제4 하드마스크 층(118)의 노출 영역들은 등방성 에치 프로세스(예로서, 습식 에치 프로세스 또는 비이방성 플라즈마 에치 프로세스)에 의해 제거되며, 따라서 임의의 부분적 노출은 제4 하드마스크 재료의 부분적으로 노출된 블록의 완전한 제거를 유도한다. 일 실시예에서, 제4 하드마스크 층(118)이 제거된 영역들은 도 1i에 도시된 바와 같이 ILD 층(102)의 부분들을 노출한다.
도 1j는 본 발명의 일 실시예에 따른, 제1 대각선 하드마스크 층의 제거 후의 도 1i의 구조체의 평면도를 나타낸다. 도 1j를 참조하면, 제1 대각선 하드마스크 층(120)을 제거하여, 제1의 패터닝된 하드마스크 층(116) 및 제2의 패터닝된 하드마스크 층(112)을 노출한다. 제1 대각선 하드마스크 층(120)에 의해 등방성 에칭으로부터 보호된 제4 하드마스크 층(118)의 부분들도 노출된다. 따라서, 도 1j의 결과적인 격자형 패턴의 각각의 교대 행을 따라 또는 각각의 교대 열을 따라, 제4 하드마스크 층(118)의 영역이 하부 ILD 층(102)의 노출 영역과 교대한다. 즉, 결과는 ILD 층(102) 영역들과 제4 하드마스크 층 영역들(118)의 체커보드 패턴이다. 따라서, (방향 b에서의 거리로 도시된) 가장 가까운 이웃 거리(122)에서 2의 제곱근의 팩터로의 증가가 달성된다. 특정 실시예에서, 제1 대각선 하드마스크 층(120)은 탄소 계열 하드마스크 재료이며, 플라즈마 애싱 프로세스에 의해 제거된다.
도 1k는 본 발명의 일 실시예에 따른, 제1 복수의 포토버킷 형성 후의 도 1j의 구조체의 평면도를 나타낸다. 도 1k를 참조하면, 제1 복수의 포토버킷(124)이 ILD 층(102) 위의 개구들 내에 형성되며, 따라서 ILD 층(102)의 어떠한 부분도 노출되지 않는다. 이 스테이지에서, 포토버킷들(124)은 결과적인 금속배선 층 내의 모든 가능한 비아 위치들 중 첫 번째 절반을 나타낸다.
도 1l은 본 발명의 일 실시예에 따른, 선택된 비아 위치들을 형성하기 위한 포토버킷 노출 및 현상, 및 하부 ILD 내로의 후속 비아 개구 에치 후의 도 1k의 구조체의 평면도 및 (a-a' 축을 따라 취해진) 대응하는 단면도를 나타낸다. 도 1l을 참조하면, 선택된 포토버킷들(124)이 노출되고 제거되어, 선택된 비아 위치들(126)이 제공된다. 비아 위치들(126)에 대해 선택적 플라즈마 에치 프로세스와 같은 선택적 에치 프로세스를 수행하여, 비아 개구들을 하부 ILD 층(102) 내로 연장하여, 패터닝된 ILD 층(102')을 형성한다. 에칭은 남은 노출되지 않은 포토버킷들(124)에 대해 선택적이고, 제1의 패터닝된 하드마스크 층(116)에 대해 선택적이고, 제2의 패터닝된 하드마스크 층(112)에 대해 선택적이고, 제4 하드마스크 층(118)에 대해 선택적이다.
도 1m은 본 발명의 일 실시예에 따른, 잔여 포토버킷들의 제거 및 제5 하드마스크 재료의 후속 형성 후의 도 1l의 구조체의 평면도 및 (b-b' 축을 따라 취해진) 대응하는 단면도를 나타낸다. 도 1m을 참조하면, 제1 복수의 포토버킷(124) 중 나머지가 예로서 선택적 에치 또는 애시 프로세스에 의해 제거된다. 이어서, 노출된 모든 개구들(예로서, 비아 위치들(126)과 함께 포토버킷들(124)의 제거시에 형성된 개구들)이 탄소 계열 하드마스크 재료와 같은 하드마스크 재료(128)로 충전된다.
도 1n은 본 발명의 일 실시예에 따른, 제4 하드마스크 층의 잔여 영역들의 제거 후의 도 1m의 구조체의 평면도 및 (c-c' 축을 따라 취해진) 대응하는 단면도를 나타낸다. 도 1n을 참조하면, 제4 하드마스크 층(118)의 모든 잔여 영역들이 예로서 선택적 에치 또는 애시 프로세스에 의해 제거된다. 일 실시예에서, 남은 제4 하드마스크 층(118)이 제거된 영역들은 도 1n에 도시된 바와 같이 패터닝된 ILD 층(102')의 부분들을 노출한다.
도 1o는 본 발명의 일 실시예에 따른, 제2 복수의 포토버킷 형성 후의 도 1n의 구조체의 평면도 및 (d-d' 축을 따라 취해진) 대응하는 단면도를 나타낸다. 도 1o를 참조하면, 패터닝된 ILD 층(102') 위의 개구들 내에 제2 복수의 포토버킷(130)이 형성되며, 따라서 패터닝된 ILD 층(102')의 어떠한 부분도 노출되지 않는다. 이 스테이지에서, 포토버킷들(130)은 결과적인 금속배선 층 내의 모든 가능한 비아 위치들 중 두 번째 절반을 나타낸다.
도 1p는 본 발명의 일 실시예에 따른, 선택된 비아 위치들을 형성하기 위한 포토버킷 노출 및 현상, 및 하부 ILD 내로의 후속 비아 개구 에치 후의 도 1o의 구조체의 평면도 및 (e-e' 축을 따라 취해진) 대응하는 단면도를 나타낸다. 도 1p를 참조하면, 선택된 포토버킷들(130)을 노출 및 제거하여, 선택된 비아 위치들(132)을 제공한다. 비아 위치들(132)에 대해 선택적 플라즈마 에치 프로세스와 같은 선택적 에치 프로세스를 수행하여, 비아 개구들을 하부의 패터닝된 ILD 층(102') 내로 연장하여, 추가 패터닝된 ILD 층(102")을 형성한다. 에칭은 남은 노출되지 않은 포토버킷들(130)에 대해 선택적이고, 제1의 패터닝된 하드마스크 층(116)에 대해 선택적이고, 제2의 패터닝된 하드마스크 층(112)에 대해 선택적이고, 하드마스크 재료(128)에 대해 선택적이다.
도 1q는 본 발명의 일 실시예에 따른, 제5 하드마스크 재료의 제거, 트렌치 에칭 및 후속 희생층 형성 후의 도 1p의 구조체의 평면도 및 (f-f' 축을 따라 취해진) 대응하는 단면도를 나타낸다. 도 1q를 참조하면, 하드마스크 재료층(128)을 제거하여, 잠재적 비아 위치들의 원래의 제1 및 제2 절반들 모두를 노출한다. 이어서, 패터닝된 ILD 층(102")을 패터닝하여, 비아 개구들이 형성되지 않은 트렌치들(136)과 함께 비아 개구들(132, 126)을 포함하는 ILD 층(102''')을 형성한다. 트렌치들(136)은 궁극적으로는 후술하는 바와 같이 금속 라인 형성을 위해 사용될 것이다. 트렌치 에치의 완료시에, (비아 개구들(126, 132) 및 트렌치들(136)을 포함하는) 모든 개구들이 희생 재료(134)로 채워진다. 일 실시예에서, 하드마스크 재료층(128)은 탄소 계열 하드마스크 재료이며, 플라즈마 애싱 프로세스에 의해 제거된다. 일 실시예에서, 희생 재료(134)는 이 분야에 공지된 바와 같이 희생 흡광 재료(SLAM)와 같은 흐름 가능 유기 또는 무기 재료이다. 희생 재료(134)는 도 1q에 도시된 바와 같이 제1의 패터닝된 하드마스크(116) 및 제2의 패터닝된 하드마스크(112)의 레벨로 형성되거나 평탄화된다.
도 1r은 본 발명의 일 실시예에 따른, 제2 대각선 하드마스크 층의 침적 및 패터닝 후의 도 1q의 구조체의 평면도를 나타낸다. 도 1r을 참조하면, 도 1q의 희생 재료(134), 제2의 패터닝된 하드마스크 층(112) 및 제1의 패터닝된 하드마스크 층(116) 배열 상에 제2 대각선 하드마스크 층(138)이 형성된다. 일 실시예에서, 제2 대각선 하드마스크 층(138)은 제1의 패터닝된 하드마스크 층(116)의 교대 라인들을 커버하기 위해 제2의 패터닝된 하드마스크 층(112)의 격자 구조체에 대해 예로서 45도로 본질적으로 또는 완전히 대칭으로 대각선인 패턴을 갖는다. 일 실시예에서, 제2 대각선 하드마스크 층(138)의 대각선 패턴은 최소 임계 치수(CD)로, 즉 피치를 이등분 또는 사등분하지 않고서 인쇄된다. 제1의 패터닝된 하드마스크 층(116)의 인접 행들의 소정 영역이 노출 상태로 유지되는 한은 개별 라인들은 최소 CD보다 훨씬 크게 인쇄될 수 있다는 것을 알아야 한다. 여하튼, 도 1r의 제2 대각선 하드마스크 층(138)의 격자형 패턴은 일정한 피치로 이격되고 일정한 폭을 갖는 하드마스크 라인들을 가질 수 있다. (제2 대각선 하드마스크 층(138)과 같은) 대각선 하드마스크 층의 형성 및 패터닝에 관한 본 명세서에서의 설명은 일 실시예에서 블랭킷 하드마스크 층 위의 마스크 형성을 포함한다는 것을 알아야 한다. 마스크 형성은 리소그래피 처리에 적합한 하나 이상의 층의 사용을 포함할 수 있다. 하나 이상의 리소그래피 층의 패터닝 시에, 패턴은 에치 프로세스에 의해 하드마스크 층으로 전사되어, 대각선 패터닝된 하드마스크 층을 제공한다. 특정 실시예에서, 제2 대각선 하드마스크 층(138)은 탄소 계열 하드마스크 층이다.
도 1s는 본 발명의 일 실시예에 따른, 제1의 패터닝된 하드마스크 층의 노출 영역들의 제거, 제2 대각선 하드마스크 층의 제거 및 제3 복수의 포토버킷 형성 후의 도 1r의 구조체의 평면도 및 (g-g' 축을 따라 취해진) 대응하는 단면도를 나타낸다. 도 1s를 참조하면, 제2 대각선 하드마스크 층(138)을 마스크로 이용하여, 제1의 패터닝된 하드마스크 층(116)의 노출 부분들이 제거된다. 하나의 그러한 실시예에서, 제1의 패터닝된 하드마스크 층(116)의 노출 부분들은 등방성 에치 프로세스(예로서, 습식 에치 프로세스 또는 비이방성 플라즈마 에치 프로세스)에 의해 제거되며, 따라서 임의의 부분적 노출은 제1의 패터닝된 하드마스크 층(116)의 부분 노출 블록의 완전한 제거를 유도한다. 도 1s를 다시 참조하면, 제2 대각선 하드마스크 층(138)을 제거하여, 희생 재료(134) 및 제2의 패터닝된 하드마스크 층(112)을 노출한다. 제2 대각선 하드마스크 층(138)에 의해 등방성 에칭으로부터 보호된 제1의 패터닝된 하드마스크 층(116)의 부분들도 노출된다. 특정 실시예에서, 제2 대각선 하드마스크 층(138)은 탄소 계열 하드마스크 재료이며, 플라즈마 애싱 프로세스에 의해 제거된다. 도 1s를 다시 참조하면, 패터닝된 ILD 층(102''') 위의 결과적인 개구들 내에 제3 복수의 포토버킷(140)이 형성되며, 따라서 패터닝된 ILD 층(102''')의 어떠한 부분도 노출되지 않는다. 이 스테이지에서, 포토버킷들(140)은 결과적인 금속배선 층 내의 모든 가능한 플러그 위치들 중 첫 번째 절반을 나타낸다. 따라서, 도 1s의 결과적인 격자형 패턴의 각각의 교대 행을 따라 또는 각각의 교대 열을 따라, 제1의 패터닝된 하드마스크 층(116)의 영역이 포토버킷(140)과 교대한다. 즉, 결과는 포토버킷(140) 영역들과 제1의 패터닝된 하드마스크 층(116) 영역들의 체커보드 패턴이다. 따라서, (방향 b에서의 거리로서 도시된) 가장 가까운 이웃 거리(142)에서 2의 제곱근의 팩터로의 증가가 달성된다.
도 1t는 본 발명의 일 실시예에 따른, 플러그 위치 선택 및 트렌치 에칭 후의 도 1s의 구조체의 평면도 및 (h-h' 축을 따라 취해진) 대응하는 단면도를 나타낸다. 도 1t를 참조하면, 도 1s로부터의 포토버킷들(140)이 플러그가 형성되지 않을 위치들(142)로부터 제거된다. 플러그들이 형성되도록 선택되는 위치들에는 포토버킷들(140)이 유지된다. 일 실시예에서, 플러그들이 형성되지 않을 위치들(142)을 형성하기 위해, 리소그래피를 이용하여 대응하는 포토버킷들(140)을 노광한다. 이어서, 노출된 포토버킷들이 현상액에 의해 제거될 수 있다. 이어서, 패터닝된 ILD 층(102''')을 패터닝하여, 위치들(142)에 형성된 트렌치들(144)을 포함하는 ILD 층(102'''')을 형성한다. 트렌치들(144)은 후술하는 바와 같이 궁극적으로 금속 라인 제조를 위해 사용될 것이다.
도 1u는 본 발명의 일 실시예에 따른, 잔여 제3 포토버킷들의 제거 및 후속 하드마스크 형성 후의 도 1t의 구조체의 평면도 및 (i-i' 축을 따라 취해진) 대응하는 단면도를 나타낸다. 도 1u를 참조하면, 모든 잔여 포토버킷들(140)이 예로서 애싱 프로세스에 의해 제거된다. 모든 잔여 포토버킷들(140)의 제거시에, (트렌치들(144)을 포함하는) 모든 개구들이 하드마스크 재료층(146)으로 충전된다. 일 실시예에서, 하드마스크 재료층(146)은 탄소 계열 하드마스크 재료이다.
도 1v는 본 발명의 일 실시예에 따른, 제1의 패터닝된 하드마스크 제거 및 제4 복수의 포토버킷 형성 후의 도 1v의 구조체의 평면도 및 (j-j' 축을 따라 취해진) 대응하는 단면도를 나타낸다. 도 1v를 참조하면, 제1의 패터닝된 하드마스크 층(116)이 (예로서, 선택적 건식 또는 습식 에치 프로세스에 의해) 제거되고, 패터닝된 ILD 층(102'''') 위의 결과적인 개구들 내에 제4 복수의 포토버킷(148)이 형성되며, 따라서 패터닝된 ILD 층(102'''')의 어떤 부분도 노출되지 않는다. 이 스테이지에서, 포토버킷들(148)은 결과적인 금속배선 층 내의 모든 가능한 플러그 위치들 중 두 번째 절반을 나타낸다.
도 1w는 본 발명의 일 실시예에 따른, 플러그 위치 선택 및 트렌치 에칭 후의 도 1v의 구조체의 평면도 및 (k-k' 축을 따라 취해진) 대응하는 단면도를 나타낸다. 도 1w를 참조하면, 도 1v로부터의 포토버킷들(148)이 플러그가 형성되지 않을 위치들(150)로부터 제거된다. 플러그들이 형성되도록 선택되는 위치들에는 포토버킷들(148)이 유지된다. 일 실시예에서, 플러그들이 형성되지 않을 위치들(150)을 형성하기 위해, 리소그래피를 이용하여 대응하는 포토버킷들(148)을 노광한다. 이어서, 노출된 포토버킷들이 현상액에 의해 제거될 수 있다. 이어서, 패터닝된 ILD 층(102'''')을 패터닝하여, 위치들(150)에 형성된 트렌치들(152)을 포함하는 ILD 층(102''''')을 형성한다. 트렌치들(152)은 후술하는 바와 같이 궁극적으로 금속 라인 제조를 위해 사용될 것이다.
도 1x는 본 발명의 일 실시예에 따른, 잔여 제4 포토버킷들, 하드마스크 재료층 및 희생 재료의 제거 및 후속 금속 충전 후의 도 1w의 구조체의 평면도 및 (l-l' 축을 따라 취해진) 대응하는 제1 단면도 및 (m-m' 축을 따라 취해진) 제2 단면도를 나타낸다. 도 1x를 참조하면, 잔여 제4 포토버킷들(148), 하드마스크 재료층(146) 및 희생 재료(134)가 제거된다. 하나의 그러한 실시예에서, 하드마스크 재료층(146)은 탄소 계열 하드마스크 재료이며, 하드마스크 재료층(146) 및 잔여 제4 포토버킷들(148) 양자는 플라즈마 애싱 프로세스에 의해 제거된다. 일 실시예에서, 희생 재료(134)는 상이한 에치 프로세스에서 제거된다. 도 1x의 평면도를 참조하면, 제2의 패터닝된 하드마스크 층(112)과 인터리빙되고 동일 평면 상에 배치되는 배선(154)이 형성된다. 도 1x의 평면도의 l-l' 축을 따라 취해진 제1 단면도를 참조하면, 배선(154)은 패터닝된 층간 유전체 층(102''''') 내에 형성된 (도 1w의 k-k' 축을 따라 취해진 단면도에 대응하는 바와 같은) 트렌치들(152, 154)을 충전한다. 도 1x의 평면도의 m-m' 축을 따라 취해진 제2 단면도를 참조하면, 배선(154)은 패터닝된 층간 유전체 층(102''''') 내에 형성된 (도 1q의 f-f' 축을 따라 취해진 단면도에 대응하는 바와 같은) 트렌치들(136) 및 비아 개구들(132, 126)도 충전한다. 따라서, 배선(154)은 BEOL 배선 구조체와 같은 배선 구조체를 위해 층간 유전체 층 내에 복수의 도전성 라인 및 도전성 비아를 형성하는 데 사용된다.
일 실시예에서, 배선(154)은 금속 충전 및 연마 프로세스에 의해 형성된다. 하나의 그러한 실시예에서, 제2의 패터닝된 하드마스크 층(112)은 연마 프로세스 동안 두께가 감소된다. 특정한 그러한 실시예에서, 두께가 감소하지만, 제2의 패터닝된 하드마스크(112)의 일부가 유지되며, 도 1x에 도시된다. 따라서, 도 1x에 또한 도시된 바와 같이, 패터닝된 층간 유전체 층(102''''') 내에 형성된 도전성 라인들도 도전성 비아들도 아닌 금속 피처들(156)이 제2의 패터닝된 하드마스크 층과 그리고 패터닝된 층간 유전체 층(102''''') 상에 또는 위에(그러나 안에는 아님) 인터리빙된 상태로 유지된다. 대안적인 특정 실시예(도시되지 않음)에서, 제2의 패터닝된 하드마스크(112)는 연마 동안 완전히 제거된다. 따라서, 도전성 라인들도 도전성 비아들도 아닌 금속 피처들(156)은 최종 구조체 내에 유지되지 않는다. 어느 경우에나, 도 1x에 대한 설명된 구조체들은 나중에 후속 금속 라인/비아 및 ILD 층들을 형성하기 위한 토대로서 사용될 수 있다. 대안으로서, 도 1x의 구조체는 집적 회로 내의 최종 금속 상호접속 층을 나타낼 수 있다.
위의 프로세스 동작들은 대안적인 순서들로 실시될 수 있고, 모든 동작이 수행될 필요는 없고/없거나, 추가적인 프로세스 동작들이 수행될 수 있다는 것을 알아야 한다. 도 1x를 다시 참조하면, 대각선 하드마스크를 이용하는 금속배선 층 제조는 이 스테이지에서 완료될 있다. 유사한 방식으로 제조되는 다음 층 또한 전체 프로세스의 개시를 다시 한 번 요구한다. 대안으로서, 이 단계에서 통상적인 이중 또는 단일 상감 접근법들과 같은 다른 접근법들을 이용하여, 추가적인 상호접속 층들을 제공할 수 있다.
일 실시예에서, 본 명세서에서 사용되는 바와 같은 용어 "포토버킷"은 에칭된 개구들 내에 형성되는 바와 같은 초고속 포토레지스트 또는 전자빔 레지스터 또는 다른 감광 재료의 사용을 포함한다. 하나의 그러한 실시예에서, 스핀 코트 도포에 이어서 개구들 내로의 폴리머의 열 리플로우가 이용된다. 일 실시예에서, 고속 포토레지스트는 기존 포토레지스트 재료로부터 ??처를 제거함으로써 제조된다. 다른 실시예에서, 포토버킷들은 에치-백 프로세스 및/또는 리소그래피/수축/에치 프로세스에 의해 형성된다. 포토버킷들은 재료가 감광 스위치로서 작용하는 한은 실제의 포토레지스트로 충전될 필요가 없다는 것을 이해해야 한다. 일 실시예에서, 리소그래피는 제거를 위해 선택되는 대응하는 포토버킷들을 노출하는데 사용된다. 그러나, 포토버킷들이 광분해 불가 재료로 둘러싸이므로, 리소그래피 제약들이 완화될 수 있으며, 오정렬 허용 오차가 높을 수 있다. 더구나, 일 실시예에서, 예를 들어 30mJ/cm2으로 노광되는 대신에, 그러한 포토버킷들은 예로서 3mJ/cm2으로 노광될 수 있다. 통상적으로, 이것은 매우 불량한 임계 치수(CD) 제어 및 거칠기를 유발할 것이다. 그러나, 이 경우, CD 및 거칠기 제어는 매우 양호하게 제어 및 정의될 수 있는 포토버킷들에 의해 정의될 것이다. 따라서, 포토버킷 접근법은 차세대 리소그래피 프로세스들의 처리량을 제한하는 이미징/도스 트레이드오프를 회피하는 데 사용될 수 있다. 일 실시예에서, 포토버킷들에 대해 극자외선(EUV) 광의 노광을 수행하여 포토버킷들을 노광하며, 특정 실시예에서 EUV 노광은 5-15 나노미터의 범위 내에 있다.
일 실시예에서, 금속 라인들, ILD 라인들 또는 하드마스크 라인들에 대한 용어 "격자 구조체"는 정밀 피치 격자 구조체를 지칭하는 데 사용된다. 하나의 그러한 실시예에서, 정밀 피치는 통상적인 리소그래피를 통해 직접 달성되지 못한다. 예를 들어, 통상적인 리소그래피에 기초하는 패턴이 먼저 형성될 수 있지만, 피치는 이 분야에 공지된 바와 같이 스페이서 마스크 패터닝의 사용에 의해 이등분될 수 있다. 더구나, 원래의 피치는 두 번째 스페이서 마스크 패터닝에 의해 사등분될 수 있다. 따라서, 전술한 격자형 패턴들은 일정한 피치로 이격되고 일정한 폭을 갖는 금속 라인들, ILD 라인들 또는 하드마스크 라인들을 가질 수 있다. 패턴은 피치 이등분 또는 피치 사등분 접근법에 의해 제조될 수 있다.
일 실시예에서, 본 설명 전반에서 사용되는 바와 같이, 층간 유전체(ILD) 재료는 유전성 또는 절연성 재료의 층으로 구성되거나 그를 포함한다. 적절한 유전체 재료들의 예들은 실리콘의 산화물들(예를 들어, 실리콘 이산화물(SiO2)), 도핑된 실리콘 산화물들, 불화 실리콘 산화물들, 탄소 도핑된 실리콘 산화물들, 본 기술분야에 알려진 다양한 저 유전율(low-k) 유전체 재료들, 및 이들의 조합을 포함하지만 이에 한정되지 않는다. 층간 유전체 재료는 예를 들어 화학 기상 침적(CVD), 물리 기상 침적(PVD)과 같은 통상적인 기술들에 의해, 또는 다른 침적 방법들에 의해 형성될 수 있다.
일 실시예에서, 또한 본 명세서 전반에서 사용되는 바와 같이, 상호접속 재료(예로서, 금속 라인들 및/또는 비아들)는 하나 이상의 금속 또는 다른 도전성 구조체들로 구성된다. 통상적인 예는 구리와 주변 ILD 재료 사이에 장벽 층들을 포함할 수 있거나 포함하지 않을 수 있는 구리 라인들 및 구조체들의 사용이다. 본 명세서에 사용되는 바와 같이, 금속이라는 용어는 다수의 금속의 합금들, 스택들, 및 다른 조합들을 포함한다. 예를 들어, 금속 상호접속 라인들은 장벽 층들, 상이한 금속들 또는 합금들의 스택들 등을 포함할 수 있다. 상호접속 라인들은 이 분야에서 때때로 트레이스들, 와이어들, 라인들, 금속 또는 간단히 상호접속으로도 지칭된다.
일 실시예에서, 본 설명 전반에서 또한 사용되는 바와 같이, 플러그 및/또는 캡 및/또는 하드마스크 재료들은 층간 유전체 재료와 다른 유전체 재료들로 구성된다. 일 실시예에서, 이러한 재료들은 희생적이지만, 층간 유전체 재료들은 최종 구조체 내에 적어도 약간은 유지된다. 일부 실시예들에서, 플러그 및/또는 캡 및/또는 하드마스크 재료는 실리콘의 질화물(예로서, 실리콘 질화물)의 층 또는 실리콘의 산화물의 층 또는 이들 양자 또는 이들의 조합을 포함한다. 다른 적절한 재료들은 탄소 계열 재료들을 포함할 수 있다. 다른 실시예에서, 플러그 및/또는 캡 및/또는 하드마스크 재료는 금속 종들을 포함한다. 예로서, 하드마스크 또는 다른 상부 재료는 티타늄 또는 다른 금속의 질화물(예로서, 티타늄 질화물)의 층을 포함할 수 있다. 산소와 같은 잠재적으로 더 적은 양의 다른 재료가 이러한 층들 중 하나 이상에 포함될 수 있다. 대안으로서, 이 분야에 알려진 다른 플러그 및/또는 캡 및/또는 하드마스크 재료층들이 특정 구현에 따라 사용될 수 있다. 플러그 및/또는 캡 및/또는 하드마스크 재료층들은 CVD, PVD에 의해 또는 다른 침적 방법들에 의해 형성될 수 있다.
전술한 층들 및 재료들은 통상적으로 집적 회로의 하부 장치 층(들)과 같은 하부 반도체 기판 또는 구조체 상에 또는 위에 형성된다는 것을 알아야 한다. 일 실시예에서, 하부 반도체 기판은 집적 회로들을 제조하는 데 사용되는 일반 작업 물체를 나타낸다. 반도체 기판은 종종 실리콘 또는 다른 반도체 재료의 웨이퍼 또는 다른 조각을 포함한다. 적절한 반도체 기판들은 단결정 실리콘, 다결정 실리콘 및 실리콘 온 절연체(SOI)는 물론, 다른 반도체 재료들로 형성되는 유사한 기판들도 포함하지만 이에 한정되지 않는다. 반도체 기판은 제조 스테이지에 따라 종종 트랜지스터, 집적 회로 등을 포함한다. 기판은 반도체 재료, 금속, 유전체, 도펀트, 또는 반도체 기판들에서 통상적으로 발견되는 다른 재료도 포함할 수 있다. 더구나, 전술한 구조체들은 하부의 더 낮은 레벨의 백엔드 오브 라인(BEOL) 상호접속 층들 상에 제조될 수 있다.
결과적인 구조체들은 하부 금속 라인들의 중심에 직접 배치되는 비아들의 제조를 가능하게 할 수 있다. 즉, 비아들은 예로서 불완전한 선택적 에치 처리로 인해 하부 금속 라인들보다 넓거나, 좁거나 같은 두께를 가질 수 있다. 그러나, 일 실시예에서, 비아들의 중심들은 금속 라인들의 중심들과 직접 정렬(매치 업)된다. 더구나, 소정의 플러그 및 비아를 선택하는 데 사용되는 ILD는 아마도 주요 ILD와 매우 다를 것이며, 양 방향에서 완전히 자기 정렬될 것이다. 따라서, 일 실시예에서, 달리 허용되어야 하는 통상적인 리소그래프/이중 상감법 패터닝으로 인한 오프셋은 본 명세서에서 설명되는 결과적인 구조체들에 대한 팩터가 아니다.
본 명세서에서 개시되는 실시예들은 다양한 상이한 타입의 집적 회로들 및/또는 마이크로전자 장치들을 제조하는 데 사용될 수 있다. 그러한 집적 회로들의 예들은 프로세서, 칩셋 컴포넌트, 그래픽 프로세서, 디지털 신호 프로세서, 마이크로컨트롤러 등을 포함하지만 이에 한정되지 않는다. 다른 실시예들에서, 반도체 메모리가 제조될 수 있다. 더욱이, 집적 회로들 또는 다른 마이크로전자 장치들은 이 분야에 공지된 다양한 전자 장치들에서 사용될 수 있다. 예를 들어 컴퓨터 시스템(예로서, 데스크탑, 랩탑, 서버), 셀룰러 전화, 개인용 전자 장치 등에서 사용될 수 있다. 집적 회로들은 시스템 내의 버스 및 다른 컴포넌트들과 결합될 수 있다. 예로서, 프로세서는 하나 이상의 버스에 의해 메모리, 칩셋 등에 결합될 수 있다. 프로세서, 메모리 및 칩셋 각각은 잠재적으로는 본 명세서에서 개시되는 접근법들을 이용하여 제조될 수 있다.
도 2는 본 발명의 한 구현에 따른 컴퓨팅 장치(200)를 나타낸다. 컴퓨팅 장치(200)는 보드(202)를 수용한다. 보드(202)는 프로세서(204) 및 적어도 하나의 통신 칩(206)을 포함하지만 이에 한정되지 않는 다수의 컴포넌트를 포함할 수 있다. 프로세서(204)는 보드(202)에 물리적으로 그리고 전기적으로 결합된다. 일부 구현들에서, 적어도 하나의 통신 칩(206)이 또한 보드(202)에 물리적으로 그리고 전기적으로 결합된다. 추가 구현들에서, 통신 칩(206)은 프로세서(204)의 일부이다.
그의 응용들에 따라, 컴퓨팅 장치(200)는 보드(202)에 물리적으로 그리고 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 장치, 나침반, 가속도계, 자이로스코프, 스피커, 카메라 및 (하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등과 같은) 대용량 저장 장치를 포함하지만 이에 한정되지 않는다.
통신 칩(206)은 컴퓨팅 장치(200)로의 그리로 그로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그 파생어들은 무형의 매체를 통한 변조된 전자기 복사선(electromagnetic radiation)의 사용을 통하여 데이터를 통신할 수 있는 회로들, 장치들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는 데 사용될 수 있다. 이러한 용어는 관련된 장치들이 어떠한 와이어도 포함하지 않는다는 것을 의미하지는 않지만, 일부 실시예들에서는 포함하지 않을 수도 있다. 통신 칩(206)은 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들뿐만 아니라, 3G, 4G, 5G 이상으로서 지정되는 임의의 다른 무선 프로토콜들을 포함하지만 이에 한정되지 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 장치(200)은 복수의 통신 칩(206)을 포함할 수 있다. 예를 들어, 제1 통신 칩(206)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용화될 수 있고, 제2 통신 칩(206)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용화될 수 있다.
컴퓨팅 장치(200)의 프로세서(204)는 프로세서(204) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 일부 구현들에서, 프로세서의 집적 회로 다이는 본 발명의 구현들에 따라 구축되는 자기 정렬 비아들 및 플러그들과 같은 하나 이상의 구조체를 포함한다. "프로세서"라는 용어는, 레지스터들 및/또는 메모리로부터의 전자적 데이터를 처리하여 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자적 데이터로 변환하는 임의의 장치 또는 장치의 일부를 지칭할 수 있다.
통신 칩(206)은 또한 통신 칩(206) 내에 패키징되는 집적 회로 다이를 포함한다. 본 발명의 다른 구현에 따르면, 통신 칩의 집적 회로 다이는 본 발명의 구현들에 따라 형성되는 자기 정렬 비아들 및 플러그들과 같은 하나 이상의 구조체를 포함한다.
추가 구현들에서, 컴퓨팅 장치(200) 내에 수용되는 다른 컴포넌트는 본 발명의 구현들에 따라 형성되는 자기 정렬 비아들 및 플러그들과 같은 하나 이상의 구조체를 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 장치(200)는 랩탑, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 이동 전화, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 장치(200)는 데이터를 처리하는 임의의 다른 전자 장치일 수 있다.
따라서, 본 발명의 실시예들은 BEOL(back end of line) 상호접속들의 제조시의 오버레이 개선을 위한 대각선 하드마스크들을 이용하는 자기 정렬 비아 및 플러그 패터닝을 포함한다.
일 실시예에서, 집적 회로용 상호접속 구조체는 기판 위에 배치된 층간 유전체 층을 포함한다. 격자 구조체가 상기 층간 유전체 층 위에 배치되며, 동일 평면상의 교대하는 유전성 하드마스크 라인들 및 도전성 라인들을 포함한다. 상기 도전성 라인들 중 하나 이상의 도전성 라인은 상기 층간 유전체 층 내로 연장하고, 상기 도전성 라인들 중 하나 이상의 도전성 라인은 상기 층간 유전체 층 내로 연장하지 않는다.
일 실시예에서, 상기 층간 유전체 층 내로 연장하는 상기 도전성 라인들 중 상기 하나 이상의 도전성 라인 중 하나의 도전성 라인은 상기 기판과 상기 층간 유전체 층 사이에 배치된 하부 금속배선 층(metallization layer)에 대한 도전성 비아를 제공하도록 상기 층간 유전체 층을 통해 완전히 연장한다.
일 실시예에서, 상기 층간 유전체 층 내로 연장하는 상기 도전성 라인들 중 상기 하나 이상의 도전성 라인 중 하나의 도전성 라인은 상기 층간 유전체 층을 포함하는 금속배선 층에 대한 도전성 금속 라인을 제공하도록 상기 층간 유전체 층 내로 부분적으로만 연장한다.
일 실시예에서, 상기 격자 구조체는 상기 층간 유전체 층 상에 배치된다.
일 실시예에서, 집적 회로용 상호접속 구조체를 제조하는 방법은 기판 위에 배치된 층간 유전체 층 위에 제1 하드마스크 층을 형성하는 단계를 포함한다. 상기 제1 하드마스크 층은 제1 방향의 제1 격자를 갖고 상기 제1 격자와 인터리빙되는 하나 이상의 희생 재료를 포함하는 복수의 제1 하드마스크 라인을 포함한다. 상기 방법은 상기 제1 하드마스크 층 위에 제2 하드마스크 층을 형성하는 단계도 포함한다. 상기 제2 하드마스크 층은 상기 제1 방향에 대각선인 제2 방향의 제2 격자를 갖는 복수의 제2 하드마스크 라인을 포함한다. 상기 방법은 상기 제2 하드마스크 층을 마스크로 이용하여, 상기 제1 하드마스크 층을 에칭하여, 패터닝된 제1 하드마스크 층을 형성하는 단계도 포함한다. 상기 에칭은 상기 하나 이상의 희생 재료의 일부를 제거하는 단계를 포함한다.
일 실시예에서, 상기 제1 하드마스크 층을 형성하는 단계는 최소 임계 치수(CD)에 대해 피치 이등분(halving) 또는 피치 사등분(quartering) 패터닝 프로세스를 이용하여 상기 복수의 제1 하드마스크 라인을 형성하는 단계를 포함하고, 상기 제2 하드마스크 층을 형성하는 단계는 상기 최소 CD에서 상기 복수의 제2 하드마스크 라인을 형성하는 단계를 포함한다.
일 실시예에서, 상기 제2 하드마스크 층을 형성하는 단계는 상기 제1 방향에 45도인 상기 제2 격자를 갖는 상기 복수의 제2 하드마스크 라인을 형성하는 단계를 포함한다.
일 실시예에서, 상기 방법은 상기 제1 하드마스크 층을 에칭한 후에 상기 제2 하드마스크 층을 제거하는 단계를 더 포함한다.
일 실시예에서, 상기 방법은 상기 제2 하드마스크 층을 제거한 후에, 상기 패터닝된 제1 하드마스크 내에 복수의 포토버킷을 형성하는 단계, 상기 복수의 포토버킷 모두보다 적은 포토버킷을 노광, 현상 및 제거하여, 상기 층간 유전체 층의 부분들을 노출하는 단계, 상기 층간 유전체 층의 상기 노출된 부분들을 통해 완전히 에칭하여 비아 개구들을 형성하는 단계, 및 상기 비아 개구들 내에 금속 비아들을 형성하는 단계를 더 포함한다.
일 실시예에서, 상기 방법은 상기 제2 하드마스크 층을 제거한 후에, 상기 패터닝된 제1 하드마스크 내에 복수의 포토버킷을 형성하는 단계, 상기 복수의 포토버킷 모두보다 적은 포토버킷을 노광, 현상 및 제거하여, 상기 층간 유전체 층의 부분들을 노출하는 단계, 상기 층간 유전체 층의 상기 노출된 부분들을 통해 부분적으로만 에칭하여 트렌치들을 형성하는 단계, 및 상기 트렌치들 내에 금속 라인들을 형성하는 단계를 더 포함한다.
일 실시예에서, 상기 복수의 제2 하드마스크 라인은 탄소 계열 재료로 구성되며, 상기 제2 하드마스크 층을 제거하는 단계는 애싱 프로세스(ashing process)를 이용하는 단계를 포함한다.
일 실시예에서, 집적 회로용 상호접속 구조체를 제조하는 방법은 기판 위에 배치된 층간 유전체 층 위에 격자 패턴을 갖는 복수의 하드마스크 라인을 형성하는 단계를 포함한다. 상기 방법은 상기 복수의 하드마스크 라인과 인터리빙되는 제1 복수의 포토버킷을 형성하는 단계도 포함하며, 상기 제1 복수의 포토버킷은 상기 상호접속 구조체의 금속배선 층 내의 모든 가능한 비아 위치들의 첫 번째 절반에 대응한다. 상기 방법은 상기 제1 복수의 포토버킷 모두보다 적은 포토버킷을 노광, 현상 및 제거하여, 상기 층간 유전체 층의 제1 부분들을 노출하는 단계도 포함한다. 상기 방법은 상기 층간 유전체 층의 상기 노출된 제1 부분들을 통해 완전히 에칭하여 상기 층간 유전체 층 내에 제1 비아 개구들을 형성하는 단계도 포함한다.
일 실시예에서, 상기 방법은 상기 제1 복수의 포토버킷 중 남은 모든 포토버킷을 제거하는 단계, 이어서 상기 복수의 하드마스크 라인과 인터리빙되는 제2 복수의 포토버킷을 형성하는 단계 - 상기 제2 복수의 포토버킷은 상기 상호접속 구조체의 상기 금속배선 층 내의 모든 가능한 비아 위치들 중 두 번째 절반에 대응함 -, 상기 층간 유전체 층의 제2 부분들을 노출하기 위해, 상기 제2 복수의 포토버킷 모두보다 적은 포토버킷을 노광, 현상 및 제거하는 단계, 및 상기 층간 유전체 층의 상기 노출된 제2 부분들을 통해 완전히 에칭하여 상기 층간 유전체 층 내에 제2 비아 개구들을 형성하는 단계를 더 포함한다.
일 실시예에서, 상기 방법은 상기 제2 복수의 포토버킷 중 남은 모든 포토버킷을 제거하는 단계, 및 이어서 상기 층간 유전체 층의 상기 제1 및 제2 비아 개구들 내에 금속 비아들을 형성하는 단계를 더 포함한다.
일 실시예에서, 상기 복수의 하드마스크 라인과 인터리빙되는 상기 제1 복수의 포토버킷을 형성하는 단계는 2의 제곱근의 팩터에 상기 복수의 하드마스크 라인의 상기 격자 패턴의 라인 폭을 곱한 값의 가장 가까운 이웃 거리를 갖도록 상기 제1 복수의 포토버킷 각각을 형성하는 단계를 포함한다.
일 실시예에서, 상기 제1 복수의 포토버킷 모두보다 적은 포토버킷을 노광, 현상 및 제거하는 단계는 극자외선(EUV irradiation)에 노광하는 단계를 포함한다.
일 실시예에서, 집적 회로용 상호접속 구조체를 제조하는 방법은 기판 위에 배치된 층간 유전체 층 위에 격자 패턴을 갖는 복수의 하드마스크 라인을 형성하는 단계를 포함한다. 상기 방법은 상기 복수의 하드마스크 라인과 인터리빙되는 제1 복수의 포토버킷을 형성하는 단계도 포함하고, 상기 제1 복수의 포토버킷은 상기 상호접속 구조체의 금속배선 층 내의 모든 가능한 플러그 위치들 중 첫 번째 절반에 대응한다. 상기 방법은 상기 층간 유전체 층의 제1 부분들을 노출하기 위해, 상기 제1 복수의 포토버킷 모두보다 적은 포토버킷을 노광, 현상 및 제거하는 단계도 포함한다. 상기 방법은 상기 층간 유전체 층의 상기 노출된 제1 부분들을 통해 부분적으로만 에칭하여 상기 층간 유전체 층 내에 제1 트렌치들을 형성하는 단계도 포함한다.
일 실시예에서, 상기 방법은 상기 제1 복수의 포토버킷 중 남은 모든 포토버킷을 제거하는 단계, 이어서 상기 복수의 하드마스크 라인과 인터리빙되는 제2 복수의 포토버킷을 형성하는 단계 - 상기 제2 복수의 포토버킷은 상기 상호접속 구조체의 상기 금속배선 층 내의 모든 가능한 플러그 위치들 중 두 번째 절반에 대응함 -, 상기 층간 유전체 층의 제2 부분들을 노출하기 위해, 상기 제2 복수의 포토버킷 모두보다 적은 포토버킷을 노광, 현상 및 제거하는 단계, 및 상기 층간 유전체 층의 상기 노출된 제2 부분들을 통해 부분적으로만 에칭하여 상기 층간 유전체 층 내에 제2 트렌치들을 형성하는 단계를 더 포함한다.
일 실시예에서, 상기 방법은 상기 제2 복수의 포토버킷 중 남은 모든 포토버킷을 제거하는 단계, 및 이어서 상기 층간 유전체 층의 상기 제1 및 제2 트렌치들 내에 금속 라인들을 형성하는 단계를 더 포함한다.
일 실시예에서, 상기 복수의 하드마스크 라인과 인터리빙되는 상기 제1 복수의 포토버킷을 형성하는 단계는 2의 제곱근의 팩터에 상기 복수의 하드마스크 라인의 상기 격자 패턴의 라인 폭을 곱한 값의 가장 가까운 이웃 거리를 갖도록 상기 제1 복수의 포토버킷 각각을 형성하는 단계를 포함한다.
일 실시예에서, 상기 제1 복수의 포토버킷 모두보다 적은 포토버킷을 노광, 현상 및 제거하는 단계는 극자외선(EUV irradiation)에 노광하는 단계를 포함한다.

Claims (21)

  1. 집적 회로용 상호접속 구조체로서,
    기판 위에 배치된 층간 유전체 층; 및
    상기 층간 유전체 층 위에 배치되고, 동일 평면상의 교대하는 복수의 유전성 하드마스크 라인들 및 복수의 도전성 라인들을 포함하는 격자 구조체
    를 포함하고,
    상기 복수의 도전성 라인들 중 하나 이상의 도전성 라인은 상기 층간 유전체 층 내로 연장하고, 상기 복수의 도전성 라인들 중 하나 이상의 도전성 라인은 상기 층간 유전체 층 내로 연장하지 않으며,
    상기 복수의 도전성 라인들은 제1 도전성 라인 및 연이은 제2 도전성 라인 사이에서, 그리고 상기 연이은 제2 도전성 라인 및 연이은 제 3 도전성 라인 사이에서 일정한 피치를 가지며,
    상기 층간 유전체 층 내로 연장하는 상기 복수의 도전성 라인들 중 상기 하나 이상의 도전성 라인 중에서 하나는 상기 층간 유전체 층을 포함하는 금속 배선 층에 대한 도전성 금속 라인을 제공하도록 상기 층간 유전체 층 내로 부분적으로만 연장하는
    상호접속 구조체.
  2. 제1항에 있어서,
    상기 층간 유전체 층 내로 연장하는 상기 도전성 라인들 중 상기 하나 이상의 도전성 라인 중 하나의 도전성 라인은 상기 기판과 상기 층간 유전체 층 사이에 배치된 하부 금속배선 층(metallization layer)에 도전성 비아를 제공하도록 상기 층간 유전체 층을 통해 완전히 연장하는 상호접속 구조체.
  3. 삭제
  4. 제1항에 있어서,
    상기 격자 구조체는 상기 층간 유전체 층 상에 배치되는 상호접속 구조체.
  5. 집적 회로용 상호접속 구조체를 제조하는 방법으로서,
    기판 위에 배치된 층간 유전체 층 위에 제1 하드마스크 층을 형성하는 단계 - 상기 제1 하드마스크 층은 제1 방향의 제1 격자를 갖고 상기 제1 격자와 인터리빙되는 하나 이상의 희생 재료를 포함하는 복수의 제1 하드마스크 라인을 포함함 -;
    상기 제1 하드마스크 층 위에 제2 하드마스크 층을 형성하는 단계 - 상기 제2 하드마스크 층은 상기 제1 방향에 대각선인 제2 방향의 제2 격자를 갖는 복수의 제2 하드마스크 라인을 포함함 -; 및
    상기 제2 하드마스크 층을 마스크로 이용하여, 상기 제1 하드마스크 층을 에칭하여 패터닝된 제1 하드마스크 층을 형성하는 단계 - 상기 에칭은 상기 하나 이상의 희생 재료의 일부를 제거하는 단계를 포함함 - 를 포함하고,
    상기 제1 하드마스크 층을 형성하는 단계는 최소 임계 치수(CD)에 대해 피치 이등분(halving) 또는 피치 사등분(quartering) 패터닝 프로세스를 이용하여 상기 복수의 제1 하드마스크 라인을 형성하는 단계를 포함하고, 상기 제2 하드마스크 층을 형성하는 단계는 상기 최소 CD에서 상기 복수의 제2 하드마스크 라인을 형성하는 단계를 포함하는, 방법.
  6. 삭제
  7. 제5항에 있어서,
    상기 제2 하드마스크 층을 형성하는 단계는 상기 제1 방향에 45도인 상기 제2 격자를 갖는 상기 복수의 제2 하드마스크 라인을 형성하는 단계를 포함하는 방법.
  8. 제5항에 있어서,
    상기 제1 하드마스크 층을 에칭한 후에 상기 제2 하드마스크 층을 제거하는 단계를 더 포함하는 방법.
  9. 제8항에 있어서,
    상기 제2 하드마스크 층을 제거한 후에, 상기 패터닝된 제1 하드마스크 내에 복수의 포토버킷을 형성하는 단계;
    상기 복수의 포토버킷 모두보다 적은 포토버킷을 노광, 현상 및 제거하여, 상기 층간 유전체 층의 부분들을 노출하는 단계;
    상기 층간 유전체 층의 상기 노출된 부분들을 통해 완전히 에칭하여 비아 개구들을 형성하는 단계; 및
    상기 비아 개구들 내에 금속 비아들을 형성하는 단계
    를 더 포함하는 방법.
  10. 제8항에 있어서,
    상기 제2 하드마스크 층을 제거한 후에, 상기 패터닝된 제1 하드마스크 내에 복수의 포토버킷을 형성하는 단계;
    상기 복수의 포토버킷 모두보다 적은 포토버킷을 노광, 현상 및 제거하여, 상기 층간 유전체 층의 부분들을 노출하는 단계;
    상기 층간 유전체 층의 상기 노출된 부분들을 통해 부분적으로만 에칭하여 트렌치들을 형성하는 단계; 및
    상기 트렌치들 내에 금속 라인들을 형성하는 단계
    를 더 포함하는 방법.
  11. 제8항에 있어서,
    상기 복수의 제2 하드마스크 라인은 탄소 계열 재료로 구성되며, 상기 제2 하드마스크 층을 제거하는 단계는 애싱 프로세스(ashing process)를 이용하는 단계를 포함하는 방법.
  12. 집적 회로용 상호접속 구조체를 제조하는 방법으로서,
    기판 위에 배치된 층간 유전체 층 위에 격자 패턴을 갖는 복수의 하드마스크 라인을 형성하는 단계;
    상기 복수의 하드마스크 라인과 인터리빙되는 제1 복수의 포토버킷을 형성하는 단계 - 상기 제1 복수의 포토버킷은 상기 상호접속 구조체의 금속배선 층 내의 모든 가능한 비아 위치들의 첫 번째 절반에 대응함 -;
    상기 제1 복수의 포토버킷 모두보다 적은 포토버킷을 노광, 현상 및 제거하여, 상기 층간 유전체 층의 제1 부분들을 노출하는 단계; 및
    상기 층간 유전체 층의 상기 노출된 제1 부분들을 통해 완전히 에칭하여 상기 층간 유전체 층 내에 제1 비아 개구들을 형성하는 단계
    를 포함하는 방법.
  13. 제12항에 있어서,
    상기 제1 복수의 포토버킷 중 남은 모든 포토버킷을 제거하는 단계;
    이어서 상기 복수의 하드마스크 라인과 인터리빙되는 제2 복수의 포토버킷을 형성하는 단계 - 상기 제2 복수의 포토버킷은 상기 상호접속 구조체의 상기 금속배선 층 내의 모든 가능한 비아 위치들 중 두 번째 절반에 대응함 -;
    상기 제2 복수의 포토버킷 모두보다 적은 포토버킷을 노광, 현상 및 제거하여, 상기 층간 유전체 층의 제2 부분들을 노출하는 단계; 및
    상기 층간 유전체 층의 상기 노출된 제2 부분들을 통해 완전히 에칭하여 상기 층간 유전체 층 내에 제2 비아 개구들을 형성하는 단계
    를 더 포함하는 방법.
  14. 제13항에 있어서,
    상기 제2 복수의 포토버킷 중 남은 모든 포토버킷을 제거하는 단계; 및
    이어서 상기 층간 유전체 층의 상기 제1 및 제2 비아 개구들 내에 금속 비아들을 형성하는 단계를 더 포함하는 방법.
  15. 제12항에 있어서,
    상기 복수의 하드마스크 라인과 인터리빙되는 상기 제1 복수의 포토버킷을 형성하는 단계는 2의 제곱근의 팩터에 상기 복수의 하드마스크 라인의 상기 격자 패턴의 라인 폭을 곱한 값의 가장 가까운 이웃 거리를 갖도록 상기 제1 복수의 포토버킷 각각을 형성하는 단계를 포함하는 방법.
  16. 제12항에 있어서,
    상기 제1 복수의 포토버킷 모두보다 적은 포토버킷을 노광, 현상 및 제거하는 것은 극자외선(EUV irradiation)에 노광하는 것을 포함하는 방법.
  17. 집적 회로용 상호접속 구조체를 제조하는 방법으로서,
    기판 위에 배치된 층간 유전체 층 위에 격자 패턴을 갖는 복수의 하드마스크 라인을 형성하는 단계;
    상기 복수의 하드마스크 라인과 인터리빙되는 제1 복수의 포토버킷을 형성하는 단계 - 상기 제1 복수의 포토버킷은 상기 상호접속 구조체의 금속배선 층 내의 모든 가능한 플러그 위치들 중 첫 번째 절반에 대응함 -;
    상기 제1 복수의 포토버킷 모두보다 적은 포토버킷을 노광, 현상 및 제거하여, 상기 층간 유전체 층의 제1 부분들을 노출하는 단계; 및
    상기 층간 유전체 층의 상기 노출된 제1 부분들을 통해 부분적으로만 에칭하여 상기 층간 유전체 층 내에 제1 트렌치들을 형성하는 단계
    를 포함하는 방법.
  18. 제17항에 있어서,
    상기 제1 복수의 포토버킷 중 남은 모든 포토버킷을 제거하는 단계;
    이어서 상기 복수의 하드마스크 라인과 인터리빙되는 제2 복수의 포토버킷을 형성하는 단계 - 상기 제2 복수의 포토버킷은 상기 상호접속 구조체의 상기 금속배선 층 내의 모든 가능한 플러그 위치들 중 두 번째 절반에 대응함 -;
    상기 제2 복수의 포토버킷 모두보다 적은 포토버킷을 노광, 현상 및 제거하여, 상기 층간 유전체 층의 제2 부분들을 노출하는 단계; 및
    상기 층간 유전체 층의 상기 노출된 제2 부분들을 통해 부분적으로만 에칭하여 상기 층간 유전체 층 내에 제2 트렌치들을 형성하는 단계
    를 더 포함하는 방법.
  19. 제18항에 있어서,
    상기 제2 복수의 포토버킷 중 남은 모든 포토버킷을 제거하는 단계; 및
    이어서 상기 층간 유전체 층의 상기 제1 및 제2 트렌치들 내에 금속 라인들을 형성하는 단계
    를 더 포함하는 방법.
  20. 제17항에 있어서,
    상기 복수의 하드마스크 라인과 인터리빙되는 상기 제1 복수의 포토버킷을 형성하는 단계는 2의 제곱근의 팩터에 상기 복수의 하드마스크 라인의 상기 격자 패턴의 라인 폭을 곱한 값의 가장 가까운 이웃 거리를 갖도록 상기 제1 복수의 포토버킷 각각을 형성하는 단계를 포함하는 방법.
  21. 제17항에 있어서,
    상기 제1 복수의 포토버킷 모두보다 적은 포토버킷을 노광, 현상 및 제거하는 것은 극자외선(EUV irradiation)에 노광하는 것을 포함하는 방법.
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