CN102148185B

CN102148185B - 形成互连结构的方法

Info

Publication number: CN102148185B
Application number: CN 201010110450
Authority: CN
Inventors: 张海洋; 王新鹏
Original assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2010-02-09
Filing date: 2010-02-09
Publication date: 2013-05-01
Anticipated expiration: 2030-02-09
Also published as: CN102148185A

Abstract

本发明提供了一种形成互连结构的方法，包括步骤：提供一前端器件层；在所述前端器件层上形成一层刻蚀阻挡层；在所述刻蚀阻挡层上面形成介电层；在所述介电层的表面形成氧化层；在所述氧化层表面形成一层抗反射层；在所述抗反射层的表面涂敷一层光刻胶层；采用第一掩膜对所述光刻胶层进行第一次曝光；采用第二掩膜对所述光刻胶层进行第二次曝光；对所述光刻胶层进行显影工艺，形成具有图案的光刻胶层；以所述具有图案的光刻胶层为掩膜，依次刻蚀所述抗反射层、所述氧化层、所述介电层以及所述刻蚀阻挡层，形成通孔。

Description

形成互连结构的方法

技术领域

本发明涉及半导体制造工艺，特别涉及形成互连结构的方法。

背景技术

随着半导体技术的飞速发展，缩小元器件的尺寸成为一种趋势。因此，半导体技术不断增加晶圆中集成电路的密集程度。在晶圆上元器件被制造地非常紧密，对准、光刻的工艺技术显得更加重要。许多元器件包含传导线路或结构用以执行特定功能，根据试验结果显示，当集成电路的工艺进入0.18微米甚至0.13微米的技术领域后，影响元器件运行速率的关键因素已经从栅极的宽度转换至金属内连线的电阻-电容迟滞效应。因导线的阻值与其截面积成反比，随着集成电路的密集程度的提高，金属内连线的线宽和厚度都随之减小，因而造成导线之间的耦合电容的提高。因此当集成电路的工艺进入到深次微米的领域之后，金属内连线的电阻-电容迟滞效应大幅度提高，也因此影响了集成电路的运算速率和存取速率。为了提高集成电路的密集程度，在线宽和线距都不宜增大的情况下，更换金属内连线和层间介电层（ILD）的材质是最佳的选择。在金属内连线方面，金属材质由原先的铝硅铜合金或铝铜合金换成铜金属，铜金属除了具有低电阻的特性外，更具有良好的抗电子迁移性和良好的抗应力性，除了可以提高元器件的操作速率之外，同时可以提成元器件的可靠度。另一方面，层间介电层必须选择低介电常数（low k）的材料以取代原有的二氧化硅，以降低金属内连线间的耦合电容。二氧化硅的介电常数约为3.9，因此必须选取介电常数小于3.9的介电层作为层间介电层，方可达到降低金属内连线的电阻-电容迟滞效应的效果，例如氟掺杂的二氧化硅、有机旋涂玻璃（HSQ）等等。

传统的使用低介电常数材料制作半导体互连结构的方法如图1A至1F所示。

如图1A所示，提供一前端器件层101，前端器件层101可以是单晶硅、砷化镓或锗等，其上可以有一个或多个元器件。在前端器件层101上形成刻蚀阻挡层102，材料可以选择为氮化硅、氮碳化硅、碳化硅等，形成方式可以是化学气相沉积（CVD）或物理气相沉积（PVD）等。在阻挡层102上形成低k介电层103，材料可以选择为氟掺杂的二氧化硅等，形成方式可以采用化学气相沉积或物理气相沉积等。接着，在低k介电层103上面形成一层氧化层104，材料可以是二氧化硅。接着在氧化层104上形成第一底部抗反射层（BARC）105，材料可以选择为氮氧化硅，形成方式可以是化学气相沉积或物理气相沉积等。然后，在第一底部抗反射层105上面涂敷第一光刻胶层106。

如图1B所示，采用曝光显影等手段，形成具有图案的第一光刻胶层106’。以具有图案的第一光刻胶层106’为掩膜，依次刻蚀第一底部抗反射层105、氧化层104、低k介电层103、刻蚀阻挡层102，形成孔107。

如图1C所示，采用灰化工艺去除第一光刻胶层106’以及第一底部抗反射层105。在整个结构表面形成第二底部抗反射层108，材料可以选择为氮氧化硅，形成方式可以是化学气相沉积或物理气相沉积等。在第二底部抗反射层108上涂敷一层光刻胶109。

如图1D所示，采用曝光显影等手段，形成具有图案的第二光刻胶层109’。以具有图案的第二光刻胶层109’为掩膜，依次刻蚀第二底部抗反射层108、氧化层104、部分低k介电层103以及刻蚀阻挡层102，形成通孔110。

如图1E所示，采用灰化方式去除第二光刻胶层109’和第二底部抗反射层108。

如图1F所示，采用电镀的方式或溅射方式，在通孔中110填充金属层，并采用CMP工艺，使金属层的顶部与氧化层104的顶部平齐，形成金属层111，材料选择为铜。

低介电常数材料往往比传统工艺中所用的介电层坚固性低，并且可能在晶片处理期间受到损伤，例如在进行刻蚀工艺以及灰化工艺过程中容易受到损伤。此外，某些低介电常数材料通常在受损时是高度反应性的，尤其是在图案化之后，从而允许低介电常数材料吸附水汽和/或与其他蒸汽和/或可能改变介电层的电属性的工艺污染物反应。结果，原本具有低介电常数的低k介电层受到损伤，导致其介电常数增大并且其最初具有的优势丢失。目前，从具有低k介电层的先进半导体器件去除刻蚀后残留物的操作是通过将这些层暴露于干法刻蚀工艺来进行的。具体而言，干法刻蚀采用了基于氧气的化学过程，但是，已经观察到，传统的氧气的等离子体如上述对低k介电层有损伤。

因此，需要一种方法，能够有效地降低在形成互连结构的过程中对低k介电层的损伤，以便提高半导体器件的整体性能，提高良品率。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了能够有效地降低在形成互连结构的过程中对低k介电层的损伤，本发明提供了一种形成互连结构的方法，包括步骤：提供一前端器件层；在所述前端器件层上形成一层刻蚀阻挡层；在所述刻蚀阻挡层上面形成介电层；在所述介电层的表面形成氧化层；在所述氧化层表面形成一层抗反射层；在所述抗反射层的表面涂敷一层光刻胶层；采用第一掩膜对所述光刻胶层进行第一次曝光；采用第二掩膜对所述光刻胶层进行第二次曝光；对所述光刻胶层进行显影工艺，形成具有图案的光刻胶层；以所述具有图案的光刻胶层为掩膜，依次刻蚀所述抗反射层、所述氧化层、所述介电层以及所述刻蚀阻挡层，形成通孔。

优选地，所述抗反射层包括形成于所述氧化层表面的第一底部抗反射层、形成于所述第一底部抗反射层表面的低温氧化层以及形成于所述低温氧化层表面的第二底部抗反射层。

优选地，所述第一次曝光的区域的深度与所述光刻胶层的厚度一致，所述第二次曝光区域的深度小于所述第一次曝光区域的深度。

优选地，所述第二次曝光的区域的面积大于所述第二次曝光的区域的面积。优选地，刻蚀所述第二底部抗反射层时所采用的气体CF₄，气体压强为100~200mtorr，放电功率为100~1000W，流速为10~300sccm，放电时间为10~60秒。

优选地，刻蚀所述低温氧化层所采用的是CF₄和CHF₃的混合气体，混合气体压强为100~200mtorr，其中，CF₄的流速为10~300sccm，CHF₃的流速为10~300sscm，放电功率为100~1000W，放电时间为10~60秒。

优选地，刻蚀所述第一底部抗反射层所采用的气体是CO₂和O₂的混合气体，混合气体压强为10~100mtorr，放电功率为100~1000W，放电时间为10~60秒，其中，CO₂的流速为50~500sccm，O₂的流速为0~50sccm。

优选地，刻蚀所述氧化层的气体采用的是CF₄和CHF₃的混合气体，混合气体压强为100~200mtorr，放电功率为100~1000W，放电时间为10~60秒，其中CF₄的流速为10~300sccm，CHF₃的流速为10~300sscm。

优选地，刻蚀所述介电层采用的气体CF₄和Ar的混合气体，混合气体的压强为10~100mTorr，放电功率为100~1000W，放电时间为10~60秒，其中CF₄的流速为10~300sccm，Ar的流速为10~300sccm。

优选地，刻蚀所述阻挡层所采用的气体为CF₄和CHF₃的混合气体，混合气体压强为100~200mtorr，其中，CF₄的流速为10~300sccm，CHF₃的流速为10~300sscm，放电功率为100~1000W，放电时间为10~60秒。

优选地，所述介电层的介电常数小于等于3.5。

根据本发明，能够有效地降低在形成互连结构的过程中对低k介电层的损伤，以便提高半导体器件的整体性能，提高良品率。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

图1A至图1F是传统的使用低介电常数材料制作互连结构的方法的剖面结构示意图；

图2A至2G是根据本发明一个方面的使用低介电常数材料制作互连结构的方法的剖面结构示意图；

图3是根据本发明实施例的制作半导体器件互连结构的工艺流程示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何采用对光刻胶层进行多重曝光的方式来降低形成通孔过程中对低k介电层造成损伤的问题。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

如图2A至2G所示，是根据本发明一个方面的制作半导体互连结构的方法。

首先，如图2A所示，提供一前端器件层201，该前端器件层可以是单晶硅衬底，也可是其上形成有一个或多个元器件的衬底。在前端器件层201上形成一层刻蚀阻挡层202，材料可以是但不限于氮化硅、氮碳化硅、碳化硅，厚度为200~1000埃，形成方式可以采用CVD或者PVD法。该刻蚀阻挡层202的作用在于防止后端布线层中的金属离子渗入并污染相邻层以及有源区，并作为后续蚀刻步骤的蚀刻停止层。然后在刻蚀阻挡层202上面以CVD方法沉积低k介电层203，此处的k≤3.5，厚度优选为1000~5000埃，材料可以是但不限于无掺杂硅玻璃（USG），成分为二氧化硅，或者是氟掺杂的二氧化硅等。在低k介电层203的表面形成氧化层204，材料可以是但不限于氧化硅，厚度为500~2000埃，形成方式可以采用CVD或者PVD法，该层的作用是在后续对所沉积的金属层进行CMP（化学机械抛光）工艺时保护低k介电层203。该氧化层204作用在于防止后端布线层中的金属离子渗入并污染相邻层以及有源区，并作为后续蚀刻步骤的蚀刻停止层。接着，在氧化层204表面以CVD方式形成一层抗反射层205。抗反射层205的材料可以是单独的一层底部抗反射层，厚度大约为3000~8000埃。本实施例中采用由形成于氧化层204表面的第一底部抗反射层250、形成于第一底部抗反射层表面的低温氧化层(LTO)251以及形成于低温氧化层表面的第二底部抗反射层252共同构成的。其中，第一底部抗反射层250的厚度为1000~3000埃，低温氧化层的厚度为500~2000埃，第二底部抗反射层的厚度为200~1000埃。接着，在抗反射层205的表面涂敷一层光刻胶层206，厚度大约为1000~4000埃。

接着，如图2B所示，采用第一掩膜（未示出）对光刻胶层206进行第一次曝光，曝光区域如207所示。曝光区域207的深度与光刻胶层206的深度一致。

然后，如图2C所示，采用第二掩膜（未示出）对光刻胶层206进行第二次曝光，曝光区域如208所示。曝光区域208的深度小于曝光区域207的深度，且曝光区域208的面积大于曝光区域207的面积。

接下来，如图2D所示，对光刻胶层206进行显影工艺，形成具有图案的光刻胶层206’。此时，光刻胶层206’所具有的图案是两重台阶型图案，即T型图案253。

接着，如图2E所示，以具有图案的光刻胶层206’为掩膜进行刻蚀工艺，可选用干法刻蚀或湿法刻蚀，依次刻蚀抗反射层205、氧化层204、低k介电层203以及刻蚀阻挡层202，形成通孔207。在此过程中，具有图案的光刻胶层206’会被刻蚀掉，抗反射层205的一部分也会被刻蚀掉。例如当抗反射层205是由形成于氧化层204表面的第一底部抗反射层250、形成于第一底部抗反射层表面的低温氧化层(LTO)251以及形成于低温氧化层表面的第二底部抗反射层252共同构成的时候，该刻蚀过程会刻蚀掉部分形成于氧化层204表面的第一底部抗反射层250，完全刻蚀去除低温氧化层(LTO)251以及第二底部抗反射层252，形成通孔207。在此过程中，光刻胶层206’也会被完全去除掉，剩余的抗反射层为205’，即一部分的第一底部抗反射层250。此过程所用的刻蚀方式是干法刻蚀。例如，刻蚀第二底部抗反射层252时所采用的是气体CF₄，气体压强为100~200mtorr，放电功率为100~1000W，流速为10~300sccm，放电时间为10~60秒；刻蚀低温氧化层351所采用的是CF₄和CHF₃的混合气体，混合气体压强为100~200mtorr，其中，CF₄的流速为10~300sccm，CHF₃的流速为10~300sccm，放电功率为100~1000W，放电时间为10~60秒；刻蚀第一底部抗反射层250所采用的气体是CO₂和O₂的混合气体，混合气体压强为10~100mtorr，放电功率为100~1000W，放电时间为10~60秒，其中，CO₂的流速为50~500sccm，O₂的流速为0~50sccm；刻蚀氧化层204的气体采用的是CF₄和CHF₃的混合气体，混合气体压强为100~200mtorr，放电功率为100~1000W，放电时间为10~60秒，其中CF₄的流速为10~300sccm，CHF₃的流速为10~300sccm；刻蚀低k介电层203采用的气体是CF4_和Ar的混合气体，混合气体的压强为10~100mtorr，放电功率为100~1000W，放电时间为10~60秒，其中CF₄的流速为10~300sccm，Ar的流速为10~300sccm；刻蚀阻挡层202所采用的气体为CF₄和CHF₃的混合气体，混合气体压强为100~200mtorr，其中，CF₄的流速为10~300sccm，CHF₃的流速为10~300sccm，放电功率为100~1000W，放电时间为10~60秒。这里，sccm是标准状态下，也就是1个大气压、25摄氏度下每分钟1立方厘米(1ml/min)的流量，1torr≈133.32帕斯卡。

如图2F所示，采用灰化工艺，去出剩余的抗反射层205’。接着进行后续的工艺，完成整个半导体器件的制作。

如图2G所示，采用电镀的方式或溅射方式，在通孔中207填充金属层，以氧化层204为阻挡层对金属层进行CMP工艺，使金属层的顶部与氧化层204的顶部平齐，形成金属层208，材料选择为铜。

根据本实施例，对光刻胶层采用两次曝光，形成具有两重台阶图案即T型的光刻胶层，以具有T型的光刻胶层为掩膜，依次刻蚀下层的膜结构，一次性形成互连结构所需要的通孔，这样就降低了传统工艺中形成互连结构时对低k介电层两次刻蚀造成的多重伤害。当然，也可对光刻胶层进行多次曝光，形成具有多重台阶图案的光刻胶层，再以具有多重台阶图案的光刻胶层为掩膜，依次刻蚀下层的膜结构，这样可以一次性刻蚀形成所需要的图案，减少了对下层结构膜层由于进行多次刻蚀造成的伤害，提高了半导体器件的整体性能，提高了器件的良品率，简化了工艺步骤，降低了生产成本，使产品具有竞争力。

图3的流程图示出了制作根据本发明实施例的制作半导体器件互连结构的工艺流程图。在步骤301中，提供一前端器件层。在步骤302中，在前端器件层上形成一层刻蚀阻挡层，在刻蚀阻挡层上面沉积低k介电层，在低k介电层的表面形成氧化层。在步骤303中，在氧化层表面一层抗反射层，在抗反射层的表面涂敷一层光刻胶层。在步骤304中，采用第一掩膜对光刻胶层进行第一此曝光。在步骤305中，采用第二掩膜对光刻胶层进行第二次曝光。在步骤306中，对光刻胶层进行显影工艺，形成具有图案的光刻胶层。在步骤307中，以具有图案的光刻胶层为掩膜进行刻蚀工艺，依次刻蚀抗反射层、氧化层、低k介电层以及刻蚀阻挡层，形成通孔。在步骤308中，采用灰化工艺，去出剩余的抗反射层。在步骤309中，在通孔中填充金属层，并采用CMP工艺使金属层的顶部与氧化层的顶部平齐。

根据如上所述的实施例制造的半导体器件可应用于多种集成电路（IC）中。根据本发明的IC例如是存储器电路，如随机存取存储器（RAM）、动态RAM（DRAM）、同步DRAM（SDRAM）、静态RAM（SRAM）、或只读存储器（ROM）等等。根据本发明的IC还可以是逻辑器件，如可编程逻辑阵列（PLA）、专用集成电路（ASIC）、合并式DRAM逻辑集成电路（掩埋式DRAM）或任意其他电路器件。根据本发明的IC芯片可用于例如用户电子产品，如个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机、手机等各种电子产品中，尤其是射频产品中。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种形成互连结构的方法，包括步骤：

提供一前端器件层；

在所述前端器件层上形成一层刻蚀阻挡层；

在所述刻蚀阻挡层上面形成介电层；

在所述介电层的表面形成氧化层；

在所述氧化层表面形成一层抗反射层；

在所述抗反射层的表面涂敷一层光刻胶层；

采用第一掩膜对所述光刻胶层进行第一次曝光；

采用第二掩膜对所述光刻胶层进行第二次曝光；

对所述光刻胶层进行显影工艺，形成具有图案的光刻胶层；

以所述具有图案的光刻胶层为掩膜，依次刻蚀所述抗反射层、所述氧化层、所述介电层以及所述刻蚀阻挡层，形成通孔。

2.如权利要求1所述的方法，其特征在于，所述抗反射层包括形成于所述氧化层表面的第一底部抗反射层、形成于所述第一底部抗反射层表面的低温氧化层以及形成于所述低温氧化层表面的第二底部抗反射层。

3.如权利要求1所述的方法，其特征在于，所述第一次曝光的区域的深度与所述光刻胶层的厚度一致，所述第二次曝光区域的深度小于所述第一次曝光区域的深度。

4.如权利要求1所述的方法，其特征在于，所述第二次曝光的区域的面积大于所述第一次曝光的区域的面积。

5.如权利要求2所述的方法，其特征在于，刻蚀所述第二底部抗反射层时所采用的是气体CF₄，气体压强为100~200mtorr，放电功率为100~1000W，流速为10~300sccm，放电时间为10~60秒。

6.如权利要求2所述的方法，其特征在于，刻蚀所述低温氧化层所采用的是CF₄和CHF₃的混合气体，混合气体压强为100~200mtorr，其中，CF₄的流速为10~300sccm，CHF₃的流速为10~300sccm，放电功率为100~1000W，放电时间为10~60秒。

7.如权利要求2所述的方法，其特征在于，刻蚀所述第一底部抗反射层所采用的气体是CO₂和O₂的混合气体，混合气体压强为10~100mtorr，放电功率为100~1000W，放电时间为10~60秒，其中，CO₂的流速为50~500sccm，O₂的流速为0~50sccm。

8.如权利要求1所述的方法，其特征在于，刻蚀所述氧化层的气体采用的是CF₄和CHF₃的混合气体，混合气体压强为100~200mtorr，放电功率为100~1000W，放电时间为10~60秒，其中CF₄的流速为10~300sccm，CHF₃的流速为10~300sccm。

9.如权利要求1所述的方法，其特征在于，刻蚀所述介电层采用的气体为CF₄和Ar的混合气体，混合气体的压强为10~100mtorr，放电功率为100~1000W，放电时间为10~60秒，其中CF₄的流速为10~300sccm，Ar的流速为10~300sccm。

10.如权利要求1所述的方法，其特征在于，刻蚀所述阻挡层所采用的气体为CF₄和CHF₃的混合气体，混合气体压强为100~200mtorr，其中，CF₄的流速为10~300sccm，CHF₃的流速为10~300sccm，放电功率为100~1000W，放电时间为10~60秒。

11.如权利要求1所述的方法，其特征在于，所述介电层的介电常数小于等于3.5。

12.一种包含通过如权利要求1所述的方法制造的半导体器件的集成电路，其中所述集成电路选自动态随机存取存储器、同步随机存取存储器、静态随机存取存储器、只读存储器、可编程逻辑阵列和射频电路。

13.一种包含通过如权利要求1所述的方法制造的半导体器件的电子设备，其中所述电子设备选自个人计算机、游戏机、蜂窝式电话、个人数字助理、摄像机和数码相机。