CN102201350A - 半导体器件的制造方法 - Google Patents

半导体器件的制造方法 Download PDF

Info

Publication number
CN102201350A
CN102201350A CN2010101317951A CN201010131795A CN102201350A CN 102201350 A CN102201350 A CN 102201350A CN 2010101317951 A CN2010101317951 A CN 2010101317951A CN 201010131795 A CN201010131795 A CN 201010131795A CN 102201350 A CN102201350 A CN 102201350A
Authority
CN
China
Prior art keywords
wafer
metal level
layer
semiconductor device
described metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2010101317951A
Other languages
English (en)
Inventor
孙武
尹晓明
张海洋
武咏琴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN2010101317951A priority Critical patent/CN102201350A/zh
Publication of CN102201350A publication Critical patent/CN102201350A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供一种半导体器件的制造方法，包括：提供待蚀刻的晶片，该晶片顶层形成有一金属层；在晶片上涂覆第一光致抗蚀剂层；对晶片进行第一次曝光和显影，以形成第一图案；对晶片进行第一次蚀刻，以蚀刻掉金属层的第一部分；去除第一光致抗蚀剂层；进行湿法清洗；在晶片上涂覆第二光致抗蚀剂层；对晶片进行第二次曝光和显影，以形成第二图案；对晶片进行第二次蚀刻，以蚀刻掉金属层的第二部分；去除第二光致抗蚀剂层；以及进行湿法清洗。该方法能够在整个晶片上提供更多光致抗蚀剂保护以防止等离子体轰击损伤，并且能够为铝线侧壁提供更多聚合物保护以提高蚀刻的各向异性，从而实现无腐蚀缺陷且具有良好侧壁形貌的半导体制造。

Description

半导体器件的制造方法
技术领域
本发明涉及一种半导体器件的制造方法，具体而言，涉及一种用于高传输比铝焊垫蚀刻的双重构图(double patterning)法，其能够在进行高传输比铝焊垫蚀刻时防止铝表面的腐蚀缺陷并提高蚀刻的各向异性。
背景技术
在超大规模数字集成电路中，所使用的晶体管一般是互补金属氧化物半导体(CMOS)场效应晶体管。简化的CMOS工艺由14道工序组成：(1)双阱注入在硅片上形成n阱和p阱；(2)浅槽隔离用于隔离亚微米技术节点以下的有源区；(3)通过生长栅氧化层、淀积多晶硅和蚀刻得到栅结构；(4)轻掺杂漏区(LDD)注入形成源漏区的浅注入；(5)制作侧壁，用于在随后的源/漏注入工艺中保护沟道；(6)中等能量的源/漏区注入，形成的结深大于LDD的注入深度；(7)金属接触形成硅化物接触，使金属钨与硅紧密结合在一起；(8)通过局部互连(LI)形成晶体管和接触点之间的第一层金属布线；(9)淀积第一层层间介质(ILD-1)，并制作连接局部互连金属和第一层金属的通孔；(10)淀积具有三层结构的第一层金属叠层，并对其进行蚀刻；(11)淀积第二层层间介质(ILD-2)并制作通孔；(12)淀积第二层金属叠层并对其进行蚀刻，然后淀积第三层层间介质(ILD-3)并制作通孔，如此重复地形成第三层金属叠层和第四层层间介质(ILD-4)、第四层金属叠层和第五层层间介质(ILD-5)；(13)形成厚度较之于前面四层金属层要厚的顶层金属层，并对其进行蚀刻，以形成用于后续封装工艺中引出管脚的金属焊垫；(14)在顶层金属层上形成最后一层层间介质(ILD-6)，随后形成钝化层，用于保护器件不受湿气、划伤和玷污的影响。至此，已完成半导体器件制造的全部14道工序，这些工艺总称为前端工艺。然后，在完成对晶片的电学测试之后，需要对晶片进行封装，这被称为后端工艺。在封装过程中，通过划片工艺将晶片分成若干单独的管芯(die)，并将管芯粘贴在金属引线框架或管壳上，而金属引线框架或管壳与管芯之间的电连接正是通过用导线连接管芯表面的金属焊垫与引线框架或管壳内端来实现的。由此可见，最后一道金属焊垫形成工艺是连接前端半导体器件制造工艺和后端半导体管芯封装工艺的关键一环。
铝是半导体制造中最主要的导线材料，具有电阻低、易于沉积和蚀刻的优点，因而铝互连工艺作为一种较为成熟的技术以其稳定的工艺、低廉的价格而广泛应用于超大规模集成电路中。随着集成电路的芯片集成度越来越高，半导体器件的设计规则从65nm缩小到45nm，目前已向32nm甚至更小尺寸的工艺进行挑战。器件尺寸的缩小导致铝布线的宽度也随之减小，伴随而来的是尖峰现象和电致迁移。尖峰现象是由于硅原子与铝原子的交互扩散造成的，可以通过在铝中添加少量的硅以降低交互扩散的驱动力来解决。电致迁移是指由于铝电子被大量电子流带走产生空隙而最后造成断线，可以通过在铝中加入少量的铜来改善这种现象。因此，半导体制造中所使用的铝布线通常都含有硅、铜等。
图1是示出了常规的用于铝金属层的构图法的流程图。在步骤101中，在待蚀刻的晶片上涂覆一光致抗蚀剂(PR)层，其中，在所述待蚀刻的晶片顶层已经形成有一叠层，该叠层包括第一阻挡层、金属层和第二阻挡层。所述第一阻挡层和所述第二阻挡层例如由钛(Ti)/氮化钛(TiN)构成，用来抑制互连布线中的电致迁移。所述金属层例如由掺杂有少量的铜和硅的铝构成。另外，由于将要蚀刻的是金属层，为了防止由于曝光时其表面反射的光损伤附近的PR而导致显影后检查(ADI)关键尺寸(CD)不佳，所以通常在叠层与PR层之间通过旋涂法涂覆一层抗反射涂层(ARC)。接着，在步骤102中，通过使用紫外光、深紫外光或极紫外光照射，对涂覆有PR层的晶片进行曝光。然后，在步骤103中，对曝光后的晶片进行显影，以在PR层上形成将要转印到叠层上的图案。接着，在步骤104中，在比室温稍高的温度(如70℃)下对显影后的晶片进行蚀刻，其中，蚀刻的源气体例如为Cl2和BCl3、CCl4等的混合气体。然后，在步骤105中，使用常规的PR剥离处理，例如使用O2或O2/H2O作为灰化剂的等离子体增强灰化处理，剥离PR掩膜。最后，在步骤106中，对灰化去胶后的晶片进行常规湿法清洗。
在半导体蚀刻工艺中，为了防止横向蚀刻，通常会有意在蚀刻图案的侧壁上形成聚合物作为保护膜，这些聚合物一般是在蚀刻过程中由PR中的碳与蚀刻气体(如C2F4)和蚀刻产物结合在一起形成的。由于聚合物能够阻挡对侧壁的横向蚀刻，增强蚀刻的各向异性，并且保护侧壁不被等离子体轰击损伤，从而能够实现对蚀刻后检查(AEI)关键尺寸(CD)的良好控制。因此，在铝的蚀刻中PR是不可或缺的。
一般而言，铝互连工艺中通常将用于在后端半导体管芯封装工艺中引出管脚的铝焊垫作为顶层金属层进行蚀刻。图2示出了已经完成前道半导体芯片制造工艺而尚未封装的半导体管芯200的一个示例。如图2中所示，在管芯200的核心电路区201周围布有一圈铝焊垫202，并且这些铝焊垫202通过铝布线203连接到核心电路区201。这里引入一个新的概念——蚀刻传输比，其是指材料层中的在蚀刻工艺中被蚀刻掉的部分占整个材料层的面积比率。作为顶层金属层，除了留下作为焊垫的铝块以及连接焊垫与核心电路区的铝线以外的铝都已被蚀刻掉，因而蚀刻传输比通常都高达80～90％。在具有如此高的蚀刻传输比的铝焊垫蚀刻工艺中，由于需要蚀刻掉的面积较大而覆盖PR的面积较少，因而铝线侧壁严重缺乏聚合物保护，导致横向蚀刻严重，铝布线变细或断开。而且，由于传统工艺中PR的厚度不能无限制地增加，且顶层金属层较之于其他金属层要厚，因而长时间的蚀刻也容易对铝焊垫表面造成损伤。
图3A和3B分别示出了现有的铝焊垫蚀刻工艺中在铝表面形成的微掩蔽现象和腐蚀缺陷(micro masking)。
由于在铝中加入了少量的硅和铜，蚀刻时残留的硅和铜颗粒将阻碍颗粒下面的铝的蚀刻，进而形成柱状的残留物，如图3A中所示。该柱状残留物通常会导致半导体器件中的电路短路，这就是所谓的微掩蔽现象。对于硅的蚀刻，可以在氯化物等离子体气体中完成，生成的SiCl4容易挥发，所以不会残留硅。然而，CuCl2较难挥发，所以必须以物理方式的离子轰击来使Cu原子去除。另外，当铝在氯气等离子体中蚀刻之后，其表面和侧壁仍有氯气残留，而蚀刻产物AlCl3也会与PR发生反应。一旦晶片离开真空设备后，这些成分将会与空气中的水分反应形成HCl，HCl进一步侵蚀铝而产生AlCl3。只要所提供的水汽充足，铝的腐蚀将持续进行，如图3B中所示。
目前，为了解决上述问题，在现有的铝焊垫蚀刻工艺中已采用例如高偏置电压、非氟基等离子体蚀刻气体(如CH4)和优化的湿法清洗等。然而，偏置电压高会使等离子体对铝表面的轰击更加猛烈，从而导致铝布线渐缩(taper)或铝焊垫缩退(pullback)。在采用CH4气体作为主要蚀刻气体的非氟基等离子体蚀刻中，大量聚合物残留且在蚀刻完成之后也难以通过常规的湿法清洗来去除。而使用优化的湿法清洗，又存在与传统半导体制造工艺不易兼容的问题，并且优化的湿法清洗必定会导致工艺复杂度提高以及制造成本增加。
综上所言，迫切需要一种能够在高传输比铝焊垫蚀刻时防止上述缺陷的突破性方法。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为解决上述问题，本发明提供一种半导体器件的制造方法，包括下列步骤：提供待蚀刻的晶片，所述晶片顶层形成有一金属层；在待蚀刻的晶片上涂覆第一光致抗蚀剂层，在所述待蚀刻的晶片顶层形成有一金属层；对涂覆有所述第一光致抗蚀剂层的晶片进行第一次曝光和显影，以形成第一图案；对所述第一次显影后的晶片进行第一次蚀刻，以蚀刻掉所述金属层的第一部分；去除所述第一光致抗蚀剂层；对所述晶片进行湿法清洗；在所述晶片上涂覆第二光致抗蚀剂层；对涂覆有所述第二光致抗蚀剂层的晶片进行第二次曝光和显影，以形成第二图案；对所述第二次显影后的晶片进行第二次蚀刻，以蚀刻掉所述金属层的第二部分；去除所述第二光致抗蚀剂层；以及对所述晶片进行湿法清洗。
优选地，构成所述金属层的材料包括铝。
优选地，构成所述金属层的材料还包括硅、铜、钛和氮化钛中的一种或多种。
优选地，所述第一图案与所述第二图案重叠。
优选地，所述金属层的所述第一部分与所述金属层的所述第二部分不重叠。
优选地，所述金属层的所述第一部分占整个所述金属层的面积比率与所述金属层的所述第二部分占整个所述金属层的面积比率相同。
优选地，所述金属层的所述第一部分占整个所述金属层的面积比率与所述金属层的所述第二部分占整个所述金属层的面积比率不同。
优选地，，所述金属层的所述第一部分占整个所述金属层的面积比率不超过50％。
优选地，所述金属层的所述第二部分占整个所述金属层的面积比率不超过50％。
优选地，所述第一次蚀刻的源气体包括Cl2、BCl3和CHF3，其中，Cl2的流速为50～500sccm，BCl3的流速为50～500sccm，且CHF3的流速为0～50sccm。
根据本发明的半导体制造方法，能够在整个晶片上提供更多光致抗蚀剂保护以防止等离子体轰击损伤，并且能够为铝线侧壁提供更多聚合物保护以提高蚀刻的各向异性，从而实现无腐蚀缺陷且具有良好的侧壁形貌的半导体制造。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
图1示出了常规的用于铝金属层蚀刻的构图法的流程图；；
图2示出了已经完成前道半导体芯片制造工艺而尚未封装的半导体管芯200的一个示例；
图3A和3B是分别示出了现有的铝焊垫蚀刻工艺中在铝表面形成的微掩蔽现象和腐蚀缺陷；
图4是示出了根据本发明实施例的用于高传输比铝焊垫蚀刻的双重构图法的流程图；
图5A-5E分别示出了根据本发明第一示例的在执行两次构图工艺之前和之后的铝金属层的示意性顶视图；
图6A-6E分别示出了根据本发明第二示例的在执行两次构图工艺之前和之后的铝金属层的示意性顶视图；
图7A-7E分别示出了根据本发明第三示例的在执行两次构图工艺之前和之后的铝金属层的示意性顶视图；
图8示出了铝焊垫蚀刻传输比与腐蚀缺陷数之间的相关性；
图9是示出了根据本发明一个实施例的双重构图之后的铝金属层表面形态的扫描电子显微镜(SEM)顶视图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何通过两次涂覆光刻抗蚀剂(PR)进行曝光显影并蚀刻铝金属层从而解决铝表面腐蚀等问题的。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
图4是示出了根据本发明实施例的用于高传输比铝焊垫蚀刻的双重构图法的流程图。
在步骤401中，在待蚀刻的晶片上涂覆第一PR层，其中，在所述待蚀刻的晶片顶层已经形成有一金属叠层，该金属叠层例如包括第一阻挡层、金属层和第二阻挡层。可选地，该金属叠层也可只有金属层。所述第一阻挡层和所述第二阻挡层例如由钛(Ti)/氮化钛(TiN)构成，用来抑制互连布线中的电致迁移。所述金属层例如由掺杂有少量的铜和硅的铝构成。另外，由于将要蚀刻的是金属层，为了防止由于曝光时其表面反射的光损伤附近的PR而导致显影后检查(ADI)关键尺寸(CD)不佳，所以通常在叠层与PR层之间通过旋涂法涂覆一层抗反射涂层(ARC)。作为示例，这里的金属叠层采用含有硅和铜的铝金属层。图5A、6A和7A示意性示出了根据本发明实施例的在执行第一次构图工艺之前的铝金属层表面的顶视图。
在步骤402中，通过使用紫外光、深紫外光或极紫外光照射，对涂覆有第一PR层的晶片进行第一次曝光。
接着，在步骤403中，对第一次曝光后的晶片进行第一次显影，以在第一PR层上形成将要转印到铝金属层上的第一图案(510、610和710)，如图5B、6B和7B中所示。
接着，在步骤404中，使用带有第一图案(510、610和710)的第一PR层作为掩膜，在比室温稍高的温度(如70℃)下对第一次显影后的晶片进行第一次蚀刻，以将第一图案(510、610和710)转印到铝金属层上。这里，蚀刻的源气体例如包括Cl2、BCl3和CHF3，其中，Cl2的流速为50～500sccm，BCl3的流速为50～500sccm，且CHF3的流速为0～50sccm，其中，sccm是标准状态下，也就是1个大气压、25摄氏度下每分钟1立方厘米(1cm3/min)的流量。可选地，蚀刻的源气体还可包括CF4、CH2F2、CH3F和CH4中的一种或多种。此外，在蚀刻工艺的最后也可通入N2或Ar2到反应腔内进行吹扫(flush)。
接着，在步骤405中，使用常规的PR剥离处理，例如使用O2或O2/H2O作为灰化剂的等离子体增强灰化处理，剥离残留的第一PR层。灰化去胶后的铝金属层表面的示意性顶视图如图5C、6C和7C中所示。
接着，在步骤406中，对灰化去胶后的晶片进行常规湿法清洗。
然后，在步骤407中，对湿法清洗后的晶片涂覆第二PR层，其中，第一PR层和第二PR层的厚度和材料均相同，例如为正性PR材料，厚度约为1mm。
接着，在步骤408中，通过使用紫外光、深紫外光或极紫外光照射，对涂覆有PR层的晶片进行第二次曝光。
接着，在步骤409中，对第二次曝光后的晶片进行第二次显影，以在第二PR层上形成将要转印到铝金属层上的第二图案(520、620和720)，如图5D、6D和7D中所示。
接着，在步骤410中，使用带有图案的第二PR层作为掩膜，在比室温稍高的温度(如70℃)下对显影后的晶片进行第二次蚀刻，以将第二图案(520、620和720)转印到铝金属层上。这里，蚀刻的源气体例如包括Cl2、BCl3和CHF3，其中，Cl2的流速为50～500sccm，BCl3的流速为50～500sccm，且CHF3的流速为0～50sccm。可选地，蚀刻的源气体还可包括CF4、CH2F2、CH3F和CH4中的一种或多种。此外，在蚀刻工艺的最后也可通入N2或Ar2到反应腔内进行吹扫。
接着，在步骤411中，使用常规的PR剥离处理，例如使用O2或O2/H2O作为灰化剂的等离子体增强灰化处理，剥离残留的第二PR层。灰化去胶后的铝金属层表面的示意性顶视图如图5E、6E和7E中所示。
最后，在步骤412中，对灰化去胶后的晶片进行常规湿法清洗。
应当注意到，两次蚀刻所转印到铝金属层上的图案互相重叠，而两次蚀刻所蚀刻掉的两部分铝金属层互不重叠，并且两次蚀刻的蚀刻传输比之和不会超过100％，通常在80％～90％的范围内，而单次蚀刻的传输比优选不超过50％。
[第一示例]
接下来，将参照图5进一步说明使用根据本发明实施例的双重构图法处理铝金属层的工艺步骤。
图5A-5E分别示出了根据本发明第一示例的在执行两次构图工艺之前和之后的铝金属层的示意性顶视图，其中，图块501表示铝金属层、图块502表示铝金属下层的材料层，例如为层间介电层(ILD)，图块503表示PR层。
图5A中所示的是待蚀刻的晶片表面，其中，在所述待蚀刻的晶片顶层已经形成有一金属叠层，该金属叠层例如可包括第一阻挡层、金属层和第二阻挡层。可选地，该金属叠层也可只有金属层。作为示例，这里的金属叠层采用含有硅和铜的铝金属层。
下面，说明使用根据本发明的双重构图法来处理该铝金属层的工艺步骤。
首先，在待蚀刻的晶片顶层表面上涂覆第一PR层。
接着，通过使用紫外光、深紫外光或极紫外光照射，对涂覆有第一PR层的晶片进行第一次曝光。
然后，对第一次曝光后的晶片进行第一次显影，以在第一PR层上形成将要转印到铝金属层上的第一图案510，如图5B中所示。
接着，使用带有第一图案510的第一PR层作为掩膜对第一次显影后的晶片进行第一次蚀刻，以将第一图案510转印到铝金属层上。
接着，对晶片进行灰法去胶和常规的湿法清洗，至此形成了带有第一图案510的铝金属层，如图5C中所示。
然后，在带有第一图案510的铝金属层上涂覆厚度和材料均与第一PR层相同的第二PR层。
接着，通过使用紫外光、深紫外光或极紫外光照射，对涂覆有第二PR层的晶片进行第二次曝光。
接着，对第二次曝光后的晶片进行第二次显影，以在第二PR层上形成将要转印到铝金属层上的第二图案520，这时的铝金属层的示意性顶视图如图5D中所示。
然后，使用带有图案的第二PR层作为掩膜对晶片进行第二次蚀刻，以将第二图案520转印到铝金属层上。
最后，对晶片进行灰法去胶和常规的湿法清洗，最终在铝金属层形成了所期望的图案，如图5E中所示。
[第二示例]
图6A-6E分别示出了根据本发明第二示例的在执行两次构图工艺之前和之后的铝金属层的示意性顶视图，其中，图块601表示铝金属层、图块602表示铝金属下层的材料层，例如为层间介电层(ILD)，图块603表示PR层。除了通过两次构图工艺形成的第一图案610和第二图案620与第一示例中不同以外，第二示例与第一示例在其他方面都相同。
[第三示例]
图7A-7E分别示出了根据本发明第三示例的在执行两次构图工艺之前和之后的铝金属层的示意性顶视图，其中，图块701表示铝金属层、图块702表示铝金属下层的材料层，例如为层间介电层(ILD)，图块703表示PR层。除了通过两次构图工艺形成的第一图案710和第二图案720与第一示例中不同以外，第三示例与第一示例在其他方面都相同。
应当认识到，根据本发明的第一图案和第二图案的形状并不限于说明书中所描述以及附图中所描绘的形状，而是可以是其他任何能够施行本发明的形状。
此外，图8示出了铝焊垫蚀刻传输比与腐蚀缺陷数之间的相关性。
如图8中所示，当蚀刻传输比为80％时，腐蚀缺陷数为3，而当蚀刻传输比为90％时，腐蚀缺陷数高达15。由此可见，蚀刻传输比越高，腐蚀缺陷数越大。如前所述，对于金属互连层顶层的铝焊垫蚀刻，其蚀刻传输比通常都高达80～90％，因而其面临的腐蚀缺陷问题非常严峻。从图8中还可以看出，与50％和70％的蚀刻传输比相关联的腐蚀缺陷数为0。因此，根据本发明的双重构图法能够通过用两次低传输比蚀刻代替一次高传输比蚀刻来实现无腐蚀缺陷蚀刻。
图9是示出了根据本发明一个实施例的双重构图之后的铝金属层表面形态的扫描电子显微镜(SEM)顶视图。
如图9中所示，使用根据本发明的双重构图法的铝布线表面光滑、线条清晰，因而侧壁蚀刻形貌较佳且表面无腐蚀缺陷。因此，根据本发明的双重构图法，能够在整个晶片上提供更多PR保护以防止等离子体轰击损伤，并且能够为铝线侧壁提供更多聚合物保护以提高蚀刻的各向异性，从而实现无腐蚀缺陷且具有良好的侧壁形貌的半导体制造。
此外，还应当认识到，根据本发明的双重构图法不仅可以应用于顶层铝焊垫蚀刻工艺，而且还可以应用于任何高传输比铝蚀刻工艺。此外，虽然上述的特定实施例已经使用了铝金属作为互连材料，但是本发明并不限于此，而是可以使用任何其他铝基材料，例如铝铜合金、TiN/AlSiCu/TiN/Ti结构的铝基金属叠层等。
根据如上所述的实施例制造的半导体器件可应用于多种集成电路(IC)中。根据本发明的IC例如是存储器电路，如随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)、或只读存储器(ROM)等等。根据本发明的IC还可以是逻辑器件，如可编程逻辑阵列(PLA)、专用集成电路(ASIC)、合并式DRAM逻辑集成电路(掩埋式DRAM)、射频电路或任意其他电路器件。根据本发明的IC芯片可用于例如用户电子产品，如个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机、手机等各种电子产品中，尤其是射频产品中。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外，本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制造方法，包括下列步骤：
提供待蚀刻的晶片，所述晶片顶层形成有一金属层；
在待蚀刻的晶片上涂覆第一光致抗蚀剂层；
对涂覆有所述第一光致抗蚀剂层的晶片进行第一次曝光和显影，以形成第一图案；
对所述第一次显影后的晶片进行第一次蚀刻，以蚀刻掉所述金属层的第一部分；
去除所述第一光致抗蚀剂层；
对所述晶片进行湿法清洗；
在所述晶片上涂覆第二光致抗蚀剂层；
对涂覆有所述第二光致抗蚀剂层的晶片进行第二次曝光和显影，以形成第二图案；
对所述第二次显影后的晶片进行第二次蚀刻，以蚀刻掉所述金属层的第二部分；
去除所述第二光致抗蚀剂层；以及
对所述晶片进行湿法清洗。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于，构成所述金属层的材料包括铝。
3.根据权利要求2所述的半导体器件的制造方法，其特征在于，构成所述金属层的材料还包括硅、铜、钛和氮化钛中的一种或多种。
4.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述第一图案与所述第二图案重叠。
5.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述金属层的所述第一部分与所述金属层的所述第二部分不重叠。
6.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述金属层的所述第一部分占整个所述金属层的面积比率与所述金属层的所述第二部分占整个所述金属层的面积比率相同。
7.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述金属层的所述第一部分占整个所述金属层的面积比率与所述金属层的所述第二部分占整个所述金属层的面积比率不同。
8.根据权利要求6或7所述的半导体器件的制造方法，其特征在于，所述金属层的所述第一部分占整个所述金属层的面积比率不超过50％。
9.根据权利要求6或7所述的半导体器件的制造方法，其特征在于，所述金属层的所述第二部分占整个所述金属层的面积比率不超过50％。
10.根据权利要求2所述的半导体器件的制造方法，其特征在于，所述第一次蚀刻的源气体包括Cl2、BCl3和CHF3，其中，Cl2的流速为50～500sccm，BCl3的流速为50～500sccm，且CHF3的流速为0～50sccm。
CN2010101317951A 2010-03-22 2010-03-22 半导体器件的制造方法 Pending CN102201350A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2010101317951A CN102201350A (zh) 2010-03-22 2010-03-22 半导体器件的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2010101317951A CN102201350A (zh) 2010-03-22 2010-03-22 半导体器件的制造方法

Publications (1)

Publication Number Publication Date
CN102201350A true CN102201350A (zh) 2011-09-28

Family

ID=44661930

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2010101317951A Pending CN102201350A (zh) 2010-03-22 2010-03-22 半导体器件的制造方法

Country Status (1)

Country Link
CN (1) CN102201350A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108400090A (zh) * 2017-12-22 2018-08-14 信利（惠州）智能显示有限公司 防止Al腐的处理方法
WO2024022121A1 (zh) * 2022-07-26 2024-02-01 Oppo广东移动通信有限公司 基板的蚀刻方法、壳体组件和电子设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070122049A (ko) * 2006-06-23 2007-12-28 주식회사 하이닉스반도체 이중 노광 공정을 이용한 미세 패턴 형성방법
CN101378009A (zh) * 2007-08-29 2009-03-04 株式会社瑞萨科技 使用双图案形成的半导体装置的制造方法及掩模
US20090267175A1 (en) * 2008-04-29 2009-10-29 Wallace Charles H Double patterning techniques and structures
TW201003728A (en) * 2008-07-02 2010-01-16 He zhong shan Method of 2D alignment double pattern lithography

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070122049A (ko) * 2006-06-23 2007-12-28 주식회사 하이닉스반도체 이중 노광 공정을 이용한 미세 패턴 형성방법
CN101378009A (zh) * 2007-08-29 2009-03-04 株式会社瑞萨科技 使用双图案形成的半导体装置的制造方法及掩模
US20090267175A1 (en) * 2008-04-29 2009-10-29 Wallace Charles H Double patterning techniques and structures
TW201003728A (en) * 2008-07-02 2010-01-16 He zhong shan Method of 2D alignment double pattern lithography

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108400090A (zh) * 2017-12-22 2018-08-14 信利（惠州）智能显示有限公司 防止Al腐的处理方法
WO2024022121A1 (zh) * 2022-07-26 2024-02-01 Oppo广东移动通信有限公司 基板的蚀刻方法、壳体组件和电子设备

Similar Documents

Publication Publication Date Title
US6140224A (en) Method of forming a tungsten plug
US6335279B2 (en) Method of forming contact holes of semiconductor device
US9966309B2 (en) Contact plug without seam hole and methods of forming the same
CN113658868B (zh) 半导体元件及其制作方法
US7935625B2 (en) Method of forming a metal line of a semiconductor memory device
JPH11251457A (ja) 半導体デバイス，メモリ・セル，およびその形成方法
US6468904B1 (en) RPO process for selective CoSix formation
KR100799125B1 (ko) 캐패시터를 구비한 반도체 소자의 제조방법
CN105789111A (zh) 半导体结构的形成方法
KR20070063409A (ko) 반도체 소자의 스토리지노드콘택홀 형성 방법
US7323377B1 (en) Increasing self-aligned contact areas in integrated circuits using a disposable spacer
US6225203B1 (en) PE-SiN spacer profile for C2 SAC isolation window
CN102201350A (zh) 半导体器件的制造方法
US20080261397A1 (en) Method for Manufacturing Semiconductor Device
US20080017928A1 (en) Semiconductor Device and Method for Manufacturing the Same
KR101078731B1 (ko) 반도체 소자의 제조방법
JP5178025B2 (ja) 半導体メモリ素子の製造方法
US7622331B2 (en) Method for forming contacts of semiconductor device
US6184113B1 (en) Method of manufacturing a gate electrode in a semiconductor device
KR19980063925A (ko) 반도체 장치 및 그 제조 방법
US7820537B1 (en) Method for fabricating semiconductor device
TWI488224B (zh) 硬罩幕去除方法
CN102148185B (zh) 形成互连结构的方法
KR100790816B1 (ko) 반도체 메모리 디바이스의 배선 제조방법
KR101057759B1 (ko) 반도체 장치 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: SEMICONDUCTOR MANUFACTURING INTERNATIONAL (BEIJING

Effective date: 20130105

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20130105

Address after: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18

Applicant after: Semiconductor Manufacturing International (Shanghai) Corporation

Applicant after: Semiconductor Manufacturing International (Beijing) Corporation

Address before: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18

Applicant before: Semiconductor Manufacturing International (Shanghai) Corporation

C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20110928