CN105789111A - 半导体结构的形成方法 - Google Patents
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Abstract
一种半导体的形成方法，包括：提供衬底，衬底内具有第一导电层，第一导电层的表面与衬底表面齐平；在衬底和第一导电层表面形成介质层；在介质层表面形成掩膜层，掩膜层内具有掩膜开口；在掩膜层表面形成第二图形化层，第二图形化层内具有第二图形开口，且第二图形开口位于掩膜开口上方；以第二图形化层为掩膜，刻蚀介质层，在介质层内形成第一开口；在形成第一开口之后，去除第二图形化层；在第一开口的侧壁表面形成保护层；在形成保护层并去除第二图形化层之后，以掩膜层为掩膜，刻蚀介质层，直至暴露出第一导电层表面为止，在介质层内形成第二开口；在第二开口内形成第二导电层。所形成的半导体结构形貌改善、电性能稳定。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。
背景技术
在半导体制造领域中，随着超大规模集成电路(ULSI)的发展，半导体器件的特征尺寸(CD)不断缩小，形成金属互连结构的工艺也受到了挑战，金属互连结构的延迟时间已经与器件门延迟时间相近。如何克服因连接长度的增长而带来的RC(R指电阻，C指电容)延迟增加是一个亟待解决的问题。此外，由互金属互连结构间的寄生电容影响日益严重，造成了器件性能大幅度下降，已经成为半导体工业进一步发展的关键制约因素。为了减小互连造成的RC延迟，减少寄生电容，提出了多种互连结构，，例如铜互连结构，以及形成铜互连结构的铜电镀工艺(ECP，electro-copperingplating)。
由于铜的电阻率低，能够降低金属互连结构的互连电阻，进而减小的金属互连结构的延迟效应。而且，铜具有优越的抗电迁移能力，有利于提高金属互连结构的可靠性。
大马士革(Damascus)结构是一种铜互连结构，具体包括：具有导电层的衬底，所述衬底表面与第一导电层表面齐平；位于衬底表面的介质层，所述介质层内具有开口，所述开口包括：位于导电层表面的第一子开口、以及位于第一子开口顶部的第二子开口，所述第一子开口和第二子开口贯通，所述第二子开口的尺寸大于或等于第一子开口的尺寸，且所述第二子开口底部能够与一个或多个第一子开口连通；位于所述开口内的互连结构，所述互连结构的材料包括铜。
然而，以现有技术形成的金属互连结构形貌不良、电性能不稳定，可靠性有待提高。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法，所形成的半导体结构形貌改善、电性能稳定。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底内具有第一导电层，所述第一导电层的表面与衬底表面齐平；在所述衬底和第一导电层表面形成介质层；在所述介质层表面形成掩膜层，所述掩膜层内具有掩膜开口；在所述掩膜层表面形成第二图形化层，所述第二图形化层内具有第二图形开口，且所述第二图形开口位于所述掩膜开口上方；以所述第二图形化层为掩膜，刻蚀所述介质层，在所述介质层内形成第一开口；在形成所述第一开口之后，去除所述第二图形化层；在所述第一开口的侧壁表面形成保护层；在形成所述保护层并去除所述第二图形化层之后，以所述掩膜层为掩膜，刻蚀所述介质层，直至暴露出所述第一导电层表面为止，在所述介质层内形成第二开口；在所述第二开口内形成第二导电层。
可选的，所述介质层的材料为低K介质材料或超低K介质材料。
可选的，所述低K介质材料的介电常数为2.5～3.9；所述超低K介质材料的介电常数小于2.5。
可选的，所述低K介质材料包括SiCOH、FSG、BSG、PSG或BPSG；所述超低K介质材料包括SiOH、聚甲基倍半硅氧烷多孔介质材料、氢基倍半硅氧烷多孔介质材料、黑金刚石。
可选的，还包括：在形成所述第二图形化层之前，在所述掩膜层和介质层表面形成有机介质层；在以所述第二图形化层为掩膜，刻蚀所述介质层之前，以所述第二图形化层为掩膜，刻蚀所述有机介质层，直至暴露出所述介质层表面为止，在所述有机介质层内形成第三开口；刻蚀所述第三开口底部暴露出的介质层，形成第一开口；在形成所述第一开口之后，去除所述有机介质层。
可选的，去除所述有机介质层的工艺为干法刻蚀工艺，所述干法刻蚀工艺的气体包括氧气。
可选的，去除所述第二图形化层的工艺为干法刻蚀工艺，所述干法刻蚀工艺的气体包括氧气；在形成第二导电层之前，对所述第二开口的内壁表面进行湿法清洗。
可选的，所述保护层的材料为氧化硅或氮化硅。
可选的，所述保护层的形成步骤包括：在所述掩膜层表面、介质层表面、以及第一开口的侧壁和底部表面形成保护膜；回刻蚀所述保护膜，直至暴露出掩膜层顶部表面以及第一开口的底部表面为止，形成所述保护层。
可选的，所述回刻蚀保护膜的工艺为等离子体各向异性干法刻蚀工艺，所述干法刻蚀工艺的气体包括碳氟化合物气体。
可选的，所述保护层的厚度为5埃～50埃。
可选的，在形成所述掩膜层之前，在所述介质层表面形成屏蔽氧化硅层；在所述屏蔽氧化硅层表面形成所述掩膜层，所述掩膜开口暴露出所述屏蔽氧化硅层。
可选的，所述掩膜层的材料为氮化钛、氮化钽、钛、钽中的一种或多种；所述第二导电层的材料包括铜。
可选的，所述掩膜层的形成步骤包括：在介质层表面形成掩膜材料膜；在所述掩膜材料膜表面形成第一图形化层，所述第一图形化层内具有暴露出所述掩膜材料膜的第一图形开口，所述第一图形开口的位置和形状与所述掩膜开口的位置和形状相同；以所述第一图形化层为掩膜，刻蚀所述掩膜材料膜，形成所述掩膜层和掩膜开口；在形成所述掩膜层和掩膜开口之后，去除所述第一图形化层。
可选的，形成第一图形化层之前，在所述掩膜材料膜表面形成第一抗反射层；在刻蚀所述掩膜材料膜之前，刻蚀所述第一抗反射层；在形成所述掩膜层和掩膜开口之后，去除所述第一抗反射层。
可选的，当所述第二图形开口的尺寸小于所述掩膜开口时，所述第二图形开口与部分掩膜开口重叠；当所述第二图形开口的尺寸等于或大于所述掩膜开口时，所述第二图形开口投影于介质层表面的图形覆盖所述掩膜开口投影于介质层表面的图形。
可选的，在形成所述第二图形化层之前，在掩膜层上形成第二抗反射层；在所述第二图形化层表面形成所述第二抗反射层。
可选的，在形成所述第二抗反射层之前，在掩膜层上形成低温氧化硅层。
可选的，所述衬底包括：半导体基底、位于基底表面的绝缘层、以及位于绝缘层内的第一导电层，所述第一导电层的表面与所述绝缘层的表面齐平。
可选的，在形成所述介质层之前，在所述衬底和第一导电层表面形成停止层；形成所述第二开口的工艺步骤包括：在形成所述保护层并去除所述第二图形化层之后，以所述掩膜层为掩膜，刻蚀所述介质层，直至暴露出所述停止层表面为止，在介质层内形成第二开口；去除第二开口底部暴露出的停止层，并暴露出所述第一导电层表面。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的形成方法中，在在所述掩膜层表面形成第二图形化层，所述第二图形化层内具有位于掩膜开口上方的第二图形开口，且所述第二图形化开口与部分掩膜开口重叠；以所述第二图形化层为掩膜刻蚀形成第一开口，所述第一开口的部分侧壁作为后续以掩膜层刻蚀形成的第二开口的侧壁。在所述第一开口的侧壁表面形成保护层，所述保护层能够在后续刻蚀形成第二开口的过程中，保护未被刻蚀去除的第一开口侧壁，从而避免在形成第二开口的过程中，形成于原第一开口部分侧壁表面的损伤层加厚，使得形成于第二开口侧壁表面的损伤层厚度均匀，从而能够使形成于第二开口内的第二导电层形貌良好、尺寸精确，所述第二导电层的电性能稳定、可靠性提高。
进一步，所述第一介质层的材料为低K介质材料或超低K介质材料。由于所述低K介质材料或超低K介质材料为多孔的绝缘材料，而为了形成所述多孔的绝缘材料，所述低K介质材料或超低K介质材料中含有碳离子，所述碳离子容易在刻蚀形成第二开口或去除图形化层的过程中发生流失，并形成损伤层。由于在形成第一开口之后，在所述第一开口的侧壁表面形成了保护层，所述保护层能够在后续形成第二开口的刻蚀工艺中保护未被刻蚀去除的第一开口侧壁，避免所形成的部分第二开口侧壁表面的损伤层厚度增加，使形成于第二开口内壁表面的损伤层厚度均匀，则形成于第二开口内的导电层的形貌良好、电性能稳定。
进一步，在形成所述第二图形化层之前，在所述掩膜层和介质层表面形成有机介质层，所述有机介质层的表面平坦，使得第二图形化层能够形成于平坦表面，减少形成第二图形化层时发生底部反射效应，保证所形成的第二图形化层形貌和尺寸优良。而在形成第一开口之后，需要去除所述第二图形化层和有机介质层，而在去除所述有机介质层的工艺中，需要采用含氧气体，所述含氧气体容易造成所形成的第一开口内壁表面发生碳流失，进而容易在所述第一开口的侧壁表面形成损伤层。由于在形成第一开口之后，在所述第一开口的侧壁表面形成保护层，所述保护层能够在后续刻蚀形成第二开口的过程中，避免位于第一开口未被刻蚀的侧壁表面的损伤层厚度增加，则所形成的第二开口内壁表面的损伤层厚度均匀，后续形成于所述第二开口内的第二导电层形貌良好、尺寸精确易控。
进一步，当所述第二图形开口的尺寸小于所述掩膜开口时，所述第二图形开口与部分掩膜开口重叠，以所述第二图形化层刻蚀形成的第一开口尺寸小于第二开口尺寸，则在以所述掩膜层刻蚀形成第二开口时，部分第一开口的侧壁被刻蚀去除，而部分第一开口的侧壁被保留，而所述第一开口侧壁表面受到保护层的保护，因此形成于第一开口侧壁表面的损伤层厚度不会在刻蚀形成第二开口的过程中增厚。当所述第二图形开口的尺寸等于或大于所述掩膜开口时，所述第二图形开口投影于介质层表面的图形、完全与所述掩膜开口投影于介质层表面的图形重叠，则所述第一开口的尺寸与第二开口的尺寸相同，所述第一开口的侧壁作为第二开口侧壁的一部分，由于所述第一开口侧壁表面具有保护层，因此在刻蚀形成第二开口的过程中，形成于第一开口侧壁表面的损伤层厚度不会增加。因此，形成于第二开口内壁表面的损伤层厚度均匀，有利于保证形成于第二开口内的第二导电层的形貌良好、尺寸精确、电性能稳定。
附图说明
图1至图5是本发明实施例的一种互连结构形成过程的剖面结构示意图；
图6至图15是本发明实施例的半导体结构的形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，以现有技术形成的金属互连结构形貌不良、电性能不稳定，可靠性有待提高。
图1至图5是本发明实施例的一种互连结构形成过程的剖面结构示意图。
请参考图1，提供衬底100，所述衬底100内具有第一导电层101，所述第一导电层101的表面与衬底100表面齐平；在所述衬底100和第一导电层101表面形成层间介质层102；在所述层间介质层102表面形成硬掩膜层103，所述硬掩膜层103内具有掩膜开口104。
请参考图2，在所述硬掩膜层103和层间介质层102表面形成有机介质层105；在所述有机介质层105表面形成图形化层106，所述图形化层106内具有图形化开口107，所述图形化开口107位于所述掩膜开口104上，且所述图形化开口107的尺寸小于所述掩膜开口104(如图1所示)的尺寸，所述图形化开口107与部分掩膜开口104重叠。
请参考图3，以所述图形化层106(请参考图2)为掩膜，刻蚀所述有机介质层105(请参考图2)和层间介质层102，在所述层间介质层102内形成第一开口108；在形成第一开口108之后，去除所述图形化层106和有机介质层105。
请参考图4，在去除有机介质层105之后，以所述硬掩膜层103为掩膜，刻蚀所述层间介质层102，直至暴露出第一导电层101表面为止，形成第二开口109。
所述第二开口109用于形成第二导电层，所述第二导电层的材料为铜，以形成铜互连结构。由于互连结构之间的寄生电容也能够引起RC延迟效应，因此，所述层间介质层102的材料采用超低K介质材料，以此降低互连结构之间的寄生电容。然而，由于超低K介质材料的密度较低、硬度较低，在去除图形化层106和有机介质层105时，会对所形成的第一开口108侧壁造成损伤；而且，在刻蚀形成第二开口109的过程中，会对所形成的第二开口109的侧壁造成损伤。
具体的，所述图形化层106为光刻胶层，且所述有机介质层105的材料为有机材料，去除所述图形化层106和有机介质层105的工艺为干法刻蚀工艺，且所述干法刻蚀工艺的气体中包括氧离子。同时，所述超低K介质材料通常为多孔结构的绝缘材料，而为了形成多孔结构的绝缘材料，所述超低K介质材料中往往含有碳离子。由于氧离子与碳离子之间的结合能较低，容易生成一氧化碳或二氧化碳，在去除所述图形化层106和有机介质层105的过程中，所述刻蚀气体中的氧离子易于与层间介质层102内的碳离子键合，并形成一氧化碳或二氧化碳气体逸散，从而导致所形成的第一开口108侧壁和底部表面形成损伤层110(请参考图3)，所述损伤层110的材料中碳离子流失。
由于所述掩膜开口104的尺寸大于图形化开口107的尺寸，且部分所述掩膜开口104与所述图形化开口107重叠，因此以所述硬掩膜层103为掩膜刻蚀形成第二开口109至少包括部分第一开口108的侧壁A(如图4所示)。而且，由于在刻蚀形成第二开口109的过程中，刻蚀气体中也含有氧离子，而所述氧离子同样容易与层间介质层102内的碳离子化合，因此，容易导致所形成的第二开口109侧壁表面形成损伤层110。又由于所述第二开口109包括部分第一开口108的侧壁A，而所述第一开口108的侧壁表面已形成有一定厚度的损伤层110，因而，在刻蚀形成第二开口109之后，所述第一开口108的侧壁A表面的损伤层110厚度增加，继而导致所述第二开口109侧壁表面的损伤层110厚度不一致。而在形成第二导电层之前，需要对所述第二开口109的内壁进行清洗，去除所述损伤层110，继而所述第二开口109的侧壁相对于掩膜开口104侧壁凹陷的距离不一致，如图5所示。在形成第二导电层的过程中，由于第二开口109的侧壁相对于掩膜开口104侧壁凹陷的距离不一致，容易导致在第二开口109内填充的导电材料不均匀，则所形成的第二导电层的形貌不良，第二导电层的特征尺寸无法精确控制，则所述第二导电层的电性能不稳定、可靠性下降。
为了解决上述问题，本发明提供一种半导体结构的形成方法。其中，在在所述掩膜层表面形成第二图形化层，所述第二图形化层内具有位于掩膜开口上方的第二图形开口，且所述第二图形化开口与部分掩膜开口重叠；以所述第二图形化层为掩膜刻蚀形成第一开口，所述第一开口的部分侧壁作为后续以掩膜层刻蚀形成的第二开口的侧壁。在所述第一开口的侧壁表面形成保护层，所述保护层能够在后续刻蚀形成第二开口的过程中，保护未被刻蚀去除的第一开口侧壁，从而避免在形成第二开口的过程中，形成于原第一开口部分侧壁表面的损伤层加厚，使得形成于第二开口侧壁表面的损伤层厚度均匀，从而能够使形成于第二开口内的第二导电层形貌良好、尺寸精确，所述第二导电层的电性能稳定、可靠性提高。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图6至图15是本发明实施例的半导体结构的形成过程的剖面结构示意图。
请参考图6，提供衬底，所述衬底内具有第一导电层201，所述第一导电层201的表面与衬底表面齐平。
在本实施例中，所述衬底包括：半导体基底200、位于基底表面的绝缘层202、以及位于绝缘层202内的第一导电层201，所述第一导电层201的表面与所述绝缘层202的表面齐平。
所述半导体基底200包括硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)。
所述半导体基底200表面还能够形成半导体器件，所述半导体器件包括晶体管的栅极结构、电阻结构、电容结构、电感结构、熔丝结构或存储单元的栅极结构等。而且，所述半导体基底200内还能够形成所述半导体器件的源区和漏区。
所述半导体基底200和半导体器件表面具有所述绝缘层202，所述绝缘层202用于使所述半导体器件电隔离；所述绝缘层202的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料或超低K介质材料；而且，所述绝缘层202的表面平坦。
所述第一导电层201与所述半导体器件之间能够形成导电结构，所述导电结构使所述第一导电层201与所述半导体器件之间实现电互连，而所述第一导电层201与后续形成的第二导电层电连接。所述第一导电层201与所述导电结构形成于所述绝缘层内，则所述绝缘层202用于使所述第一导电层201和导电结构与其它电连接结构过半导体器件电隔离。
所述第一导电层201的材料包括铜、钨、铝、银、钛、钽、氮化钛、氮化钛中的一种或多种组合。
请参考图7，在所述衬底和第一导电层201表面形成介质层203。
所述介质层203内用于形成第二导电层，所述介质层203的材料为低K介质材料或超低K介质材料，有利于降低相邻第二导电层之间的寄生电容，以此减少所形成的半导体器件的RC延迟。在本实施例中，所述介质层203的材料为超低K介质材料。
所述低K介质材料的介电常数为2.5～3.9；所述超低K介质材料的介电常数小于2.5。所述低K介质材料包括SiCOH、FSG(掺氟的二氧化硅)、BSG(掺硼的二氧化硅)、PSG(掺磷的二氧化硅)或BPSG(掺硼、磷的二氧化硅)；所述超低K介质材料包括SiOH、聚甲基倍半硅氧烷多孔介质材料(MSQ，(CH3SiO3/2)n)、氢基倍半硅氧烷多孔介质材料(HSQ，(HSiO3/2)n)、黑金刚石(BD，BlackDiamond)。
由于所述介质层203的材料为低K介质材料或超低K介质材料，因此所述介质层203内含有碳离子，所述碳离子易于与氧离子结合生成一氧化碳或二氧化碳气体逃逸；又由于后形成第一开口、第二开口以及去除第二图形化层和有机介质层的干法刻蚀工艺的气体中含有氧离子，因此在后续工艺过程中容易在所形成的第一开口或第二开口的侧壁内的碳离子丧失，在第一开口和第二开口的侧壁表面形成损伤层。为了保证后续形成的第二开口侧壁表面的损伤层厚度均匀，后续在形成第一开口之后，需要在所述第一开口侧壁表面形成保护层，所述保护层能够在后续形成第二开口的刻蚀工艺中，保护未被刻蚀的部分第一开口侧壁，从而保证所形成的第二开口侧壁表面的损伤层厚度均匀。
在本实施例中，在形成所述介质层203之前，在所述衬底和第一导电层201表面形成停止层204。所述停止层204用于定义后续在介质层203内刻蚀形成第二开口时的停止位置，避免形成第二开口的刻蚀工艺对第一导电层201表面造成损伤，并且在暴露出停止层204之后，进行过刻蚀以暴露出第一导电层201表面。
所述停止层204与介质层203之间具有较高的刻蚀选择比；所述停止层204的材料为氧化硅、氮化硅或氮氧化硅；所述停止层204的材料为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
后续需要在所述介质层203表面形成掩膜层，所述掩膜层内具有掩膜开口，以下将对所述掩膜层的形成步骤进行说明。
请参考图8，在介质层203表面形成掩膜材料膜205；在所述掩膜材料膜205表面形成第一图形化层206，所述第一图形化层206内具有暴露出所述掩膜材料膜205的第一图形开口207，所述第一图形开口207的位置和形状与所需形成的掩膜开口的位置和形状相同。
所述掩膜材料膜205用于形成掩膜层。所述掩膜材料膜205的材料为氮化钛、氮化钽、钛、钽中的一种或多种；所述掩膜材料膜205的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
在本实施例中，在形成所述掩膜材料膜205之前，在所述介质层203表面形成屏蔽氧化硅层208；在所述屏蔽氧化硅层208表面形成所述掩膜材料膜205。所述屏蔽氧化层208用于增强所述掩膜材料膜205与介质层203之间的结合强度，并且在后续以第一图形化层206为掩膜刻蚀所述掩膜材料膜205时作为停止层，避免后续用于形成掩膜层的刻蚀工艺对所述介质层203表面造成损伤。所述屏蔽氧化硅层208的材料为氧化硅，所述屏蔽氧化硅层208的形成工艺为沉积工艺，所述沉积工艺的前驱体为八甲基环四硅氧烷(OMCTS)、正硅酸乙酯(TEOS)中的一种或两种。在一实施例中，首先以八甲基环四硅氧烷为前驱体，形成第一氧化硅层；再以正硅酸乙酯为前驱体，在第一氧化硅层表面形成第二氧化硅层，所述第一氧化硅层和第二氧化硅层形成所述屏蔽氧化硅层208。
在本实施例中，所述第一图形化层206为图形化的光刻胶层。所述第一图形化层206的形成工艺包括：在所述掩膜材料膜205上涂布光刻胶膜；采用曝光显影工艺对所述光刻胶膜进行图形化。在其它实施例中，所述第一图形化层206还能够采用纳米压印(nano-imprint)工艺或自组装(self-assemble)工艺形成。
在本实施例中，形成第一图形化层206之前，在所述掩膜材料膜205表面形成第一抗反射层209，所述第一图形化层206形成于所述第一抗反射层209表面。所述第一抗反射层209为底部抗反射层(BARC)，所述第一抗反射层209的材料不透光，且所述第一抗反射层209的表面平坦，用于防止在曝光光刻胶膜时，入射光法发生漫反射，保证曝光形成的图形稳定精确。所述第一抗反射层209的材料能够为无机抗反射材料，例如不透光的氮化硅，或者为有机抗反射材料。
请参考图9，以所述第一图形化层206(请参考图8)为掩膜，刻蚀所述掩膜材料膜205(请参考图8)，形成所述掩膜层205a和掩膜开口205b；在形成所述掩膜层205a和掩膜开口205b之后，去除所述第一图形化层206。
刻蚀所述掩膜材料膜205的工艺为各向异性的干法刻蚀工艺，所形成的掩膜层205a用于刻蚀形成第二开口，所述掩膜开口205b的形状和位置与所述第二开口顶部的形状和位置相同。
在本实施例中，所述掩膜材料膜205与介质层203之间形成有屏蔽氧化硅层208，且所述屏蔽氧化硅层208与掩膜材料膜205之间具有较高的刻蚀选择比，在刻蚀所述掩膜材料膜205之后暴露出所述屏蔽氧化硅层208，即所述屏蔽氧化硅层208作为刻蚀形成掩膜层205a的停止层。
在本实施例中，所述第一图形化层206与掩膜材料膜205之间还形成有第一抗反射层209，在刻蚀所述掩膜材料膜205之前，以第一图形化层206为掩膜，刻蚀所述第一抗反射层209，直至暴露出所述掩膜材料膜205表面；再以第一图形化层206为掩膜，刻蚀所述掩膜材料膜205。而且，在去除所述第一图形化层206之后，还包括去除所述第一抗反射层209(请参考图8)，并暴露出所述掩膜层205a和掩膜开口205b。
请参考图10，在所述掩膜层205a表面形成第二图形化层210，所述第二图形化层210内具有第二图形开口211，且所述第二图形开口211位于所述掩膜开口205b(请参考图9)上方。
所述第二图形化层210用于作为刻蚀介质层203形成第一开口的掩膜，所述第一开口的顶部尺寸小于后续形成的第二开口的顶部尺寸。在本实施例中，所述第二图形开口211的位置与所述第一导电层201位置对应，以便后续形成的第二开口能够暴露出第一导电层201表面。
所述第二图形化层210为图形化的光刻胶层。所述第二图形化层210的形成工艺包括：在所述掩膜层205a和介质层203上涂布光刻胶膜；采用曝光显影工艺对所述光刻胶膜进行图形化。在其它实施例中，所述第二图形化层210还能够采用纳米压印(nano-imprint)工艺或自组装(self-assemble)工艺形成。
在本实施例中，在形成所述第二图形化层210之前，在所述掩膜层205a和介质层203表面形成有机介质层212。所述有机介质层212的材料为有机材料，所述有机介质层212的形成工艺为旋涂工艺或喷涂工艺，由于所述有机材料的流动性好，能够使所形成的有机介质层212的表面平坦。由于所述掩膜层205a内形成有掩膜开口205b，而所形成的有机介质层212表面平坦，后续在所述有机介质层212表面形成第二图形化层210时，在曝光形成第二图形化层210的过程中，有利于避免发生入射光的漫反射。
在形成所述第二图形化层210之前，还能够在掩膜层205a上形成第二抗反射层213；在所述第二图形化层210表面形成所述第二抗反射层213。在本实施例中，所述第二抗反射层213形成于所述有机介质层212表面，所述第二抗反射层213为底部抗反射层(BARC)，所述第二抗反射层213的材料不透光，且所述第一抗反射层209的表面平坦，用于防止在曝光光刻胶膜时入射光法发生漫反射。所述第二抗反射层213的材料能够为无机抗反射材料，例如不透光的氮化硅，或者为有机抗反射材料。
在形成所述第二抗反射层213之前，还能够在掩膜层205a上形成低温氧化硅层214。本实施例中，在所述有机介质层212与所述第二抗反射层之间形成所述低温氧化硅层214。所述低温氧化硅层214用于增强所述有机介质层212与第二抗反射层213之间的结合强度。所述低温氧化硅层214的材料为氧化硅，形成工艺为低温化学气相沉积工艺，所述低温化学气相沉积工艺的温度低于400摄氏度，工艺气体包括硅烷和氧气。
所述第二图形开口211位于所述掩膜开口205b的上方，所述第二图形开口211投影于介质层203表面的图形能够与所述掩膜开口205b投影于介质层203表面的图形部分重叠、或完全重叠；所述第二图形开口211的尺寸小于、等于或大于所述掩膜层开口205b的尺寸。
在本实施例中，所述第二图形开口211的尺寸小于所述掩膜开口205b，且所述第二图形开口211与部分掩膜开口205b重叠，以所述第二图形化层210刻蚀介质层203形成的第一开口顶部尺寸小于所述掩膜开口205b的尺寸，从而后续以掩膜层205a刻蚀形成的第二开口顶部尺寸大于所述第一开口的尺寸。
在另一实施例中，所述第二图形开口211的尺寸等于或大于所述掩膜开口205b，且所述第二图形开口211投影于介质层203表面的图形覆盖所述掩膜开口205b投影于介质层203表面的图形，则后续以所述第二图形化层210刻蚀形成的第一开口的顶部尺寸与所述掩膜开口205b的尺寸相同，则后续以掩膜层205a为掩膜刻蚀形成的第二开口顶部尺寸与所述第一开口顶部尺寸相同。
请参考图11，以所述第二图形化层210为掩膜，刻蚀所述介质层203，在所述介质层203内形成第一开口215。
所述刻蚀介质层203的工艺为各向异性的干法刻蚀工艺，所形成的第一开口215为后续形成的第二开口的一部分，后续通过刻蚀所述第一开口215的底部、以及掩膜开口205b暴露出的介质层203，以形成第二开口。
本实施例中，所述介质层203的材料为超低K介质材料，所述各向异性的干法刻蚀的工艺参数包括：刻蚀气体包括碳氟气体、O2和载气，刻蚀气体的流量为50sccm～1000sccm，气体压力为1mtorr～50mtorr，偏置电压为10V～800V，功率为100W～800W，温度为40℃～200℃；所述碳氟气体包括CF4、C3F8、C4F8、CH2F2、CH3F、CHF3中的一种或多种；所述载气为Ar、He、或者N2中的一种或几种。
在本实施例中，由于所述掩膜层205a表面具有有机介质层212，所述有机介质层212表面具有低温氧化硅层214，所述低温氧化硅层214表面具有第二抗反射层213，所述第二图形化层210形成于所述第二抗反射层213表面，因此，在刻蚀所述介质层203之前，在以所述第二图形化层210为掩膜，，刻蚀所述第二抗反射层213、低温氧化硅层214和有机介质层212，直至暴露出所述介质层203表面为止，在所述有机介质层212内形成第三开口；刻蚀所述第三开口底部暴露出的介质层203，形成第一开口215。
在本实施例中，由于所述介质层203表面形成有屏蔽氧化硅层208，所述掩膜开口205b暴露出屏蔽氧化硅层208表面，在刻蚀所述有机介质层212之后，所形成的第三开口底部暴露出屏蔽氧化硅层208；刻蚀第三开口底部所暴露出的屏蔽氧化硅层208后，暴露出介质层203表面。
请参考图12，在形成所述第一开口215之后，去除所述第二图形化层210(请参考图11)。
在去除所述第二图形化层210之后，重新暴露出所述掩膜层205a和掩膜开口205b(请参考图9)，以所述掩膜层205a为掩膜刻蚀介质层203形成第二开口。
在本实施例中，去除所述第二图形化层210的工艺为干法刻蚀工艺，所述干法刻蚀工艺的气体包括氧气。在其它实施例中，去除第二图形化层210的工艺还能够为湿法去胶工艺。
在本实施例中，由于所述掩膜层205a表面具有有机介质层212，所述有机介质层212表面具有低温氧化硅层214，所述低温氧化硅层214表面具有第二抗反射层213，而所述第二图形化层210形成于所述第二抗反射层213表面，因此，在去除所述第二图形化层210之后，需要去除所述第二抗反射层213、低温氧化硅层214和有机介质层212，以暴露出所述掩膜层205a。
去除所述第二抗反射层213和低温氧化硅层214的工艺为湿法刻蚀工艺或干法刻蚀工艺。去除所述有机介质层212的工艺为干法刻蚀工艺，所述干法刻蚀工艺的气体包括氧气。
由于去除所述有机介质层212的干法刻蚀工艺的气体包括氧气，而所述介质层203的材料为超低K介质材料。由于所述超低K介质材料通常为多孔材料，所述超低K介质材料中含有碳离子，而且所述碳离子与氧离子的键合能较低，在以含有氧气的干法刻蚀气体去除所述有机介质层212时，所述氧气容易与介质层203内的碳离子结合，生成一氧化碳或二氧化碳气体并逃逸，造成所述第一开口215的内壁表面形成流失碳离子的损伤层。
又由于后续需要对第一开口215底部进行刻蚀以形成第二开口，所述第一开口215的部分侧壁作为后续形成的第二开口侧壁的一部分，而后续形成第二开口的刻蚀工艺同样会在所形成的第二开口的侧壁表面形成损伤层，从而导致所述第一开口215后续为被刻蚀去除的部分侧壁表面的损伤层厚度增加，使所形成的第二开口侧壁表面的损伤层厚度不均匀，影响后续形成于第二开口内的第二导电层的形貌尺寸和电性能。因此，在刻蚀形成第二开口之前，需要在所述第一开口215的侧壁表面形成保护层，所述保护层能够在后续刻蚀形成第二开口的过程中，避免未受到刻蚀的第一开口215侧壁表面损伤层增厚，使所形成的第二开口内壁表面的损伤层厚度均匀，以此提高第二导电层的可靠性。
请参考图13，在所述第一开口215的侧壁表面形成保护层216。
在本实施例中，在去除所述第二图形化层210之后，去除所述保护层216。在其它实施例中，还能够在去除所述第二图形化层210之前，形成保护层。
所述保护层216用于在后续刻蚀第二开口的过程中，保护所述第一开口215未被刻蚀的侧壁表面，避免所述第一开口215表面的损伤层厚度增加，使得所述第一开口215未被刻蚀去除的侧壁表面的损伤层厚度、与后续形成的第二开口侧壁表面的损伤层厚度相近，后续在形成第二导电层之前，对第二开口内壁进行清洗之后，所述第二开口内壁被减薄的厚度均匀，而且所述损伤层的厚度较小，则所形成的第二导电层的形貌和尺寸容易控制，使所形成的第二导电层的电性能稳定。
所述保护层216的材料为氧化硅或氮化硅；所述保护层216的材料能够隔离后续刻蚀形成第二开口的气体与所述介质层203，避免形成于第一开口215侧壁表面的损伤层厚度增加。
所述保护层216的形成步骤包括：在所述掩膜层205a表面、介质层203表面、以及第一开口215的侧壁和底部表面形成保护膜；回刻蚀所述保护膜，直至暴露出掩膜层205a顶部表面以及第一开口215的底部表面为止，形成所述保护层216。
其中，所述回刻蚀保护膜的工艺为等离子体各向异性干法刻蚀工艺，所述干法刻蚀工艺的气体包括碳氟化合物气体；所述碳氟气体包括CF4、C3F8、C4F8、CH2F2、CH3F、CHF3中的一种或多种。所述各向异性的干法刻蚀的工艺参数包括：刻蚀气体包括碳氟气体、NF3、O2、Ar、He、N2中的一种或几种，刻蚀气体的流量为50sccm～1000sccm，气体压力为1mtorr～50mtorr，偏置电压为10V～800V，功率为100W～800W，温度为40℃～200℃。
所述保护层216的厚度为5埃～50埃；所述保护层216的厚度不宜过厚，否则将缩小后续所形成的第二导电层的尺寸；所述保护层216的厚度也不宜过薄，否则所述保护层216的保护能力不足，容易造成后续的刻蚀气体透过所述保护层216损伤所述介质层203；因此，本实施例中，所述保护层216的后为5埃～50埃，即能够保证所述保护层216具有足够的隔离能力，同时避免所述保护层216过度影响后续形成的第二导电层的尺寸。
请参考图14，在形成所述保护层216并去除所述第二图形化层210(请参考图11)之后，以所述掩膜层205a为掩膜，刻蚀所述介质层203，直至暴露出所述第一导电层201表面为止，在所述介质层203内形成第二开口217。
在本实施例中，由于所述介质层203形成于停止层204表面，形成所述第二开口217的工艺步骤包括：在形成所述保护层216并去除所述第二图形化层210之后，以所述掩膜层205a为掩膜，刻蚀所述介质层203，直至暴露出所述停止层204表面为止，在介质层203内形成第二开口217；去除第二开口217底部暴露出的停止层204，并暴露出所述第一导电层201表面。
所述刻蚀介质层203的工艺为各向异性的干法刻蚀工艺。本实施例中，所述介质层203的材料为超低K介质材料，所述各向异性的干法刻蚀的工艺参数包括：刻蚀气体包括碳氟气体、O2和载气，刻蚀气体的流量为50sccm～1000sccm，气体压力为1mtorr～50mtorr，偏置电压为10V～800V，功率为100W～800W，温度为40℃～200℃；所述碳氟气体包括CF4、C3F8、C4F8、CH2F2、CH3F、CHF3中的一种或多种；所述载气为Ar、He、或者N2中的一种或几种。
在本实施例中，由于所述介质层203表面形成有屏蔽氧化硅层208，所述掩膜开口205b(请参考图9)暴露出屏蔽氧化硅层208表面，在刻蚀所述介质层203之前，刻蚀所暴露出的屏蔽氧化硅层208，直至暴露出介质层203表面；再以掩膜层205a为掩膜，刻蚀掩膜开口205b暴露出的介质层203以及第一开口215(请参考图13)底部的介质层203，并刻蚀第一开口215底部的介质层203直至暴露出第一导电层201表面为止。
由于刻蚀形成第二开口217的气体中含有氧气，而所述介质层203的材料为超低K介质材料，所述介质层203中含有碳离子，在刻蚀过程中，所述刻蚀气体中的氧离子容易与介质层203内的碳离子反应生成一氧化碳或二氧化碳气体并逃逸，造成所形成的第二开口217的内壁表面碳流失，在第二开口217的内壁表面形成损伤层。
由于所述第一开口215的侧壁表面具有保护层216，在刻蚀形成第二开口的过程中，所述第一开口215未被刻蚀的侧壁表面受到所述保护层216的保护，刻蚀气体与所述介质层203相互隔离，则形成于第一开口215侧壁表面的损伤层不会在形成第二开口的过程中增厚，从而使所形成的第二开口侧壁表面的损伤层厚度均匀，而且所述损伤层的厚度较小，则后续与第二开口内形成的第二导电层形貌和尺寸良好，所述第二导电层的电性能稳定。
请参考图15，在所述第二开口217(请参考图14)内形成第二导电层218。
在本实施例中，在形成第二导电层218之前，对所述第二开口217的内壁表面进行湿法清洗，去除残留于所述第二开口217内壁表面的刻蚀副产物；在所述湿法清洗工艺中，形成于第二开口217内壁表面的损伤层也能够被去除，由于所述损伤层的厚度较小，即使去除所述损伤层，对所述第二开口217尺寸的影响也较小，不会对所述第二导电层218的形貌造成过大影响。在所述清洗过程中能够去除所述保护层216，也能够保留所述保护层216。本实施例中，所述湿法清洗工艺保留所述保护层216。
本实施例中，所述第二导电层218的材料包括铜，形成所述第二导电层218的工艺为铜电镀(ECP)工艺。所述第二导电层218的形成步骤包括：在所述掩膜层205a表面、以及第二开口217的内壁表面形成种子层；采用电镀工艺在所述种子层表面形成导电层，直至所述导电层填充满所述第二开口217为止；对高于所述介质层203表面的导电层和种子层进行平坦化，直至暴露出所述介质层203表面为止，形成所述第二导电层218。
所述种子层的材料为导电材料，所述导电材料为铜、钨、铝、银、钛、钽、氮化钛、氮化钽中的一种或多种组合；所述种子层除了在电镀工艺中导电之外，还能够作为导电层与介质层203之间的阻挡层，避免导电层内的金属原子向介质层203内扩散；所述种子层的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
在本实施例中，所述平坦化工艺除了去除高于介质层203表面的导电层之外，还用于去除介质层203表面的屏蔽氧化硅层208和掩膜层205a，以暴露出介质层203表面。
综上，本实施例中，在在所述掩膜层表面形成第二图形化层，所述第二图形化层内具有位于掩膜开口上方的第二图形开口，且所述第二图形化开口与部分掩膜开口重叠；以所述第二图形化层为掩膜刻蚀形成第一开口，所述第一开口的部分侧壁作为后续以掩膜层刻蚀形成的第二开口的侧壁。在所述第一开口的侧壁表面形成保护层，所述保护层能够在后续刻蚀形成第二开口的过程中，保护未被刻蚀去除的第一开口侧壁，从而避免在形成第二开口的过程中，形成于原第一开口部分侧壁表面的损伤层加厚，使得形成于第二开口侧壁表面的损伤层厚度均匀，从而能够使形成于第二开口内的第二导电层形貌良好、尺寸精确，所述第二导电层的电性能稳定、可靠性提高。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体的形成方法，其特征在于，包括：
提供衬底，所述衬底内具有第一导电层，所述第一导电层的表面与衬底表面齐平；
在所述衬底和第一导电层表面形成介质层；
在所述介质层表面形成掩膜层，所述掩膜层内具有掩膜开口；
在所述掩膜层表面形成第二图形化层，所述第二图形化层内具有第二图形开口，且所述第二图形开口位于所述掩膜开口上方；
以所述第二图形化层为掩膜，刻蚀所述介质层，在所述介质层内形成第一开口；
在形成所述第一开口之后，去除所述第二图形化层；
在所述第一开口的侧壁表面形成保护层；
在形成所述保护层并去除所述第二图形化层之后，以所述掩膜层为掩膜，刻蚀所述介质层，直至暴露出所述第一导电层表面为止，在所述介质层内形成第二开口；
在所述第二开口内形成第二导电层。
2.如权利要求1所述的半导体的形成方法，其特征在于，所述介质层的材料为低K介质材料或超低K介质材料。
3.如权利要求2所述的半导体的形成方法，其特征在于，所述低K介质材料的介电常数为2.5～3.9；所述超低K介质材料的介电常数小于2.5。
4.如权利要求2所述的半导体的形成方法，其特征在于，所述低K介质材料包括SiCOH、FSG、BSG、PSG或BPSG；所述超低K介质材料包括SiOH、聚甲基倍半硅氧烷多孔介质材料、氢基倍半硅氧烷多孔介质材料、黑金刚石。
5.如权利要求1所述的半导体的形成方法，其特征在于，还包括：在形成所述第二图形化层之前，在所述掩膜层和介质层表面形成有机介质层；在以所述第二图形化层为掩膜，刻蚀所述介质层之前，以所述第二图形化层为掩膜，刻蚀所述有机介质层，直至暴露出所述介质层表面为止，在所述有机介质层内形成第三开口；刻蚀所述第三开口底部暴露出的介质层，形成第一开口；在形成所述第一开口之后，去除所述有机介质层。
6.如权利要求5所述的半导体的形成方法，其特征在于，去除所述有机介质层的工艺为干法刻蚀工艺，所述干法刻蚀工艺的气体包括氧气。
7.如权利要求1所述的半导体的形成方法，其特征在于，去除所述第二图形化层的工艺为干法刻蚀工艺，所述干法刻蚀工艺的气体包括氧气；在形成第二导电层之前，对所述第二开口的内壁表面进行湿法清洗。
8.如权利要求1所述的半导体的形成方法，其特征在于，所述保护层的材料为氧化硅或氮化硅。
9.如权利要求1所述的半导体的形成方法，其特征在于，所述保护层的形成步骤包括：在所述掩膜层表面、介质层表面、以及第一开口的侧壁和底部表面形成保护膜；回刻蚀所述保护膜，直至暴露出掩膜层顶部表面以及第一开口的底部表面为止，形成所述保护层。
10.如权利要求9所述的半导体的形成方法，其特征在于，所述回刻蚀保护膜的工艺为等离子体各向异性干法刻蚀工艺，所述干法刻蚀工艺的气体包括碳氟化合物气体。
11.如权利要求1所述的半导体的形成方法，其特征在于，所述保护层的厚度为5埃～50埃。
12.如权利要求1所述的半导体的形成方法，其特征在于，在形成所述掩膜层之前，在所述介质层表面形成屏蔽氧化硅层；在所述屏蔽氧化硅层表面形成所述掩膜层，所述掩膜开口暴露出所述屏蔽氧化硅层。
13.如权利要求1所述的半导体的形成方法，其特征在于，所述掩膜层的材料为氮化钛、氮化钽、钛、钽中的一种或多种；所述第二导电层的材料包括铜。
14.如权利要求1所述的半导体的形成方法，其特征在于，所述掩膜层的形成步骤包括：在介质层表面形成掩膜材料膜；在所述掩膜材料膜表面形成第一图形化层，所述第一图形化层内具有暴露出所述掩膜材料膜的第一图形开口，所述第一图形开口的位置和形状与所述掩膜开口的位置和形状相同；以所述第一图形化层为掩膜，刻蚀所述掩膜材料膜，形成所述掩膜层和掩膜开口；在形成所述掩膜层和掩膜开口之后，去除所述第一图形化层。
15.如权利要求14所述的半导体的形成方法，其特征在于，形成第一图形化层之前，在所述掩膜材料膜表面形成第一抗反射层；在刻蚀所述掩膜材料膜之前，刻蚀所述第一抗反射层；在形成所述掩膜层和掩膜开口之后，去除所述第一抗反射层。
16.如权利要求1所述的半导体的形成方法，其特征在于，当所述第二图形开口的尺寸小于所述掩膜开口时，所述第二图形开口与部分掩膜开口重叠；当所述第二图形开口的尺寸等于或大于所述掩膜开口时，所述第二图形开口投影于介质层表面的图形覆盖所述掩膜开口投影于介质层表面的图形。
17.如权利要求1所述的半导体的形成方法，其特征在于，在形成所述第二图形化层之前，在掩膜层上形成第二抗反射层；在所述第二图形化层表面形成所述第二抗反射层。
18.如权利要求17所述的半导体的形成方法，其特征在于，在形成所述第二抗反射层之前，在掩膜层上形成低温氧化硅层。
19.如权利要求1所述的半导体的形成方法，其特征在于，所述衬底包括：半导体基底、位于基底表面的绝缘层、以及位于绝缘层内的第一导电层，所述第一导电层的表面与所述绝缘层的表面齐平。
20.如权利要求19所述的半导体的形成方法，其特征在于，在形成所述介质层之前，在所述衬底和第一导电层表面形成停止层；形成所述第二开口的工艺步骤包括：在形成所述保护层并去除所述第二图形化层之后，以所述掩膜层为掩膜，刻蚀所述介质层，直至暴露出所述停止层表面为止，在介质层内形成第二开口；去除第二开口底部暴露出的停止层，并暴露出所述第一导电层表面。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410802075.1A CN105789111B (zh) | 2014-12-18 | 2014-12-18 | 半导体结构的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201410802075.1A CN105789111B (zh) | 2014-12-18 | 2014-12-18 | 半导体结构的形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105789111A true CN105789111A (zh) | 2016-07-20 |
| CN105789111B CN105789111B (zh) | 2019-03-12 |
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ID=56384780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410802075.1A Active CN105789111B (zh) | 2014-12-18 | 2014-12-18 | 半导体结构的形成方法 |
Country Status (1)
| Country | Link |
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| CN109755175B (zh) * | 2017-11-03 | 2021-08-06 | 中芯国际集成电路制造(上海)有限公司 | 互连结构及其形成方法 |
| CN110211920A (zh) * | 2018-02-28 | 2019-09-06 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN110970297A (zh) * | 2018-09-29 | 2020-04-07 | 长鑫存储技术有限公司 | 补偿性蚀刻方法及结构、半导体器件及其制备方法 |
| CN110329985A (zh) * | 2019-06-18 | 2019-10-15 | 长沙新材料产业研究院有限公司 | 一种金刚石表面复杂结构及其制备方法 |
| CN110329985B (zh) * | 2019-06-18 | 2022-02-15 | 长沙新材料产业研究院有限公司 | 一种金刚石表面复杂结构及其制备方法 |
| CN111624710A (zh) * | 2020-04-27 | 2020-09-04 | 联合微电子中心有限责任公司 | 波导器件及其形成方法 |
| CN111624710B (zh) * | 2020-04-27 | 2022-06-10 | 联合微电子中心有限责任公司 | 波导器件及其形成方法 |
| WO2022148004A1 (zh) * | 2021-01-05 | 2022-07-14 | 长鑫存储技术有限公司 | 位线接触结构的形成方法及半导体结构 |
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| Publication number | Publication date |
|---|---|
| CN105789111B (zh) | 2019-03-12 |
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| C06 | Publication | ||
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| C10 | Entry into substantive examination | ||
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| GR01 | Patent grant | ||
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