CN105720001A - 半导体结构的形成方法 - Google Patents

Abstract

一种半导体结构的形成方法，包括：提供衬底；在所述衬底表面形成第一介质层；在第一介质层的部分表面形成阻挡层；在所述第一介质层和阻挡层表面形成第二介质层；刻蚀所述第二介质层直至暴露出部分阻挡层表面，在第二介质层内形成延伸开口；刻蚀所述延伸开口底部暴露出的第二介质层和第一介质层，直至暴露出衬底表面为止，在所述第一介质层内形成第一通孔；在所述第一通孔和延伸开口内形成第一导电插塞；在所述第一导电插塞和第二介质层表面形成第一导电层。所形成的半导体结构电性能稳定、可靠性提高。

Description

半导体结构的形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。

背景技术

在半导体制造工艺中，后段工艺(BEOL，Back-EndOfLine)用于在形成各类器件结构之后，形成实现器件结构之间电互连的金属互连结构。所述金属互连结构包括导电插塞以及位于导电插塞顶部的电互连线。其中，导电插塞常用于在上下两层导电层之间进行电互连，所述电互连线用于与半导体器件共同构成电路结构。

图1和图2是一种金属互连结构的结构示意图，图2是图1的俯视结构示意图，图1是图2沿AA’方向的剖面结构示意图，包括：衬底100；位于衬底100表面的介质层101；位于所述介质层101内的导电插塞102；位于所述导电插塞102顶部表面和介质层101表面的互连线103。

然而，随着半导体技术的不断进步，半导体工艺节点的缩小、集成度的提高已成为发展趋势，半导体器件的特征尺寸(CD，CriticalDimension)不断缩小，而且器件密度不断提高，使得形成金属互连结构的工艺也受到了挑战，容易导致所述导电插塞与互连线之间的接触不良，导致所形成的集成电路可靠性下降。

发明内容

本发明解决的问题是提供一种半导体结构的形成方法，所形成的半导体结构电性能稳定、可靠性提高。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底表面形成第一介质层；在第一介质层的部分表面形成阻挡层；在所述第一介质层和阻挡层表面形成第二介质层；刻蚀所述第二介质层直至暴露出部分阻挡层表面，在第二介质层内形成延伸开口；刻蚀所述延伸开口底部暴露出的第二介质层和第一介质层，直至暴露出衬底表面为止，在所述第一介质层内形成第一通孔；在所述第一通孔和延伸开口内形成第一导电插塞；在所述第一导电插塞和第二介质层表面形成第一导电层。

可选的，所述阻挡层的材料与所述第一介质层或所述第二介质层的材料不同。

可选的，所述阻挡层的材料为氮化硅、金属或金属氧化物。

可选的，所述阻挡层的形成步骤包括：在所述第一介质层表面形成阻挡膜；在所述阻挡膜表面形成第一图形化层，所述第一图形化层暴露出部分阻挡膜表面；以所述第一图形化层为掩膜，刻蚀所述阻挡膜直至暴露出第一介质层表面为止，形成所述阻挡层。

可选的，刻蚀所述阻挡膜的工艺为干法刻蚀工艺或湿法刻蚀工艺。

可选的，在所述第一介质层和第二介质层内形成第二通孔；在所述第二通孔内形成第二导电插塞；在所述第二导电插塞和第二介质层表面形成第二导电层。

可选的，所述第一导电层投影于第二介质层表面的图形为第一条形；所述第二导电层投影于第二介质层表面的图形为第二条形，所述第一条形的宽度大于第二条形的宽度。

可选的，还包括：在形成所述第一导电层和第二导电层之前，在所述第一导电插塞、第二导电插塞和第二介质层表面形成第三介质层；所述第一导电层和第二导电层形成于所述第三介质层内。

可选的，所述第三介质层、第一导电层和第二导电层的形成工艺包括：在所述第一导电插塞、第二导电插塞和第一介质层表面形成第三介质膜；刻蚀所述第三介质膜直至暴露出第一导电插塞和第二导电插塞的顶部表面为止，形成第三介质层，且所述第三介质层内具有暴露出所述第一导电插塞顶部的第一沟槽、以及暴露出所述第二导电插塞顶部的第二沟槽；在所述第一沟槽内形成第一导电层；在所述第二沟槽内形成第二导电层。

可选的，所述第一沟槽和第二沟槽的侧壁相对于衬底表面倾斜，所述第一沟槽的底部尺寸大于顶部尺寸，所述第二沟槽的底部尺寸大于顶部尺寸，所述第一沟槽侧壁与第二介质层表面的锐角夹角、小于所述第二沟槽侧壁与第二介质层表面的锐角夹角。

可选的，所述第一沟槽的底部暴露出部分第一导电插塞的顶部表面。

可选的，所述第一导电层和第二导电层的形成步骤包括：在所述第三介质层表面以及所述第一沟槽和第二沟槽内形成填充满所述第一沟槽和第二沟槽的导电膜；平坦化所述导电膜直至暴露出第三介质层表面为止，在第一沟槽内形成第一导电层，在第二沟槽内形成第二导电层。

可选的，所述延伸开口和第一通孔的形成步骤包括：在所述第二介质层表面形成第二图形化层，所述第二图形化层暴露出部分第二介质层表面；以所述第二图形化层为掩膜，刻蚀所述第二介质层直至暴露出部分阻挡层为止，形成所述延伸开口；以所述暴露出的部分阻挡层和第二图形化层为掩膜，刻蚀暴露出的第二介质层和第一介质层，直至暴露出衬底表面为止，形成所述第一通孔。

可选的，所述衬底内具有隔离结构，相邻隔离结构之间的衬底形成有源区。

可选的，所述第一导电插塞位于所述有源区表面；所述延伸开口投影于衬底表面的图形部分位于所述隔离结构表面。

可选的，还包括：在形成所述第一介质层之前，在所述衬底表面形成半导体器件；在所述半导体器件表面形成停止层；在所述停止层表面形成所述第一介质层，所述停止层的材料与第一介质层的材料不同。

可选的，所述阻挡层的材料与所述停止层的材料相同。

可选的，所述第一介质层的表面高于或齐平于所述半导体器件的顶部表面。

可选的，所述第一介质层的厚度为10埃～500埃。

可选的，所述衬底表面还具有电接触层，所述第一通孔底部暴露出所述电接触层表面；所述电接触层采用金属硅化工艺形成。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的形成方法中，在形成第一介质层之后，在所述第一介质层的部分表面形成阻挡层，在所述第一介质层和阻挡层表面形成第二介质层。通过刻蚀所述第二介质层直至暴露出部分阻挡层和部分第一介质层，能够形成延伸开口，通过刻蚀所述延伸开口底部暴露出的第二介质层和第一介质层，能够形成第一通孔，因此，所形成的第一通孔的顶部尺寸小于所述延伸开口投影于第一介质层表面的尺寸。由于所述第一通孔和延伸开口共同用于形成第一导电插塞，且所述延伸开口位于所述第一通孔顶部，因此，所形成的第一导电插塞的顶部尺寸大于底部尺寸。当后续在所述第二介质层表面和第一导电插塞顶部表面形成第一导电层之后，所述第一导电层与所述第一导电插塞顶部的接触面积较大，有利于减小所述第一导电层与第一导电插塞之间的接触电阻，使所述第一导电层与第一导电插塞之间的电连接性能更为稳定。因此，所形成的半导体结构的可靠性提高。

进一步，所述衬底内具有隔离结构，相邻隔离结构之间的衬底形成有源区；所述第一导电插塞位于所述有源区表面；所述延伸开口投影于衬底表面的图形部分位于所述隔离结构内。由于所述延伸开口的尺寸大于所述第一通孔的尺寸，因此，即使所述延伸开口投影于衬底200表面的图形部分位于所述隔离结构表面，也能够保证所述第一通孔底部不会暴露出所述隔离结构表面，因此所述第一导电插塞的底部仅位于衬底的有源区表面，从而能够在增大第一导电层和第一导电插塞顶部接触面积的同时，避免在刻蚀形成第一通孔的过程中暴露出所述隔离结构，避免了对所述隔离结构造成所述，保证了所述隔离结构的隔离效果稳定。

进一步，所述第一导电层和第二导电层形成于第三介质层内，所述第三介质层内具有用于形成第一导电层的第一沟槽、以及用于形成对第二导电层的第二沟槽，且所述第一沟槽顶部宽度大于第二沟槽顶部宽度。由于所述延伸开口投影于第一介质层表面的图形尺寸大于所述第一导电插塞的顶部尺寸，即使所述第一导电层和第二导电层之间的距离较近，且所述距离无法继续缩小，也能够保证所述第一导电层与第一导电插塞顶部表面之间具有足够大的接触面积，以此避免了因所述第一导电层相对于第一导电插塞位置偏移而引起的电连接性能不稳定、甚至断路的问题。所述第一导电层和第一导电插塞之间的电连接性能提高。

附图说明

图1和图2是一种金属互连结构的结构示意图；

图3至图6是本发明实施例的一种金属互连结构形成过程的剖面结构示意图；

图7至图15是本发明实施例的半导体结构的形成过程的剖面结构示意图。

具体实施方式

如背景技术所述，随着半导体器件的特征尺寸不断缩小、器件密度提高，使金属互连结构的可靠性下降。

经过研究发现，请继续参考图1和图2，所述导电插塞102包括第一插塞121和第二插塞122；所述互连线103包括位于第一插塞顶121部表面的第一互连线131、以及位于第二插塞122顶部表面的第二互连线132。

其中，所述第二互连线132用于构成电源电路，因此，所述第二互连线132的宽度大于第一互连线131的宽度，从而导致相邻第二互连线132与第一互连线131之间的距离较小，由于受到工艺精确度的限制，容易导致所述第二互连线132与第二插塞122的位置发生偏差，使得所述第二互连线132仅与部分第二插塞122相接触，甚至会导致所述第二插塞122顶部与第二互连线132完全不接触。

图3至图6是形成如图1和图2所示的金属互连结构的过程的剖面结构示意图。

请参考图3，提供衬底100，所述衬底100表面具有第一介质层101，所述第一介质层101内具有第一插塞121和第二插塞122；在所述第一介质层101、第一插塞121和第二插塞122表面形成第二介质层104。

请参考图4，在所述第二介质层104表面形成图形化的光刻胶层107，所述图形化的光刻胶层105暴露出与第一插塞121和第二插塞122位置对应的部分第二介质层104表面。

请参考图5，以所述图形化的光刻胶层107为掩膜，刻蚀所述第二介质层104，直至暴露出第一插塞121和第二插塞122的顶部表面为止，在第二介质层104内形成暴露出第一插塞121的第一沟槽105、以及暴露出第二插塞122的第二沟槽106。

请参考图6，在所述第一沟槽105(如图5所示)内形成第一互连线131，在所述第二沟槽106内形成第二互连线132(如图5所示)。

首先，由于所述第一沟槽105用于形成第一互连线131，而第一互连线131的宽度小于第二互连线132的宽度，因此所述第一互连线131的宽度尺寸需要严格控制，以保证所述第一互连线131的阻值符合设计标准，使所述第一互连线131的电性能更为稳定，因此，所述第一沟槽105的侧壁形貌需要严格控制。然而，由于所述第二沟槽106和第一沟槽105同时以各向异性的干法刻蚀工艺刻蚀形成，且所述第二沟槽106和第一沟槽105均为底部尺寸小于顶部尺寸的结构，当需要严格控制所述第一沟槽105侧壁相对于第二介质层104表面的倾斜角度时，则无法对所述第二沟槽106的侧壁与第二介质层105表面的倾斜角度进行严格控制，容易导致所述第二沟槽106侧壁与第二介质层104表面的倾斜角A大于预设角B，则所形成的第二沟槽106底部容易与所述第二插塞122的顶部之间发生偏移，甚至容易使所述第二沟槽106无法暴露出第二插塞122顶部，从而致使所形成的第二互连线132与第二插塞122之间的电连接性能下降。

其次，由于所述第二互连线132的宽度较大，导致所述第一沟槽105和第二沟槽106之间的距离较小，然而，由于所述第一沟槽105和第二沟槽106以所述图形化的光刻胶层107为掩膜刻蚀形成，因此受到光刻工艺精确度的限制，所述第二沟槽106和第一沟槽105之间的距离具有最小的极值，因此，无法使所述第二沟槽106和第一沟槽105之间的距离进一步缩小，从而，无法通过缩小第二沟槽106和第一沟槽105之间的距离来减小所述第二互连线132与第二插塞105之间的偏移距离，因此，所述第二互连线132与第二插塞122之间的电连接性能较差。

为了解决上述问题，本发明提供一种半导体结构的形成方法。其中，在形成第一介质层之后，在所述第一介质层的部分表面形成阻挡层，在所述第一介质层和阻挡层表面形成第二介质层。通过刻蚀所述第二介质层直至暴露出部分阻挡层和部分第一介质层，能够形成延伸开口，通过刻蚀所述延伸开口底部暴露出的第二介质层和第一介质层，能够形成第一通孔，因此，所形成的第一通孔的顶部尺寸小于所述延伸开口投影于第一介质层表面的尺寸。由于所述第一通孔和延伸开口共同用于形成第一导电插塞，且所述延伸开口位于所述第一通孔顶部，因此，所形成的第一导电插塞的顶部尺寸大于底部尺寸。当后续在所述第二介质层表面和第一导电插塞顶部表面形成第一导电层之后，所述第一导电层与所述第一导电插塞顶部的接触面积较大，有利于减小所述第一导电层与第一导电插塞之间的接触电阻，使所述第一导电层与第一导电插塞之间的电连接性能更为稳定。因此，所形成的半导体结构的可靠性提高。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图7至图15是本发明实施例的半导体结构的形成过程的剖面结构示意图。

请参考图7，提供衬底200。

本实施例中，所述衬底200内具有隔离结构211，相邻隔离结构211之间的衬底形成有源区。

所述衬底200为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓或砷化镓等。

本实施例中，所述衬底200内还形成有隔离结构211，位于相邻隔离结构211之间的衬底200形成有源区，所述有源区表面用于形成半导体器件202，所述隔离结构211用于对相邻有源区进行隔离。所述隔离结构211的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅中的一种或多种。本实施例中，所述隔离结构211为浅沟槽隔离结构(ShallowTrenchIsolation，简称STI)。

所述有源区的衬底200表面形成有半导体器件202，后续形成的第一介质层用于保护并电隔离所述半导体器件202。所述半导体器件202包括CMOS器件，所述CMOS器件包括晶体管、存储器、电容器或电阻器等。

在本实施例中，所述半导体器件202为晶体管的栅极结构，所述栅极结构包括：位于衬底200表面的栅介质层、位于栅介质层表面的栅极层、以及位于栅极层和栅介质层侧壁表面的侧墙。

在一实施例中，所述栅介质层的材料为氧化硅，所述栅极层的材料为多晶硅，所述栅介质层和栅极层即用于构成晶体管。在另一实施例中，所形成的晶体管为高K金属栅结构晶体管，所述晶体管的形成工艺为后栅工艺(gatelast)，则所述栅极结构为伪栅极结构，当后续形成第一介质层之后，去除所述栅介质层和栅极层，并以高K栅介质层和金属栅替代。

在本实施例中，所述半导体器件202两侧的衬底200有源区内还形成有源漏区，后续形成的第一导电插塞和第二导电插塞与所述源漏区电连接，用于对所述源漏区施加偏压。为了降低所述第一导电插塞和第二导电插塞与所述源漏区之间的接触电阻，本实施例中，在形成所述半导体器件202之后，在所述源漏区表面形成电接触层210，所述电接触层210的材料为金属硅化材料，所述金属硅化物材料包括镍硅、钴硅；所述电接触层210采用金属硅化(silicide)工艺形成。

所述金属硅化工艺步骤包括：在所述衬底200和半导体器件202表面形成金属层；进行退火工艺，使所述金属层内的金属原子向衬底200内扩散，在所述衬底200表面形成所述电接触层210；在所述退火工艺之后，去除剩余的金属层；其中，所述金属层的材料为镍或钴。

在另一实施例中，还能够在后续形成第一通孔和第二通孔之后，形成第一导电插塞和第二导电插塞之前，采用金属硅化工艺在所述第一通孔和第二通孔底部的衬底200表面形成电接触层210。

请参考图8，在所述衬底200表面形成第一介质层201。

所述第一介质层201用于保护并电隔离所述半导体器件202，且后续形成的第一导电插塞和第二导电插塞通过所述第一介质层201与所述半导体器件202电隔离。

所述第一介质层201的形成步骤包括：在所述衬底200和半导体器件202表面形成第一介质膜；平坦化所述第一介质膜直至暴露出所述半导体器件202的顶部表面为止，形成所述第一介质层201，所述第一介质层202表面高于或齐平于所述半导体器件202的顶部表面。其中，所述第一介质膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；所述平坦化工艺为化学机械抛光工艺。

在本实施例中，在形成所述第一介质层201之前，还包括在所述半导体器件202和衬底200表面形成停止层203；在所述停止层203表面形成所述第一介质层201，所述停止层203的材料与第一介质层201的材料不同。所述停止层203用于作为所述平坦化第一介质膜工艺的停止层，所述平坦化工艺进行至暴露出所述半导体器件202顶部的停止层203表面为止，因此，所述第一介质层202的表面与所述停止层203表面齐平；此外，所述停止层203还用于在后续形成第一通孔和第二通孔的刻蚀工艺中定义停止位置。

所述停止层203的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；所述停止层203的材料为氮化硅、氮氧化硅或无定形碳，本实施例中为氮化硅。

所述第一介质层201的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料或超低K介质材料中的一种或多种。所述半导体器件202的高度为10埃～500埃，相应的，所述第一介质层201的厚度为10埃～500埃。

在本实施例中，所述第一介质层201的材料为氧化硅；所述第一介质膜采用化学气相沉积工艺形成，所述化学气相沉积工艺的参数包括：沉积气体包括硅源气体和氧源气体，所述硅源气体为SiH₄或者正硅酸乙酯(TEOS)，所述氧源气体为O₂、O₃或者H₂O，沉积气体的压强为0.1mtorr～100mtorr，沉积气体的激发功率为400W～700W，工艺温度为450℃～700℃。

在另一实施例中，所述第一介质层201的材料还能够为低K介质材料或超低K介质材料，所述低K材料为介电常数为2.5～3.9，所述超低K介质材料的介电常数小于2.5。所述低K介质材料或超低K介质材料有利于减少后续形成的第一导电插塞、第二导电插塞、第一导电层、第二导电层和半导体器件202之间的寄生电容，降低半导体器件的RC(R为电阻，C为电容)延迟。所述低k介质材料包括SiCOH、FSG(掺氟的二氧化硅)、BSG(掺硼的二氧化硅)、PSG(掺磷的二氧化硅)或BPSG(掺硼、磷的二氧化硅)；所述超低k介质材料包括SiOH、聚甲基倍半硅氧烷多孔介质材料(MSQ，(CH₃SiO_3/2)_n)、氢基倍半硅氧烷多孔介质材料(HSQ，(HSiO_3/2)_n)、黑金刚石(BD，BlackDiamond)。

请参考图9，在第一介质层201的部分表面形成阻挡层204。

所述阻挡层204的材料与所述第一介质层201的材料、以及后续形成的第二介质层的材料不同，使得所述阻挡层204相对于第一介质层201和第二介质层具有较高的刻蚀选择比，则后续刻蚀所述第二介质层时，能够以所述阻挡层204定义停止位置，以在第二介质层内形成暴露出部分阻挡层204和部分第一介质层201表面的延伸开口；而在形成所述延伸开口之后，能够以所暴露出的阻挡层204和第二图形化层为掩膜，刻蚀延伸开口底部暴露出的第二介质层和第一介质层201，以形成第一通孔，则所形成的第一通孔的顶部尺寸小于所述延伸开口投影于第一介质层201表面的图形尺寸，当后续在所述第一通孔和延伸开口内形成第一导电插塞之后，能够使所述第一导电插塞的顶部尺寸大于底部尺寸，则有利于使所述第一导电插塞顶部与后续形成的第一导电层之间的接触面积增大；而且，还能够使所述第一导电插塞底部完全位于衬底200有源区表面，能够避免第一导电插塞的底部发生位置偏移并与隔离结构211相接触，从而还能够提高所述隔离结构211的隔离能力。

所述阻挡层204的材料为氮化硅、金属或金属氧化物；在本实施例中，所述阻挡层204的材料为氮化硅。所述阻挡层204的形成步骤包括：在所述第一介质层201表面形成阻挡膜；在所述阻挡膜表面形成第一图形化层，所述第一图形化层暴露出部分阻挡膜表面；以所述第一图形化层为掩膜，刻蚀所述阻挡膜直至暴露出第一介质层201表面为止，形成所述阻挡层204。

所述阻挡层204的厚度为50埃～300埃，由于所述阻挡层204作为后续形成延伸开口的刻蚀停止层，并且作为后续形成第一通孔的掩膜，因此，所述阻挡层204的厚度不易过薄，否则所述阻挡层204的阻挡能力较弱，不易保持所形成的第一通孔的形貌稳定；而所述阻挡层204的厚度也无需过厚，否则会造成材料浪费，并且增加刻蚀阻挡膜的时间，使工艺时间增加。

所述第一图形化层为图形化的光刻胶层，所述第一图形化层的形成步骤包括：涂布光刻胶膜；对所述光刻胶膜进行曝光显影以图形化，所述曝光显影工艺能够为干法或湿法扫描(scanner)曝光工艺。此外，所述第一图形化层还能够采用纳米压印(nano-imprint)工艺或自组装(self-assemble)工艺形成。

在形成所述第一图形化层之前，还能够在所述阻挡膜表面形成底部抗反射层(BARC)、增强图形膜(AdvancedPatterningFilm，简称APF)、介质抗反射层(DARC)中的一种或多种层重叠。

由于所述阻挡层204的厚度较薄，刻蚀所述阻挡膜的工艺能够为干法刻蚀工艺或湿法刻蚀工艺，而且所形成的阻挡层204投影于第一介质层201表面的图形能够与第一图形化层的图形一致。在本实施例中，所述阻挡膜的材料为氮化硅，所述湿法刻蚀工艺的刻蚀液为磷酸溶液；而所述干法刻蚀的工艺气体包括CF₄、C₃F₈、C₄F₈、CHF₃、NF₃、Ar、He、O₂或者N₂中的一种或多种，而且所述干法刻蚀工艺能够为各向异性的刻蚀工艺或各向同性的刻蚀工艺。

请参考图10，在所述第一介质层201和阻挡层204表面形成第二介质层230。

所述阻挡层204的材料与所述第二介质层230的材料不同，使所述阻挡层204与所述第二介质层230之间刻蚀选择比较高，后续刻蚀所述第二介质层230以形成延伸开口时，能够以所述阻挡层204定义停止位置。

所述第二介质层230的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料或超低K介质材料中的一种或多种；所述第二介质层230的厚度为300埃～5000埃；所述第二介质层230的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。

在本实施例中，所述第二介质层230的材料为氧化硅；所述第二介质层230采用化学气相沉积工艺形成，所述化学气相沉积工艺的参数包括：沉积气体包括硅源气体和氧源气体，所述硅源气体为SiH₄或者正硅酸乙酯(TEOS)，所述氧源气体为O₂、O₃或者H₂O，沉积气体的压强为0.1mtorr～100mtorr，沉积气体的激发功率为400W～700W，工艺温度为450℃～700℃。

在另一实施例中，所述第二介质层230的材料还能够为低K介质材料或超低K介质材料，所述低K材料为介电常数为2.5～3.9，所述超低K介质材料的介电常数小于2.5；所述低k介质材料包括SiCOH、FSG(掺氟的二氧化硅)、BSG(掺硼的二氧化硅)、PSG(掺磷的二氧化硅)或BPSG(掺硼、磷的二氧化硅)；所述超低k介质材料包括SiOH、聚甲基倍半硅氧烷多孔介质材料(MSQ，(CH₃SiO_3/2)_n)、氢基倍半硅氧烷多孔介质材料(HSQ，(HSiO_3/2)_n)、黑金刚石(BD，BlackDiamond)。

请参考图11，刻蚀所述第二介质层230直至暴露出部分阻挡层204表面，在第二介质层230内形成延伸开口207。

所述延伸开口207的形成步骤包括：在所述第二介质层230表面形成第二图形化层240，所述第二图形化层240暴露出部分第二介质层230表面；以所述第二图形化层240为掩膜，刻蚀所述第二介质层230直至暴露出部分阻挡层204表面为止，形成所述延伸开口207。

其中，所述第二图形化层240暴露出位于部分阻挡层204和第一介质层201表面的第二介质层230，则能够使刻蚀形成的延伸开口207底部暴露出部分阻挡层204和第一介质层201表面。由于所述阻挡层204的材料与所述第二介质层230的材料不同，所述阻挡层240与第二介质层230之间的刻蚀选择比较大，则刻蚀所述第二介质层230的工艺能够以所述阻挡层204定义刻蚀停止位置。

在本实施例中，所述延伸开口207投影于衬底200表面的图形部分位于所述隔离结构211表面，所述延伸开口207的顶部尺寸较大，后续形成于所述延伸开口207内的部分第一导电插塞顶部尺寸较大，使得所述第一导电插塞与第一导电层之间的接触面积增大，即使所述第一导电层底部相对于所述第一导电插塞顶部具有位置偏移，也能够保证所述第一导电层与第一导电插塞之间具有足够大的接触面积。

在本实施例中，所述第二介质层230和第一介质层201内还需要形成第二通孔，所述第二通孔用于形成第二导电插塞，所述第二导电插塞位于衬底200的有源区表面，用于对衬底200施加偏压。所述图形化层204还暴露出需要形成第二通孔的第二介质层230对应区域表面，在刻蚀所述第二介质层230形成延伸开口207的同时，在所述第二介质层230内形成初始第二通孔206a，后续通过刻蚀所述第二通孔206a底部直至暴露出衬底200表面，以形成第二通孔。

所述刻蚀第二介质层230的工艺为各向异性的干法刻蚀工艺，所形成的延伸开口207或初始第二通孔206a的侧壁能够相对于第二介质层230表面倾斜或垂直；当所述延伸开口207或初始第二通孔206a的侧壁能够相对于衬底200表面倾斜时，所述延伸开口207或初始第二通孔206a顶部尺寸大于底部尺寸。

所述各向异性的干法刻蚀工艺的参数包括：刻蚀气体为CF₄、C₃F₈、C₄F₈、CHF₃、NF₃、Ar、He、O₂或者N₂中的一种或几种，刻蚀气体的流量为50sccm～1000sccm，气体压力为1mtorr～50mtorr，偏置电压为100V～800V，功率为100W～800W，温度为40℃～200℃。

请参考图12，刻蚀所述延伸开口207底部暴露出的第二介质层230和第一介质层201，直至暴露出衬底200表面为止，在所述第一介质层201内形成第一通孔205。

在本实施例中，在形成所述第一通孔205的同时，在所述第一介质层201和第二介质层230内形成第二通孔206。所述第一通孔205用于形成第一导电插塞，所述第二通孔用于形成第二导电插塞。

由于所述阻挡层204的材料与第一介质层201和第二介质层230不同，所述阻挡层204相对于第一介质层201和第二介质层230具有较高的刻蚀选择比，因此，所述第一通孔205的形成步骤包括：以所述暴露出的部分阻挡层204和第二图形化层240为掩膜，刻蚀所述第二介质层230和第一介质层201，直至暴露出衬底200表面为止，形成所述第一通孔205。

所述第二通孔206的形成步骤包括：在刻蚀延伸开口207底部的第二介质层230和第一介质层201的同时，对所述预设第二通孔206a底部的第二介质层230和第一介质层201进行刻蚀，直至暴露出衬底200表面为止，形成所述第二通孔206。

所述第一通孔205和第二通孔206底部暴露出所述有源区表面。在本实施例中，所述衬底200的有源区内具有源漏区，所述源漏区表面具有电接触层210，所述第一通孔205和第二通孔206暴露出所述电接触层210表面，使得后续形成的第一导电插塞和第二导电插塞能够分别通过所述电接触层210对源漏区施加偏压。

由于所述第一通孔205通过刻蚀延伸开口207底部所暴露出的第二介质层230和第一介质层201形成，因此所述第一通孔205的顶部尺寸小于所述延伸开口207的顶部和底部尺寸，后续形成的第一导电插塞顶部尺寸较大，则能够增加所述第一导电插塞与第一导电层的接触面积，而且所述第一导电插塞底部尺寸较小，能够保证所述第一导电插塞的底部完全位于衬底200的有源区表面，能够避免所形成的第一导电插塞底部与隔离结构211相接触。

刻蚀所述第二介质层230和第一介质层201的工艺为各向异性的干法刻蚀工艺，所形成的第一通孔205和第二通孔206的侧壁能够相对于衬底200表面倾斜或垂直；当所述第一通孔205和第二通孔206的侧壁能够相对于衬底200表面倾斜时，所述第一通孔205或第二通孔206顶部尺寸大于底部尺寸。

所述各向异性的干法刻蚀工艺的参数包括：刻蚀气体为CF₄、C₃F₈、C₄F₈、CHF₃、NF₃、Ar、He、O₂或者N₂中的一种或几种，刻蚀气体的流量为50sccm～1000sccm，气体压力为1mtorr～50mtorr，偏置电压为100V～800V，功率为100W～800W，温度为40℃～200℃。

请参考图13，在所述第一通孔205(如图12所示)和延伸开口207(如图12所示)内形成第一导电插塞208。

在本实施例中，在形成所述第一导电插塞208之前，还包括去除第二图形化层240(如图12所示)；所述第二图形化层240为光刻胶层，去除所述第二图形化层240的工艺包括湿法去胶工艺或灰化工艺。

在本实施例中，所述第一介质层201和第二介质层230内还形成有第二通孔206(如图12所示)，在形成所述第一导电插塞208的同时，还能够在所述第二通孔206内形成第二导电插塞209。

所述第一导电插塞208和第二导电插塞209的形成工艺包括：在所述第二介质层230表面、以及所述第一通孔205、第二通孔206和延伸开口207内形成填充满所述第一通孔205、第二通孔206和延伸开口207的导电膜；平坦化所述导电膜直至暴露出所述第二介质层230表面为止，在所述第一通孔205和延伸开口207内形成第一导电插塞208，在所述第二通孔206内形成第二导电插塞209。

在本实施例中，所述导电膜的材料包括铜，形成所述导电膜的形成工艺为铜电镀工艺；所述铜电镀工艺包括：在第二介质层230表面、以及第一通孔205、第二通孔206和延伸开口207内的内壁表面形成种子层；采用电镀工艺在所述种子层表面生长金属层填充满所述第一通孔205、第二通孔206和延伸开口207内，所述种子层和金属层形成所述导电膜。其中，所述种子层的材料为铜、铝、钛、钽、氮化钛或氮化钽；所述金属层的材料为铜。在其它实施例中，所述导电膜的材料还能够包括钨、铝、钛、钽、氮化钛或氮化钽，所述导电膜的形成工艺还能够为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。

在本实施例中，所述平坦化工艺为化学机械抛光工艺；由于所述导电膜的形成工艺为铜电镀工艺，当所述种子层的材料与金属层材料不同时，所述种子层能够在所述化学机械抛光工艺中作为抛光停止层，当所述抛光工艺暴露出种子层之后，对所暴露出的种子层进行过抛光直至暴露出第二介质层230表面，即能够形成所述第一导电插塞208和第二导电插塞209。

本实施例中，所述衬底200内具有隔离结构211，相邻隔离结构211之间形成有源区，所形成的第一导电插塞208底部位于所述有源区表面，而位于延伸开口内的部分第一导电插塞208投影于衬底200表面的部分图形位于所述隔离结构211表面。而且，在本实施例中，所述衬底200内的源漏区表面形成有电接触层210，所述第一导电插塞208和第二导电插塞209位于所述电接触层210表面，所述电接触层210能够降低第一导电插塞208或第二导电插塞209与衬底200之间的接触电阻。

请参考图14，在所述第一导电插塞208、第二导电插塞209和第二介质层230表面形成第三介质层220，所述第三介质层220内具有暴露出所述第一导电插塞208顶部的第一沟槽221、以及暴露出所述第二导电插塞209顶部的第二沟槽222。

所述第一沟槽221用于形成第一导电层，所述第二沟槽222用于形成第二导电层。所述第三介质层220的形成步骤包括：在所述第一导电插塞208、第二导电插塞209和第二介质层230表面形成第三介质膜；刻蚀所述第三介质膜直至暴露出第一导电插塞208和第二导电插塞209的顶部表面为止，形成第三介质层220，并在所述第三介质层220内形成位于所述第一导电插塞208顶部的第一沟槽221、以及位于第二导电插塞209顶部的第二沟槽222。

所述第三介质层220的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料或超低K介质材料中的一种或多种；所述第三介质层220的厚度为300埃～5000埃；所述第三介质膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。

在本实施例中，所述第三介质层220的材料为氧化硅；所述第三介质膜采用化学气相沉积工艺形成，所述化学气相沉积工艺的参数包括：沉积气体包括硅源气体和氧源气体，所述硅源气体为SiH₄或者正硅酸乙酯(TEOS)，所述氧源气体为O₂、O₃或者H₂O，沉积气体的压强为0.1mtorr～100mtorr，沉积气体的激发功率为400W～700W，工艺温度为450℃～700℃。

在另一实施例中，所述第三介质层220的材料还能够为低K介质材料或超低K介质材料，所述低K材料为介电常数为2.5～3.9，所述超低K介质材料的介电常数小于2.5；所述低k介质材料包括SiCOH、FSG(掺氟的二氧化硅)、BSG(掺硼的二氧化硅)、PSG(掺磷的二氧化硅)或BPSG(掺硼、磷的二氧化硅)；所述超低k介质材料包括SiOH、聚甲基倍半硅氧烷多孔介质材料(MSQ，(CH₃SiO_3/2)_n)、氢基倍半硅氧烷多孔介质材料(HSQ，(HSiO_3/2)_n)、黑金刚石(BD，BlackDiamond)。

形成所述第一沟槽221和第二沟槽222的工艺步骤包括：在所述第三介质膜表面形成第三图形化层，所述第三图形化层暴露出需要形成第一沟槽221和第二沟槽222的对应位置；以所述第三图形化层为掩膜，刻蚀所述第三介质膜直至暴露出所述第一导电插塞208和第二导电插塞209的顶部表面为止。其中，所述刻蚀第三介质膜的工艺为各向异性的干法刻蚀工艺。

本实施例中，所述第一沟槽221和第二沟槽222的侧壁相对于第二介质层230表面倾斜，所述第一沟槽221的底部尺寸小于顶部尺寸，所述第二沟槽222的底部尺寸小于顶部尺寸，且所述第一沟槽221侧壁与第三介质层220表面的锐角夹角、小于所述第二沟槽222侧壁与第三介质层220表面的锐角夹角。第一沟槽221侧壁与第二介质层220表面的夹角角度为70度～90度；所述第二沟槽222侧壁与第二介质层220表面的夹角角度为80度～90度。

在本实施例中，由于所述第一导电层和第二导电层均作为电互连线，因此所述第一沟槽221顶部的图形为第一条形，所述第二沟槽222顶部图形为第二条形；而且，由于所述第一导电层用于构成电源电路，为了使所述第一导电层内的工作电流较大，所述第一条形的宽度尺寸大于所述第二条形的宽度尺寸。

而且，由于第二沟槽222顶部的宽度尺寸较小，因此所述第二沟槽222的宽度尺寸需要严格控制，以保证后续形成的第二导电层的电阻率偏差较小，使所述第二导电层的电性能稳定，因此，所述第二沟槽222的侧壁形貌需要严格控制。然而，由于所述第二沟槽222和第一沟槽221同时以各向异性的干法刻蚀工艺刻蚀形成，且所述第二沟槽222和第一沟槽221均为底部尺寸小于顶部尺寸的结构，当需要严格控制所述第二沟槽222侧壁相对于第三介质层220表面的倾斜角度时，则无法精确控制所述第一沟槽221的侧壁与第三介质层220表面的倾斜角度，因此，本实施例中，所述第一沟槽221侧壁相对于第三介质层220表面的倾斜角较大，所形成的第一沟槽221底部相对于第一导电插塞208的顶部具有位移偏差。

在本实施例中，所述第一沟槽221的底部暴露出部分第一导电插塞208的顶部表面。由于所述第一导电插塞208形成于第一通孔205(如图12所示)和延伸开口207(如图12所示)内，因此所述第一导电插塞208的顶部尺寸增大。而且，所述第一导电插塞208的顶部向远离第二导电插塞209的方向延伸，因此，即使所述第一沟槽221的底部相对于所述第一导电插塞208的顶部具有位置偏移，所述第一沟槽221的底部依旧能够暴露出足够大的第一导电插塞208顶部，从而保证了后续形成于第一沟槽221内的第一导电层与第一导电插塞208之间具有较大的接触面积较大。

请参考图15，在所述第一导电插塞208和第二介质层230表面形成第一导电层223。

在本实施例中，所述第一介质层201和第二介质层230内还形成有第二导电插塞209，在所述第二导电插塞209的表面形成第二导电层224。所述第一导电插塞208、第二导电插塞209和第一介质层201表面形成有第三介质层220，所述第一导电层223和第二导电层224形成于所述第三介质层220内。具体的，在所述第一沟槽221(如图14所示)内形成第一导电层223；在所述第二沟槽222(如图14所示)内形成第二导电层224。

在本实施例中，所述第一导电层223与第二导电层224用于形成电互连线，因此所述第一导电层223投影于第二介质层230表面的图形为第一条形；其中，所述第二导电层224投影于第二介质层230表面的图形为第二条形；而且，所述第一条形的宽度大于第二条形的宽度，因此，所述第一导电层223能够用于作为电源电路的电互连线，所述第一导电层223的电阻率较低，使通过所述第一导电层223的工作电流较大。

所述第一导电层223和第二导电层224的形成步骤包括：在所述第二介质层220表面以及所述第一沟槽221和第二沟槽222内形成填充满所述第一沟槽221和第二沟槽222的导电膜；平坦化所述导电膜直至暴露出第三介质层220表面为止，在第一沟槽221内形成第一导电层223，在第二沟槽222内形成第二导电层224。

所述导电膜的材料包括铜、钨、铝、银、钛、钽、氮化硅、氮化钛中的一种或多种。在本实施例中，所述导电膜的材料包括铜，形成所述导电膜的形成工艺为铜电镀工艺；所述铜电镀工艺包括：在第三介质层220表面、以及第一沟槽221和第二沟槽222的侧壁和底部表面形成种子层；采用电镀工艺在所述种子层表面生长金属层，直至填充满所述第一沟槽221和第二沟槽222，所述种子层和金属层形成所述导电膜。其中，所述种子层的材料为铜、铝、钛、钽、氮化钛或氮化钽；所述金属层的材料为铜。

在其它实施例中，所述导电膜的材料还能够包括钨、铝、钛、钽、氮化钛或氮化钽，所述导电膜的形成工艺还能够为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。

在本实施例中，所述平坦化工艺为化学机械抛光工艺；由于所述导电膜的形成工艺为铜电镀工艺，当所述种子层的材料与金属层材料不同时，所述种子层能够在所述化学机械抛光工艺中作为抛光停止层，当所述抛光工艺暴露出种子层之后，对所暴露出的种子层进行过抛光直至暴露出第三介质层220表面。

综上，本实施例中，在形成第一介质层之后，在所述第一介质层的部分表面形成阻挡层，在所述第一介质层和阻挡层表面形成第二介质层。通过刻蚀所述第二介质层直至暴露出部分阻挡层和部分第一介质层，能够形成延伸开口，通过刻蚀所述延伸开口底部暴露出的第二介质层和第一介质层，能够形成第一通孔，因此，所形成的第一通孔的顶部尺寸小于所述延伸开口投影于第一介质层表面的尺寸。由于所述第一通孔和延伸开口共同用于形成第一导电插塞，且所述延伸开口位于所述第一通孔顶部，因此，所形成的第一导电插塞的顶部尺寸大于底部尺寸。当后续在所述第二介质层表面和第一导电插塞顶部表面形成第一导电层之后，所述第一导电层与所述第一导电插塞顶部的接触面积较大，有利于减小所述第一导电层与第一导电插塞之间的接触电阻，使所述第一导电层与第一导电插塞之间的电连接性能更为稳定。因此，所形成的半导体结构的可靠性提高。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：

提供衬底；

在所述衬底表面形成第一介质层；

在第一介质层的部分表面形成阻挡层；

在所述第一介质层和阻挡层表面形成第二介质层；

刻蚀所述第二介质层直至暴露出部分阻挡层表面，在第二介质层内形成延伸开口；

刻蚀所述延伸开口底部暴露出的第二介质层和第一介质层，直至暴露出衬底表面为止，在所述第一介质层内形成第一通孔；

在所述第一通孔和延伸开口内形成第一导电插塞；

在所述第一导电插塞和第二介质层表面形成第一导电层。

2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述阻挡层的材料与所述第一介质层或所述第二介质层的材料不同。

3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述阻挡层的材料为氮化硅、金属或金属氧化物。

4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述阻挡层的形成步骤包括：在所述第一介质层表面形成阻挡膜；在所述阻挡膜表面形成第一图形化层，所述第一图形化层暴露出部分阻挡膜表面；以所述第一图形化层为掩膜，刻蚀所述阻挡膜直至暴露出第一介质层表面为止，形成所述阻挡层。

5.如权利要求4所述的半导体结构的形成方法，其特征在于，刻蚀所述阻挡膜的工艺为干法刻蚀工艺或湿法刻蚀工艺。

6.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述第一介质层和第二介质层内形成第二通孔；在所述第二通孔内形成第二导电插塞；在所述第二导电插塞和第二介质层表面形成第二导电层。

7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述第一导电层投影于第二介质层表面的图形为第一条形；所述第二导电层投影于第二介质层表面的图形为第二条形，所述第一条形的宽度大于第二条形的宽度。

8.如权利要求7所述的半导体结构的形成方法，其特征在于，还包括：在形成所述第一导电层和第二导电层之前，在所述第一导电插塞、第二导电插塞和第二介质层表面形成第三介质层；所述第一导电层和第二导电层形成于所述第三介质层内。

9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述第三介质层、第一导电层和第二导电层的形成工艺包括：在所述第一导电插塞、第二导电插塞和第一介质层表面形成第三介质膜；刻蚀所述第三介质膜直至暴露出第一导电插塞和第二导电插塞的顶部表面为止，形成第三介质层，且所述第三介质层内具有暴露出所述第一导电插塞顶部的第一沟槽、以及暴露出所述第二导电插塞顶部的第二沟槽；在所述第一沟槽内形成第一导电层；在所述第二沟槽内形成第二导电层。

10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述第一沟槽和第二沟槽的侧壁相对于衬底表面倾斜，所述第一沟槽的底部尺寸大于顶部尺寸，所述第二沟槽的底部尺寸大于顶部尺寸，所述第一沟槽侧壁与第二介质层表面的锐角夹角、小于所述第二沟槽侧壁与第二介质层表面的锐角夹角。

11.如权利要求9所述的半导体结构的形成方法，其特征在于，所述第一沟槽的底部暴露出部分第一导电插塞的顶部表面。

12.如权利要求9所述的半导体结构的形成方法，其特征在于，所述第一导电层和第二导电层的形成步骤包括：在所述第三介质层表面以及所述第一沟槽和第二沟槽内形成填充满所述第一沟槽和第二沟槽的导电膜；平坦化所述导电膜直至暴露出第三介质层表面为止，在第一沟槽内形成第一导电层，在第二沟槽内形成第二导电层。

13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述延伸开口和第一通孔的形成步骤包括：在所述第二介质层表面形成第二图形化层，所述第二图形化层暴露出部分第二介质层表面；以所述第二图形化层为掩膜，刻蚀所述第二介质层直至暴露出部分阻挡层为止，形成所述延伸开口；以所述暴露出的部分阻挡层和第二图形化层为掩膜，刻蚀暴露出的第二介质层和第一介质层，直至暴露出衬底表面为止，形成所述第一通孔。

14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述衬底内具有隔离结构，相邻隔离结构之间的衬底形成有源区。

15.如权利要求14所述的半导体结构的形成方法，其特征在于，所述第一导电插塞位于所述有源区表面；所述延伸开口投影于衬底表面的图形部分位于所述隔离结构表面。

16.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在形成所述第一介质层之前，在所述衬底表面形成半导体器件；在所述半导体器件表面形成停止层；在所述停止层表面形成所述第一介质层，所述停止层的材料与第一介质层的材料不同。

17.如权利要求16所述的半导体结构的形成方法，其特征在于，所述阻挡层的材料与所述停止层的材料相同。

18.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一介质层的表面高于或齐平于所述半导体器件的顶部表面。

19.如权利要求18所述的半导体结构的形成方法，其特征在于，所述第一介质层的厚度为10埃～500埃。

20.如权利要求1所述的半导体结构的形成方法，其特征在于，所述衬底表面还具有电接触层，所述第一通孔底部暴露出所述电接触层表面；所述电接触层采用金属硅化工艺形成。