CN105720000A - 半导体结构的形成方法 - Google Patents

Abstract

一种半导体结构的形成方法，包括：提供衬底；在所述衬底表面形成第一介质层；在所述第一介质层内形成第一导电插塞，所述第一介质层暴露出所述第一导电插塞的顶部表面；在所述第一导电插塞的顶部表面形成延伸导电层，所述延伸导电层覆盖位于所述第一导电插塞周围的部分第一介质层表面；在所述第一介质层和延伸导电层表面形成第一导电层。所形成的半导体结构电性能稳定、可靠性提高。

Description

半导体结构的形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。

背景技术

在半导体制造工艺中，后段工艺(BEOL，Back-EndOfLine)用于在形成各类器件结构之后，形成实现器件结构之间电互连的金属互连结构。所述金属互连结构包括导电插塞以及位于导电插塞顶部的电互连线。其中，导电插塞常用于在上下两层导电层之间进行电互连，所述电互连线用于与半导体器件共同构成电路结构。

图1和图2是一种金属互连结构的结构示意图，图2是图1的俯视结构示意图，图1是图2沿AA’方向的剖面结构示意图，包括：衬底100；位于衬底100表面的介质层101；位于所述介质层101内的导电插塞102；位于所述导电插塞102顶部表面和介质层101表面的互连线103。

然而，随着半导体技术的不断进步，半导体工艺节点的缩小、集成度的提高已成为发展趋势，半导体器件的特征尺寸(CD，CriticalDimension)不断缩小，而且器件密度不断提高，使得形成金属互连结构的工艺也受到了挑战，容易导致所述导电插塞与互连线之间的接触不良，导致所形成的集成电路可靠性下降。

发明内容

本发明解决的问题是提供一种半导体结构的形成方法，所形成的半导体结构电性能稳定、可靠性提高。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底表面形成第一介质层；在所述第一介质层内形成第一导电插塞，所述第一介质层暴露出所述第一导电插塞的顶部表面；在所述第一导电插塞的顶部表面形成延伸导电层，所述延伸导电层覆盖位于所述第一导电插塞周围的部分第一介质层表面；在所述第一介质层和延伸导电层表面形成第一导电层。

可选的，所述延伸导电层的形成工艺为选择性化学镀金属沉积工艺。

可选的，所述延伸导电层的材料为Co(W,P)或Co(Mo,P)；所述延伸导电层的厚度为100埃～250埃。

可选的，所述选择性化学镀金属沉积工艺的沉积溶液包括：金属源溶液、还原剂、络合剂、硼酸、表面活性剂和PH值稳定剂。

可选的，所述金属源溶液为钨源溶液或钴源溶液；所述钨源溶液为H₃[P(W₃O₁₀₎]；所述钴源溶液为CoSO₄*6H₂O。

可选的，所述还原剂为NaH₂PO₂，所述还原剂的浓度为0.23mol/L～0.25mol/L；所述络合剂为柠檬酸纳，所述络合剂的浓度为0.3mol/L～0.5mol/L；所述硼酸的浓度为0.4mol/L～0.6mol/L；所述表面活性剂的浓度为0.03mol/L～0.05gr./L；所述PH值稳定剂为KOH，所述PH值稳定剂的PH值为8.9～9。

可选的，还包括：在形成所述延伸导电层之前，在所述第一介质层内形成第二导电插塞，所述第一介质层暴露出所述第二导电插塞的顶部表面；在形成所述延伸导电层之后，在所述第一介质层和所述第二导电插塞的顶部表面形成第二导电层。

可选的，还包括：在形成所述延伸导电层之前，在所述第一介质层表面和所述第二导电插塞的顶部表面形成保护层，所述保护层暴露出所述第一导电插塞的顶部表面；以所述保护层为掩膜，在所述第一导电插塞的顶部表面和部分第一介质层表面形成所述延伸导电层；在形成所述延伸导电层之后，去除所述保护层。

可选的，所述保护层的材料为氮化硅、氧化硅、金属、金属化合物中的一种或多种组合。

可选的，所述保护层的形成步骤包括：在所述第一介质层表面、第一导电插塞的顶部表面、和第二导电插塞的顶部表面形成保护膜；在所述保护膜表面形成图形化层，所述图形化层暴露出与所述第一导电插塞对应的部分图形化层表面；以所述图形化层为掩膜，刻蚀所述保护膜，直至暴露出第一导电插塞和第一介质层表面为止，形成保护层；在形成保护层之后，去除所述图形化层。

可选的，所述图形化层的形成工艺包括干法或湿法扫描曝光工艺、纳米压印工艺或自组装工艺。

可选的，在形成所述图形化层之前，还包括：在所述保护膜表面形成底部抗反射层、增强图形膜、介质抗反射层中的一种或多种层重叠。

可选的，刻蚀所述保护膜的工艺为湿法刻蚀工艺或干法刻蚀工艺。

可选的，去除所述保护层的工艺为湿法刻蚀工艺或干法刻蚀工艺。

可选的，还包括：在形成所述第一导电层和第二导电层之前，在所述第一导电插塞、第二导电插塞和第一介质层表面形成第二介质层；在所述第二介质层内形成所述第一导电层和第二导电层。

可选的，所述第一导电层和第二导电层的形成步骤包括：在所述第一导电插塞、第二导电插塞和第一介质层表面形成第二介质膜；刻蚀所述第二介质膜直至暴露出第一导电插塞和第二导电插塞的顶部表面为止，形成第二介质层，并在所述第二介质层内形成位于所述第一导电插塞顶部的第一沟槽、以及位于第二导电插塞顶部的第二沟槽；在所述第一沟槽内形成第一导电层；在所述第二沟槽内形成第二导电层。

可选的，所述第一沟槽顶部的图形为第一条形；所述第二沟槽顶部的图形为第二条形，所述第一条形的宽度大于第二条形的宽度。

可选的，所述第一沟槽和第二沟槽的侧壁相对于第一介质层表面倾斜，所述第一沟槽的底部尺寸大于顶部尺寸，所述第二沟槽的底部尺寸大于顶部尺寸，所述第一沟槽侧壁与第二介质层表面的锐角夹角、小于所述第二沟槽侧壁与第二介质层表面的锐角夹角。

可选的，还包括：在形成所述第一介质层之前，在所述衬底表面形成半导体器件；在所述半导体器件表面形成停止层；在所述停止层表面形成所述第一介质层，所述停止层的材料与第一介质层的材料不同。

可选的，所述衬底表面还具有导电层，所述第一通孔底部暴露出所述导电层表面；所述导电层采用金属硅化工艺形成。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的形成方法中，在第一介质层内形成第一导电插塞之后，在所述第一导电插塞的顶部表面形成延伸导电层，所述延伸导电层覆盖位于所述第一导电插塞周围的部分第一介质层表面。由于所述延伸导电层还覆盖位于所述第一导电插塞周围的部分第一介质层表面，因此所述延伸导电层投影于第一介质层表面的图形尺寸大于所述第一导电插塞顶部尺寸，当后续在所述第一介质层表面形成于所述第一导电插塞电连接的第一导电层时，所述第一导电层与所述延伸导电层的接触面积能够大于所述第一导电层与第一导电插塞顶部的重叠面积，从而有利于减小所述第一导电层与第一导电插塞之间的接触电阻，使所述第一导电层与第一导电插塞之间的电连接性能更为稳定。因此，所形成的半导体结构的可靠性提高。

进一步，所述延伸导电层的形成工艺为选择性化学镀金属沉积工艺，所形成的延伸导电层的材料为Co(W,P)或Co(Mo,P)。所述选择性化学镀金属沉积工艺能够在无电情况下，仅在金属材料表面生长导电材料，从而能够自所述第一导电插塞暴露出的顶部表面开始生长导电材料；而且由于所述选择性化学镀金属沉积工艺在各个方向上的生长速率均一，因此所形成的延伸导电层不仅位于暴露出的第一导电插塞顶部表面，还能够向所述第一导电插塞周围的第一介质层表面延伸。因此，所形成的延伸导电层的尺寸大于所述第一导电插塞的顶部尺寸，后续形成的第一导电层与所述延伸导电层之间接触面积较大，则所述第一导电层与第一导电插塞之间的电连接性能改善。

进一步，所述第一介质层内还形成第二导电插塞，所述第一介质层暴露出所述第二导电插塞的顶部表面，所述第一介质层和所述第二导电插塞的顶部表面需要形成第二导电层。为了能够使所述延伸导电层仅形成于第一导电插塞表面，在形成所述延伸导电层之前，在所述第一介质层表面和所述第二导电插塞的顶部表面形成保护层，且所述保护层暴露出所述第一导电插塞的顶部表面。所述保护层能够作为形成延伸导电层时的掩膜，在所述第一导电插塞的顶部表面和周围的部分第一介质层表面形成延伸导电层时，能够避免同时在第二导电插塞顶部表面生长所述延伸导电层的材料。

进一步，所述第一导电层和第二导电层形成于第二介质层内，所述第二介质层内具有用于形成第一导电层的第一沟槽、以及用于形成对第二导电层的第二沟槽，且所述第一沟槽顶部宽度大于第二沟槽顶部宽度。由于所述延伸导电层投影于第一介质层表面的图形尺寸大于所述第一导电插塞的顶部尺寸，即使所述第一导电层和第二导电层之间的距离较近，且无法继续缩小，也能够保证所述第一导电层与延伸导电层之间具有足够大的接触面积，以此避免了因所述第一导电层相对于第一导电插塞位置偏移而引起的电连接性能不稳定、甚至断路的问题。所述第一导电层和第一导电插塞之间的电连接性能提高。

附图说明

图1和图2是一种金属互连结构的结构示意图；

图3至图6是本发明实施例的一种金属互连结构形成过程的剖面结构示意图；

图7至图14是本发明实施例的半导体结构的形成过程的剖面结构示意图。

具体实施方式

如背景技术所述，随着半导体器件的特征尺寸不断缩小、器件密度提高，使金属互连结构的可靠性下降。

经过研究发现，请继续参考图1和图2，所述导电插塞102包括第一插塞121和第二插塞122；所述互连线103包括位于第一插塞顶121部表面的第一互连线131、以及位于第二插塞122顶部表面的第二互连线132。

其中，所述第二互连线132用于构成电源电路，因此，所述第二互连线132的宽度大于第一互连线131的宽度，从而导致相邻第二互连线132与第一互连线131之间的距离较小，由于受到工艺精确度的限制，容易导致所述第二互连线132与第二插塞122的位置发生偏差，使得所述第二互连线132仅与部分第二插塞122相接触，甚至会导致所述第二插塞122顶部与第二互连线132完全不接触。

图3至图6是形成如图1和图2所示的金属互连结构的过程的剖面结构示意图。

请参考图3，提供衬底100，所述衬底100表面具有第一介质层101，所述第一介质层101内具有第一插塞121和第二插塞122；在所述第一介质层101、第一插塞121和第二插塞122表面形成第二介质层104。

请参考图4，在所述第二介质层104表面形成图形化的光刻胶层107，所述图形化的光刻胶层105暴露出与第一插塞121和第二插塞122位置对应的部分第二介质层104表面。

请参考图5，以所述图形化的光刻胶层107为掩膜，刻蚀所述第二介质层104，直至暴露出第一插塞121和第二插塞122的顶部表面为止，在第二介质层104内形成暴露出第一插塞121的第一沟槽105、以及暴露出第二插塞122的第二沟槽106。

请参考图6，在所述第一沟槽105(如图5所示)内形成第一互连线131，在所述第二沟槽106内形成第二互连线132(如图5所示)。

首先，由于所述第一沟槽105用于形成第一互连线131，而第一互连线131的宽度小于第二互连线132的宽度，因此所述第一互连线131的宽度尺寸需要严格控制，以保证所述第一互连线131的阻值符合设计标准，使所述第一互连线131的电性能更为稳定，因此，所述第一沟槽105的侧壁形貌需要严格控制。然而，由于所述第二沟槽106和第一沟槽105同时以各向异性的干法刻蚀工艺刻蚀形成，且所述第二沟槽106和第一沟槽105均为底部尺寸小于顶部尺寸的结构，当需要严格控制所述第一沟槽105侧壁相对于第二介质层104表面的倾斜角度时，则无法对所述第二沟槽106的侧壁与第二介质层105表面的倾斜角度进行严格控制，容易导致所述第二沟槽106侧壁与第二介质层104表面的倾斜角A大于预设角B，则所形成的第二沟槽106底部容易与所述第二插塞122的顶部之间发生偏移，甚至容易使所述第二沟槽106无法暴露出第二插塞122顶部，从而致使所形成的第二互连线132与第二插塞122之间的电连接性能下降。

其次，由于所述第二互连线132的宽度较大，导致所述第一沟槽105和第二沟槽106之间的距离较小，然而，由于所述第一沟槽105和第二沟槽106以所述图形化的光刻胶层107为掩膜刻蚀形成，因此受到光刻工艺精确度的限制，所述第二沟槽106和第一沟槽105之间的距离具有最小的极值，因此，无法使所述第二沟槽106和第一沟槽105之间的距离进一步缩小，从而，无法通过缩小第二沟槽106和第一沟槽105之间的距离来减小所述第二互连线132与第二插塞105之间的偏移距离，因此，所述第二互连线132与第二插塞122之间的电连接性能较差。

为了解决上述问题，本发明提供一种半导体结构的形成方法。其中，在第一介质层内形成第一导电插塞之后，在所述第一导电插塞的顶部表面形成延伸导电层，所述延伸导电层覆盖位于所述第一导电插塞周围的部分第一介质层表面。由于所述延伸导电层还覆盖位于所述第一导电插塞周围的部分第一介质层表面，因此所述延伸导电层投影于第一介质层表面的图形尺寸大于所述第一导电插塞顶部尺寸，当后续在所述第一介质层表面形成于所述第一导电插塞电连接的第一导电层时，所述第一导电层与所述延伸导电层的接触面积能够大于所述第一导电层与第一导电插塞顶部的重叠面积，从而有利于减小所述第一导电层与第一导电插塞之间的接触电阻，使所述第一导电层与第一导电插塞之间的电连接性能更为稳定。因此，所形成的半导体结构的可靠性提高。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图7至图14是本发明实施例的半导体结构的形成过程的剖面结构示意图。

请参考图7，提供衬底200。

所述衬底200为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓或砷化镓等。

在后续形成第一介质层之前，在所述衬底表面形成半导体器件202，后续形成的第一介质层用于保护并电隔离所述半导体器件202。所述半导体器件202包括CMOS器件，所述CMOS器件包括晶体管、存储器、电容器或电阻器等。在本实施例中，所述半导体器件202为晶体管的栅极结构，所述栅极结构包括：位于衬底200表面的栅介质层、位于栅介质层表面的栅极层、以及位于栅极层和栅介质层侧壁表面的侧墙。

在一实施例中，所述栅介质层的材料为氧化硅，所述栅极层的材料为多晶硅。在另一实施例中，所述栅介质层的材料为高K介质材料，所述栅极层的材料为金属；当所述栅介质层的材料为高K介质材料，所述栅极层的材料为金属时，所述栅介质层采用后栅工艺形成，则所述衬底200表面还具有第一子介质层，所述栅极结构的顶部表面与所述第一子介质层表面齐平，后续在所述第一子介质层和栅极结构表面形成第二子介质层，所述第二子介质层和第一子介质层共同构成第一介质层。而且，在形成所述第一子介质层之前，还能够在所述衬底200和半导体器件202表面形成停止层，所述停止层用于定义后续形成第一通孔和第二通孔的刻蚀工艺的停止位置。

在本实施例中，所述半导体结构202两侧的衬底200内还形成有源漏区，后续形成的第一导电插塞和第二导电插塞与所述源漏区电连接，用于对所述源漏区施加偏压。为了降低所述第一导电插塞和第二导电插塞与所述源漏区之间的接触电阻，本实施例中，在形成所述半导体结构202之后，在所述衬底200表面形成导电层210，所述导电层210的材料为金属硅化材料，所述金属硅化物材料包括镍硅、钴硅；所述导电层210采用金属硅化(silicide)工艺形成，所形成的导电层210表面与衬底200表面齐平。

所述金属硅化工艺步骤包括：在所述衬底200和半导体结构202表面形成金属层；进行退火工艺，使所述金属层内的金属原子向衬底200内扩散，在所述衬底200表面形成所述导电层210；在所述退火工艺之后，去除剩余的金属层；其中，所述金属层的材料为镍或镉。

在另一实施例中，还能够在后续形成第一通孔和第二通孔之后，形成第一导电插塞和第二导电插塞之前，采用金属硅化工艺在所述第一通孔和第二通孔底部的衬底200表面形成导电层210。

请参考图8，在所述衬底200表面形成第一介质层201。

所述第一介质层201用于保护并电隔离所述半导体器件202，且后续形成的第一导电插塞和第二导电插塞通过所述第一介质层201与所述半导体器件202电隔离。

所述第一介质层201的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料或超低K介质材料中的一种或多种；所述第一介质层201的厚度为300埃～5000埃；所述第一介质层201的形成步骤包括：在所述衬底200和半导体器件202表面形成第一介质膜；平坦化所述第一介质膜以形成所述第一介质层201，使所述第一介质层201的表面平坦。其中，所述第一介质膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；所述平坦化工艺为化学机械抛光工艺。

在本实施例中，所述第一介质层201的材料为氧化硅；所述第一介质膜采用化学气相沉积工艺形成，所述化学气相沉积工艺的参数包括：沉积气体包括硅源气体和氧源气体，所述硅源气体为SiH₄或者正硅酸乙酯(TEOS)，所述氧源气体为O₂、O₃或者H₂O，沉积气体的压强为0.1mtorr～100mtorr，沉积气体的激发功率为400W～700W，工艺温度为450℃～700℃。

在另一实施例中，所述第一介质层201的材料还能够为低K介质材料或超低K介质材料，所述低K材料为介电常数为2.5～3.9，所述超低K介质材料的介电常数小于2.5。所述低K介质材料或超低K介质材料有利于减少后续形成的第一导电插塞、第二导电插塞、第一导电层、第二导电层和半导体器件202之间的寄生电容，降低半导体器件的RC(R为电阻，C为电容)延迟。所述低k介质材料包括SiCOH、FSG(掺氟的二氧化硅)、BSG(掺硼的二氧化硅)、PSG(掺磷的二氧化硅)或BPSG(掺硼、磷的二氧化硅)；所述超低k介质材料包括SiOH、聚甲基倍半硅氧烷多孔介质材料(MSQ，(CH₃SiO_3/2)_n)、氢基倍半硅氧烷多孔介质材料(HSQ，(HSiO_3/2)_n)、黑金刚石(BD，BlackDiamond)。

在本实施例中，在形成所述第一介质层201之前，还包括在所述半导体器件202和衬底200表面形成停止层203；在所述停止层203表面形成所述第一介质层201，所述停止层203的材料与第一介质层201的材料不同。所述停止层203用于在后续形成第一通孔和第二通孔的刻蚀工艺中定义停止位置。所述停止层203的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；所述停止层203的材料为氮化硅、氮氧化硅或无定形碳，本实施例中为氮化硅。

请参考图9，在所述第一介质层201内形成第一导电插塞208，所述第一介质层201暴露出所述第一导电插塞208的顶部表面。

本实施例中，还包括：在形成所述第一导电层208的同时，在所述第一介质层内形成第二导电插塞209，所述第一介质层201暴露出所述第二导电插塞209的顶部表面。

所述第一导电插塞208的形成步骤包括：刻蚀部分第一介质层201，直至暴露出衬底200表面为止，在所述第一介质层201内形成第一通孔；在所述第一通孔内形成所述第一导电插塞208。

在本实施例中，在形成所述第一通孔的同时，在所述第一介质层201内形成暴露出衬底200表面的第二通孔，所述第二通孔用于形成第二导电插塞209。而且，由于在实施例中，所述衬底200表面形成有导电层210，因此所述第一通孔和第二通孔分别暴露出所述导电层210，以便后续形成于第一通孔内的第一导电插塞208、以及形成于第二通孔内的第二导电插塞209能够与所述导电层210电连接。

所述第一通孔和第二通孔的形成步骤包括：在所述第一介质层201表面形成第二掩膜层，所述第二掩膜层暴露出与导电层210位置对应的第一介质层201表面；以所述第二掩膜层为掩膜，刻蚀所述第一介质层201直至暴露出所述导电层210表面为止，形成所述第一通孔和第二通孔。

在本实施例中，由于所述衬底200和半导体器件202表面还形成有停止层203，则所述刻蚀第一介质层201的工艺停止于所述停止层203表面，并且在暴露出所述停止层203之后，对所暴露出的停止层203进行刻蚀，以暴露出所述导电层210表面。所述刻蚀停止层203的工艺能够为干法刻蚀工艺或湿法刻蚀工艺。

在一实施例中，所述第二掩膜层为图形化的光刻胶层。在另一实施例中，所述第二掩膜层包括位于第一介质层201表面的硬掩膜层，所述硬掩膜层表面具有图形化的光刻胶层。硬掩膜层的材料与所述第一介质层201的材料不同；所述硬掩膜层的材料为氮化硅、氮氧化硅、无定形碳、钽、氮化钽、钛、氮化钛中的一种或多种。

刻蚀所述第一介质层201的工艺为各向异性的干法刻蚀工艺，所形成的第一通孔和第二通孔的侧壁能够相对于衬底200表面倾斜或垂直；当所述第一通孔和第二通孔的侧壁能够相对于衬底200表面倾斜时，所述第一通孔或第二通孔顶部尺寸大于底部尺寸。

所述各向异性的干法刻蚀工艺的参数包括：刻蚀气体为CF₄、C₃F₈、C₄F₈、CHF₃、NF₃、Ar、He、O₂或者N₂中的一种或几种，刻蚀气体的流量为50sccm～1000sccm，气体压力为1mtorr～50mtorr，偏置电压为100V～800V，功率为100W～800W，温度为40℃～200℃。

所述第一导电插塞208和第二导电插塞209的形成工艺包括：在所述第一介质层201表面、以及所述第一通孔、第二通孔内形成填充满所述第一通孔而后第二通孔的导电膜；平坦化所述导电膜直至暴露出所述第一介质层201表面为止，在所述第一通孔内形成第一导电插塞208，在所述第二通孔内形成第二导电插塞209。

在本实施例中，所述导电膜的材料包括铜，形成所述导电膜的形成工艺为铜电镀工艺；所述铜电镀工艺包括：在第一介质层201表面、以及第一通孔和第二通孔的内壁表面形成种子层；采用电镀工艺在所述种子层表面生长金属层填充满所述第一通孔和第二通孔，所述种子层和金属层形成所述导电膜。其中，所述种子层的材料为铜、铝、钛、钽、氮化钛或氮化钽；所述金属层的材料为铜。在其它实施例中，所述导电膜的材料还能够包括钨、铝、钛、钽、氮化钛或氮化钽，所述导电膜的形成工艺还能够为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。

在本实施例中，所述平坦化工艺为化学机械抛光工艺；由于所述导电膜的形成工艺为铜电镀工艺，当所述种子层的材料与金属层材料不同时，所述种子层能够在所述化学机械抛光工艺中作为抛光停止层，当所述抛光工艺暴露出种子层之后，对所暴露出的种子层进行过抛光直至暴露出第一介质层201表面，即能够形成所述第一导电插塞208和第二导电插塞209c。

请参考图10，在所述第一介质层201表面和所述第二导电插塞209的顶部表面形成保护层204，所述保护层204暴露出所述第一导电插塞208的顶部表面。

所述保护层204作为后续形成延伸导电层时的掩膜，由于后续形成所述延伸导电层的工艺为选择性化学镀金属沉积工艺，所述选择性化学镀金属沉积工艺能够在金属材料表面生长形成导电材料，而在介质材料表面不会生长导电材料，从而能够在第一导电插塞208的顶部表面形成延伸导电层。而为了避免在形成所述延伸导电层的同时，在所述第二导电插塞209的顶部表面同时生长导电材料，因此需要形成所述覆盖第二导电插塞209的保护层204。

所述保护层204的材料为氮化硅、氧化硅、金属、金属化合物中的一种或多种组合。所述保护层204的材料与第一介质层201的材料不同，使所述保护层204与第一介质层201之间具有较大的刻蚀选择比，则后续去除所述保护层204时，对第一介质层201表面的损伤较小。在本实施例中，所述保护层204的材料为氮化硅。

所述保护层204的形成步骤包括：在所述第一介质层201表面、第一导电插塞208的顶部表面、和第二导电插塞209的顶部表面形成保护膜；在所述保护膜表面形成图形化层，所述图形化层暴露出与所述第一导电插塞208对应的部分图形化层表面；以所述图形化层为掩膜，刻蚀所述保护膜，直至暴露出第一导电插塞208和第一介质层201表面为止，形成保护层204；在形成保护层204之后，去除所述图形化层。

所述图形化层的形成工艺包括干法或湿法扫描曝光工艺、纳米压印工艺或自组装工艺。此外，在形成所述图形化层之前，还包括：在所述保护膜表面形成底部抗反射层(BARC)、增强图形膜(AdvancedPatterningFilm，简称APF)、介质抗反射层(DARC)中的一种或多种层重叠。刻蚀所述保护膜的工艺为湿法刻蚀工艺或干法刻蚀工艺，所述干法刻蚀工艺能够为各向异性的刻蚀工艺或各向同性的刻蚀工艺；在本实施例中，刻蚀所述保护膜的工艺为湿法刻蚀工艺，由于所述保护层204的材料为氮化硅，所述湿法刻蚀的刻蚀液为磷酸溶液。

请参考图11，以所述保护层204为掩膜，在所述第一导电插塞208的顶部表面形成延伸导电层205，所述延伸导电层205覆盖位于所述第一导电插塞208周围的部分第一介质层201表面。

本实施例中，所述延伸导电层205的形成工艺为选择性化学镀金属沉积(SelectiveElectrolessMetalDeposition，简称SEMD)工艺。在所述选择性化学镀金属沉积工艺中，通过在所暴露出的第一导电插塞208和第一介质层201表面通入化学镀溶液，且所述化学镀溶液中具有金属离子，而所述化学镀溶液基于还原剂的作用，能够在金属表面发生还原反应而生成金属材料并沉积，因此，能够自金属材料的表面开始生长导电材料。

在本实施例中，由所述保护层204暴露出所述第一导电插塞208的顶部表面、以及部分第一介质层201表面，而进行所述选择性化学镀金属沉积时，在所述第一导电插塞208的表面能够生长导电材料，而在第一介质层201表面无法生长导电材料，从而能够形成位于第一导电插塞208顶部表面的延伸导电层205。

所述延伸导电层205的材料为Co(W,P)或Co(Mo,P)；所述延伸导电层205的厚度为100埃～250埃。所述选择性化学镀金属沉积工艺的沉积溶液包括：金属源溶液、还原剂、络合剂、硼酸、表面活性剂和PH值稳定剂；其中，所述金属源溶液为钨源溶液或钴源溶液；所述钨源溶液为H₃[P(W₃O₁₀)]；所述钴源溶液为CoSO₄*6H₂O；所述金属源溶液决定了所形成的延伸导电层205的材料。

此外，所述还原剂为NaH₂PO₂，所述还原剂的浓度为0.23mol/L～0.25mol/L；所述络合剂为柠檬酸纳，所述络合剂的浓度为0.3mol/L～0.5mol/L；所述硼酸的浓度为0.4mol/L～0.6mol/L；所述表面活性剂的浓度为0.03mol/L～0.05gr./L；所述PH值稳定剂为KOH，所述PH值稳定剂的PH值为8.9～9。

所述还原剂、络合剂、硼酸、表面活性剂和PH值稳定剂成分以及浓度决定了形成所述延伸导电层205的速率，通过调节所述还原剂、络合剂、硼酸、表面活性剂和PH值稳定剂成分和浓度，能够控制所述延伸导电层205的生长速率，继而控制所形成的延伸导电层205的厚度以及面积，从而控制后续形成的第一导电层与是延伸导电层205之间的接触面积，决定了所述第一导电层与第一导电插塞208之间的接触电阻。

而且由于所述选择性化学镀金属沉积工艺在各个方向上的生长速率均一，因此在本实施例中所形成的延伸导电层205表面为弧面。由于所形成的延伸导电层205不仅向垂直于第一导电插塞208顶部表面的方向进行生长，还能够以平行于第一介质层201表面的方向进行生长，从而能够使所形成的延伸导电层205还位于所述第一导电插塞208周围的部分第一介质层208表面，使所形成的延伸导电层205的面积大于第一导电插塞208的顶部面积。

请参考图12，在形成所述延伸导电层205之后，去除所述保护层204(如图11所示)。

去除所述保护层204之后，能够暴露出所述第二导电插塞209的顶部表面，以便后续在所述第二导电插塞209顶部表面形成第二导电层。去除所述保护层204的工艺为湿法刻蚀工艺或干法刻蚀工艺；所述干法刻蚀工艺能够为各向异性的刻蚀工艺或各向同性的刻蚀工艺。在本实施例中，所述保护层204的材料为氮化硅，去除保护层204的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺的刻蚀液为磷酸溶液。采用所述湿法刻蚀工艺去除所述保护层204时，由于所述保护层204与第一介质层201之间的刻蚀选择比较大，因此对所述第一介质层201表面的损伤较小。

请参考图13，在所述第一导电插塞208、第二导电插塞209和第一介质层201表面形成第二介质层220。

所述第二介质层220的形成步骤包括：在所述第一导电插塞208、第二导电插塞209和第一介质层201表面形成第二介质膜；刻蚀所述第二介质膜直至分别暴露出第一导电插塞208和第二导电插塞209的顶部表面为止，形成第二介质层220，并在所述第二介质层220内形成暴露出所述延伸导电层205的第一沟槽221、以及暴露出第二导电插塞209顶部的第二沟槽222。所述第一沟槽221用于形成第一导电层，所述第二沟槽222用于形成第二导电层。

所述第二介质层220的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料或超低K介质材料中的一种或多种；所述第二介质层220的厚度为300埃～5000埃；所述第二介质膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。

在本实施例中，所述第二介质层220的材料为氧化硅；所述第二介质膜采用化学气相沉积工艺形成，所述化学气相沉积工艺的参数包括：沉积气体包括硅源气体和氧源气体，所述硅源气体为SiH₄或者正硅酸乙酯(TEOS)，所述氧源气体为O₂、O₃或者H₂O，沉积气体的压强为0.1mtorr～100mtorr，沉积气体的激发功率为400W～700W，工艺温度为450℃～700℃。

在另一实施例中，所述第二介质层220的材料还能够为低K介质材料或超低K介质材料，所述低K材料为介电常数为2.5～3.9，所述超低K介质材料的介电常数小于2.5；所述低k介质材料包括SiCOH、FSG(掺氟的二氧化硅)、BSG(掺硼的二氧化硅)、PSG(掺磷的二氧化硅)或BPSG(掺硼、磷的二氧化硅)；所述超低k介质材料包括SiOH、聚甲基倍半硅氧烷多孔介质材料(MSQ，(CH₃SiO_3/2)_n)、氢基倍半硅氧烷多孔介质材料(HSQ，(HSiO_3/2)_n)、黑金刚石(BD，BlackDiamond)。

形成所述第一沟槽221和第二沟槽222的工艺步骤包括：在所述第二介质膜表面形成第三掩膜层，所述第三掩膜层暴露出需要形成第一沟槽221和第二沟槽222的对应位置；以所述第三掩膜层为掩膜，刻蚀所述第二介质膜直至暴露出所述第一导电插塞208和第二导电插塞209的顶部表面为止。其中，所述刻蚀第二介质膜的工艺为各向异性的干法刻蚀工艺。

本实施例中，所述第一沟槽221和第二沟槽222的侧壁相对于第一介质层201表面倾斜，所述第一沟槽221的底部尺寸小于顶部尺寸，所述第二沟槽222的底部尺寸小于顶部尺寸，且所述第一沟槽221侧壁与第二介质层220表面的锐角夹角、小于所述第二沟槽222侧壁与第二介质层220表面的锐角夹角。第一沟槽221侧壁与第二介质层220表面的锐角角度为70°～90°；所述第二沟槽222侧壁与第二介质层220表面的锐角角度为80°～90度。

在本实施例中，由于所述第一导电层和第二导电层均作为电互连线，因此所述第一沟槽221和第二沟槽222的顶部图形均为条形；具体的，所述第一沟槽221顶部的图形为第一条形，所述第二沟槽222顶部的图形为第二条形。而且，由于所述第一导电层用于构成电源电路，为了使所述第一导电层内的工作电流较大，所述第一条形的宽度大于第二条形的宽度。

而且，由于第二沟槽222顶部的宽度尺寸较小，因此所述第二沟槽222的宽度尺寸需要严格控制，以保证后续形成的第二导电层的电阻率偏差较小，使所述第二导电层的电性能稳定，因此，所述第二沟槽222的侧壁形貌需要严格控制。然而，由于所述第二沟槽222和第一沟槽221同时以各向异性的干法刻蚀工艺刻蚀形成，且所述第二沟槽222和第一沟槽221均为底部尺寸小于顶部尺寸的结构，当需要严格控制所述第二沟槽222侧壁相对于第一介质层201表面的倾斜角度时，则无法精确控制所述第一沟槽221的侧壁相对于第二介质层220表面的倾斜角度，因此，本实施例中，所述第一沟槽221侧壁相对于第一介质层201表面的倾斜角较大，所形成的第一沟槽221底部相对于第一导电插塞208的顶部具有较大的位移偏差。

在本实施例中，所述第一沟槽221的底部暴露出延伸导电层205表面，且所述延伸导电层205还位于所述第一导电插塞208周围部分第一介质层201表面，因此，所述延伸导电层205的面积大于所述第一导电插塞208的顶部面积，即使所述第一沟槽221的底部相对于所述第一导电插塞208的顶部具有位置偏移，所述第一沟槽221的底部依旧能够暴露出足够大的延伸导电层205，从而保证了后续形成于第一沟槽221内的第一导电层与延伸导电层205之间具有较大的接触面积较大，则所述第一导电层与第一导电插塞208之间的电连接性能稳定。

请参考图14，在所述第一介质层201和延伸导电层205表面形成第一导电层223。

在本实施例中，还包括在形成所述延伸导电层205之后，在所述第一介质层201和所述第二导电插塞229的顶部表面形成第二导电层224；在所述第一导电插塞208、第二导电插塞209和第一介质层201表面形成有第二介质层220，所述第一导电层223和第二导电层224形成于所述第二介质层220内。具体的，在所述第一沟槽221(如图13所示)内形成第一导电层223；在所述第二沟槽222(如图13所示)内形成第二导电层224。

在本实施例中，所述第一导电层223与第二导电层224用于形成电互连线，因此所述第一导电层223投影于衬底200表面的图形为第一条形；其中，所述第二导电层224投影于衬底200表面的图形为第二条形；而且，所述第一条形的宽度大于第二条形的宽度，因此，所述第一导电层223能够用于作为电源电路的电互连线，所述第一导电层223的电阻率较低，使通过所述第一导电层223的工作电流较大。

所述第一导电层223和第二导电层224的形成步骤包括：在所述第二介质层220表面以及所述第一沟槽221和第二沟槽222内形成填充满所述第一沟槽221和第二沟槽222的导电膜；平坦化所述导电膜直至暴露出第二介质层220表面为止，在第一沟槽221内形成第一导电层223，在第二沟槽222内形成第二导电层224。

所述导电膜的材料包括铜、钨、铝、银、钛、钽、氮化硅、氮化钛中的一种或多种。在本实施例中，所述导电膜的材料包括铜，形成所述导电膜的形成工艺为铜电镀工艺；所述铜电镀工艺包括：在第二介质层220表面、以及第一沟槽221和第二沟槽222的侧壁和底部表面形成种子层；采用电镀工艺在所述种子层表面生长金属层，直至填充满所述第一沟槽221和第二沟槽222，所述种子层和金属层形成所述导电膜。其中，所述种子层的材料为铜、铝、钛、钽、氮化钛或氮化钽；所述金属层的材料为铜。

在其它实施例中，所述导电膜的材料还能够包括钨、铝、钛、钽、氮化钛或氮化钽，所述导电膜的形成工艺还能够为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。

在本实施例中，所述平坦化工艺为化学机械抛光工艺；由于所述导电膜的形成工艺为铜电镀工艺，当所述种子层的材料与金属层材料不同时，所述种子层能够在所述化学机械抛光工艺中作为抛光停止层，当所述抛光工艺暴露出种子层之后，对所暴露出的种子层进行过抛光直至暴露出第一介质层201表面。

综上，本实施例中，在第一介质层内形成第一导电插塞之后，在所述第一导电插塞的顶部表面形成延伸导电层，所述延伸导电层覆盖位于所述第一导电插塞周围的部分第一介质层表面。由于所述延伸导电层还覆盖位于所述第一导电插塞周围的部分第一介质层表面，因此所述延伸导电层投影于第一介质层表面的图形尺寸大于所述第一导电插塞顶部尺寸，当后续在所述第一介质层表面形成于所述第一导电插塞电连接的第一导电层时，所述第一导电层与所述延伸导电层的接触面积能够大于所述第一导电层与第一导电插塞顶部的重叠面积，从而有利于减小所述第一导电层与第一导电插塞之间的接触电阻，使所述第一导电层与第一导电插塞之间的电连接性能更为稳定。因此，所形成的半导体结构的可靠性提高。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：

提供衬底；

在所述衬底表面形成第一介质层；

在所述第一介质层内形成第一导电插塞，所述第一介质层暴露出所述第一导电插塞的顶部表面；

在所述第一导电插塞的顶部表面形成延伸导电层，所述延伸导电层覆盖位于所述第一导电插塞周围的部分第一介质层表面；

在所述第一介质层和延伸导电层表面形成第一导电层。

2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述延伸导电层的形成工艺为选择性化学镀金属沉积工艺。

3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述延伸导电层的材料为Co(W,P)或Co(Mo,P)；所述延伸导电层的厚度为100埃～250埃。

4.如权利要求2所述的半导体结构的形成方法，其特征在于，所述选择性化学镀金属沉积工艺的沉积溶液包括：金属源溶液、还原剂、络合剂、硼酸、表面活性剂和PH值稳定剂。

5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述金属源溶液为钨源溶液或钴源溶液；所述钨源溶液为H₃[P(W₃O₁₀)]；所述钴源溶液为CoSO₄*6H₂O。

6.如权利要求4所述的半导体结构的形成方法，其特征在于，所述还原剂为NaH₂PO₂，所述还原剂的浓度为0.23mol/L～0.25mol/L；所述络合剂为柠檬酸纳，所述络合剂的浓度为0.3mol/L～0.5mol/L；所述硼酸的浓度为0.4mol/L～0.6mol/L；所述表面活性剂的浓度为0.03mol/L～0.05gr./L；所述PH值稳定剂为KOH，所述PH值稳定剂的PH值为8.9～9。

7.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在形成所述延伸导电层之前，在所述第一介质层内形成第二导电插塞，所述第一介质层暴露出所述第二导电插塞的顶部表面；在形成所述延伸导电层之后，在所述第一介质层和所述第二导电插塞的顶部表面形成第二导电层。

8.如权利要求7所述的半导体结构的形成方法，其特征在于，还包括：在形成所述延伸导电层之前，在所述第一介质层表面和所述第二导电插塞的顶部表面形成保护层，所述保护层暴露出所述第一导电插塞的顶部表面；以所述保护层为掩膜，在所述第一导电插塞的顶部表面和部分第一介质层表面形成所述延伸导电层；在形成所述延伸导电层之后，去除所述保护层。

9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述保护层的材料为氮化硅、氧化硅、金属、金属化合物中的一种或多种组合。

10.如权利要求8所述的半导体结构的形成方法，其特征在于，所述保护层的形成步骤包括：在所述第一介质层表面、第一导电插塞的顶部表面、和第二导电插塞的顶部表面形成保护膜；在所述保护膜表面形成图形化层，所述图形化层暴露出与所述第一导电插塞对应的部分图形化层表面；以所述图形化层为掩膜，刻蚀所述保护膜，直至暴露出第一导电插塞和第一介质层表面为止，形成保护层；在形成保护层之后，去除所述图形化层。

11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述图形化层的形成工艺包括干法或湿法扫描曝光工艺、纳米压印工艺或自组装工艺。

12.如权利要求10所述的半导体结构的形成方法，其特征在于，在形成所述图形化层之前，还包括：在所述保护膜表面形成底部抗反射层、增强图形膜、介质抗反射层中的一种或多种层重叠。

13.如权利要求10所述的半导体结构的形成方法，其特征在于，刻蚀所述保护膜的工艺为湿法刻蚀工艺或干法刻蚀工艺。

14.如权利要求8所述的半导体结构的形成方法，其特征在于，去除所述保护层的工艺为湿法刻蚀工艺或干法刻蚀工艺。

15.如权利要求7所述的半导体结构的形成方法，其特征在于，还包括：在形成所述第一导电层和第二导电层之前，在所述第一导电插塞、第二导电插塞和第一介质层表面形成第二介质层；在所述第二介质层内形成所述第一导电层和第二导电层。

16.如权利要求15所述的半导体结构的形成方法，其特征在于，所述第一导电层和第二导电层的形成步骤包括：在所述第一导电插塞、第二导电插塞和第一介质层表面形成第二介质膜；刻蚀所述第二介质膜直至暴露出第一导电插塞和第二导电插塞的顶部表面为止，形成第二介质层，并在所述第二介质层内形成位于所述第一导电插塞顶部的第一沟槽、以及位于第二导电插塞顶部的第二沟槽；在所述第一沟槽内形成第一导电层；在所述第二沟槽内形成第二导电层。

17.如权利要求16所述的半导体结构的形成方法，其特征在于，所述第一沟槽顶部的图形为第一条形；所述第二沟槽顶部的图形为第二条形，所述第一条形的宽度大于第二条形的宽度。

18.如权利要求17所述的半导体结构的形成方法，其特征在于，所述第一沟槽和第二沟槽的侧壁相对于第一介质层表面倾斜，所述第一沟槽的底部尺寸大于顶部尺寸，所述第二沟槽的底部尺寸大于顶部尺寸，所述第一沟槽侧壁与第二介质层表面的锐角夹角、小于所述第二沟槽侧壁与第二介质层表面的锐角夹角。

19.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在形成所述第一介质层之前，在所述衬底表面形成半导体器件；在所述半导体器件表面形成停止层；在所述停止层表面形成所述第一介质层，所述停止层的材料与第一介质层的材料不同。

20.如权利要求1所述的半导体结构的形成方法，其特征在于，所述衬底表面还具有导电层，所述第一通孔底部暴露出所述导电层表面；所述导电层采用金属硅化工艺形成。