CN105826200B - 晶体管及其形成方法 - Google Patents
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Abstract
一种晶体管及其形成方法，形成方法包括：提供衬底；在衬底表面形成介质层，介质层内具有暴露出衬底表面的第一通孔；在第一通孔内形成填充满第一通孔的第一沟道插塞，第一沟道插塞的底部区域内具有第一掺杂区；去除部分介质层，暴露出靠近第一沟道插塞顶部的部分侧壁表面；在第一沟道插塞的顶部区域内形成第二掺杂区；之后，在所暴露出的第一沟道插塞侧壁和顶部表面形成覆盖层；在形成覆盖层之后，去除部分介质层，暴露出部分第一沟道插塞的侧壁表面；在形成覆盖层并去除部分介质层之后，在所暴露出的第一沟道插塞侧壁表面形成栅介质层；在栅介质层表面形成栅极层。所形成的晶体管器件密度提高，形成晶体管的方法简化。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种晶体管及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，晶体管的栅极尺寸也越来越短。然而，晶体管的栅极尺寸变短会使晶体管产生短沟道效应，进而产生漏电流，最终影响半导体器件的电学性能。
为了克服晶体管的短沟道效应，抑制漏电流，现有技术提出了一种全包围栅纳米线(Gate All Around Nanowire)晶体管；所述全包围栅纳米线晶体管在减小晶体管尺寸的同时，能够克服短沟道效应，抑制漏电流的产生。
现有的全包围栅纳米线晶体管包括：衬底；悬空于衬底上方的纳米线，所述纳米线两端具有支撑部支撑于衬底表面；位于所述纳米线的部分表面的栅极结构，所述栅极结构包围所述纳米线，所述栅极结构包括：包围于所述纳米线表面的栅介质层、以及位于所述栅介质层表面形成栅电极层；位于所述栅极结构两侧的纳米线内的源区和漏区。
然而，由于所述纳米线平行于衬底表面设置，因此，所述全包围栅纳米线晶体管占用的区域面积依旧较大，为了满足日益增长的器件集成度需求，需要进一步缩小所述全包围栅纳米线晶体管所占用的区域面积。
发明内容
本发明解决的问题是提供一种晶体管及其形成方法，所形成的晶体管器件密度提高，形成晶体管的方法简化。
为解决上述问题，本发明提供一种晶体管的形成方法，包括：提供衬底；在所述衬底表面形成介质层，所述介质层内具有暴露出衬底表面的第一通孔；在所述第一通孔内形成填充满所述第一通孔的第一沟道插塞，所述第一沟道插塞的底部区域内具有第一掺杂区；去除部分介质层，暴露出靠近所述第一沟道插塞顶部的部分侧壁表面；在所述第一沟道插塞的顶部区域内形成第二掺杂区，所述第二掺杂区和第一掺杂区的掺杂离子类型相同；在去除部分介质层并形成第二掺杂区之后，在所暴露出的第一沟道插塞侧壁和顶部表面形成覆盖层；在形成覆盖层之后，去除部分介质层，暴露出部分第一沟道插塞的侧壁表面；在形成覆盖层并去除部分介质层之后，在所暴露出的第一沟道插塞侧壁表面形成栅介质层；在所述栅介质层表面形成栅极层。
可选的，还包括：在形成第一沟道插塞之后，去除部分介质层之前，在所述介质层内形成暴露出衬底表面的第二通孔；在所述第二通孔内形成第二沟道插塞，所述第二沟道插塞的底部区域内形成第三掺杂区，所述第一掺杂区和第三掺杂区的掺杂离子类型不同。
可选的，所述第二通孔的形成步骤包括：在介质层和第一沟道插塞表面形成第一掩膜层，所述第一掩膜层暴露出需要形成第二通孔的部分介质层表面；以第一掩膜层为掩膜，刻蚀所述介质层直至暴露出衬底表面为止，形成第二通孔。
可选的，所述第二沟道插塞的形成步骤包括：以所述第一掩膜层为掩膜，采用选择性外延沉积工艺在第二通孔底部的衬底表面形成部分第二沟道插塞；在所述部分第二沟道插塞内掺杂第二类型离子，在所述部分第二沟道插塞内形成第三掺杂区；采用选择性外延沉积工艺在所述第三掺杂区表面形成部分第二沟道插塞，直至填充满所述第二通孔。
可选的，在所述部分第二沟道插塞内掺杂第二类型离子的工艺为离子注入工艺或原位掺杂工艺。
可选的，还包括：在第二沟道插塞的顶部区域内形成第四掺杂区，所述第四掺杂区与第三掺杂区的掺杂离子类型相同。
可选的，所述第四掺杂区的形成步骤包括：在形成第二沟道插塞之后，在所述介质层和第一沟道插塞表面形成第二掩膜层，所述第二掩膜层暴露出第二沟道插塞的顶部表面；以所述第二掩膜层为掩膜，在所述第二沟道插塞的顶部区域内掺杂第二类型离子，在第二沟道插塞的顶部区域内形成第四掺杂区。
可选的，所述第二类型离子为P型离子或N型离子。
可选的，还包括：在形成介质层之前，在衬底内形成第六掺杂区，所述第六掺杂区和第三掺杂区的掺杂离子类型相同。
可选的，所述第一沟道插塞的形成步骤包括：采用选择性外延沉积工艺在第一通孔底部的衬底表面形成部分第一沟道插塞；在所述部分第一沟道插塞内掺杂第一类型离子，在所述部分第一沟道插塞内形成第一掺杂区；采用选择性外延沉积工艺在所述第一掺杂区表面形成部分第一沟道插塞，直至填充满所述第一通孔。
可选的，在所述部分第一沟道插塞内掺杂第一类型离子的工艺为离子注入工艺或原位掺杂工艺。
可选的，所述第二掺杂区的形成步骤包括：在所述介质层表面形成第三掩膜层，所述第三掩膜层暴露出第一沟道插塞的顶部表面；以所述第三掩膜层为掩膜，在所述第一沟道插塞的顶部区域内掺杂第一类型离子，在第一沟道插塞的顶部区域内形成第二掺杂区。
可选的，所述第一类型离子为P型离子或N型离子。
可选的，还包括：形成介质层之前，在衬底内第五掺杂区，所述第五掺杂区和第一掺杂区的掺杂离子类型相同。
可选的，在暴露出靠近所述第一沟道插塞顶部的部分侧壁表面之后，在所述第一沟道插塞的顶部区域内形成第二掺杂区。
可选的，所述栅介质层的表面相对于第一沟道插塞侧壁表面的部分覆盖层表面凹陷。
可选的，所述栅极层的形成步骤包括：在所述介质层和栅介质层表面形成栅极膜，所述栅极膜的表面平坦；以所述覆盖层为掩膜，回刻蚀所述栅极膜，形成所述栅极层。
可选的，所述栅极膜的形成步骤包括：在所述介质层表面、栅介质层表面和覆盖层表面形成栅极膜；对所述栅极膜表面进行平坦化，使所述栅极膜表面平坦；在所述平坦化工艺之后，回刻蚀所述栅极膜，并暴露出覆盖层的顶部表面和部分侧壁表面。
可选的，所述栅介质层的材料为氧化硅；所述栅介质层的形成工艺为热氧化工艺或化学氧化工艺；所述栅极层的材料为多晶硅；所述覆盖层的材料为氮化硅；所述第一沟道插塞的材料为单晶硅、单晶锗、硅锗或碳化硅。
相应的，本发明还提供一种采用上述任一项方法所形成的晶体管，包括：衬底；位于所述衬底表面的第一沟道插塞，所述第一沟道插塞的底部区域内具有第一掺杂区，所述第一沟道插塞的顶部区域内具有第二掺杂区，所述第二掺杂区和第一掺杂区的掺杂离子类型相同；位于所述第一沟道插塞顶部表面和靠近顶部的部分侧壁表面的覆盖层；位于衬底表面的介质层，所述介质层和覆盖层暴露出部分第一沟道插塞的侧壁表面；位于所暴露出的第一沟道插塞侧壁表面的栅介质层；位于所述栅介质层表面的栅极层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的形成方法中，在衬底表面形成暴露出衬底表面的第一通孔，所述第一沟道插塞形成于第一通孔内，所述第一沟道插塞即用于作为沟道区，以形成全包围栅纳米线晶体管；由于所述第一沟道插塞垂直于衬底表面，从而能够使所形成的全包围栅纳米线晶体管占用的区域面积减小，能够提高所形成的全包围栅纳米线晶体管的器件密度。所述第一沟道插塞的底部区域内具有第一掺杂区，之后在第一沟道插塞的顶部区域内形成第二掺杂区，而所述第二掺杂区和第一掺杂区的掺杂离子类型相同，使得所述第一掺杂区和第二掺杂区能够作为全包围栅纳米线晶体管的源区和漏区。通过去除部分介质层，能够暴露出部分所述第一沟道插塞的侧壁表面，而所述第一沟道插塞靠近顶部的侧壁表面以及顶部表面具有覆盖层，因此所述介质层和覆盖层能够保护第一掺杂区和第二掺杂区的侧壁表面，并且能够使栅介质层直接形成于第一沟道插塞暴露出的侧壁表面。在上述工艺中，需要在形成第一通孔、形成第二掺杂区以及形成覆盖层的过程中采用图形化掩膜，因此，在形成过程中使用光刻工艺次数较少，则形成所述晶体管的工艺简单，且工艺成本较低。
本发明的结构中，第一沟道插塞位于衬底表面，即所述第一沟道插塞垂直于衬底表面设置，所述第一沟道插塞能够作为晶体管的沟道区。而第一沟道插塞的底部区域内具有第一掺杂区，顶部区域内具有第二掺杂区，所述第一掺杂区和第二掺杂区的掺杂离子类型相同，则所述第一掺杂区和第二掺杂区能够作为晶体管的源区和漏区。所述栅介质层位于第一沟道插塞所暴露出的侧壁表面，栅极层位于栅介质层表面，所述栅介质层和栅极层作为包围所述第一沟道插塞的栅极结构，而所述第一掺杂区和第二掺杂区位于所述栅极结构两侧的第一沟道插塞内，从而构成全包围栅纳米线晶体管。由于所述第一沟道插塞垂直于衬底表面，从而使得所形成的全包围栅纳米线晶体管占用的区域面积减小，从而能够提高所述全包围栅纳米线晶体管的器件密度，有利于提高芯片电路的集成度。
附图说明
图1至图15是本发明实施例的晶体管的形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，所述全包围栅纳米线晶体管占用的区域面积有待进一步减小。
在所述全包围栅纳米线晶体管中，栅极结构包围于纳米线表面，源区和漏区位于栅极结构两侧的纳米线内，即所述纳米线用于作为晶体管的沟道区，由于所述纳米线悬空于衬底上方，使得所述纳米线完全隔离于衬底，即所述晶体管的沟道区与衬底相互隔离，从而能够有效地抑制漏电流的产生，减少短沟道效应。
然而，由于所述纳米线平行于衬底表面设置，因此，所述全包围栅纳米线晶体管依旧占用了较大的空间面积，不利于提高半导体器件的器件密度。
为了解决上述问题，本发明提供一种晶体管及其形成方法。在所述晶体管中，第一沟道插塞位于衬底表面，即所述第一沟道插塞垂直于衬底表面设置，所述第一沟道插塞能够作为晶体管的沟道区。而第一沟道插塞的底部区域内具有第一掺杂区，顶部区域内具有第二掺杂区，所述第一掺杂区和第二掺杂区的掺杂离子类型相同，则所述第一掺杂区和第二掺杂区能够作为晶体管的源区和漏区。所述栅介质层位于第一沟道插塞所暴露出的侧壁表面，栅极层位于栅介质层表面，所述栅介质层和栅极层作为包围所述第一沟道插塞的栅极结构，而所述第一掺杂区和第二掺杂区位于所述栅极结构两侧的第一沟道插塞内，从而构成全包围栅纳米线晶体管。由于所述第一沟道插塞垂直于衬底表面，从而使得所形成的全包围栅纳米线晶体管占用的区域面积减小，从而能够提高所述全包围栅纳米线晶体管的器件密度，有利于提高芯片电路的集成度。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图15是本发明实施例的晶体管的形成过程的剖面结构示意图。
请参考图1，提供衬底200；在所述衬底200表面形成介质层201，所述介质层201内具有暴露出衬底200表面的第一通孔202。
所述衬底200用于形成半导体器件。所述衬底200为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底、玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)。
所述第一通孔202用于形成第一沟道插塞，所述第一沟道插塞能够垂直于衬底200表面，以所述第一沟道插塞形成全包围栅纳米线晶体管时，能够使所形成的晶体管占用的空间面积减小，提高具体管的器件密度。
所述第一通孔202的深度为200nm～500nm，所述第一通孔202的孔径为50nm～100nm。本实施例中，所述第一通孔202的横截面形状为圆形，使得所形成的第一沟道插塞的表面光滑，由于所述第一沟道插塞的表面不具有棱角，从而能够避免发生“尖端放电”的问题，保证了所形成的晶体管性能稳定。在其它实施例中，所述第一通孔202的横截面形状还能够为三角形、四边形或多边形。
在本实施例中，由于后续形成第一沟道插塞的工艺为选择性外延沉积工艺，因此所述第一通孔202底部需要暴露出衬底200表面，以所暴露出的衬底200表面作为种子层生长半导体材料，以形成填充满所述第一通孔202的第一沟道插塞。
由于所述第一沟道插塞用于形成晶体管的沟道区，后续需要在所述第一沟道插塞的顶部区域和底部区域内形成源区和漏区，因此，为了与位于第一沟道插塞底部区域的源区或漏区实现电连接，需要在形成介质层201之前，在衬底200内形成第五掺杂区203和第六掺杂区204。
其中，所述第五掺杂区203与后续形成于第一沟道插塞底部区域内的第一掺杂区的掺杂离子类型相同，所述第六掺杂区204与后续形成于第二沟道插塞底部区域内的第三掺杂区的掺杂离子类型相同；因此，所述第五掺杂区203与第一掺杂区实现电连接，所述第六掺杂区204与第三掺杂区电连接，后续在所述第五掺杂区203或第六掺杂区204表面形成导电插塞，即能够对第一掺杂区或第三掺杂区施加偏压。
在本实施例中，所述第一通孔202底部暴露出第五掺杂区203的表面，且形成于第一通孔202内的第一沟道插塞用于作为PMOS晶体管的沟道区，因此，所述第五掺杂区203内掺杂有P型离子。此外，所述第六掺杂区204内掺杂由N型离子。
在本实施例中，所述第五掺杂区203和第六掺杂区204之间的衬底200内具有浅沟槽隔离结构(Shallow Trench Isolation，简称STI)进行隔离，所述浅沟槽隔离结构的材料为绝缘材料。
所述介质层201的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料(介电常数为2.5～3.9)或超低K介质材料(介电常数小于2.5)；所述低K介质材料包括SiCOH、FSG(掺氟的二氧化硅)、BSG(掺硼的二氧化硅)、PSG(掺磷的二氧化硅)或BPSG(掺硼、磷的二氧化硅)；所述超低K介质材料包括SiOH、聚甲基倍半硅氧烷多孔介质材料(MSQ，(CH3SiO3/2)n)、氢基倍半硅氧烷多孔介质材料(HSQ，(HSiO3/2)n)、黑金刚石(BD，Black Diamond)。
所述介质层201的形成步骤包括：在衬底200表面形成介质膜；在所述介质膜表面形成图形化层，所述图形化层暴露出需要形成第一通孔202的部分介质膜表面；以所述图形化层为掩膜，刻蚀所述介质膜直至暴露出衬底200表面为止，形成介质层；在刻蚀所述介质膜之后，去除所述图形化层。
所述图形化层为图形化的光刻胶层，所述图形化的光刻胶层的形成工艺包括：在所述介质膜表面涂布光刻胶膜；采用曝光显影工艺对所述光刻胶膜进行图形化。在其它实施例中，所述图形化层还能够采用纳米压印(nano-imprint)工艺或自组装(self-assemble)工艺形成。
刻蚀所述介质层的工艺为各向异性的干法刻蚀工艺，所形成的第一通孔202侧壁垂直于衬底200表面。
请参考图2，在所述第一通孔202内形成填充满所述第一通孔202(如图1所示)的第一沟道插塞205，所述第一沟道插塞205的底部区域内具有第一掺杂区206。
所述第一沟道插塞205的材料为半导体材料；所述半导体材料包括为单晶硅、单晶锗、硅锗或碳化硅。所述第一沟道插塞205用于作为晶体管的沟道区，后续在所述第一沟道插塞205的部分表面形成包围所述第一沟道插塞205的栅极结构，在所述第一沟道插塞205的顶部区域和底部区域内形成源区和漏区，以形成全包围栅纳米线晶体管。
所述第一沟道插塞205的形成步骤包括：采用选择性外延沉积工艺在第一通孔202底部的衬底200表面形成部分第一沟道插塞205；在所述部分第一沟道插塞205内掺杂第一类型离子，在所述部分第一沟道插塞205内形成第一掺杂区206；采用选择性外延沉积工艺在所述第一掺杂区206表面形成部分第一沟道插塞205，直至填充满所述第一通孔202。
在本实施例中，所述第一沟道插塞205的材料为硅，所述选择性外延沉积工艺的参数包括：工艺气体包括硅源气体(SiH4或SiH2Cl2)，所述硅源气体和碳源气体的流量为1标准毫升/分钟～1000标准毫升/分钟，工艺气还体包括HCl和H2，所述HCl的流量为1标准毫升/分钟～1000标准毫升/分钟，H2的流量为0.1标准升/分钟～50标准升/分钟；工艺温度为500摄氏度～800摄氏度，工艺腔室气压为1托～100托。
在所述部分第一沟道插塞205内掺杂第一类型离子的工艺为离子注入工艺或原位掺杂工艺；所掺杂的所述第一类型离子为P型离子或N型离子。在本实施例中，所述第一沟道插塞205用于形成PMOS晶体管，则第一类型离子为P型离子。
请参考图3，在形成第一沟道插塞205之后，在所述介质层201内形成暴露出衬底200表面的第二通孔207。
所述第二通孔207用于形成第二沟道插塞，所述第二沟道插塞能够垂直于衬底200表面，以所述第二沟道插塞形成全包围栅纳米线晶体管时，能够使所形成的晶体管占用的空间面积减小，提高具体管的器件密度。
所述第二通孔207的深度为200nm～500nm，所述第二通孔207的孔径为50nm～100nm。本实施例中，所述第二通孔207的横截面形状为圆形，使得所形成的第二沟道插塞的表面光滑，由于所述第二沟道插塞的表面不具有棱角，从而能够避免发生“尖端放电”的问题，保证了所形成的晶体管性能稳定。在其它实施例中，所述第二通孔207的横截面形状还能够为三角形、四边形或多边形。
在本实施例中，由于后续形成第二沟道插塞的工艺为选择性外延沉积工艺，因此所述第二通孔207底部需要暴露出衬底200表面，以所暴露出的衬底200表面作为种子层生长半导体材料，以形成填充满所述第二通孔207的第二沟道插塞。
由于所述第二沟道插塞用于形成晶体管的沟道区，后续需要在所述第二沟道插塞的顶部区域和底部区域内形成源区和漏区，因此，为了与位于第二沟道插塞底部区域的源区或漏区实现电连接，需要使第六掺杂区204与后续形成于第二沟道插塞底部区域内的第三掺杂区电连接，所述第二通孔207底部暴露出第六掺杂区204的表面；后续在所述第六掺杂区204表面形成导电插塞，即能够对第三掺杂区施加偏压。在本实施例中，形成于第二通孔207内的第二沟道插塞用于作为NMOS晶体管的沟道区，因此，所述第六掺杂区204内掺杂有N型离子。
所述第二通孔207的形成步骤包括：在介质层201和第一沟道插塞205表面形成第一掩膜层208，所述第一掩膜层208暴露出需要形成第二通孔207的部分介质层201表面；以第一掩膜层208为掩膜，刻蚀所述介质层201直至暴露出衬底200表面为止，形成第二通孔207。
所述图形化层为图形化的光刻胶层，所述图形化的光刻胶层的形成工艺包括：在所述介质膜表面涂布光刻胶膜；采用曝光显影工艺对所述光刻胶膜进行图形化。在其它实施例中，所述图形化层还能够采用纳米压印(nano-imprint)工艺或自组装(self-assemble)工艺形成。
刻蚀所述介质层的工艺为各向异性的干法刻蚀工艺，所形成的第二通孔207侧壁垂直于衬底200表面；所述各向异性的干法刻蚀工艺的参数包括：刻蚀气体包括碳氟气体、NF3、O2、Ar、He、N2中的一种或几种，刻蚀气体的流量为50sccm～1000sccm，气体压力为1mtorr～50mtorr，偏置电压为10V～800V，功率为100W～800W，温度为40℃～200℃；所述碳氟气体包括CF4、C3F8、C4F8、CH2F2、CH3F、CHF3中的一种或多种。
请参考图4，在所述第二通孔207(如图3所示)内形成第二沟道插塞209，所述第二沟道插塞209的底部区域内形成第三掺杂区210，所述第一掺杂区206和第三掺杂区210的掺杂离子类型不同。
所述第二沟道插塞209的材料为半导体材料；所述半导体材料包括为单晶硅、单晶锗、硅锗或碳化硅。所述第二沟道插塞209用于作为晶体管的沟道区，后续在所述第二沟道插塞209的部分表面形成包围所述第二沟道插塞209的栅极结构，在所述第二沟道插塞209的顶部区域和底部区域内形成源区和漏区，以形成全包围栅纳米线晶体管。
所述第二沟道插塞209的形成步骤包括：以所述第一掩膜层208为掩膜，采用选择性外延沉积工艺在第二通孔207底部的衬底200表面形成部分第二沟道插塞209；在所述部分第二沟道插塞209内掺杂第二类型离子，在所述部分第二沟道插塞209内形成第三掺杂区210；采用选择性外延沉积工艺在所述第三掺杂区210表面形成部分第二沟道插塞209，直至填充满所述第二通孔207。
在本实施例中，所述第二沟道插塞209的材料为硅，所述选择性外延沉积工艺的参数包括：工艺气体包括硅源气体(SiH4或SiH2Cl2)，所述硅源气体和碳源气体的流量为1标准毫升/分钟～1000标准毫升/分钟，工艺气还体包括HCl和H2，所述HCl的流量为1标准毫升/分钟～1000标准毫升/分钟，H2的流量为0.1标准升/分钟～50标准升/分钟；工艺温度为500摄氏度～800摄氏度，工艺腔室气压为1托～100托。
在所述部分第二沟道插塞209内掺杂第二类型离子的工艺为离子注入工艺或原位掺杂工艺；所掺杂的所述第二类型离子为P型离子或N型离子。在本实施例中，所述第二沟道插塞209用于形成NMOS晶体管，则第二类型离子为P型离子。
请参考图5，在形成第二沟道插塞209之后，去除部分介质层201，暴露出靠近所述第一沟道插塞205顶部的部分侧壁表面。
在本实施例中，还暴露出靠近所述第二沟道插塞209顶部的部分侧壁表面、所述第二沟道插塞209的顶部表面、以及第一沟道插塞205的顶部表面。在去除部分介质层201之后，所述介质层201的表面平坦；去除所述介质层201的工艺为无掩膜的刻蚀工艺，所述刻蚀工艺能够为各向异性的干法刻蚀工艺、各向同性的干法刻蚀工艺或湿法刻蚀工艺。
在暴露出第一沟道插塞205靠近顶部的侧壁表面、以及第二沟道插塞209靠近顶部的侧壁表面之后，后续能够在所暴露出的第一沟道插塞205和第二沟道插塞209的表面形成覆盖层；所述覆盖层能够用于保护后续形成于第一沟道插塞205顶部区域内的第三掺杂区、以及第二沟道插塞209顶部区域内的第四掺杂区；所述覆盖层还能够作为后续形成栅极结构的掩膜。
在本实施例中，所述介质层201的材料为氧化硅，去除部分介质层201的工艺为无掩膜的各向异性的干法刻蚀工艺，所述无掩膜的各向异性的干法刻蚀工艺参数包括：刻蚀气体包括碳氟气体、NF3、O2、Ar、He、N2中的一种或几种，刻蚀气体的流量为50sccm～1000sccm，气体压力为1mtorr～50mtorr，偏置电压为10V～800V，功率为100W～800W；所述碳氟气体包括CF4、C3F8、C4F8、CH2F2、CH3F、CHF3中的一种或多种。
在其它实施例中，所述介质层201的材料为氧化硅，去除部分介质层201的工艺为湿法刻蚀工艺，所述湿法刻蚀的刻蚀液为氢氟酸。
请参考图6，在所述第一沟道插塞205的顶部区域内形成第二掺杂区211，所述第二掺杂区11和第一掺杂区206的掺杂离子类型相同。
在本实施例中，在去除部分介质层201之后，并在暴露出靠近所述第一沟道插塞205顶部的部分侧壁表面之后，在所述第一沟道插塞205的顶部区域内形成第二掺杂区211以及后续的第四掺杂区。在其它实施例中，还能够在去除部分介质层之前，形成所述第二掺杂区和后续形成的第四掺杂区。
所述第二掺杂区211位于第一沟道插塞205的顶部区域内，所述第一掺杂区206位于第一沟道插塞205的底部区域内，由于所述第一沟道插塞205用于作为全包围栅纳米线晶体管的沟道区，所述第一掺杂区206与第二掺杂区211作为所述晶体管的源区和漏区。在本实施例中，所述第一沟道插塞205用于形成PMOS晶体管，因此所述第二掺杂区211内掺杂有P型离子。
在本实施例中，所述介质层201内还形成有第二沟道插塞209，且所述第二沟道插塞209所形成的晶体管类型与第一沟道插塞205不同，因此在形成第二掺杂区211时，不能同时在第二沟道插塞209内掺杂离子。所述第二掺杂区211的形成步骤包括：在所述介质层201表面形成第三掩膜层212，所述第三掩膜层212暴露出第一沟道插塞205的顶部表面；以所述第三掩膜层212为掩膜，在所述第一沟道插塞205的顶部区域内掺杂第一类型离子，在第一沟道插塞205的顶部区域内形成第二掺杂区211。
本实施例中，所述第三掩膜层212为图形化的光刻胶层，所述图形化的光刻胶层的形成工艺包括：在所述介质层201、第一沟道插塞205和第二沟道插塞209表面涂布光刻胶膜；采用曝光显影工艺对所述光刻胶膜进行图形化。在另一实施例中，所述第三掩膜层212的材料还能够为与介质层201不同的材料，包括氧化硅、氮化硅、氮氧化硅、无定形碳中的一种或多种。在其它实施例中，所述第三掩膜层212还能够采用纳米压印(nano-imprint)工艺或自组装(self-assemble)工艺形成。
形成第二掺杂区211的工艺为离子注入工艺，所注入的离子为P型离子，离子注入的方向能够垂直于衬底200表面或者相对于衬底200表面具有锐角角度。在本实施例中，所述离子注入的方向与衬底200表面的法线夹角为45度～90度。
请参考图7，在第二沟道插塞209的顶部区域内形成第四掺杂区213，所述第四掺杂区213与第三掺杂区210的掺杂离子类型相同。
在本实施例中，在形成第四掺杂区213之前，去除第三掩膜层212(如图6所示)。
所述第四掺杂区213位于第二沟道插塞209的顶部区域内，所述第三掺杂区210位于第二沟道插塞209的底部区域内，由于所述第二沟道插塞209用于作为全包围栅纳米线晶体管的沟道区，所述第三掺杂区210与第四掺杂区213作为所述晶体管的源区和漏区。在本实施例中，所述第二沟道插塞209用于形成NMOS晶体管，因此所述第四掺杂区213内掺杂有N型离子。
所述第四掺杂区213的形成步骤包括：在形成第二沟道插塞209之后，在所述介质层201和第一沟道插塞205表面形成第二掩膜层，所述第二掩膜层暴露出第二沟道插塞209的顶部表面；以所述第二掩膜层为掩膜，在所述第二沟道插塞209的顶部区域内掺杂第二类型离子，在第二沟道插塞209的顶部区域内形成第四掺杂区213；在形成第四掺杂区213之后，去除所述第二掩膜层。
本实施例中，所述第二掩膜层为图形化的光刻胶层，所述图形化的光刻胶层的形成工艺包括：在所述介质层201、第一沟道插塞205和第二沟道插塞209表面涂布光刻胶膜；采用曝光显影工艺对所述光刻胶膜进行图形化。在另一实施例中，所述第二掩膜层的材料还能够为与介质层201不同的材料，包括氧化硅、氮化硅、氮氧化硅、无定形碳中的一种或多种。在其它实施例中，所述第二掩膜层还能够采用纳米压印(nano-imprint)工艺或自组装(self-assemble)工艺形成。
形成第四掺杂区213的工艺为离子注入工艺，所注入的离子为P型离子，离子注入的方向能够垂直于衬底200表面或者相对于衬底200表面具有锐角角度。在本实施例中，所述离子注入的方向与衬底200表面的法线夹角为45度～90度。
请参考图8，在去除部分介质层201并形成第二掺杂区211和第四掺杂区213之后，在所暴露出的第一沟道插塞205侧壁和顶部表面形成覆盖层214。
所述覆盖层214用于保护第二掺杂区211和第四掺杂区213；而且，所述覆盖层214在后续去除部分介质层201之后，与剩余的介质层201共同作为形成栅极结构的掩膜。
所述覆盖层214的材料为绝缘材料，且所述覆盖层214的材料与介质层201的材料不同，使所述介质层201与覆盖层214之间具有刻蚀选择性；本实施例中，所述覆盖层214的材料为氮化硅。所述覆盖层214的厚度为500埃～1000埃。
所述覆盖层214的形成步骤包括：在所述介质层201表面、第一沟道插塞205暴露出的侧壁和顶部表面、以及第二沟道插塞209暴露出的侧壁和顶部表面形成覆盖膜；在所述覆盖膜214表面形成图形化层，所述图形化层暴露出位于介质层201表面的部分覆盖膜表面、且覆盖位于第一沟道插塞205和第二沟道插塞209侧壁和顶部表面的部分覆盖膜表面；以所述图形化层为掩膜，刻蚀所述覆盖膜，直至暴露出介质层201表面为止，形成覆盖层214；在刻蚀所述覆盖膜之后，去除所述图形化层。
所述覆盖膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。刻蚀所述覆盖膜的工艺为各向异性的干法刻蚀工艺。所述图形化层为光刻胶层，所述光刻胶层以曝光显影工艺形成。
请参考图9，在形成覆盖层214之后，去除部分介质层201，暴露出部分第一沟道插塞205的侧壁表面。
在本实施例中，由于介质层201内还具有第二沟道插塞209，在去除部分介质层201后，部分第二沟道插塞209的侧壁表面。在去除部分介质层201之后，所述介质层201的表面平坦；去除所述介质层201的工艺为无掩膜的刻蚀工艺，所述刻蚀工艺能够为各向异性的干法刻蚀工艺、各向同性的干法刻蚀工艺或湿法刻蚀工艺。
由于所述第一沟道插塞205的顶部表面、以及靠近顶部的侧壁表面具有覆盖层214覆盖，所述第二沟道插塞209的顶部表面、以及靠近顶部的侧壁表面具有覆盖层214覆盖；而在去除部分介质层201之后，所述介质层201覆盖第一沟道插塞205和第二沟道插塞209靠近底部的侧壁表面，从而能够暴露出第一掺杂区206与第二掺杂区211之间的部分第一沟道插塞205侧壁表面，暴露出第三掺杂区210与第四掺杂区213之间的部分第二沟道插塞209侧壁表面。所暴露出的第一沟道插塞205和第二沟道插塞209的侧壁表面用于形成栅极结构。
在本实施例中，所述介质层201的材料为氧化硅，去除部分介质层201的工艺为无掩膜的各向异性的干法刻蚀工艺，所述无掩膜的各向异性的干法刻蚀工艺参数包括：刻蚀气体包括碳氟气体、NF3、O2、Ar、He、N2中的一种或几种，刻蚀气体的流量为50sccm～1000sccm，气体压力为1mtorr～50mtorr，偏置电压为10V～800V，功率为100W～800W；所述碳氟气体包括CF4、C3F8、C4F8、CH2F2、CH3F、CHF3中的一种或多种。
在其它实施例中，所述介质层201的材料为氧化硅，去除部分介质层201的工艺为湿法刻蚀工艺，所述湿法刻蚀的刻蚀液为氢氟酸。
请参考图10，在形成覆盖层214并去除部分介质层201之后，在所暴露出的第一沟道插塞205侧壁表面形成栅介质层215。
所述栅介质层215的厚度小于所述覆盖层214的厚度，以便使所述栅介质层15的表面相对于第一沟道插塞205侧壁表面的部分覆盖层214表面凹陷，从而能够在后续形成栅极层的工艺中，能够以所述覆盖层214作为掩膜。本实施例中，所述栅介质层215的厚度为15埃～35埃。
在一实施例中，所述栅介质层215的材料为氧化硅，后续形成的栅介质层的材料为多晶硅，所述栅介质层215的形成工艺能够为热氧化工艺或化学氧化工艺。在另一实施例中，所述栅介质层215的材料为高K介质材料(介电常数大于或等于4)，后续形成的栅极层的材料为金属，所述金属为铜、钨、铝、银、钛、钽、氮化钛、氮化钽中的一种或多种。
当所述栅介质层215的材料为氧化硅或高K介质材料时，所述栅介质层215还能够采用沉积工艺形成，所述栅介质层215的形成工艺包括：在介质层201表面、第一沟道插塞205的侧壁表面、第二沟道插塞209的侧壁表面和覆盖层214表面形成栅介质膜；采用无掩膜各向异性的干法刻蚀工艺刻蚀所述栅介质膜，直至暴露出覆盖层214和介质层201表面为止，形成栅介质层215。其中，所述栅介质膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
请参考图11，在所述介质层201和栅介质层215表面形成栅极膜216，所述栅极膜216的表面平坦。
所述栅极膜216用于形成栅极层。所述栅极膜216的形成步骤包括：在所述介质层201表面、栅介质层215表面和覆盖层214表面形成栅极膜216；对所述栅极膜216表面进行平坦化，使所述栅极膜216表面平坦；在所述平坦化工艺之后，回刻蚀所述栅极膜216，并暴露出覆盖层214的顶部表面和部分侧壁表面。
当所述栅介质层215的材料为氧化硅时，所述栅极膜216的材料为多晶硅；当所述栅介质层215的材料为高K介质材料时，所述栅极膜216的材料为金属。形成所述栅极膜216的工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。平坦化栅极膜216的工艺用于使栅极膜216表面平坦，使后续回刻蚀工艺之后，所述栅极膜216表面依旧能够保持平坦，所述平坦化工艺为化学机械抛光工艺。所述回刻蚀工艺为无掩膜刻蚀工艺，所述无掩膜刻蚀工艺能够为各向异性的干法刻蚀工艺、各向同性的干法刻蚀工艺或湿法刻蚀工艺。
请参考图12，以所述覆盖层214为掩膜，回刻蚀所述栅极膜216(如图11所示)，在所述栅介质层215表面形成栅极层216a。
所述回刻蚀工艺为无掩膜的各向异性干法刻蚀工艺，用于形成包围所述第一沟道插塞205和第二沟道插塞209的栅极层216a。在本实施例中，所述回刻蚀工艺能够在位于介质层201上的栅介质层215表面保留部分厚度的栅极层216a，而位于介质层201上的栅极层216a表面便于形成电互连结构，例如导电插塞。在另一实施例中，所述回刻蚀工艺能够暴露出位于介质层201上的部分栅介质层215表面。
请参考图13，在回刻蚀所述栅极膜216(如图11所示)，刻蚀部分所述栅极层，并暴露出介质层201表面，使包围第一沟道插塞205的栅极层216a与包围第二沟道插塞209的栅极层216a相互分离开。
在本实施例中，所述第一沟道插塞205和第二沟道插塞209分别用于形成PMOS晶体管和NMOS晶体管，因此需要使NMOS晶体管和PMOS晶体管栅极层216a相互独立，因此，需要对位于介质层201上的栅介质层215表面的部分栅极层216a进行刻蚀。
刻蚀部分栅极层216a的步骤包括：在栅极层216a和覆盖层214表面形成第四掩膜层，所述第四掩膜层暴露出部分位于介质层201上的栅极层216a表面；以所述第四掩膜层为掩膜，刻蚀所述栅极层216a，直至暴露出栅介质层215表面为止。
请参考图14在刻蚀部分所述栅极层216a之后，在所述栅极层216a、介质层201和覆盖层214表面形成层间介质层300。
请参考图15，在所述层间介质层300和介质层201内暴露出栅极层216a、第五掺杂区203、第六掺杂区204、第二掺杂区211和第四掺杂区213表面的通孔301，所述通孔301用于形成导电插塞，所述导电插塞用于与栅极层216a、第五掺杂区203、第六掺杂区204、第二掺杂区211和第四掺杂区213电连接。其中，所述通孔301的侧壁不暴露出所述栅极层216a，以避免后续形成的导电插塞与所述栅极层216a发生短接。
综上，本实施例中，在衬底表面形成暴露出衬底表面的第一通孔，所述第一沟道插塞形成于第一通孔内，所述第一沟道插塞即用于作为沟道区，以形成全包围栅纳米线晶体管；由于所述第一沟道插塞垂直于衬底表面，从而能够使所形成的全包围栅纳米线晶体管占用的区域面积减小，能够提高所形成的全包围栅纳米线晶体管的器件密度。所述第一沟道插塞的底部区域内具有第一掺杂区，之后在第一沟道插塞的顶部区域内形成第二掺杂区，而所述第二掺杂区和第一掺杂区的掺杂离子类型相同，使得所述第一掺杂区和第二掺杂区能够作为全包围栅纳米线晶体管的源区和漏区。通过去除部分介质层，能够暴露出部分所述第一沟道插塞的侧壁表面，而所述第一沟道插塞靠近顶部的侧壁表面以及顶部表面具有覆盖层，因此所述介质层和覆盖层能够保护第一掺杂区和第二掺杂区的侧壁表面，并且能够使栅介质层直接形成于第一沟道插塞暴露出的侧壁表面。在上述工艺中，需要在形成第一通孔、形成第二掺杂区以及形成覆盖层的过程中采用图形化掩膜，因此，在形成过程中使用光刻工艺次数较少，则形成所述晶体管的工艺简单，且工艺成本较低。
相应的，本发明实施例还提供一种采用所述方法所形成的晶体管，请继续参考图15，包括：衬底200；位于所述衬底200表面的第一沟道插塞205，所述第一沟道插塞205的底部区域内具有第一掺杂区206，所述第一沟道插塞205的顶部区域内具有第二掺杂区211，所述第二掺杂区211和第一掺杂区206的掺杂离子类型相同；位于所述第一沟道插塞205顶部表面和靠近顶部的部分侧壁表面的覆盖层214；位于衬底200表面的介质层201，所述介质层201和覆盖层214暴露出部分第一沟道插塞205的侧壁表面；位于所暴露出的第一沟道插塞205侧壁表面的栅介质层215；位于所述栅介质层215表面的栅极层216a。
在本实施例中，衬底200表面还具有第二沟道插塞209，所述第二沟道插塞209的底部区域内具有第三掺杂区210，所述第二沟道插塞209的顶部区域内具有第四掺杂区213，所述第三掺杂区210和第四掺杂区213的掺杂离子类型相同。且在本实施例中，所述第三掺杂区210与第一掺杂区206的掺杂离子类型不同。
衬底200内还具有第五掺杂区203和第六掺杂区204。所述第五掺杂区203与第一掺杂区206的掺杂离子类型相同，所述第六掺杂区204与第三掺杂区210的掺杂离子类型相同。所述第五掺杂区203位于第一沟道插塞205底部，与第一掺杂区206电连接，所述第六掺杂区204位于第二沟道插塞209底部，与第三掺杂区210电连接
在本实施例中，所述第一掺杂区206和第二掺杂区211内具有P型离子；所述第三掺杂区210和第四掺杂区213内具有N型离子。
所述第二沟道插塞209的顶部表面和靠近顶部的部分侧壁表面具有覆盖层214；所述介质层201覆盖部分第二沟道插塞209的侧壁，所述介质层201和覆盖层214暴露出部分第二沟道插塞209的侧壁表面；所述第二沟道插塞209暴露出的侧壁表面具有栅介质层215，所述栅介质层215表面具有栅极层216a。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种晶体管的形成方法，其特征在于，包括：
提供衬底；
在所述衬底表面形成介质层，所述介质层内具有暴露出衬底表面的第一通孔；
在所述第一通孔内形成填充满所述第一通孔的第一沟道插塞，所述第一沟道插塞的底部区域内具有第一掺杂区；
去除部分介质层，暴露出靠近所述第一沟道插塞顶部的部分侧壁表面；
在所述第一沟道插塞的顶部区域内形成第二掺杂区，所述第二掺杂区和第一掺杂区的掺杂离子类型相同；
在去除部分介质层并形成第二掺杂区之后，在所暴露出的第一沟道插塞侧壁和顶部表面形成覆盖层；
在形成覆盖层之后，去除部分介质层，暴露出部分第一沟道插塞的侧壁表面；
在形成覆盖层并去除部分介质层之后，在所暴露出的第一沟道插塞侧壁表面形成栅介质层；
在所述栅介质层表面形成栅极层。
2.如权利要求1所述的晶体管的形成方法，其特征在于，还包括：在形成第一沟道插塞之后，去除部分介质层并暴露出靠近所述第一沟道插塞顶部的部分侧壁表面之前，在所述介质层内形成暴露出衬底表面的第二通孔；在所述第二通孔内形成第二沟道插塞，所述第二沟道插塞的底部区域内形成第三掺杂区，所述第一掺杂区和第三掺杂区的掺杂离子类型不同。
3.如权利要求2所述的晶体管的形成方法，其特征在于，所述第二通孔的形成步骤包括：在介质层和第一沟道插塞表面形成第一掩膜层，所述第一掩膜层暴露出需要形成第二通孔的部分介质层表面；以第一掩膜层为掩膜，刻蚀所述介质层直至暴露出衬底表面为止，形成第二通孔。
4.如权利要求3所述的晶体管的形成方法，其特征在于，所述第二沟道插塞的形成步骤包括：以所述第一掩膜层为掩膜，采用选择性外延沉积工艺在第二通孔底部的衬底表面形成部分第二沟道插塞；在所述部分第二沟道插塞内掺杂第二类型离子，在所述部分第二沟道插塞内形成第三掺杂区；采用选择性外延沉积工艺在所述第三掺杂区表面形成部分第二沟道插塞，直至填充满所述第二通孔。
5.如权利要求4所述的晶体管的形成方法，其特征在于，在所述部分第二沟道插塞内掺杂第二类型离子的工艺为离子注入工艺或原位掺杂工艺。
6.如权利要求2所述的晶体管的形成方法，其特征在于，还包括：在第二沟道插塞的顶部区域内形成第四掺杂区，所述第四掺杂区与第三掺杂区的掺杂离子类型相同。
7.如权利要求6所述的晶体管的形成方法，其特征在于，所述第四掺杂区的形成步骤包括：在形成第二沟道插塞之后，在所述介质层和第一沟道插塞表面形成第二掩膜层，所述第二掩膜层暴露出第二沟道插塞的顶部表面；以所述第二掩膜层为掩膜，在所述第二沟道插塞的顶部区域内掺杂第二类型离子，在第二沟道插塞的顶部区域内形成第四掺杂区。
8.如权利要求4或7所述的晶体管的形成方法，其特征在于，所述第二类型离子为P型离子或N型离子。
9.如权利要求2所述的晶体管的形成方法，其特征在于，还包括：在形成介质层之前，在衬底内形成第六掺杂区，所述第六掺杂区和第三掺杂区的掺杂离子类型相同。
10.如权利要求1所述的晶体管的形成方法，其特征在于，所述第一沟道插塞的形成步骤包括：采用选择性外延沉积工艺在第一通孔底部的衬底表面形成部分第一沟道插塞；在所述部分第一沟道插塞内掺杂第一类型离子，在所述部分第一沟道插塞内形成第一掺杂区；采用选择性外延沉积工艺在所述第一掺杂区表面形成部分第一沟道插塞，直至填充满所述第一通孔。
11.如权利要求10所述的晶体管的形成方法，其特征在于，在所述部分第一沟道插塞内掺杂第一类型离子的工艺为离子注入工艺或原位掺杂工艺。
12.如权利要求1所述的晶体管的形成方法，其特征在于，所述第二掺杂区的形成步骤包括：在所述介质层表面形成第三掩膜层，所述第三掩膜层暴露出第一沟道插塞的顶部表面；以所述第三掩膜层为掩膜，在所述第一沟道插塞的顶部区域内掺杂第一类型离子，在第一沟道插塞的顶部区域内形成第二掺杂区。
13.如权利要求11或12所述的晶体管的形成方法，其特征在于，所述第一类型离子为P型离子或N型离子。
14.如权利要求1所述的晶体管的形成方法，其特征在于，还包括：形成介质层之前，在衬底内第五掺杂区，所述第五掺杂区和第一掺杂区的掺杂离子类型相同。
15.如权利要求1所述的晶体管的形成方法，其特征在于，在暴露出靠近所述第一沟道插塞顶部的部分侧壁表面之后，在所述第一沟道插塞的顶部区域内形成第二掺杂区。
16.如权利要求1所述的晶体管的形成方法，其特征在于，所述栅介质层的表面相对于第一沟道插塞侧壁表面的部分覆盖层表面凹陷。
17.如权利要求16所述的晶体管的形成方法，其特征在于，所述栅极层的形成步骤包括：在所述介质层和栅介质层表面形成栅极膜，所述栅极膜的表面平坦；以所述覆盖层为掩膜，回刻蚀所述栅极膜，形成所述栅极层。
18.如权利要求17所述的晶体管的形成方法，其特征在于，所述栅极膜的形成步骤包括：在所述介质层表面、栅介质层表面和覆盖层表面形成栅极膜；对所述栅极膜表面进行平坦化，使所述栅极膜表面平坦；在所述平坦化工艺之后，回刻蚀所述栅极膜，并暴露出覆盖层的顶部表面和部分侧壁表面。
19.如权利要求1所述的晶体管的形成方法，其特征在于，所述栅介质层的材料为氧化硅；所述栅介质层的形成工艺为热氧化工艺或化学氧化工艺；所述栅极层的材料为多晶硅；所述覆盖层的材料为氮化硅；所述第一沟道插塞的材料为单晶硅、单晶锗、硅锗或碳化硅。
20.一种采用如权利要求1至19任一项方法所形成的晶体管，其特征在于，包括：
衬底；
位于所述衬底表面的第一沟道插塞，所述第一沟道插塞的底部区域内具有第一掺杂区，所述第一沟道插塞的顶部区域内具有第二掺杂区，所述第二掺杂区和第一掺杂区的掺杂离子类型相同；
位于所述第一沟道插塞顶部表面和靠近顶部的部分侧壁表面的覆盖层；
位于衬底表面的介质层，所述介质层和覆盖层暴露出部分第一沟道插塞的侧壁表面；
位于所暴露出的第一沟道插塞侧壁表面的栅介质层；
位于所述栅介质层表面的栅极层。
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