KR101248339B1 - 상이한 높이들을 갖는 인접하는 실리콘 핀들을 제조하는 방법 - Google Patents

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Abstract

상이한 높이들을 갖는 인접하는 실리콘 핀들을 제조하는 방법은, 격리층이 성막된 실리콘 기판을 제공하는 단계, 제1 및 제2 격리 구조들을 형성하기 위해 격리층을 패터닝하는 단계, 제1 격리 구조 아래의 제1 실리콘 핀과 제2 격리 구조 아래의 제2 실리콘 핀을 형성하기 위해 실리콘 기판을 패터닝하는 단계, 기판 상에 절연층을 성막하는 단계, 제1 및 제2 격리 구조들의 상면들을 노출시키기 위해 절연층을 평탄화하는 단계, 제1 격리 구조를 마스킹하지만, 제2 격리 구조를 마스킹하지 않는 마스킹층을 성막하고 패터닝하는 단계, 제2 격리 구조를 제거하고 제2 실리콘 핀을 노출시키기 위해 습식 에칭을 인가하는 단계, 제2 실리콘 핀 상에 실리콘층을 에피택셜하게 성막하는 단계, 및 제1 실리콘 핀의 적어도 일부와 제2 실리콘 핀의 적어도 일부를 노출시키기 위해 절연층을 리세스하는 단계를 포함한다.

Description

상이한 높이들을 갖는 인접하는 실리콘 핀들을 제조하는 방법{METHOD TO FABRICATE ADJACENT SILICON FINS OF DIFFERING HEIGHTS}
집적 회로들의 제조에 있어서, 실리콘 "핀들(fins)"로도 알려진, 다중-게이트 트랜지스터들에 이용된 반도체 보디들은 일반적으로 균일한 치수들로 형성된다. 보다 많은 구동 전류를 생성하기 위해, 핀들의 수가 증가되어야 하는데, 이는 이용가능한 중간 치수들을 갖는 핀들이 존재하기 않기 때문이다. 현재, 상이한 치수들을 갖는 실리콘 핀들에 대한 요구가 존재한다. 예를 들어, 로직 및 메모리 트랜지스터들에 대한 제약들은 상이한데, 로직 트랜지스터는 Idsat/레이아웃 영역을 최대화 하기 위해 깊은 핀들을 요하는 한편, 메모리 트랜지스터들은 비교적 얕은 핀들을 요한다. 또한, 통과 트랜지스터 및 SRAM(static random access memory) 디바이스들에서의 풀-다운 디바이스에 대해 트랜지스터 폭 차이들이 요구된다.
상이한 치수들을 갖는 핀들을 제조하는 한가지 종래의 수단은 균일한 실리콘 핀들을 제조함으로써 시작한다. 도 1의 (a)에 도시된 바와 같이, STI(shallow trench isolation)와 같은 절연 물질(104)이 기판(100)상의 균일한 핀들(102) 주위에 성막된다. 그리고 나서 이러한 종래의 프로세스는 STI 물질(104)을 상이한 깊이들로 에칭하여, 도 1b에 도시된 바와 같이, 실리콘 핀들(102)의 상이한 높이들을 노출시킨다. 따라서, STI 물질(104)의 높이는 기판(100)의 표면에 걸쳐서 변화한다.
이러한 종래 기술 접근법과 연관된 문제는, 나중에 게이트 전극들을 형성하는데 이용되는 폴리실리콘에 어떤일이 발생할지와 관계된다. 폴리실리콘 층이 성막되고 평탄화된 후, 폴리실리콘은 게이트 전극(106)들을 형성하기 위해 패터닝되어야 한다. 이것은 STI 물질(104)의 표면쪽으로 폴리실리콘을 아래쪽으로 에칭하는 것을 요한다. STI 물질(104)의 높이가 기판에 걸쳐서 변화하기 때문에, 도 1b에 도시된 바와 같이, 일부 폴리실리콘 게이트들(106)의 패터닝은 그들의 최종점(endpoint)에 도달하지만, 다른 것들은 여전히 에칭중이다. 그리고 나서 그들의 최종점에 도달하는 폴리실리콘 게이트들은 우선, 폴리실리콘의 나머지 부분들이 에칭되는 바와 같이 과도 에칭(over-etching) 및 노칭(notching)을 받게 되어 짧은 핀들에 대해 단채널 효과들을 야기한다. 그러하듯이, 개선된 프로세스들이 변화하는 높이들의 실리콘 핀들을 형성하기 위해 필요하다.
도 1의 (a) 및 도 1의 (b)는 상이한 높이들의 실리콘 핀들을 형성하는 종래 기술 및 그와 연관된 문제를 도시한다.
도 2는 본 발명의 구현에 따른, 상이한 높이들을 갖는 실리콘 핀들을 제조하는 방법이다.
도 3a 내지 3h는 도 2의 방법이 수행되어 형성된 구조를 도시한다.
변화하는 높이의 실리콘 핀들을 제조하는 시스템들 및 방법들이 본 명세서에서 설명된다. 이하의 설명에서, 예시적인 구현들의 다양한 양태들은, 본 기술분야의 당업자들이 그들의 작업의 본질을 본 기술분야의 다른 당업자에게 전달하기 위해 이용하는 통상적인 용어들을 이용하여 설명될 것이다. 그러나, 본 기술분야의 당업자에게는 설명된 양태들 중 오직 일부를 이용하여 실시될 수 있음이 명백할 것이다. 설명의 목적을 위해, 구체적인 숫자들, 물질들 및 구성들이 예시적인 구현들의 완전한 이해를 제공하기 위해 개시된다. 그러나, 본 기술분야의 당업자에게는 특정 상세없이도 본 발명이 실시될 수 있음이 명백할 것이다. 다른 예들에서, 주지된 특징들은 예시적인 구현들을 모호하게 하지 않도록 생략되거나 간략화된다.
다양한 동작들이 다수의 개별적인 동작들로서 설명될 것이며, 본 발명을 이해하는데 있어서 가장 도움이 되는 방식으로 설명될 것이나, 설명의 순서가 이들 동작들이 반드시 순서에 의존하는 것을 의미한다고 이해되지 않아야 한다. 특히, 이들 동작들은 제시된 순서로 수행될 필요는 없다.
본 발명의 구현들은 비교적 짧은 실리콘 핀에 인접한 비교적 긴 실리콘 핀과 같이, 상이한 치수들을 갖는 인접하는 실리콘 핀들을 제조하는 방법을 제공한다. 이것은 상이한 폭들의 반도체 보디들을 갖는 트랜지스터들이 서로 인접하여 형성될 수 있게 한다. 본 명세서에서 제공된 구현들은 폴리실리콘 게이트 전극들의 후속하는 과도 에칭 또는 노칭과 같은 종래의 문제 없이도 그러한 실리콘 핀들을 형성할 수 있다.
본 발명의 구현에 따라, 도 2는 전술한 폴리실리콘 열화 문제 없이 동일한 기판 상에 비교적 짧은 실리콘 핀과 비교적 긴 실리콘 핀을 제조하는 방법(200)이다. 도 3a 내지 도 3h는, 도 2의 방법이 수행되는 경우에 형성되는 구조를 도시한다.
방법(200)은 반도체 기판을 제공함으로써 개시된다(202). 본 발명의 다양한 구현들에 있어서, 반도체 기판은 벌크 실리콘 또는 SOI(silicon-on-insulating) 기판을 이용하여 형성될 수 있는 결정질 기판이다. 그외의 구현들에서, 반도체 기판은, 실리콘과 결합되거나 결합되지 않을 수 있는, 게르마늄, 안티몬화 인듐(indium antimonide), 납 텔루르(lead telluride), 인듐 비소(indium arsenide), 인듐 인화물(indium phosphide), 갈륨 비소(gallium arsenide), 또는 안티몬화 갈륨(gallium antimonide)을 포함하지만 이것으로 한정되지는 않는 대안의 물질들을 이용하여 형성될 수 있다. 기판을 형성할 수 있는 물질들 중 일부 예들이 여기서 설명되지만, 반도체 디바이스가 구성될 수 있는 기초로서 기능할 수 있는 임의의 물질은 본 발명의 사상 및 범주 내에 들어온다.
실질적으로 동일한 높이를 갖는 2개 이상의 실리콘 핀들이 반도체 기판의 표면 상에 제조된다(204). 본 발명의 구현에 따라, 실리콘 핀들을 제조하는 한가지 프로세스는 기판 상에 격리층을 성막함으로써 개시한다. 격리층은 질화물(nitride) 또는 질산화물(oxynitride) 등의 물질을 이용하여 형성될 수 있고, 약 10 나노미터(㎚)와 100 ㎚사이에 속하는 두께를 가질 수 있다. 본 발명의 구현에서, 격리층은 실리콘 핀들을 형성하는데 이용된 종래의 격리층들의 두께보다 비교적 큰 두께를 갖는다. 이하에 설명되는 바와 같이, 격리층의 두께는 비교적 짧은 실리콘 핀과 비교적 긴 실리콘 핀 간의 높이에 있어서의 차이에 대응한다.
그리고 나서, 격리층은 종래의 리소그래피 프로세스들을 이용하여 패터닝되어 실리콘 핀들을 정의하는 마스크로서 기능하는 격리 구조들을 형성한다. 격리 구조를 통해 실리콘 에칭 프로세스가 후속하여 기판을 에칭하고 실리콘 핀들을 제조한다. 본 발명의 구현들에 따라, 격리 구조들은 기판 에칭 프로세스 이후에 실리콘 핀들의 꼭대기에 남아있다. 본 발명의 일부 구현들에서, 포토레지스트 물질이 이용되어 격리 구조들 대신에 실리콘 핀들을 직접적으로 패터닝할 수 있다.
이러한 설명이 핀들을 "실리콘" 핀들로서 지칭하지만, 본 기술분야의 당업자는 핀들이 일반적으로 기판과 동일한 물질로 형성된다는 것을 인지할 것이다. 기판은 통상적으로 벌크 실리콘으로 이루어지며, 따라서 핀들은 통상적으로 실리콘 핀들이다. 대안의 구현들에서, 핀들은 기판과 상이한 물질로 형성될 수 있다. 예를 들어, 실리콘 핀들은 순수한 실리콘 이외의 물질로 형성된 기판상에 에피택셜하게 성장될 수 있다. 본 설명의 목적을 위해, 핀들이 실리콘 이외의 물질로 형성될 수 있다 하더라고, 핀들은 본 명세서에서 "실리콘 핀들"로서 참조될 것이다.
절연층은, 실리콘 핀들 사이의 트랜치 내부를 포함하여, 기판위에 성막된다(206). 일부 구현들에서, 절연층은, 종래의 STI 프로세스들에 이용되는, 실리콘 이산화물을 포함하는 물질로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 일부 구현들에서, 절연층은 실리콘 이산화물, 탄소가 도핑된 산화물, 실리콘 질화물, 퍼플루오르사이클로부탄(perfluorocyclobutane), 폴리테트라플루오르에틸렌(polytetrafluoroethylene), 플루오르실리케이트 유리(fluorosilicate glass)와 같은 유기 폴리머, 및 실세스퀴옥산(silsesquioxane), 실록산(siloxane), 또는 오르가노실리케이트 유리(organosilicate glass)와 같은 오르가노실리케이트들을 포함하는 층간 유전체 물질로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 3a는 서로 인접하는 실리콘 핀들(302)의 쌍을 갖는 기판(300)을 도시한다. 이하에 설명되는 바와 같이, 하나의 실리콘 핀(302a)은 비교적 짧은 실리콘 핀을 형성하는데 이용될 것인 한편, 다른 실리콘 핀(302b)은 비교적 긴 실리콘 핀을 형성하는데 이용될 것이다. 격리 구조(304)는 실리콘 핀들(302) 각각의 상면 상에 위치된다. 이 경우에도, 격리 구조(304)의 두께는, 형성되어질 비교적 짧은 실리콘 핀(302A)와 비교적 긴 실리콘 핀(302B) 사이에 생성될 높이 차에 대응한다. 실리콘 이산화물과 같은 물질로 형성된 절연층(306)은 전체 구조 위에 성막되며, 실리콘 핀들(302) 사이의 트랜치를 채운다.
그리고 나서 절연층은 격리 구조의 상부에 대해 아래쪽으로 에칭되거나 평탄화된다(208). 절연층을 평탄화하거나 에칭하는 종래의 프로세스들이 이용될 수 있다. 평탄화 또는 에칭 프로세스의 최종점은 격리 구조들의 상면들이 노출될 때 발생한다. 도 3b는 격리 구조들(304)의 상면들에 대해 아래쪽으로 연마된 후의 절연층(306)을 도시한다.
다음으로, 마스킹층이 절연층 상에 성막되고, 비교적 짧은 실리콘 핀을 형성하는데 이용될 실리콘 핀 위에 마스킹 구조를 형성하기 위해 패터닝된다(210). 마스킹층은 실리콘 질화물 또는 임의의 그외의 종래의 마스킹 물질로 형성될 수 있다. 패턴된 마스킹 구조는 비교적 긴 실리콘 핀을 형성하는데 이용될 실리콘 핀을 마스킹하지 않으며, 이에 의해 그것의 대응하는 격리 구조가 노출되게 한다. 도 3c는 비교적 짧은 실리콘 핀(302A)을 마스킹하지만, 비교적 긴 실리콘 핀을 형성하는데 이용될 실리콘 핀(302B)을 마스킹하지 않는 마스킹 구조(308)를 도시한다.
적절한 마스킹 구조를 이용하면, 노출된 격리 구조는 적절한 습식 에칭 화학물질을 인가함으로써 에칭되어 사라질 수 있다(212). 본 발명의 일부 구현들에서, 본 기술분야에 알려진, 뜨거운 인산(phosphoric acid)과 같은, 질화물층을 제거하기 위한 습식 또는 건식 에칭 프로세스가 이용될 수 있다. 에칭 프로세스는 격리 구조가 제거되고 하부에 놓인 실리콘 핀이 노출될 때까지 계속된다. 본 발명의 구현들에서, 격리 구조는 실질적으로 제거되거나 완전하게 제거된다. 도 3c는 노출된 격리 구조(304)가 실리콘 핀(302B)의 꼭대기로부터 제거됨으로써, 실리콘 핀(302B) 위에 트랜치를 형성하는 것을 도시한다.
그리고 나서, 에피택셜 성막 프로세스가 수행되어 노출된 실리콘 핀 위의 트랜치에서 실리콘을 성장시키고, 이에 의해 실리콘 핀을 연장시켜 비교적 긴 실리콘 핀을 형성한다(214). 종래의 에피택셜 성막 프로세스들은 노출된 실리콘 핀 상에 실리콘층을 성막하는데 이용될 수 있다. 예를 들어, SiH4 또는 디클로로-실란 화학물질에 기초한 종래의 낮은 압력의 화학적 기상 에피택셜 성막 프로세스가 이용되어 노출된 실리콘 핀 상에 실리콘층을 성막할 수 있다. 트랜치가 채워진 후, 평탄화 프로세스가 후속하여 절연층의 표면으로부터의 과잉 실리콘을 제거한다(216). 본 기술분야에 알려진 종래의 평탄화 프로세스들이 이용될 수 있다. 일부 구현들에서, 평탄화 프로세스는 또한 마스킹 구조를 제거한다. 대안적으로 에칭 프로세스는 과잉 실리콘을 제거하는데 이용될 수 있다.
노출된 실리콘 핀 상의 실리콘 성장 및 후속하는 평탄화는 노출된 실리콘 핀의 높이가 트랜치의 높이와 실질적으로 동등한 양만큼 증가되게 한다. 이어서, 트랜치의 높이는, 초기 격리층의 두께에 의해 제어된다. 따라서, 비교적 긴 실리콘 핀의 높이는 격리층에 의해 제어될 수 있다.
도 3d는 실리콘 핀(302B)이 그것의 상면 상에 실리콘을 에피택셜하게 성막함으로써 어떻게 확장되는지를 도시한다. 이제 비교적 긴 실리콘 핀(302B)이 비교적 짧은 실리콘 핀(302A)에 인접하여 제조되었다. 도시된 바와 같이, 과잉 실리콘은 절연층(306)의 표면의 꼭대기에 성막되려 한다. 도 3e는 이러한 과잉 실리콘이 평탄화 프로세스를 이용하여 제거된 후의 긴 실리콘 핀(302B)을 도시한다.
비교적 긴 실리콘 핀의 형성이 완료된 후, 절연층이 리세스된다(218). 절연층은 비교적 짧은 실리콘 핀의 적어도 일부분이 노출될 때까지 리세스된다. 비교적 긴 실리콘 핀의 일부는 비교적 짧은 실리콘 핀이 노출될 때까지는 이미 노출될 것이다. 선택된 절연층에 대해, 플루오르화 수소산(hydrofluoric acid) 습식 에칭 또는 건식 산화물 에칭과 같은 종래의 에칭 프로세스들이 이용될 수 있다. 일부 구현들에서, 비교적 짧은 실리콘 핀 상의 격리 구조가 이제 제거될 수 있다. 다른 구현들에서, 격리 구조는 비교적 짧은 실리콘 핀 상에 남아있을 수 있다. 도 3f는 리세스된 절연층(306)을 도시한다. 도시된 구현에서, 격리 구조(304)는 더 짧은 실리콘 핀(302A) 상에 남아있다.
그리고 나서, 짧고 긴 실리콘 핀들 위에 게이트 유전체층 및 게이트 전극층이 성막된다(220). 게이트 유전체층은 고-k 유전체 물질과 같은 종래의 게이트 유전체 물질들을 이용하여 형성될 수 있다. 게이트 전극층은 폴리실리콘 또는, 금속 게이트 전극들에 통상적으로 이용되는 금속과 같은 종래의 게이트 전극 물질들을 이용하여 형성될 수 있다. 도 3g는 실리콘 핀들(302) 상의 게이트 전극층(310)을 도시한다. 게이트 유전체층은 명료함을 위해 도 3g에 도시되지 않는다.
최종적으로, 게이트 전극층 및 게이트 유전체층이 에칭되어 2개의 실리콘 핀들 각각에 대해 개별적인 게이트 유전체층들 및 게이트 전극들을 형성할 수 있다(222). 이것은 도 3h에 도시된다. 게이트 유전체층 및 게이트 전극층의 에칭은 2개의 층들 모두가 성막된 후 후속 프로세스들에서 발생할 수 있다. 대안적으로, 게이트 유전체층은 게이트 전극층이 성막되기 전에 에칭될 수 있다.
도 3h에 도시된 바와 같이, 리세스된 절연층(306)은 평탄한 표면을 갖기 때문에, 게이트 전극층의 에칭은 양쪽 실리콘 핀들(302)에 대하여 동시에 자신의 최종점에 도달한다. 이것은 전술한 종래 기술 프로세스 및 도 1에 도시된, 긴 핀 위의 폴리실리콘 에칭이 완료되기 전에 짧은 핀 위의 폴리실리콘 에칭이 자신의 최종점에 도달하는 것과는 반대이다. 이 경우에도, 종래 기술 프로세스에서, 긴 핀 상의 폴리실리콘 에칭이 최종점에 도달하기를 기다리는 동안, 짧은 핀의 꼭대기의 폴리실리콘은 과도 에칭되거나 노칭된다. 본 명세서에서 설명된 구현들에 따르면, 양쪽 핀들에 대한 게이트 전극 에칭은 동시에 종료하기 때문에, 어떤 실리콘 핀도 과도 에칭되거나 노칭 문제를 겪지 않는다.
일부 구현들에서, 짧은 핀 상의 격리 구조는 프로세스의 이 시점에서 제거될 수 있다. 추가의 구현들에서, 격리 구조의 제거는 프로세스에서 이후의 시점에서 발생할 수 있다. 또 다른 구현들에서, 에피택셜 성장이 격리 구조들 아래의 실리콘 핀들을 넓히고, 게이트 전극과의 콘택트는 여전히 만들어질 수 있기 때문에, 격리 구조는 비교적 짧은 실리콘 핀 상에 남을 수 있다.
본 기술분야의 당업자는 인지할 수 있는 바와 같이, 전술한 프로세스는 2개보다 많은 높이들을 갖는 인접하는 실리콘 핀들을 제조하도록 변경될 수 있다. 예를 들어, 실리콘이 트랜치를 완전하게 채우기 전에 에피택셜 성막 프로세스를 중단시킴으로써 중간 높이의 실리콘 핀들이 형성될 수 있다. 트랜치의 나머지 부분은 격리 구조 또는 희생층으로 채워질 수 있고, 그 후 중간 실리콘 핀은 마스킹될 수 있는 한편, 다른 실리콘 핀은 더 큰 높이까지 연장된다.
요약에 설명된 것을 포함하여, 본 발명의 예시된 구현들의 설명은 철저하거나 본 발명을 개시된 정확한 형식들로 한정하도록 의도되지 않는다. 본 발명의 특정 구현들 및 본 발명에 대한 예들은 예시적인 목적을 위해 본 명세서에서 설명되며, 관련 기술분야의 당업자는 인지할 것이듯이, 본 발명의 범주 내에서 다양한 등가의 변경들이 가능하다.
이들 변경들은 전술한 상세 설명의 관점에서 본 발명에 대해 이루어질 수 있다. 이하의 특허청구범위에 이용된 용어들은 명세서 및 특허청구범위에 개시된 특정 구현들로 본 발명을 한정하는 것으로 이해되지 않아야 한다. 그보다는, 본 발명의 범주는 특허청구범위 해석의 확립된 원칙에 따라 이해되는, 이하의 특허청구범위에 의해서만 완전하게 결정된다.

Claims (20)

  1. 방법으로서,
    반도체 기판 상에 제1 및 제2 실리콘 핀(fin)을 제조하는 단계 - 각각의 실리콘 핀은 그것의 상면 상에 격리 구조를 포함함 - ;
    상기 반도체 기판 상에 절연층을 성막하는 단계;
    상기 제1 실리콘 핀을 마스킹하지만, 상기 제2 실리콘 핀을 마스킹하지는 않는 마스킹 구조를 형성하는 단계;
    상기 제2 실리콘 핀의 꼭대기로부터 상기 격리 구조를 제거하여 상기 제2 실리콘 핀을 노출시키고, 상기 제2 실리콘 핀 위에 상기 절연층 내의 개구를 형성하는 단계;
    상기 절연층의 상기 개구 내의 상기 제2 실리콘 핀의 상면 상에 실리콘 층을 에피택셜하게 성막함으로써 상기 제2 실리콘 핀을 연장하는 단계; 및
    상기 절연층의 적어도 일부분을 제거하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 격리 구조는 질화물 및 질산화물로 이루어지는 그룹으로부터 선택된 물질을 포함하는 방법.
  3. 제2항에 있어서,
    상기 격리 구조는 10㎚와 100㎚ 사이에 속하는 두께를 갖는 방법.
  4. 제1항에 있어서,
    상기 절연층은 실리콘 이산화물을 포함하는 방법.
  5. 제1항에 있어서,
    상기 마스킹 구조는 실리콘 질화물을 포함하는 방법.
  6. 제1항에 있어서,
    상기 제2 실리콘 핀의 꼭대기로부터 상기 격리 구조를 제거하는 단계는 상기 격리 구조를 제거하기 위한 습식 에칭 화학물질을 인가하는 단계를 포함하는 방법.
  7. 제1항에 있어서,
    상기 절연층의 적어도 일부분을 제거하기 이전에 상기 마스킹 구조를 제거하는 단계를 더 포함하는 방법.
  8. 제1항에 있어서,
    상기 절연층보다 높게 형성된 실리콘을 제거하기 위해 상기 에피택셜하게 성막된 실리콘 층을 평탄화하는 단계를 더 포함하는 방법.
  9. 제1항에 있어서,
    상기 마스킹 구조를 형성하기 전에 상기 격리 구조들의 상기 상면들을 노출시키기 위해 상기 절연층을 평탄화하는 단계를 더 포함하는 방법.
  10. 방법으로서,
    격리층이 성막된 실리콘 기판을 제공하는 단계;
    제1 격리 구조 및 제2 격리 구조를 형성하기 위해 상기 격리층을 패터닝하는 단계;
    상기 제1 격리 구조 아래의 제1 실리콘 핀과 상기 제2 격리 구조 아래의 제2 실리콘 핀을 형성하기 위해 상기 실리콘 기판을 패터닝하는 단계;
    상기 실리콘 기판 상에 절연층을 성막하는 단계;
    상기 제1 격리 구조의 상면 및 상기 제2 격리 구조의 상면을 노출시키기 위해 상기 절연층을 평탄화하는 단계;
    상기 절연층 상에 마스킹층을 성막하는 단계;
    상기 제1 격리 구조를 마스킹하지만, 상기 제2 격리 구조를 마스킹하지는 않는 마스킹 구조를 형성하기 위해 상기 마스킹층을 패터닝하는 단계;
    상기 제2 격리 구조를 제거하여 상기 제2 실리콘 핀을 노출시키고 상기 제2 실리콘 핀 위에 상기 절연층 내의 개구를 형성하기 위해 습식 에칭 화학물질을 인가하는 단계;
    상기 개구 내의 상기 제2 실리콘 핀 상에 실리콘층을 에피택셜하게 성막하는 단계; 및
    상기 제1 실리콘 핀의 적어도 일부와 상기 제2 실리콘 핀의 적어도 일부를 노출시키기 위해 상기 절연층을 리세스하는 단계
    를 포함하는 방법.
  11. 제10항에 있어서,
    상기 제1 실리콘 핀과 상기 제2 실리콘 핀 위에 컨포멀(conformal) 유전체층을 성막하는 단계;
    상기 컨포멀 유전체층 상에 전극층을 성막하는 단계; 및
    제1 게이트 유전체층과, 상기 제1 실리콘 핀 꼭대기의 제1 게이트 전극과, 제2 게이트 유전체층과, 상기 제2 실리콘 핀 꼭대기의 제2 게이트 전극을 형성하기 위해 상기 전극층과 상기 유전체층을 패터닝하는 단계
    를 더 포함하는 방법.
  12. 제10항에 있어서,
    상기 절연층보다 높게 형성된 실리콘을 제거하기 위해서 상기 에피택셜하게 성막된 실리콘층을 평탄화하는 단계를 더 포함하는 방법.
  13. 제10항에 있어서,
    상기 격리층은 질화물층 또는 질산화물층을 포함하는 방법.
  14. 제10항에 있어서,
    상기 마스킹층은 실리콘 질화물을 포함하는 방법.
  15. 삭제
  16. 제11항에 있어서,
    상기 전극층은 폴리실리콘층 또는 금속층을 포함하는 방법.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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