CN102751229A

CN102751229A - 浅沟槽隔离结构、其制作方法及基于该结构的器件

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Publication number: CN102751229A
Application number: CN2011100991335A
Authority: CN
Inventors: 闫江
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2011-04-20
Filing date: 2011-04-20
Publication date: 2012-10-24
Anticipated expiration: 2031-04-20
Also published as: US20130020653A1; US9070744B2; WO2012142734A1; CN102751229B

Abstract

本发明涉及浅沟槽隔离结构、其制作方法及基于该结构的器件。本发明提供一种制作浅沟槽隔离（STI）结构的方法，其特征在于包括如下步骤：提供半导体衬底；在所述半导体衬底上形成绝缘介质；借助掩膜，刻蚀部分绝缘介质以露出下面的半导体衬底，未刻蚀掉的绝缘介质构成STI区；以及在所述STI区之间的所述半导体衬底上外延生长半导体层作为有源区。通过本发明的方法，既解决了小尺寸沟槽的填充难题，又克服了STI高度差问题。

Description

浅沟槽隔离结构、其制作方法及基于该结构的器件

技术领域

本发明涉及半导体制造技术领域，特别涉及浅沟槽隔离结构、其制作方法及基于该结构的器件。

背景技术

随着半导体制造技术的飞速发展，集成电路制造工艺已经进入了22nm及以下技术节点时代，半导体器件的尺寸和半导体器件的隔离结构也随之缩小。在0.25μm的技术节点之后，半导体器件的有源区的元件之间的隔离区基本采用浅沟槽隔离（STI）工艺形成。

在现有技术中，形成STI结构的工艺基本包括如下步骤：

首先，如图1a所示，在衬底100表面上形成例如氧化硅+氮化硅复合层的钝化层102以及图案化的光致抗蚀剂层104。

然后，如图1b所示，以所示光致抗蚀剂层104为掩膜，刻蚀所述钝化层102，以露出衬底100，去除光致抗蚀剂层。

然后，如图1c所示，以刻蚀后的钝化层102为硬掩膜，刻蚀露出的衬底形成沟槽106。

接着，如图1d所示，在沟槽90侧壁和底部形成衬里氧化层108，再在浅沟槽中填充绝缘介质110，例如氧化硅,并用化学机械研磨(CMP)的方法使沟槽表面平坦化。

CMP之后，硬掩膜也会被去除，如图1e所示。

然而，随着器件的关键尺寸缩小到22nm节点以下，STI的填充将成为问题，且填充STI的工艺容差也将变得更窄。即便采用目前通用的高浓度等离子淀积(HDP)和更先进的高深宽比等离子（HARP）淀积工艺仍是如此。

另外，由于在刻蚀沟槽的过程中，硬掩膜的表面会被部分消耗掉，而剩余的硬掩膜表面变得粗糙，使得表面高度不均匀，尤其随着特征尺寸的减小，硬掩膜不均匀的表面变得更加明显。从图1e可以看到，在去除硬掩膜之后，会在基体区域与沟槽填充绝缘介质区域产生高度差（step height）H,通常具有30nm-50nm的高度。由于硬掩膜表面高度不均匀，会导致在同一晶片表面高度差不均匀。在接下来的工艺步骤中，在沟槽两侧的有源区表面形成栅极介质层和多晶硅层或金属层（针对目前高K金属栅结构）。由于在STI结构形成中存在的变化的高度差，多晶硅轮廓会变得不均匀，在之后对多晶硅的刻蚀后会有多晶硅残留物，而这些多晶硅残留物会产生损害STI隔离功能的短路或泄漏电流路径，使得集成电路的性能降低，从而导致可靠性问题和器件失效。

因此，希望一种新的STI隔离结构及其制作方法，其能够解决小尺寸沟槽的填充难题并且不存在上述高度差的问题。

另外，随着隔离结构的缩小，器件间的隔离效果变差。虽然在如1e所示的相同横向节距P（一个有源区加一个隔离区的横向宽度）的情况下,增加STI区的横向宽度D来提高隔离效果，但显然，这势必减小器件有源区114能够利用的有效面积，从而使器件特性下降。

因此，还希望一种新的STI隔离结构及其制作方法，其在保持良好隔离效果的同时又能保持器件的良好特性。

发明内容

为了解决上述问题，本发明第一方面提供一种制作浅沟槽隔离（STI）结构的方法，其特征在于包括如下步骤：提供半导体衬底；在所述半导体衬底上形成绝缘介质；借助掩膜，刻蚀部分绝缘介质以露出下面的半导体衬底，未刻蚀掉的绝缘介质构成STI区；以及在所述STI区之间的所述半导体衬底上外延生长半导体层作为有源区。

本发明第二方面提供一种浅沟槽隔离（STI）结构，其特征在于包括：半导体衬底；在半导体衬底上形成的图案化的绝缘介质，作为STI区；以及在所述STI区之间的半导体衬底上形成的半导体层，作为有源区，其中所述半导体层与所述半导体衬底的材料相同。

本发明第三方面提供一种CMOS器件，其特征在于包括如本发明的第一方面所述的浅沟槽隔离结构，其中在两个相邻有源区中分别形成PMOS晶体管和NMOS晶体管。

本发明的第四方面提供一种包括如本发明的第三方面所述的CMOS器件的动态随机存储器（DRAM）或闪存（Flash）。

总之，本发明利用先刻蚀后外延的工艺方法来完成STI结构的制作，既解决了小尺寸沟槽的填充难题，克服了STI高度差问题。并且可以通过刻蚀工艺调整STI的形状，获得了既能获得良好的隔离效果又能增大器件有源区的有效面积的STI结构，从而提高器件性能。

附图说明

通过参考以下描述和用于示出各个实施例的附图可以最好地理解实施例。在附图中：

图1a-1e是根据现有技术的STI结构的制作方法所得到的STI结构的截面图；

图2-5,6a-6d、7是根据本发明的STI结构的制作方法所得到的结构的截面图；

图8是在制作本发明的STI结构的流程图；以及

图9是在根据本发明所得到的结构基础上形成的CMOS器件的截面图。

具体实施方式

下面，参考附图描述本发明的实施例的一个或多个方面，其中在整个附图中一般用相同的参考标记来指代相同的元件。在下面的描述中，为了解释的目的，阐述了许多特定的细节以提供对本发明实施例的一个或多个方面的彻底理解。然而，对本领域技术人员来说可以说显而易见的是，可以利用较少程度的这些特定细节来实行本发明实施例的一个或多个方面。

另外，虽然就一些实施方式中的仅一个实施方式来公开实施例的特定特征或方面，但是这样的特征或方面可以结合对于任何给定或特定应用来说可能是期望的且有利的其它实施方式的一个或多个其它特征或方面。

首先提供如图2所示的半导体衬底200，其可以是电子领域中已知的任何类型，例如体半导体、绝缘层上半导体（SOI）。材料可以为单晶硅、砷化镓或磷化铟等。在一个具体实施例中，半导体衬底200是（100）晶向或（110）晶向的硅衬底。晶向的选择取决于成品器件性能的要求，（100）晶向的衬底有利于增加器件中电子的迁移率；（110）晶向的衬底有利于增加器件中空穴的迁移率，而由于自身的性质，电子的迁移率大于空穴的迁移率。所以例如在CMOS器件中，若期望其中的PMOS器件和NMOS器件性能尽可能接近，则优选（110）晶向的衬底；若追求更高的NMOS器件的性能，优选（100）晶向的衬底。另外，所提供的半导体衬底可以是P型的、N型的或未掺杂的。

在半导体衬底200上形成绝缘介质202，如图3所示。绝缘介质202的厚度等于预定STI的高度。在一个具体实施例中，所述绝缘介质为氧化物（例如SiO₂）、氮化物（例如SIN、Si₃N₄）。形成绝缘介质202的方法例如为绝缘介质202可以通过沉积工艺形成，本发明对绝缘介质的沉积方法没有任何限制，包括但不限于化学气相沉积（CVD）、等离子辅助CVD、原子层沉积（ALD）、蒸镀、反应溅射、化学溶液沉积或其他类似沉积工艺。作为替代，所述绝缘介质202还可以利用热氧化及沉积工艺的组合形成，即先将半导体衬底200进行热氧化形成一层薄氧化膜，在硅衬底的情况下形成薄的SiO₂，再利用沉积工艺沉积其余的SiO₂达预定的高度。

随后在绝缘介质202上涂布光致抗蚀剂层204并通过曝光、显影等光刻工艺图案化，以露出部分绝缘介质，如图4所示。

随后，利用例如反应离子刻蚀（RIE）或等离子刻蚀等的干法刻蚀工艺或湿法刻蚀工艺或二者的组合，去除露出部分的绝缘介质，露出下面的半导体衬底200，去除光致抗蚀剂层，所得到的结构如图5所示，未去除的绝缘介质部分充当STI区206。

对晶片进行清洗后，在所述STI区之间的所述半导体衬底200上外延生长半导体层作为器件的有源区208。外延生长例如利用金属有机物化学气相沉积（MOCVD）或分子束外延（MBE）。外延层除了结晶方向与衬底单晶一致外，其他特性均可以自主选择，如材料、导电类型、电阻率等。优选地，所述半导体层与所述半导体衬底200的材料相同。在半导体衬底为硅的实施例中，所述半导体层优选为硅。

之后，利用CMP工艺平坦化，去除多余的外延半导体层，得到最终的结构，如图6a所示。

这里，需要注意的是，在现有技术中，是对半导体层进行刻蚀，未刻蚀掉的半导体层作为有源区，而刻蚀掉的半导体部分需要通过填充介质的工艺形成STI区。本发明的技术方案与现有技术完全不同：其通过对半导体衬底上的绝缘层进行刻蚀而自然形成浅沟槽隔离区，刻蚀掉绝缘层的位置通过外延生长半导体材料而形成有源区。因此无需STI填充过程。另外，由于本发明未采用硬掩膜，故不存在硬掩膜去除后存在高度差而影响器件性能的问题。本发明的STI区206的顶部的横向宽度D1（如图6a所示）相比于现有技术中的STI区的顶面的横向宽度D（如图1e所示）可以更小，从而在相同节距P的情况下增加了器件的有源区的横向宽度，进而提高了IC密度。

需要说明的是，若是仅为了解决小尺寸沟槽的填充难题并克服STI高度差问题，那么本发明对于STI区的形状没有任何限制，例如可通过选择性刻蚀工艺将STI区形成为从剖面上看基本垂直的矩形结构、如图6a所示的结构等等。但为了进一步增强器件间的隔离效果，在刻蚀绝缘层的步骤中优选地形成从剖面上看如图6a-6d中的具有上窄下宽（D2>D1）的形状。

在图6a中，隔离区为正梯形形状，其顶面的横向宽度D1可以比图1e中隔离区的横向宽度D小，底面的横向宽度为大于D1的D2。这既有利于使得在整体上加宽了隔离区的横向宽度从而增强了隔离效果，又为在器件的有源区中的上部区域制作沟道区、源漏极以及在有源区上方制作栅极结构节省了空间。正梯形形状的隔离区是通过在绝缘介质中刻蚀出倒梯形形状自然得到的。而无论是利用湿法刻蚀还是干法刻蚀，刻蚀出上宽下窄的倒梯形形状是很容易得到的，例如利用纵向刻蚀速率与横向刻蚀速率相当的干法刻蚀或湿法刻蚀得到，这并没有给刻蚀工艺提出额外的要求。

类似地，还可以形成如图6（b）、（c）、（d）所示的各种STI区结构。在图6（b）中，形成上部结构为矩形下部结构为正梯形的组合形状。上述形状的实现可以通过例如先进行纵向刻蚀速率大于横向刻蚀速率的各向异性的干法刻蚀以形成基本垂直的形状，再进行纵向刻蚀速率与横向刻蚀速率相当的各向同性的干法刻蚀或湿法刻蚀来实现。在图6（c）中，与6（b）相反，形成上部结构为正梯形下部结构为矩形的组合形状。该形状的实现可以通过例如先使用纵向刻蚀速率与横向刻蚀速率相当的干法刻蚀或湿法刻蚀，再使用纵向刻蚀速率大于横向刻蚀速率的干法刻蚀来实现的。在图6（d）中，形成两个基本垂直的矩形形状的组合的形状。该形状的实现可以通过例如先使用具有第一横向刻蚀速率和大于第一横向刻蚀速率的纵向刻蚀速率的干法刻蚀，再使用具有大于第一横向刻蚀速率的第二横向刻蚀速率和大于第二横向刻蚀速率的纵向刻蚀速率的干法刻蚀来实现的。在反应离子刻蚀（RIE）或等离子刻蚀中，各向异性刻蚀速率比可以通过调节反应气体的组分比例和射频功率等方法来实现。

在图6（a）-6（d）所示的结构中，可以通过改变刻蚀工艺参数来改变所述隔离区的横向宽度D1和D2,上部结构和下部结构的高度比（h1：h2）（如果是由两种形状组合的话，如图6（a）-6（c）），需要怎样的D1和D2以及高度比是根据器件所需的有源区的有效面积以及隔离效果综合考虑的，例如，如果器件对于隔离性能要求的不是很高而又希望得到更大的有源区有效面积，则可以适当的减小D1或者增加高度比（h1：h2），反之亦然。

在本发明的教导下，本领域技术人员很容易想到通过改变刻蚀工艺，得到各种既能增加有源区表面横向宽度，又能保持良好隔离效果的STI区的形状。

优选地，在外延生长步骤之前还可以在所述浅沟槽隔离区的顶面和侧壁上形成衬里氧化层210，如图7所示，这是在图6a所示的结构的基础上形成的，显而易见的是，衬里氧化层也可应用于图6b、6c和6d所示的结构。所述衬里氧化层有利于修复刻蚀产生的缺陷。在一个实施例中，所述衬里氧化层的形成包括通过热氧化工艺形成氧化物、氮化物或其组合。衬里氧化层包括二氧化硅/氮化硅、二氧化硅/氮氧化硅、氮氧化硅/氮化硅、二氧化硅/氮化硅/氮氧化硅的叠层。根据本发明的另一实施例，可以使用低压化学气相沉积（LPCVD）、离子增强化学气相沉积（PECVD）或原子层化学气相沉积（ALCVD）工艺形成其可通过热氧化、沉积工艺或其组合形成氧化物、氮化物或其组合。衬里氧化层包括二氧化硅/氮化硅、二氧化硅/氮氧化硅、氮氧化硅/氮化硅、二氧化硅/氮化硅/氮氧化硅的叠层。之后，去除器件有源区处的半导体衬底表面的衬里氧化层（如果有的话）。

图8示出了制作本发明的STI结构的流程图，其中虚线框表示可选步骤。

本发明另外的实施例包括在上述形成的结构上制作的CMOS器件300，其中以上述STI区作为CMOS器件的隔离区302，并且在两个相邻有源区304中分别形成PMOS晶体管和NMOS晶体管，如图9所述。所述CMOS器件可以是以例如SiO₂/多晶硅构成栅极电介质/栅极导体的传统CMOS器件，也可以是以高k介质/金属构成栅极电介质/栅极导体的CMOS器件。另外，本发明的STI结构和技术也可应用于包括所述CMOS器件的动态随机存储器（DRAM）和闪存（Flash）等装置及电路之中。

总之，通过本发明的制作方法，可以在不必进行STI填充的情况下制作STI结构，也不存在现有技术中由于高度差的不一致引起的器件性能方面的问题。并且可以通过刻蚀工艺调整STI的形状，获得了即能获得良好的隔离效果又能增大器件有源区的有效面积的STI结构。

以上所述仅是本发明的较佳实施例，并非对本发明作任何限制。因此，在不脱离本发明技术方法的原理和随附权利要求书所保护范围的情况下，可以对本发明做出各种修改、变化。

Claims

1. 一种制作浅沟槽隔离（STI）结构的方法，其特征在于包括如下步骤：

提供半导体衬底；

在所述半导体衬底上形成绝缘介质；

借助掩膜，刻蚀部分绝缘介质以露出下面的半导体衬底，未刻蚀掉的绝缘介质构成STI区；以及

在所述STI区之间的所述半导体衬底上外延生长半导体层作为有源区。

2. 如权利要求1所述的制作STI结构的方法，还包括在外延生长步骤之前在所述STI区的顶面和侧壁上形成衬里氧化层。

3. 如权利要求1所述的制作STI结构的方法，其中所述衬里氧化层是通过热氧化或沉积工艺形成的。

4. 如权利要求1所述的制作STI结构的方法，其中所述半导体衬底为（100）晶向或（110）晶向的硅衬底。

5. 如权利要求1所述的制作STI结构的方法，其中所述外延生长的半导体层与所述半导体衬底的材料相同。

6. 如权利要求1-5中任一项所述的制作STI结构的方法，其中将STI区刻蚀为具有上窄下宽的形状。

7. 如权利要求6所述的制作STI结构的方法，其中所述将STI区刻蚀为具有上窄下宽的形状包括如下之一：

将所述STI区刻蚀成具有正梯形形状，其中所述正梯形的顶边的横向宽度为D1，底边的横向宽度为D2，且D2>D1；

将STI区刻蚀为具有上部结构为矩形下部结构为正梯形形状的组合结构，其中所述矩形的横向宽度为D1，所述正梯形的顶边的横向宽度为D1，底边的横向宽度为D2，且D2>D1；

将STI区刻蚀为具有上部结构为正梯形下部结构为矩形形状的组合结构，其中所述正梯形的顶边的横向宽度为D1，底边的横向宽度为D2，所述矩形的横向宽度为D2，且D2>D1；

将STI区刻蚀为具有上部结构为横向宽度为D1的矩形、下部结构为横向宽度为D2的矩形形状的组合结构，其中D2>D1。

8. 如权利要求7所述的制作STI结构的方法，其中通过改变刻蚀工艺参数来改变所述隔离区的横向宽度D1和D2或上部结构和下部结构的高度比。

9. 如权利要求8所述的制作STI结构的方法，其中改变刻蚀工艺参数包括改变反应气体的组分比例和射频功率。

10. 一种浅沟槽隔离（STI）结构，其特征在于包括：

半导体衬底；

在半导体衬底上形成的图案化的绝缘介质，作为STI区；以及

在所述STI区之间的半导体衬底上形成的半导体层，作为有源区，其中所述半导体层与所述半导体衬底的材料相同。

11. 如权利要求10所述的浅沟槽隔离（STI）结构，其特征在于还包括在所述STI区的顶面和侧壁上形成的衬里氧化层。

12. 如权利要求11所述的浅沟槽隔离（STI）结构，其特征在于所述衬里氧化层的材料包括氧化物、氮化物或其组合。

13. 如权利要求10所述的浅沟槽隔离（STI）结构，其中所述半导体衬底为（100）晶向或（110）晶向的硅衬底。

14. 如权利要求10-13中任一项所述的浅沟槽隔离（STI）结构，其中STI区具有上窄下宽的形状。

15. 如权利要求14所述的浅沟槽隔离（STI）结构，其中所述上窄下宽的形状是如下之一：

正梯形形状，其中所述正梯形的顶边的横向宽度为D1，底边的横向宽度为D2，且D2>D1；

上部结构为矩形下部结构为正梯形的组合形状，其中所述矩形的横向宽度为D1，所述正梯形的顶边的横向宽度为D1，底边的横向宽度为D2，且D2>D1；

上部结构为正梯形下部结构为矩形的组合形状，其中所述正梯形的顶边的横向宽度为D1，底边的横向宽度为D2，所述矩形的横向宽度为D2，且D2>D1；

上部结构为横向宽度为D1的矩形、下部结构为横向宽度为D2的矩形的组合形状，其中D2>D1。

16. 一种CMOS器件，其特征在于包括如权利要求10-15中任一项所述的浅沟槽隔离结构，其中在两个相邻有源区中分别形成PMOS晶体管和NMOS晶体管。

17. 包括如权利要求16所述的CMOS器件的动态随机存储器（DRAM）或闪存（Flash）。