CN110534515A - 降低单元接触缺陷的制造方法及半导体存储器 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 230000007812 deficiency Effects 0.000 title claims abstract description 12
- 238000002955 isolation Methods 0.000 claims abstract description 59
- 239000000463 material Substances 0.000 claims abstract description 55
- 238000005530 etching Methods 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000000034 method Methods 0.000 claims abstract description 11
- 125000006850 spacer group Chemical group 0.000 claims abstract description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 29
- 229920005591 polysilicon Polymers 0.000 claims description 27
- 239000002184 metal Substances 0.000 claims description 19
- 229910052751 metal Inorganic materials 0.000 claims description 19
- 239000002019 doping agent Substances 0.000 claims description 5
- 239000007769 metal material Substances 0.000 claims description 3
- 230000003628 erosive effect Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 abstract description 164
- 230000007547 defect Effects 0.000 abstract description 12
- 229910052710 silicon Inorganic materials 0.000 abstract description 6
- 239000010703 silicon Substances 0.000 abstract description 6
- 230000008021 deposition Effects 0.000 abstract description 4
- 239000011241 protective layer Substances 0.000 abstract description 3
- 238000002360 preparation method Methods 0.000 abstract 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000002829 reductive effect Effects 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000012512 characterization method Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明揭示一种降低单元接触缺陷的制造方法及半导体存储器，方法包括提供衬底，并在衬底上的位线结构、有源区和浅沟槽隔离结构的表面上沉积形成第一接触层，第一接触层在相邻位线结构之间形成第一凹槽；在第一接触层上沉积形成第二接触层，第二接触层在所述第一凹槽处形成第二凹槽；去除位线结构顶部和第二凹槽底部的第二接触层，露出第一接触层；过度刻蚀第一接触层，以露出位线结构和浅沟槽隔离结构的顶部，并在第二凹槽中填充接触间隔材料，以间隔单元接触；半导体存储器包括上述方法制备的单元接触。本发明的第二接触层用作保护层，以使在过度刻蚀第一接触层时，减少对浅沟槽隔离结构两侧硅的刻蚀，减少单元接触的缺陷。
Description
技术领域
本发明涉及一种半导体存储器工艺制程，尤其涉及一种半导体存储器中降低单元接触缺陷的制造方法及半导体存储器。
背景技术
在半导体存储器的制程中，对于单元接触的结构，如图1所示，在衬底10上形成有源区12、字线11、位线结构13、和浅沟槽隔离结构(STI)14，以构成接触单元开口，在接触单元开口沉积多晶硅16，在多晶硅16上沉积一层氮化硅15，同时刻蚀多晶硅16和氮化硅15，以形成单元接触结构，但是由于多晶硅16和氮化硅15刻蚀速率差异且氮化硅15只沉积在多晶硅16表面，在竖直刻蚀过程中会对多晶硅16侧面造成缺陷，同时在过度刻蚀多晶硅16显露浅沟槽隔离结构14时，也会刻蚀位于多晶硅16底部浅沟槽隔离结构14两侧的硅，造成缺陷，此类缺陷会形成漏电路径，造成电荷存储漏电，对器件性能造成不利影响。
发明内容
本发明提供一种降低单元接触缺陷的制造方法及半导体存储器，以至少解决现有技术中的以上技术问题。
为达到上述目的，本发明一种半导体存储器中降低单元接触缺陷的制造方法，包括：
提供衬底，所述衬底包括形成在所述衬底中的多个有源区、隔离各所述有源区的浅沟槽隔离结构、部分形成在所述有源区中的多条字线、以及部分形成在所述有源区上且位于两条所述字线之间的多个位线结构；
沉积第一接触材料在所述位线结构表面、相邻所述位线结构之间的所述有源区表面和所述浅沟槽隔离结构表面上，以形成第一接触层，其中，所述第一接触层在相邻所述位线结构之间形成第一凹槽；
沉积第二接触材料在所述第一接触材料上，以形成第二接触层，其中，所述第二接触层在所述第一凹槽处形成第二凹槽；所述第二凹槽的底部与所述浅沟槽隔离结构对准，所述第二凹槽底部的宽度小于所述浅沟槽隔离结构的宽度，以及在相同刻蚀条件下所述第二接触材料刻蚀速率比所述第一接触材料的刻蚀速率慢；
去除所述位线结构顶部和所述第二凹槽底部的所述第二接触层，以露出位于所述位线结构顶部的所述第一接触层和位于所述第一凹槽底部对准于所述浅沟槽隔离结构的所述第一接触层，部分的所述第二接触层仍位于所述第一接触层在所述位线结构之间的侧面；
过度刻蚀位于位线结构顶端的所述第一接触层以及过度刻蚀所述第二凹槽底部的所述第一接触层，以露出所述位线结构顶部和所述浅沟槽隔离结构的顶部；以及
在所述第二凹槽中填充接触间隔材料，以形成在所述浅沟槽隔离结构上且间隔单元接触的间隔结构。
一种实施例中，在所述第二凹槽中填充接触间隔材料的步骤包括：
形成第一间隔层于所述浅沟槽隔离结构上方两侧，以覆盖所述第一接触层和所述第二接触层显露的表面，且所述第一间隔层形成开口；以及
形成第二间隔层于所述第一间隔层上，以填充所述第一间隔层开口；所述制造方法还包括：
向下刻蚀所述第一接触层和所述第二接触层上端面，以形成接触开口，并在所述接触开口内填充金属材料，以形成金属接触层，所述单元接触包括所述第一接触层、所述第二接触层及所述金属接触层。
一种实施例中，在去除所述位线结构顶部和所述第二凹槽底部的所述第二接触材料之前，所述制造方法还包括：
在所述第二接触层上沉积第三接触材料，以形成第三接触层，所述第三接触层填充所述第二凹槽；以及
去除所述位线结构顶部和所述第二凹槽底部的所述第二接触层的步骤还包括：
刻蚀所述位线结构顶部和所述第二凹槽底部的所述第三接触层，当露出所述位线结构顶部的所述第一接触层，位于所述第一凹槽底部对准于所述浅沟槽隔离结构的部分所述第一接触层以及位于所述第一凹槽侧壁的所述第二接触层亦露出。
一种实施例中，所述第二接触层的电阻高于所述第一接触层的电阻。
一种实施例中，所述第一接触材料和所述第三接触材料包括高浓度掺杂多晶硅，所述第二接触材料包括低浓度掺杂多晶硅。
一种实施例中，所述过度刻蚀包括干法刻蚀。
为达到上述目的，本发明一种降低单元接触缺陷的半导体存储器，包括：
衬底，所述衬底包括形成在所述衬底中的多个有源区、隔离各所述有源区的浅沟槽隔离结构、部分形成在所述有源区中的多条字线、以及部分形成在所述有源区上且位于两条所述字线之间的多个位线结构；
第一接触层，形成于相邻所述位线结构之间所述浅沟槽隔离结构两侧的有源区上，每侧所述第一接触层的截面包括L型，所述第一接触层包括覆盖所述有源区的底部，和覆盖所述位线结构侧壁的侧部；
第二接触层，形成于所述第一接触层的底部上且覆盖所述侧部的侧壁，其中，所述第二接触层的刻蚀速率小于所述第一接触层的刻蚀速率；
间隔结构，形成于所述浅沟槽隔离结构上方并位于所述第一接触层和所述第二接触层之间的空间，以间隔单元接触。
一种实施例中，所述接触间隔结构包括：
第一间隔层，形成于所述浅沟槽隔离结构上方，所述第一间隔层覆盖所述第一接触层的底部侧壁、以及所述第二接触层的侧壁，其中，所述第一间隔层的厚度小于所述浅沟槽隔离结构的宽度的1/2，以使所述第一间隔层具有开口；以及
第二间隔层，形成于第一间隔层上，用于填充所述第一间隔层的开口；
所述单元接触包括所述第一接触层、所述第二接触层及金属接触层，所述金属接触层形成于所述第一接触层顶部和所述第二接触层顶部，且所述金属接触层的顶端与所述第一间隔层顶端和第二间隔层顶端对齐。
一种实施例中，所述第一接触层的材料包括高浓度掺杂多晶硅，所述第二接触层的材料包括低浓度掺杂多晶硅。
一种实施例中，所述第二接触层的电阻高于所述第一接触层的电阻。
本发明第一接触层未沉积满浅沟槽隔离上方空间，且在所述第一接触层上沉积第二接触层，且所述第二接触层与所述第一接触层存在刻蚀速率差异，第二接触层的刻蚀速率慢，可以有效保护竖直刻蚀时第二接触层侧面产生刻蚀缺陷，同时第一接触层的刻蚀速率快，在过度刻蚀时，减少对STI两侧硅的刻蚀，减少单元接触的缺陷。
上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。
附图说明
在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。
图1为现有技术中制造单元接触形成缺陷的结构剖面图。
图2为本发明实施例中降低单元接触缺陷的方法的流程图。
图3为本发明实施例中与步骤S10对应的结构剖面图。
图4为本发明实施例中与步骤S20对应的结构剖面图。
图5为本发明实施例中与步骤S30对应的结构剖面图。
图6为本发明实施例中在图5对应结构上刻蚀第三接触层形成的结构的剖面图。
图7为本发明实施例中与步骤S40对应的结构剖面图。
图8为本发明实施例中与步骤S50对应的结构。
图9为本发明实施例中与形成接触间隔结构对应的结构剖面图。
图10为本发明实施例中与形成刻蚀第一接触层和第二接触层以形成金属接触层的对应的结构剖面图。
图11为本发明实施例中单元接触的整体结构剖面图。
附图1的附图标记：10衬底，11字线，12有源区，13位线结构，14浅沟槽隔离结构，15氮化硅，16多晶硅。
附图2至9的附图标记：
110 衬底，
111 有源区，
112 字线，
113 位线结构，
113a 位线接触点，
113b 阻挡层，
113c 位线-金属钨，
113d 隔离结构，
114 浅沟槽隔离结构，
120 第一接触层，
121 第一凹槽，
130 第二接触层，
131 第二凹槽，
140 金属接触层，
150 第一间隔层，
160 第二间隔层，
170 第三接触层。
具体实施方式
在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。
实施例一
本实施例一种半导体存储器中降低单元接触缺陷的制造方法，参照图2所示，所述制造方法包括：
步骤S10：参照图3所示，提供衬底110，所述衬底110包括形成在所述衬底110中的多个有源区111、隔离各所述有源区111的浅沟槽隔离结构114、部分形成在所述有源区111中的多条字线112、以及部分形成在所述有源区111上且位于两条所述字线112之间的多个位线结构113，其中，所述字线112埋入式穿过有源区111，部分形成在所述有源区111中，所述位线结构113还包括位线接触点113a上阻挡层113b和位线金属钨113c以及位线接触点113a、阻挡层113b和位线金属钨113c两侧的隔离结构113d。
步骤S20：参照图4所示，沉积第一接触材料在所述位线结构113表面、相邻所述位线结构113中，以形成第一接触层120，其中，所述第一接触层120在相邻所述位线结构113之间形成第一凹槽121。
步骤S30：参照图5所示，沉积第二接触材料在所述第一接触材料上，以形成第二接触层130，其中，所述第二接触层130在所述第一凹槽121处形成第二凹槽131；所述第二凹槽131的底部与所述浅沟槽隔离结构114对准，所述第二凹槽131底部的宽度小于所述浅沟槽隔离结构114的宽度，以及在相同刻蚀条件下所述第二接触材料刻蚀速率比所述第一接触材料的刻蚀速率慢。
步骤S40：参照图7所示，去除所述位线结构113顶部和所述第二凹槽131底部的所述第二接触层130，以露出位于所述位线结构113顶部的所述第一接触层120和位于所述第一凹槽121底部对准于所述浅沟槽隔离结构113的所述第一接触层120，部分的所述第二接触层仍位于所述第一接触层在所述位线结构之间的侧面。
步骤S50：参照图8所示，过度刻蚀位于所述位线结构113顶端的所述第一接触层120以及过度刻蚀所述第二凹槽131底部的所述第一接触层120，以露出所述位线结构113顶部和所述浅沟槽隔离结构114的顶部。
步骤S60：参照图11所示，在所述第二凹槽131中填充接触间隔材料，以形成在所述浅沟槽隔离结构114上且间隔接触单元的间隔结构(150,160)。
在一具体实施例中，所述刻蚀包括干法刻蚀。
本实施例通过沉积第一接触材料形成未沉积满浅沟槽隔离114上方空间的第一接触层120，且在所述第一接触层120上沉积第二接触层130。第二接触层130与第一接触层120存在刻蚀速率差异。第二接触层130的刻蚀速率慢，用作第一接触层120的保护层，同时有效保护竖直刻蚀时第二接触层130侧面产生刻蚀缺陷。第一接触层120的刻蚀速率快，因此在过度刻蚀时，显露所述浅沟槽隔离结构114即停止刻蚀，减少对浅沟槽隔离结构114两侧硅的刻蚀，减少单元接触的缺陷。
在一具体实施例中，参照图9所示，在所述第二凹槽131中填充接触间隔材料的步骤包括：
形成第一间隔层150于所述浅沟槽隔离结构114上方两侧，以覆盖所述第一接触层120和所述第二接触层130显露的表面，且所述第一间隔层150形成开口；以及
形成第二间隔层160于所述第一间隔层150上，以填充所述第一间隔层150开口；
参照图10图11所示，所述制造方法还包括：
向下刻蚀所述第一接触层120和所述第二接触层130上端面，以形成接触开口，并在所述接触开口内填充金属材料，以形成金属接触层140，所述接触单元包括所述第一接触层120、第二接触层130和金属接触层140。
在一个实施例中，第一间隔层150的材料可以包括氧化硅，第二间隔层160的材料可以包括氮化硅。
本实施例填充接触间隔材料以形成单元接触，能够有效防止所述浅沟槽隔离结构114两侧的第一接触层120和第二接触层130接触。同时，金属接触层层140可以增加单元接触的导电性。
在一具体实施例中，在所述步骤S40中去除所述位线结构113顶部和所述第二凹槽131底部的所述第二接触材料之前，所述制造方法还包括：
参照图6所示，在所述第二接触层130上沉积第三接触材料，以形成第三接触层170，所述第三接触层170填充所述第二凹槽131。
参照图6和图7所示，去除所述位线结构113顶部和所述第二凹槽131底部的所述第二接触层130，还包括：
刻蚀所述位线结构113顶部和所述第二凹槽131底部的所述第三接触层，当露出所述位线结构113顶部的所述第一接触层120，位于所述第一凹槽121底部对准于所述浅沟槽隔离结构114的部分所述第一接触层120以及位于所述第一凹槽121侧壁的所述第二接触层130亦露出。
本实施例中沉积所述第三接触层170用于控制刻蚀所述第二接触层130时的刻蚀速率，防止刻蚀所述第二接触层130时造成缺陷。
在一具体实施例中，所述第二接触层130的电阻高于所述第一接触层120的电阻。
在一具体实施例中，所述第一接触材料和所述第三接触材料包括高浓度掺杂多晶硅，所述第二接触材料包括低浓度掺杂多晶硅。
多晶硅的掺杂浓度影响刻蚀速率。
当多晶硅的掺杂浓度高时，对多晶硅进行刻蚀的速率较快；
当多晶硅的掺杂浓度低时，对多晶硅进行刻蚀的速率较慢。
本实施例由于第二接触材料的电阻高于第一接触材料，以使在电流分流时，有较小的电流通过，漏电几率降低。
实施例二
本实施例一种降低单元接触缺陷的半导体存储器，参照图11所示，包括衬底110，第一接触层120，第二接触层130和接触间隔结构150和160。
所述衬底110包括形成在所述衬底110中的多个有源区111、隔离各所述有源区111的浅沟槽隔离结构114、部分形成在所述有源区111中的多条字线112、以及部分形成在所述有源区111上且位于两条所述字线112之间的多个位线结构113。
所述第一接触层120形成于相邻所述位线结构113之间所述浅沟槽隔离结构114两侧的有源区111上，每侧所述第一接触层120的截面包括L型，所述第一接触层120包括覆盖所述有源区111的底部，和覆盖所述位线结构113侧壁的侧部。
所述第二接触层130形成于所述第一接触层120的底部上且覆盖所述侧部的侧壁，其中，所述第二接触层130的刻蚀速率小于所述第一接触层120的刻蚀速率。
所述间隔结构150和160形成于所述浅沟槽隔离结构114上方并位于所述第一接触层120和所述第二接触层130之间的空间，以间隔单元接触。
在一具体实施例中，所述间隔结构150和160可以包括第一间隔层150和第二间隔层160。
第一间隔层150形成于所述浅沟槽隔离结构114上方，第一间隔层150覆盖所述第一接触层120的底部侧壁、以及所述第二接触层130的侧壁，其中，所述第一间隔层150的厚度小于所述浅沟槽隔离结构114的宽度的1/2，以使第一间隔层150具有开口。
第二间隔层160形成于第一间隔层150上，用于填充第一间隔层150的开口。
所述单元接触包括所述第一接触层120、第二接触层130和金属接触层140。
所述金属接触层140形成于第一接触层120顶部和第二接触层130顶部，且所述金属接触层140的顶端与第一间隔层150顶端和第二间隔层160顶端对齐。
其中，所述第一间隔层150的材料可以包括氧化硅，所述第二间隔层160的材料可以包括氮化硅。
所述第二接触层130与所述第一接触层120上端端面可共面。
本实施例通过沉积第一接触层120形成未沉积满浅沟槽隔离114上方空间，且在所述第一接触层120上沉积第二接触层130，且所述第二接触层130与所述第一接触层120存在刻蚀速率差异，第二接触层130的刻蚀速率慢，用作第一接触层120的保护层，同时有效保护竖直刻蚀时第二接触层130侧面产生刻蚀缺陷，由于第一接触层120的刻蚀速率快，在过度刻蚀时，显露所述浅沟槽隔离结构114即停止刻蚀，减少对浅沟槽隔离结构114两侧硅的刻蚀，减少单元接触的缺陷。
在一具体实施例中，所述第一接触层120的材料包括高浓度掺杂多晶硅，所述第二接触层130的材料包括低浓度掺杂多晶硅。
多晶硅的掺杂浓度影响刻蚀速率。
当多晶硅的掺杂浓度高时，对多晶硅进行刻蚀的速率较快；
当多晶硅的掺杂浓度低时，对多晶硅进行刻蚀的速率较慢。
在一具体实施例中，所述第二接触层130的电阻高于所述第一接触层120的电阻。
本实施例由于第二接触层130的电阻高于第一接触层120，以使在电流分流时，有较小的电流通过，漏电几率降低。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。
上文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，上文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
Claims (10)
1.一种半导体存储器中降低单元接触缺陷的制造方法，其特征在于，包括：
提供衬底，所述衬底包括形成在所述衬底中的多个有源区、隔离各所述有源区的浅沟槽隔离结构、部分形成在所述有源区中的多条字线、以及部分形成在所述有源区上且位于两条所述字线之间的多个位线结构；
沉积第一接触材料在所述位线结构表面、相邻所述位线结构之间的所述有源区表面和所述浅沟槽隔离结构表面上，以形成第一接触层，其中，所述第一接触层在相邻所述位线结构之间形成第一凹槽；
沉积第二接触材料在所述第一接触材料上，以形成第二接触层，其中，所述第二接触层在所述第一凹槽处形成第二凹槽；所述第二凹槽的底部与所述浅沟槽隔离结构对准，所述第二凹槽底部的宽度小于所述浅沟槽隔离结构的宽度，以及在相同刻蚀条件下所述第二接触材料刻蚀速率比所述第一接触材料的刻蚀速率慢；
去除所述位线结构顶部和所述第二凹槽底部的所述第二接触层，以露出位于所述位线结构顶部的所述第一接触层和位于所述第一凹槽底部对准于所述浅沟槽隔离结构的所述第一接触层，部分的所述第二接触层仍位于所述第一接触层在所述位线结构之间的侧面；
过度刻蚀位于位线结构顶端的所述第一接触层以及过度刻蚀所述第二凹槽底部的所述第一接触层，以露出所述位线结构顶部和所述浅沟槽隔离结构的顶部；以及
在所述第二凹槽中填充接触间隔材料，以形成在所述浅沟槽隔离结构上且间隔单元接触的间隔结构。
2.根据权利要求1所述的制造方法，其特征在于，在所述第二凹槽中填充接触间隔材料的步骤包括：
形成第一间隔层于所述浅沟槽隔离结构上方两侧，以覆盖所述第一接触层和所述第二接触层显露的表面，且所述第一间隔层形成开口；以及
形成第二间隔层于所述第一间隔层上，以填充所述第一间隔层开口；所述制造方法还包括：
向下刻蚀所述第一接触层和所述第二接触层上端面，以形成接触开口，并在所述接触开口内填充金属材料，以形成金属接触层，所述单元接触包括所述第一接触层、所述第二接触层及所述金属接触层。
3.根据权利要求1所述的制造方法，其特征在于，在去除所述位线结构顶部和所述第二凹槽底部的所述第二接触材料之前，所述制造方法还包括：
在所述第二接触层上沉积第三接触材料，以形成第三接触层，所述第三接触层填充所述第二凹槽；以及
去除所述位线结构顶部和所述第二凹槽底部的所述第二接触层的步骤还包括：
刻蚀所述位线结构顶部和所述第二凹槽底部的所述第三接触层，当露出所述位线结构顶部的所述第一接触层，位于所述第一凹槽底部对准于所述浅沟槽隔离结构的部分所述第一接触层以及位于所述第一凹槽侧壁的所述第二接触层亦露出。
4.根据权利要求1所述的制造方法，其特征在于，所述第二接触层的电阻高于所述第一接触层的电阻。
5.根据权利要求3所述的制造方法，其特征在于，所述第一接触材料和所述第三接触材料包括高浓度掺杂多晶硅，所述第二接触材料包括低浓度掺杂多晶硅。
6.根据权利要求1至3任一项所述的制造方法，其特征在于，所述过度刻蚀包括干法刻蚀。
7.一种降低单元接触缺陷的半导体存储器，其特征在于，包括：
衬底，所述衬底包括形成在所述衬底中的多个有源区、隔离各所述有源区的浅沟槽隔离结构、部分形成在所述有源区中的多条字线、以及部分形成在所述有源区上且位于两条所述字线之间的多个位线结构；
第一接触层，形成于相邻所述位线结构之间所述浅沟槽隔离结构两侧的有源区上，每侧所述第一接触层的截面包括L型，所述第一接触层包括覆盖所述有源区的底部，和覆盖所述位线结构侧壁的侧部；
第二接触层，形成于所述第一接触层的底部上且覆盖所述侧部的侧壁，其中，所述第二接触层的刻蚀速率小于所述第一接触层的刻蚀速率；
接触间隔结构，形成于所述浅沟槽隔离结构上方并位于所述第一接触层和所述第二接触层之间的空间，以间隔单元接触。
8.根据权利要求7所述的半导体存储器，其特征在于，所述接触间隔结构包括：
第一间隔层，形成于所述浅沟槽隔离结构上方，所述第一间隔层覆盖所述第一接触层的底部侧壁、以及所述第二接触层的侧壁，其中，所述第一间隔层的厚度小于所述浅沟槽隔离结构的宽度的1/2，以使所述第一间隔层具有开口；以及
第二间隔层，形成于第一间隔层上，用于填充所述第一间隔层的开口；
所述单元接触包括所述第一接触层、所述第二接触层及金属接触层，所述金属接触层形成于所述第一接触层顶部和所述第二接触层顶部，且所述金属接触层的顶端与所述第一间隔层顶端和第二间隔层顶端对齐。
9.根据权利要求7所述的半导体存储器，其特征在于，所述第一接触层的材料包括高浓度掺杂多晶硅，所述第二接触层的材料包括低浓度掺杂多晶硅。
10.根据权利要求7、8或9所述的半导体存储器，其特征在于，所述第二接触层的电阻高于所述第一接触层的电阻。
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| Application Number | Priority Date | Filing Date | Title |
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| Publication Number | Publication Date |
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| CN110534515A true CN110534515A (zh) | 2019-12-03 |
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