KR20010029826A - 집적 회로 칩 및 이의 제조 방법 - Google Patents

집적 회로 칩 및 이의 제조 방법 Download PDF

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KR20010029826A
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그루엔닝울리크
라덴스칼제이
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인피니언 테크놀로지스 노쓰 아메리카 코포레이션
포만 제프리 엘
인터내셔널 비지네스 머신즈 코포레이션
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Abstract

수평 기판의 수직 개구에 저장 커패시터를 형성하며, 수직 개구로부터 횡방향으로 연장하는 도전성 스트랩을 형성하고, 수직 표면을 따라 연장하는 채널 영역을 갖는 트랜지스터를 형성 - 이 수직 표면은 수직 개구의 외부에 위치하여 횡방향으로 이격되며, 트랜지스터는 도전성 스트랩의 외방확산에 의해 저장 커패시터에 전기적으로 접속되어짐 - 하는 것을 포함하는 집적 회로 칩에 대한 방법 및 구조가 개시되어 있다.

Description

집적 회로 칩 및 이의 제조 방법{HYBRID 5F2 CELL LAYOUT FOR BURIED SURFACE STRAP ALIGNED TO VERTICAL TRANSISTOR}
본 발명은 일반적으로 반도체 디바이스에 관한 것이며 좀 더 구체적으로는 매립된 표면 스트랩을 갖는 수직형 트랜지스터를 포함한 반도체 디바이스에 관한 것이다.
수직형 트랜지스터는 반도체 제조 기술 분야에서 트랜지스터 디바이스의 전체 크기를 감소시켜 이러한 디바이스의 집적도(scaling)를 증가시키는 것으로 잘 알려져 있다. 그러나, 통상적인 수직형 트랜지스터는 스트랩(예를 들면, 축적 디바이스 및 트랜지스터의 게이트/드레인간의 접속)의 형성과 연관된 실질적인 문제를 갖는다.
아래에 상술된 바와 같이, 본 발명은 수직형 트랜지스터내에 매립된자기 정렬된 스트랩을 형성함으로써 이러한 문제점들을 해결한다.
따라서 본 발명의 목적은 수평 기판의 수직 개구에 저장 커패시터를 형성하는 것과 수직 개구로부터 횡방향으로 연장하는 도전성 스트랩을 형성하는 것과 수직 표면을 따라 연장하는 채널 영역을 갖는 트랜지스터를 형성하는 것 - 수직 표면은 수직 개구 외부에 위치하여 횡방향으로 이격되며, 트랜지스터는 도전성 스트랩의 외방확산에 의해 저장 커패시터에 전기적으로 접속되어짐 - 을 포함하는 집적 회로 칩 제조에 대한 구조 및 방법을 제공하는데 있다.
도전성 스트랩의 형성은 저장 커패시터를 둘러싸는 절연체의 상부 부분을 제거하여 스트랩 갭을 형성하는 것과, 스트랩 갭을 도전성 재료로 채우는 것을 포함한다. 트랜지스터의 형성은 저장 커패시터상에서 기판에 게이트 개구를 리소그래피로 형성하는 것과 - 게이트 개구는 수직 개구로부터 횡방향으로 이격된 적어도 하나의 벽을 가지며, 게이트 개구의 벽은 수직 표면을 가짐 -을 포함한다. 본 발명은 또한 게이트 개구에 제 1 스페이서를 형성하는 것과 스트랩 개구를 정렬시키기 위해 제 1 스페이서를 이용하여 기판에 스트랩 개구를 형성하는 것 - 도전성 스트랩은 스트랩 개구에 제 2 스페이서를 형성함 -을 포함한다. 이 프로세스는 제 1 스페이서 및 제 2 스페이서의 일부를 제거하여 스텝를 형성하는 것 - 외방확산은 도전성 스트랩에 인접한 스텝의 일부상에 형성되어짐 -을 더 포함한다. 게이트 개구가 스트랩 개구보다 더 넓음으로 인해 스텝을 형성한다.
본 발명은 수직 표면에 인접한 게이트 도전체를 형성하며, 게이트 도전체에서의 전압은 채널 영역을 도전성으로 만들어, 도전성 스트랩 및 외방확산을 통해 저장 커패시터를 전기적으로 접속시킨다.
본 발명의 또 다른 실시예는 수직 기판의 수직 개구에 저장 커패시터를 형성하는 것과, 저장 커패시터상에서 수직 개구에 스탭을 형성하는 것과, 스텝의 하부 부분을 따라 도전성 스트랩을 형성하는 것 - 도전성 스트랩은 저장 커패시터에 전기적으로 접속되며 수직 개구로부터 횡방향으로 연장함 - 과, 스텝의 수직형 부분을 따라 연장하는 채널 영역을 갖는 트랜지스터를 형성하는 것 - 수직 표면은 수직 개구 외부에 위치하여 횡방향으로 이격되며, 트랜지스터는 도전성 스트랩의 외방확산에 의해 저장 커패시터에 전기적으로 접속되어짐- 하는 것을 포함한다.
도전성 스트랩의 형성은 저장 커패시터를 둘러싸는 절연체의 상부 부분을 제거하여 스트랩 갭을 형성하는 것과 스트랩 갭을 도전성 재료로 채우는 것을 포함한다. 트랜지스터의 형성은 저장 커패시터상의 기판에 게이트 개구를 리소그래피로 형성하는 것 - 게이트 개구는 수직 개구로부터 횡방향으로 이격된 적어도 하나의 벽을 가지며, 게이트 개구의 벽은 수직 표면을 가짐 - 을 포함한다. 트랜지스터의 형성은 또한 게이트 개구에 제 1 스페이서를 형성하는 것과 스트랩 개구를 정렬시키기 위해 제 1 스페이서를 이용하여 기판에 스트랩 개구를 형성하는 것 - 도전성 스트랩은 스트랩 개구에 제 2 스페이서를 형성함 - 을 포함한다. 이 프로세스는 제 1 스페이서 및 제 2 스페이서의 일부를 제거하여 스텝를 형성하는 것 - 외방확산은 도전성 스트랩에 인접한 스텝의 일부상에 형성되어짐 - 을 더 포함한다.
게이트 개구가 스트랩 개구보다 더 넓음으로 인해서 스텝을 형성한다. 집적 회로 칩의 형성은 수직 표면에 인접한 게이트 도전체를 형성하는 것을 더 포함하며, 게이트 도전체에서의 전압은 채널 영역을 도전성으로 만들어, 도전성 스트랩 및 외방확산을 통해 저장 커패시터를 전기적으로 접속시킨다.
본 발명에 따른 집적 회로 칩은 수평 기판의 수직 개구에 형성된 저장 커패시터와 수직형 표면을 따라 연장하는 채널 영역을 갖는 트랜지스터 - 수직 표면은 수직 개구 외부에 위치하여 횡방향으로 이격됨 - 와 수직 개구로부터 횡방향으로 연장하는 도전성 스트랩 - 도전성 스트랩은 트랜지스터를 저장 커패시터에 전기적으로 접속하는 외방확산을 가짐- 을 포함한다.
집적 회로 칩은 저장 커패시터 및 절연체의 상부 부분상의 스트랩 갭을 둘러싸는 절연체를 포함하며, 이 도전성 스트랩은 스트랩 갭에 위치된다. 수직형 트랜지스터는 저장 커패시터상에서 기판에 게이트 개구를 포함하며, 게이트 개구는 수직 개구로부터 횡방향으로 이격된 적어도 하나의 벽을 가지며, 게이트 개구의 벽은 수직 표면을 포함한다. 집적 회로 칩은 게이트 개구의 제 1 스페이서 및 스트랩 개구의 제 2 스페이서로 정렬된 기판에 스트랩 개구를 포함하며, 제 2 스페이서는 도전성 스트랩을 포함한다. 본 발명은 또한 게이트 개구 및 스트랩 개구에서의 다른 폭으로 인해 형성된 스텝을 포함하며, 외방확산은 도전성 스트랩에 인접한 스텝의 일부상에 위치한다. 집적 회로 칩은 또한, 수직 표면에 인접한 게이트 도전체를 포함하며, 게이트 도전체에서의 전압은 채널 영역을 도전성으로 만들며, 도전성 스트랩 및 외방확산을 통해 트랜지스터 및 저장 커패시터를 전기적으로 접속시킨다.
도 1은 본 발명에 따라 부분적으로 완성된 수직형 트랜지스터의 개략도,
도 2는 본 발명에 따라 부분적으로 완성된 수직형 트랜지스터의 개략도,
도 3은 본 발명에 따라 부분적으로 완성된 수직형 트랜지스터의 개략도,
도 4는 본 발명에 따라 부분적으로 완성된 수직형 트랜지스터의 개략도,
도 5는 본 발명에 따라 부분적으로 완성된 수직형 트랜지스터의 개략도,
도 6은 본 발명에 따라 부분적으로 완성된 수직형 트랜지스터의 개략도,
도 7은 본 발명에 따라 부분적으로 완성된 수직형 트랜지스터의 개략도,
도 7은 본 발명에 따라 부분적으로 완성된 수직형 트랜지스터의 개략도,
도 8은 본 발명에 따라 부분적으로 완성된 수직형 트랜지스터의 개략도,
도 9는 본 발명에 따라 부분적으로 완성된 수직형 트랜지스터의 개략도,
도 10은 본 발명에 따라 부분적으로 완성된 수직형 트랜지스터의 개략도,
도 11은 본 발명에 따라 부분적으로 완성된 수직형 트랜지스터의 개략도,
도 12는 본 발명에 따라 부분적으로 완성된 수직형 트랜지스터의 개략도,
도 13은 본 발명에 따라 부분적으로 완성된 수직형 트랜지스터의 개략도,
도 14는 본 발명에 따라 부분적으로 완성된 수직형 트랜지스터의 개략도,
도 15는 본 발명에 따라 부분적으로 완성된 수직형 트랜지스터의 개략도,
도 16은 본 발명에 따라 부분적으로 완성된 수직형 트랜지스터의 개략도,
도 17은 본 발명에 따라 부분적으로 완성된 수직형 트랜지스터의 개략도,
도 18은 본 발명에 따라 부분적으로 완성된 수직형 트랜지스터의 개략도,
도 19는 본 발명의 바람직한 방법을 예시하는 흐름도.
도면의 주요 부분에 대한 부호의 설명
101 : 기판 100 : 패드층
102 : 트렌치 103 : 도전성 층
106 : 트렌치 107 : 절연체
109 : 트렌치 112 : 패드층
300 : 트렌치 500 : 측벽 스페이서
501 : 트렌치 802 : 트렌치
800 : 스트랩 갭 700 : 도전체
1100 : 노드 정션 영역 1101 : 산화물
1503 : 실리콘 질화물 1701 : 게이트 도전성 개구
1700 : 측벽 스페이서 1300 : 스텝
이제 도면, 특히 도 1 내지 18을 참조하여, 본 발명의 제 1 실시예가 예시되어 진다. 좀 더 구체적으로, 도 1은 정면도를 예시하며, 도 2는 동일한 구조의 측면도를 도시한다. 도 1은 도 2의 라인 B-B에 따른 단면도이다. 도면 전반에 걸쳐서 동일한 항목(item)에는 동일한 식별 번호가 주어진다.
도 1은 기판(101), 예를 들면 실리콘 및 이와 유사한 기판(101)을 예시한다. 패드 질화물 층과 같은 패드층(100)은 스퍼터링, 증발 등과 같은 통상적인 기술을 사용하여 기판(101)위에 형성되어 진다. 패드층(100)은 이후에 화학 기계 연마(CMP)와 같은 통상적인 기술을 다시 사용하여 평탄화되어 진다.
저장 커패시터(storage capacitor)를 위한 딥 트렌치(deep trench:102)가 통상적인 리소그래피 마스킹 및 에칭 기술을 사용하여 기판(101)에 형성되어 진다. 트렌치(102)는 산화질화물(NO)과 같은 얇은 절연체가 입혀져 질화물 유전체층을 형성한다. 트렌치의 상부 부분은 실리콘 국부 산화(LOCOS)와 같은 잘 알려진 처리를 사용하여 산화물과 같은 절연체(104)가 입혀진다. 얇은 절연체(104)는 때때로 본 명세서에서 "칼라 산화물(collar oxide)"로서 참조되어 진다. 이후에, 트렌치(102)는 금속, 합금 또는 반도전체와 같은 도전성 재료(103)로 채워져, 궁극적으로 저장 커패시터를 형성한다. 이후에 도전성 층(103)은 습식 또는 건식 에칭과 같은 통상적인 방법을 사용하여 부분적으로 리세스되어 진다.
이후에, 트렌치(106)의 상부 부분은 다시 산화물과 같은 절연체(107)로 채워져 저장 커패시터를 완성한다. 절연체(107)는 때때로 본 명세서에서 트렌치 톱 산화물(trench top oxide:107)로써 참조되어 진다. 이후에 트렌치(109)가 인접 디바이스를 상호 격리시키기 위해 기판(101)내로 리세스된다. 이 트렌치(109)는 종종 액티브 영역 격리 트렌치로서 참조되어 진다. 트렌치는 액상 테트라에틸오르소실리케이트(liquid phase tetraethylorthosilicate:LPTEOS) 또는 고밀도 플라즈마(HDP) 산화물과 같은 절연 재료(110)로 채워진다. 이후에 이 구조는 예를 들면 화학 기계 연마(CMP)를 사용하여 평탄화되어지며, 이 구조를 피복하기 위해 상부 패드층(112)이 증착되어 진다.
상술한 도 1 및 도 2와 같이, 도 3 및 도 4는 제각기 동일한 구조의 정면도 및 측면도를 예시한다. 도 3은 도 4의 라인 B-B에 따른 단면도이며, 도 4는 도 3의 라인 A-A에 따른 단면도이다.
도 3 및 도 4에 있어서, 이 구조는 후속 처리를 맞이하게 되는데 이 처리는 상술된 바와 같은 통상적인 프로세스를 사용하여 도 3에 도시된 트렌치(300)(예를들면, 게이트 개구)를 형성하는 단계를 포함한다. 도 4는 사시도이며, 트렌치(300)중 하나의 1/4을 도시한다. 트렌치는 집적 회로 디바이스내에 워드라인을 형성하기 위해 궁극적으로 도전성 재료로 채워질 것이다.
유사한 방식으로, 도 5 및 도 6은 이 구조의 정면도 및 측면도를 예시한다. 도 5는 도 6의 라인 B-B에 따른 단면도이며 도 6은 도 5의 라인 A-A에 따른 단면도이다. 측벽 스페이서(500)가 통상적인 처리를 사용하여 트렌치(300)에 형성되어 진다. 예를 들면, 실리콘 질화물 또는 산화질화물 층이 이 구조상에 증착될 수 있다. 이후에, 스페이서 층(500)은 도 5 및 도 6에 도시된 스페이서(500)를 형성하기 위해, 예를 들면, 반응성 이온 에칭(RIE) 처리로 에칭될 것이다. 반응성 이온 에칭 처리는 그것이 수직면을 에칭하는 것보다 실질적으로 더 빠른 속도로 수평면을 에칭하므로써 도면에 도시된바와 같은 스페이서(500)를 남겨놓는다. 또한, 반응성 이온 에칭은 그것이 이 구조를 과잉에칭하여 도전체(103)에까지 이르는 스트랩 개구(501)를 형성할 때까지 계속되어 진다. 예를 들면, 에칭 프로세스는 브롬계 에칭(bromine based etch)을 포함할 수도 있다.
이후에 절연체(110) 및 칼라 산화물(104)을 부분적으로 제거하는데 선택적 에칭 프로세스가 적용되어진다. 예를 들면, 그러한 에칭은 염소계 에칭(chlorine based etch)을 포함할 수도 있다. 그러므로, 통상의 당업자에게 알려진 바와 같이, 이 에칭은 절연체 재료(110,104)의 다른 유형을 수용하기 위해 변경될 수도 있다. 칼라 산화물(104) 및 절연체(110)가 도 6에 도시된 점선(600)에 따라 제거될 때까지 에칭 처리가 계속되어 진다. 또한, 도 8에 도시된 바와 같이, 선택적 에칭 프로세스는 더 큰 트렌치(501)에서 더 작은 트렌치(802)를 형성한다. 더욱더 중요한 것은, 이 에칭 프로세스는 칼라 산화물(104)의 상부 부분(800)을 제거하여 칼라 산화물(104)의 하부 부분(801)이 남겨지도록 허용한다는 것이다. 칼라 산화물의 상부 개구(800)는 때때로 본 명세서에서 "스트랩 갭(800)"으로서 참조되어 진다.
도 7 및 도 8은 다시 정면도 및 측면도를 제각기 나타내며, 도 7은 도 8의 라인 B-B에 따른 단면도이며, 도 8은 도 7의 라인 A-A에 따른 단면도이다. 이후에, 도전체(700)가 스트랩 개구(501)에 증착되어, 도전체(700)는 도전체(103)와 컨택트하며 스트랩 갭(800)을 채우며 절연 개구(701)를 형성한다. 이 프로세스 단계에서 사용된 도전체(700)는 딥 트렌치 도전체(103)에 사용된 것과 동일한 도전체(예를 들면, 폴리실리콘)일 수도 있지만 반드시 그럴 필요는 없다.
또한, 도 9 및 도 10은 정면도 및 측면도를 제각기 나타내며, 도 9는 도 10의 라인 B-B에 따른 단면도이며 도 10은 도 9의 라인 A-A에 따른 단면도이다. 도전체(700)가 등방적으로 에칭되어 도 10에 도시된 바와 같이 스트랩(800)을 제외한 모든 표면으로부터 도전체를 제거한다. 도전성 재료에 이 영역(800)을 남겨놓음으로써, 매립된 스트랩(800)이 형성되어 진다. 그러므로, 도전체에 대한 이방적 에칭이 (예를 들면, 시간, 흐름 속도 등에 의해) 제어되어지므로 도전체(700)의 단일 두께만이 제거되도록 함으로써 스트랩 갭(700)에 상대적으로 딥 도전체(800)가 남겨지도록 한다.
도 11 및 도 12는 다시 측면도 및 정면도를 제각기 나타내며, 도 11은 도 12의 라인 B-B에 따른 단면도이며 도 12는 도 11의 라인 A-A에 따른 단면도이다. 스트랩(800)에 인접한 영역에 폴리실리콘(101)을 도핑하기 위한 (비소, 인등과 같은) 불순물이 주입되어져 노드 정션 영역(1100)을 형성한다. 불순물은 예를 들면, 마스크 이온 주입(masked ion implantation)을 사용하여 주입될 수도 있으며 또는, 스트랩 갭(800)에서의 도전체(700)는 불순물을 포함할 수도 있으므로, 이 구조가 (예를 들면 900°C로) 가열되었을 때 기판내로 확산한다. 도 11에 도시된 확산 영역(1100)은 도 12에 도시된 바와 같이, 페이즈의 평면위 또는 아래에 있는 스트랩(800)에 인접하여 접속되어 진다.
패드(112)는 핫 인산(hot phosphoric acid)과 같은 선택적인 습식 또는 건식 에칭 및 HF 습식 에칭을 도포함으로써 제거되어 진다. 이후에 희생층(sacrificial layer:1101)(예를 들면, 산화물)이 전체 노출된 실리콘(101) 표면상에서 성장되어 진다.
이전의 예에서와 같이, 도 13 및 14는 정면도 및 측면도를 제각기 나타내며, 도 13은 도 14의 라인 B-B에 따른 단면도이며, 도 14는 도 13의 라인 A-A에 따른 단면도이다. 게이트 개구(300) 및 스트랩 개구(501)의 다른 너비에 따라 기판(101)에 형성된 스텝(1300)을 드러내기 위해 이방성 에칭(예를 들면, 습식 HF 또는 HCl 에칭)이 이 구조에 도포되어 산화물(1101)을 충분히 제거한다. 스텝(1300)은 수직형 트랜지스터의 P-웰 영역이 될 것이며, 게이트 도전체를 위한 베이스를 형성할 것이다. 격리 개구(701)의 하부 영역(1301)에 산화물(1101)을 남겨놓기 위해 산화물 층(1101)의 제거를 제한하는 당업자에게 잘 알려진 기술을 이용하여 에칭이 조절되어 진다. 이 프로세스는 또한 절연체(1301)를 스트랩(800)상의 절연 캡으로써 남겨놓는다.
도 15 및 도 16은 또한 정면도 및 측면도를 제각기 나타내며, 도 15는 도 16 라인 B-B에 따른 단면도이며 도 16은 도 15의 라인 A-A에 따른 단면도이다. 도 15 및 16은 예를 들면, 통상적인 산화물 성장 방법에 의해 구성되는 게이트 절연체(예를 들면, 산화물) 층(1500)의 형성을 예시한다. 이후에, 금속, 합금 또는 폴리실리콘 같은 도전성 층(1501)(예를 들면, 게이트 도전체 층)은 화학적 기상 증착(CVD), 스퍼터링, 증발 등과 같은 통상적인 증착 기술을 사용하여 증착되어 진다.
이후에, 도전성 층(1501)이 화학 기계 연마(CMP)와 같은 통상적인 평탄화 기술을 사용하여 평탄화될 수 있다. 다음에, 또 다른 도전성 층(예를 들면, 텅스턴 실리사이드)이 (예를 들면, 도전성 층(1501)의 저항을 감소시키기 위해) 도전성 층(1501)상에 형성될 수도 있다. 최종적으로, 이 구조는 실리콘 질화물(1503)과 같은 절연체로 피복되어 진다.
도 17에 도시된 바와 같이, 게이트 도전성 개구(1701)가 통상적인 리소그래픽 마스킹 및 에칭 기술을 사용하여 형성되어 진다. 상술된 바와 같은 불순물이 게이트 도전성 개구(1701)에 주입되어져 제 2 확산 영역(1703)을 형성한다. 상술된 바와 같이, 측벽 스페이서(1700)는 측벽 스페이서를 형성하는데 사용된 동일한 또는 유사한 프로세스를 사용하여 게이트 도전체 개구(1701)의 게이트 측벽을 따라 형성되어 진다. 게이트 도전체가 증착되어 진 이후에 산화물 또는 다른 유사한 절연체와 같은 절연체가 이 구조상에 증착되어 지며, 본 기술분야에서 알려진 바와 같이 컨택트 홀 및 비트라인이 형성되어 진다.
도 18은 이 구조의 정면도이며 딥 저장부 트렌치(103), 스트랩(800) 및 수직형 트랜지스터(1300)의 벽을 예시하고, 도 17의 사시도에 따른 라인 A-A로 절단되어 진다. 도 18에 도시된 바와 같이, 도전성 스트랩(800)은 수직형 저장 커패시터(103)로부터 횡방향으로 연장된다. 또한, 채널 영역(1300)은 수직형 저장 커패시터의 외부에 위치하여 횡방향으로 이격된 수직 표면을 따라 연장된다.
동작에 있어서, 게이트 도전체 스택 중 한곳에서의 전압으로 인해 스텝(1300)에 제일 가까운 기판(101)에서의 P-웰은 도전성이 되어, 두 확산 영역(1100,1703)(예를 들면 소소 및 드레인) 사이에 접속을 형성한다. 이 프로세스는 스트랩에 따른 수직형 트랜지스터(1300)를 경유하여 스트랩(800)을 통해 컨택트 비트라인 및 축적 디바이스(103)간에 전기적 접속을 형성한다.
도 19는 본 발명의 실시예의 흐름도이다. 좀 더 구체적으로, 아이템 (1900)에서 저장 트렌치(102)가 형성되어 진다. 아이템 (1901)에서, 저장 트렌치(102)는 노드 유전체 및 절연체로 입혀지며, 아이템 (1902)에 도시된 바와 같이 저장 트렌치(102)는 도전체(103)로 채워진다. 아이템 (1903)에서 게이트 개구(300)는 리소그래피로 형성되어 진다. 아이템 (1904)에서 제 1 스페이서(500)가 형성되며 스트랩 개구(501)가 아이템 (1906)에 도시된 바와 같이 형성되어 진다. 아이템 (1906)에서, 절연체(104)의 일부가 제거되어 스트랩 갭(800)을 형성한다. 아이템 (1907)에서 제 2 스페이서(700)가 형성되어지며, 아이템 (1908)에서 격리 개구(701)가 형성되어 진다. 아이템 (1909)에서 격리 개구(701)가 절연 재료(1101)로 채워진다. 아이템 (1910)에서, 제 1 스페이서(500) 및 제 2 스페이서(700)의 일부가 제거되어 스텝(1300)을 형성한다. 아이템 (1911)에서, 제 1 확산 영역(1100)이 형성되며, 아이템 (1912)에서 도시된 바와 같이 게이트 절연체 층(1500)이 형성되어 진다. 게이트 도전체(1501)가 아이템 (1913)에 도시된 바와 같이 형성된다. 제 2 확산 영역(1703)이 아이템 (1914)에서 형성되어 진다. 아이템 (1915)에서, 제 2 확산 영역(1703)을 통해 컨택트가 형성되어 진다.
상술한 바와 같이, 본 발명은 통상적인 리소그래피 기술(예를 들면, 게이트 개구(300)가 리소그래피 기술로만 형성되며, 스텝(1300) 및 스트랩 갭(800)이 자기-정렬 스페이서 기술을 이용하여 형성됨)과 연관된 문제를 해결하는 자기-정렬 방식에서 수직형 트랜지스터를 위한 스트랩(800)을 형성한다. 리소그래피 처리의 양을 감소시킴으로써, 본 발명은 크기 감소 문제, 정렬 부정확성 등을 포함한 리소그래피 처리와 보편적으로 연관된 문제를 해결한다. 또한, 이러한 자기 정렬 방식으로 스텝(1300)을 형성함으로써 본 발명에 의해서, 확산 영역(1100, 1703) 및 수직형 트랜지스터 부분(1300) 사이의 스페이싱(spacing)이 매우 정확해진다. 이것은 디바이스를 더욱 더 소형화시키며 결함의 수를 감소시켜 통상적인 구조와 비교하여 전반적으로 우수한 제품을 발생시킬 수 있다.
본 발명은 바람직한 실시예에 따라 설명되었지만, 본 기술의 당업자라며 본 발명이 첨부된 청구항의 사상 및 범주내에서 변형이 실시될 수 있다는 것을 인식할 것이다.

Claims (20)

  1. 집적 회로 칩을 제조하는 방법에 있어서,
    수평 기판의 수직 개구에 저장 커패시터(storage capacitor)를 형성하는 단계와,
    상기 수직 개구로부터 횡방향으로 연장하는 도전성 스트랩을 형성하는 단계와,
    수직 표면을 따라 연장하는 채널 영역을 갖는 트랜지스터를 형성하는 단계를 포함하되,
    상기 수직 표면은 상기 수직 개구의 외부에 위치하여 횡방향으로 이격되며, 상기 트랜지스터는 상기 도전성 스트랩의 외방확산(outdiffusion)에 의해 상기 저장 커패시터에 전기적으로 접속되는 집적 회로 칩 제조 방법.
  2. 제 1 항에 있어서,
    상기 도전성 스트랩의 형성은
    상기 저장 커패시터를 둘러싸는 절연체의 상부 부분을 제거하여 스트랩 갭을 형성하는 단계와,
    상기 스트랩 갭을 도전성 재료로 채우는 단계
    를 포함하는 집적 회로 칩 제조 방법.
  3. 제 1 항에 있어서,
    상기 트랜지스터의 형성은 상기 저장 커패시터상에서 상기 기판에 게이트 개구를 리소그래피로 형성하는 단계 - 상기 게이트 개구는 상기 수직 개구로부터 횡방향으로 이격된 적어도 하나의 벽을 구비하며 상기 게이트 개구의 상기 벽은 상기 수직 표면을 구비함 - 를 포함하는 집적 회로 칩 제조 방법.
  4. 제 3 항에 있어서,
    상기 게이트 개구에 제 1 스페이서를 형성하는 단계와,
    스트랩 개구를 정렬시키기 위해 상기 제 1 스페이서를 사용하여 상기 기판에 상기 스트랩 개구를 형성하는 단계를 더 포함하되,
    상기 도전성 스트랩은 상기 스트랩 개구에 제 2 스페이서를 형성함으로써 형성되는 집적 회로 칩 제조 방법.
  5. 제 4 항에 있어서,
    상기 제 1 스페이서 및 상기 제 2 스페이서의 일부를 제거하여 스텝을 형성하는 단계를 더 포함하되,
    상기 외방확산은 상기 도전성 스트랩에 인접한 상기 스텝의 일부내에 형성되는 집적 회로 칩 제조 방법.
  6. 제 5 항에 있어서,
    상기 게이트 개구는 상기 스트랩 개구보다 넓으며, 이로 인해 상기 스텝을 형성하는 집적 회로 칩 제조 방법.
  7. 제 1 항에 있어서,
    상기 수직 표면에 인접한 게이트 도전체를 형성하는 단계를 더 포함하되,
    상기 게이트 도전체에서의 전압은 상기 채널 영역을 도전성으로 만들고, 상기 도전성 스트랩 및 상기 외방확산을 통해 상기 트랜지스터 및 상기 저장 커패시터를 전기적으로 접속시키는 집적 회로 칩 제조 방법.
  8. 집적 회로 칩을 제조하는 방법에 있어서,
    수평 기판의 수직 개구에 저장 커패시터를 형성하는 단계와,
    상기 저장 커패시터 상에서 상기 수직 개구에 스텝을 형성하는 단계와,
    상기 스텝의 하부 부분을 따라 도전성 스트랩을 형성하는 단계 - 상기 도전성 스트랩은 상기 저장 커패시터에 전기적으로 접속되며 상기 수직 개구로부터 횡방향으로 연장되어짐 - 와,
    상기 스텝의 수직 부분을 따라 연장된 채널 영역을 갖는 트랜지스터를 형성하는 단계를 포함하되,
    상기 수직 표면은 상기 수직 개구의 외부에 위치하여 횡방향으로 이격되며, 상기 트랜지스터는 상기 도전성 스트랩의 외방확산으로 인해 상기 저장 커패시터에 전기적으로 접속되는 집적 회로 칩 제조 방법.
  9. 제 8 항에 있어서,
    상기 도전성 스트랩의 상기 형성은
    상기 저장 커패시터를 둘러싸는 절연체의 상부 부분을 제거하여 스트랩 갭을 형성하는 단계와,
    상기 스트랩 갭을 도전성 재료로 채우는 단계
    를 포함하는 집적 회로 칩 제조 방법.
  10. 제 8 항에 있어서,
    상기 트랜지스터의 상기 형성은 상기 저장 커패시터상에서 상기 기판에 게이트 개구를 리소그래피로 형성하는 단계 - 상기 게이트 개구는 상기 수직 개구로부터 횡방향으로 이격된 적어도 하나의 벽을 구비하며, 상기 게이트 개구의 상기 벽은 상기 수직 표면을 구비함 - 를 포함하는 집적 회로 칩 제조 방법.
  11. 제 10 항에 있어서,
    상기 게이트 개구에 제 1 스페이서를 형성하는 단계와,
    상그 스트랩 개구를 정렬시키기 위해 상기 제 1 스페이서를 사용하여 상기 기판에 스트랩 개구를 형성하는 단계를 포함하되,
    상기 도전성 스트랩은 상기 스트랩 개구에 제 2 스페이서를 형성하는 집적 회로 칩 제조 방법.
  12. 제 11 항에 있어서,
    상기 제 1 스페이서 및 상기 제 2 스페이서의 일부를 제거함으로써 상기 스텝을 형성하는 단계를 더 포함하되,
    상기 외방확산은 상기 제 2 스페이서에 인접한 상기 스텝의 일부상에 형성되는 집적 회로 칩 제조 방법.
  13. 제 12 항에 있어서,
    상기 게이트 개구는 상기 스트랩 개구보다 넓으며, 이로 인해 상기 스텝을 형성하는 집적 회로 칩 제조 방법.
  14. 제 8 항에 있어서,
    상기 수직 표면에 인접한 게이트 도전체를 형성하는 단계를 더 포함하되,
    상기 게이트 도전체의 전압은 상기 채널 영역을 도전성으로 만들며, 상기 도전성 스트랩 및 상기 외방확산을 통해 상기 트랜지스터 및 상기 저장 커패시터를 전기적으로 접속시키는 집적 회로 칩 제조 방법.
  15. 집적 회로 칩에 있어서,
    수직형 기판의 수직 개구에 위치한 저장 커패시터와,
    수직 표면을 따라 연장되는 채널 영역 - 상기 수직 표면은 상기 수직 개구로부터 외부에 위치하여 횡방향으로 이격되어짐 -과,
    상기 수직 개구로부터 횡방향으로 연장하는 도전성 스트랩 - 이 도전성 스트랩은 상기 트랜지스터를 상기 저장 커패시터에 전기적으로 접속시키는 외방확산을 가짐 -
    을 포함하는 집적 회로 칩.
  16. 제 15 항에 있어서,
    상기 저장 커패시터를 둘러싸는 절연체와,
    상기 절연체의 상부 부분의 스트랩 갭을 더 포함하되,
    상기 도전성 스트랩이 상기 스트랩 갭에 위치하는 집적 회로 칩.
  17. 제 15 항에 있어서,
    상기 수직형 트랜지스터는 상기 저장 커패시터상의 상기 기판에 게이트 개구를 포함하며, 상기 게이트 개구는 상기 수직 개구로부터 횡방향으로 이격된 적어도 하나의 벽을 포함하되, 상기 게이트 개구의 상기 벽은 상기 수직 표면을 포함하는 집적 회로 칩.
  18. 제 17 항에 있어서,
    상기 게이트 개구의 제 1 스페이서로 정렬된 상기 기판에서의 스트랩 개구와,
    상기 스트랩 개구의 제 2 스페이서를 더 포함하되,
    상기 제 2 스페이서의 일부는 상기 도전성 스트랩을 포함하는 집적 회로 칩.
  19. 제 18 항에 있어서,
    상기 게이트 개구 및 상기 스트랩 개구와 다른 폭에 의해 형성된 스텝을 더 포함하되,
    상기 외방확산은 상기 도전성 스트랩에 인접한 상기 스텝의 일부상에 위치되는 집적 회로 칩.
  20. 제 15 항에 있어서,
    상기 수직 표면에 인접한 게이트 도전체를 더 포함하되,
    상기 게이트 도전체의 전압은 상기 채널 영역을 도전성으로 만들며, 상기 도전성 스트랩 및 상기 아웃 확산을 통해 상기 트랜지스터 및 상기 저장 커패시터를 전기적으로 접속시키는 집적 회로 칩.
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