CN102543944A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件和一种形成半导体器件的方法，所述半导体器件包括由镶嵌图案分隔开的多个第一导电图案、掩埋在所述镶嵌图案中的第二导电图案以及处在所述第二导电图案与所述第一导电图案之间的包含有气隙的间隔件。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求2010年12月31日提交的韩国专利申请No.10-2010-0140493的优先权，本文通过引用包括该申请的全部内容。
技术领域
本发明的示例性实施例涉及制造半导体器件的方法，更具体而言，涉及可以减小位线与存储节点接触插塞之间的寄生电容的半导体器件以及制造这种半导体器件的方法。
背景技术
在半导体器件如动态随机存取存储(DRAM)器件中，电容器和位线通过源/漏接触执行电操作。由于半导体器件缩小，所以不得不在小面积内形成存储节点接触插塞(SNC，storage node contact)和位线(或位线接触)。在这种情况下，存储节点接触插塞和位线被设置为彼此相邻并且其间具有薄间隔件。间隔件通常为氮化物层如氮化硅层。
一般来说，氮化硅层具有高介电常数(dielectric rate)并因此其在抑制位线与存储节点接触插塞之间的寄生电容(Cb)方面不起作用。
因此，位线与存储节点接触插塞之间的寄生电容可能升高，而寄生电容的升高降低了感测余量(sensing margin)。
发明内容
本发明的示例性实施例涉及可以减小位线与存储节点接触插塞之间的寄生电容的半导体器件以及制造这种半导体器件的方法。
根据本发明的一个示例性实施例，一种半导体器件包括由镶嵌图案分隔开的多个第一导电图案、掩埋在镶嵌图案中的第二导电图案以及处在第二导电图案与第一导电图案之间的包含有气隙的间隔件。
半导体器件还可以包括被配置为将气隙的上部气密地密封的覆盖层。间隔件可以包括氮化硅层。间隔件可以包括第一间隔件和第二间隔件，气隙可以设置在第一间隔件与第二间隔件之间。第一间隔件和第二间隔件可以包括氮化硅层。第一间隔件可以包括氮化硅层，而第二间隔件可以包括氧化物层。
根据本发明的另一示例性实施例，一种形成半导体器件的方法包括以下步骤：形成第一导电层；通过刻蚀第一导电层来形成镶嵌图案和第一导电图案；在镶嵌图案的侧壁上形成间隔件；形成掩埋在镶嵌图案中的第二导电图案；以及通过刻蚀间隔件的一部分在第一导电图案与第二导电图案之间形成气隙。
形成间隔件的步骤可以包括形成多重间隔件，所述多重间隔件包括选自氮化钛层、氧化铝层和硅层的牺牲间隔件，并且可以通过去除牺牲间隔件来形成气隙。
根据本发明的另一示例性实施例，一种形成半导体器件的方法包括以下步骤：形成第一导电层；通过刻蚀第一导电层来形成镶嵌图案和第一导电图案；在镶嵌图案的侧壁上形成包括牺牲间隔件和间隔件的双重间隔件；形成掩埋在镶嵌图案中的第二导电图案；以及通过刻蚀牺牲间隔件来形成气隙。
牺牲间隔件可以是氮化钛层，而间隔件可以是氮化硅层。牺牲间隔件可以是氧化铝层或硅层，而间隔件可以是氮化硅层。
在形成双重间隔件的步骤中，可以通过将由镶嵌图案暴露出的第一导电图案的侧壁氧化来形成牺牲间隔件。第一导电图案可以包括钨层，而牺牲间隔件可以包括氧化钨层。
根据本发明的另一示例性实施例，形成半导体器件的方法包括以下步骤：形成第一导电层；通过刻蚀第一导电层来形成镶嵌图案和第一导电图案；在镶嵌图案的侧壁上形成包括第一间隔件、牺牲间隔件和第二间隔件的三重间隔件；形成掩埋在镶嵌图案中的第二导电图案；以及通过刻蚀牺牲间隔件来形成气隙。
牺牲间隔件可以包括选自氮化钛层、氧化铝层和硅层中的任一种。第一间隔件可以包括氧化硅层，牺牲间隔件可以包括氮化钛层，而第二间隔件可以包括氮化硅层。第一间隔件可以包括氮化硅层，牺牲间隔件可以包括氮化钛层，而第二间隔件可以包括氮化硅层。第一间隔件可以包括氧化钨层，牺牲间隔件可以包括氮化钛层，而第二间隔件可以包括氮化硅层。
第一导电图案可以包括存储节点接触插塞，而第二导电图案可以包括位线。存储节点接触插塞可以包括多晶硅层或钨层。
附图说明
图1A是根据本发明第一示例性实施例的半导体器件的平面图。
图1B是图1A的半导体器件沿着线A-A’截取的截面图。
图2A至图2K是说明制造根据本发明第一示例性实施例的半导体器件的方法的截面图。
图3是根据本发明第二示例性实施例的半导体器件的截面图。
图4A至图4I是说明制造根据本发明第二示例性实施例的半导体器件的方法的截面图。
图5A至图5C是说明制造根据本发明第三示例性实施例的半导体器件的方法的截面图。
图6A至图6K是说明制造根据本发明第四示例性实施例的半导体器件的方法的截面图。
图7A至图7G是说明制造根据本发明第五示例性实施例的半导体器件的方法的截面图。
图8A是根据本发明第六示例性实施例的半导体器件的平面图。
图8B是图8A的半导体器件沿着线B-B’截取的截面图。
具体实施方式
下面将参照附图更加详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式实施，而不应解释为受到本文所列实施例的限制。而且，提供这些实施例是为了使本说明书充分和完整，并向本领域技术人员充分传达本发明的范围。在说明书中，相同的附图标记在本发明的各个附图和实施例中表示相同的部分。
附图并非按比例绘制，并且在某些情况下，为了清楚地描述实施例的特征而对比例作放大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅表示第一层直接形成在第二层或衬底上的情况，还表示在第一层与第二层或在第一层与衬底之间存在第三层的情况。
图1A是根据本发明第一示例性实施例的半导体器件的平面图，且图1B是图1A的半导体器件沿着线A-A’截取的截面图。
参照图1A和图1B，在半导体衬底21之上形成隔离层22。隔离层22限定有源区23。在有源区23之上形成第一着落插塞(landing plug)24A和第二着落插塞24B。在第一着落插塞24A之上，形成存储节点接触插塞28A和28B。在第二着落插塞24B之上，形成位线34A。位线34A将存储节点接触插塞28A和28B彼此隔离开。由于位线34A隔离双重存储节点接触插塞，形成存储节点接触插塞28A和28B。通过刻蚀层间绝缘层25从而形成镶嵌图案并且随后填充镶嵌图案的内部来形成位线34A。因此，位线34A被称为镶嵌位线。镶嵌图案将双重存储节点接触插塞分为存储节点接触插塞28A和28B。在位线34A之上形成位线硬掩模层图案35A。在每个位线34A的底表面和侧壁上形成阻挡层33A。在位线34A与存储节点接触插塞28A和28B之间形成气隙36和间隔件32。间隔件32可以是氮化物层如氮化硅层。存储节点接触插塞28A和28B可以是多晶硅层。在存储节点接触插塞28A和28B以及层间绝缘层25的上部上形成硬掩模图案29A。还形成将气隙36的上部气密地密封的覆盖层37。在图中，图1A中所示的附图标记“BG”表示掩埋栅。
根据以上描述的本发明的第一示例性实施例，气隙36和间隔件32在存储节点接触插塞28A和28B与位线34A之间。通过在存储节点接触插塞28A和28B与位线34A之间形成气隙36可以减小存储节点接触插塞28A和28B与位线34A之间的寄生电容。
图2A至图2K是沿着图1A的线A-A’截取的截面图，用以说明制造根据本发明第一示例性实施例的半导体器件的方法。
参照图2A，在半导体衬底21之上形成隔离层22。通过熟知的浅沟槽隔离(STI，Shallow Trench Isolation)工艺来形成隔离层22。隔离层22限定有源区23。虽然未在图2A中示出，但是可以在形成隔离层22之后执行形成掩埋栅(BG，buried gate)的工艺。在图2A中未示出掩埋栅BG是因为从沿着线A-A’截取的截面图中看不到它们。但是，应当理解可以通过形成掩埋栅的常规方法形成掩埋栅。
然后，在有源区23的表面上形成要与存储节点接触插塞相耦接的第一着落插塞24A和要与位线相耦接的第二着落插塞24B。可以将第一着落插塞24A和第二着落插塞24B形成为与隔离层22自对准。第一着落插塞24A和第二着落插塞24B可以由多晶硅层形成。
根据另一个示例性实施例，可以在隔离层22之前形成第一着落插塞24A和第二着落插塞24B。例如可以通过形成要用作第一着落插塞24A和第二着落插塞24B的导电层然后通过STI工艺刻蚀导电层来形成第一着落插塞24A和第二着落插塞24B。然后，通过使用第一着落插塞24A和第二着落插塞24B作为刻蚀阻挡层并刻蚀半导体衬底21来形成沟槽。然后，可以通过填充沟槽来形成隔离层22。
回到图2A的示例性实施例，在形成第一着落插塞24A和第二着落插塞24B之后，在得到的衬底结构之上形成层间绝缘层25。层间绝缘层25可以是氧化物层如BPSG(硼磷硅酸盐玻璃，Boron Phosphorus Silicate Glass)。
然后，通过使用存储节点接触掩模26作为刻蚀阻挡层来刻蚀层间绝缘层25。结果，形成双重存储节点接触孔27。每个双重存储节点接触孔27使得相邻有源区23的上部上的第一着落插塞24A同时开放。
参照图2B，去除存储节点接触掩模26，然后形成填充双重存储节点接触孔27的双重存储节点接触插塞28。通过沉积多晶硅层并执行化学机械抛光(CMP)或回蚀工艺来形成双重存储节点接触插塞28。
参照图2C，形成镶嵌掩模29。镶嵌掩模29是为了分隔双重存储节点接触插塞28和为了形成其中随后要形成位线的镶嵌图案而设计的掩模。镶嵌掩模29可以是光致抗蚀剂图案或硬掩模图案。下文中，镶嵌掩模29被称为硬掩模图案29。硬掩模图案29可以是氮化物层如氮化硅层。
通过使用硬掩模图案29作为刻蚀阻挡层来刻蚀双重存储节点接触插塞28和层间绝缘层25。结果，形成镶嵌图案30，并且形成因镶嵌图案30而彼此独立的存储节点接触插塞28A和28B。另外，镶嵌图案30暴露出第二着落插塞24B和隔离层22。可以通过先刻蚀双重存储节点接触插塞28然后刻蚀层间绝缘层25来形成镶嵌图案30。替代地，可以通过先刻蚀层间绝缘层25然后刻蚀双重存储节点接触插塞28或通过同时地刻蚀层间绝缘层25和双重存储节点接触插塞28来形成镶嵌图案30。
参照图2D，在镶嵌图案30的侧壁上形成牺牲间隔件31。牺牲间隔件31可以是氮化钛(TiN)层。可以通过在包括镶嵌图案30的衬底结构之上沉积第一间隔件层(例如，氮化钛(TiN)层)然后执行回蚀工艺去除第一间隔件层的一部分(例如，水平表面)来形成牺牲间隔件31。
参照图2E，在牺牲间隔件31的侧壁上形成间隔件32。间隔件32可以是氮化物层如氮化硅层。可以通过在包括具有牺牲间隔件31的镶嵌图案30的衬底结构之上沉积第二间隔件层(例如，氮化物层)然后执行回蚀工艺去除第二间隔件层的一部分(例如，选择水平表面)来形成间隔件32。
如上所述，间隔件32覆盖牺牲间隔件31的侧壁，据此，在镶嵌图案30的侧壁上形成包括牺牲间隔件31和间隔件32的双重间隔件。其中牺牲间隔件31是氮化钛层，间隔件32是氮化物层，双重间隔件具有TiN-Si3N4(在下文中为TiN-N)的结构。
形成在存储节点接触插塞28A和28B的侧壁上的间隔件32可以保留在底表面上。保留的间隔件32防止在镶嵌位线与第一着陆插塞24A之间发生短路。使用附加的掩模以使间隔件32保留在存储节点接触插塞28A与28B之间的底表面上。附加的掩模是为了选择性地暴露出第二着落插塞24B而图案化的位线接触掩模。间隔件32提供暴露出第二着落插塞24B表面的位线接触。因此，间隔件32成为位线间隔件。
参照图2F，在衬底结构之上形成导电层以填充其中形成有间隔件32的镶嵌图案30。然后，通过执行隔离工艺如化学机械抛光(CMP)，导电层保留在镶嵌图案30的内部。作为CMP工艺的结果，牺牲间隔件31的上部被暴露出来。导电层包括阻挡层33和位线导电层34。位线导电层34可以由金属如钨来形成。阻挡层33可以是氮化钛(TiN)层。
如上所述，当形成包括阻挡层33和位线导电层34的导电层时，牺牲间隔件31和间隔件32保留在导电层与存储节点接触插塞28A和28B之间。牺牲间隔件31与存储节点接触插塞28A和28B接触，而间隔件32与阻挡层33接触。
参照图2G，将位线导电层34凹陷至一定深度。据此，形成部分地填充镶嵌图案30内部的位线34A。位线34A成为镶嵌位线。当使位线导电层34凹陷时，同时地也使阻挡层33凹陷。据此，阻挡层图案33A保留在位线34A的外壁和底表面上。
当使位线导电层34凹陷时，执行回蚀工艺。在回蚀工艺期间，可以使牺牲间隔件31凹陷至一定的深度。例如，当阻挡层33和牺牲间隔件31由相同材料形成时，将牺牲间隔件31的上部去除，在间隔件32与硬掩模图案29之间形成延伸至一定深度的另一个开口。
参照图2H，在包括位线34A的衬底结构之上形成位线硬掩模层35。位线硬掩模层35可以是氮化物层如氮化硅层。位线硬掩模层35间隙填充位线34A的上部，并且还间隙填充牺牲间隔件31的上部。
参照图2I，将位线硬掩模层35平坦化。本文中，以牺牲间隔件31的上部为目标执行位线硬掩模层35的平坦化，以便暴露出牺牲间隔件31的上部。可以使用CMP工艺执行平坦化。作为平坦化的结果，位线硬掩模层图案35A保留在位线34A的上部上。另外，将硬掩模图案29的一部分平坦化。保留的硬掩模图案29用附图标记29A表示。
参照图2J，将牺牲间隔件31选择性地去除。据此，在存储节点接触插塞28A和28B与位线34A之间形成气隙36。可以通过湿法刻蚀工艺或干法刻蚀工艺去除牺牲间隔件31。当去除牺牲间隔件31时，由于刻蚀选择性的原因，间隔件32、存储节点接触插塞28A和28B、位线34A、位线硬掩模层图案35A和层间绝缘层25未受到损伤。存储节点接触插塞28A和28B以及层间绝缘层25被硬掩模图案29A所保护，并因此它们在去除牺牲间隔件31时未被去除。
当牺牲间隔件31为氮化钛层时，执行使用硫酸(H2SO4)和过氧化氢(H2O2)混合溶液的湿法清洁工艺。这称为“CLN_B”清洁。
参照图2K，在衬底结构之上形成覆盖层37。覆盖层37防止由于气隙36的原因而发生位线34A的隆起(lifting)。覆盖层37可以是氮化物层如氮化硅层。覆盖层37气密地密封气隙36的上部。
根据本发明的第一示例性实施例，气隙36和间隔件32在存储节点接触插塞28A和28B与位线34A之间。由于在存储节点接触插塞28A和28B与位线34A之间形成气隙36，所以减小了存储节点接触插塞28A和28B与位线34A之间的寄生电容。
图3是根据本发明第二示例性实施例的半导体器件的截面图。
参照图3，在半导体衬底21之上形成隔离层22。隔离层22限定有源区23。在有源区23之上形成第一着落插塞24A和第二着落插塞24B。在第一着落插塞24A之上，形成存储节点接触插塞28A和28B。在第二着落插塞24B之上，形成位线45A。位线45A将存储节点接触插塞28A与28B彼此分隔开。由于位线45A隔离双重存储节点接触插塞，形成存储节点接触插塞28A和28B。通过刻蚀层间绝缘层25从而形成镶嵌图案然后填充镶嵌图案的内部来形成位线45A。因此，位线45A被称为镶嵌位线。镶嵌图案将双重存储节点接触插塞分成存储节点接触插塞28A和28B。在位线45A之上形成位线硬掩模层图案46A。在每个位线45A的外壁和底表面上形成阻挡层图案44A。在位线45A与存储节点接触插塞28A和28B之间形成第一间隔件41A、气隙47和第二间隔件43。第一间隔件41A和第二间隔件43可以是氮化物层如氮化硅(Si3N4)层。存储节点接触插塞28A和28B可以是多晶硅层。形成气密地密封气隙47上部的覆盖层48。在存储节点接触插塞28A和28B以及层间绝缘层25的上部中形成硬掩模图案29A。
根据上述本发明的第二示例性实施例，第一间隔件41A、气隙47和第二间隔件43在存储节点接触插塞28A和28B与位线45A之间。具体而言，形成Si3N4-气隙-Si3N4(下文称为N-气隙-N)的绝缘结构，其中气隙47布置在第一间隔件41A与第二间隔件43之间。
通过在存储节点接触插塞28A和28B与位线45A之间形成气隙47，可以减小存储节点接触插塞28A和28B与位线45A之间的寄生电容。
图4A至图4I是说明制造根据本发明第二示例性实施例的半导体器件的方法的截面图。在该第二示例性实施例中，形成镶嵌图案30的方法与参照图2A至2C所描述的方法相同。因此，在第二示例性实施例中省略对形成镶嵌图案30的方法的描述，并且图4A以图2C中所示的结构开始。
参照图4A，在包括镶嵌图案30的衬底结构之上层叠第一间隔件层41和第二间隔件层42。第一间隔件层41可以是氮化硅层。第二间隔件层42可以是氮化钛(TiN)层。
参照图4B，选择性地刻蚀第一间隔件层41和第二间隔件层42。通过回蚀工艺刻蚀第一间隔件层41和第二间隔件层42。据此，在镶嵌图案30的侧壁上形成第一间隔件41A和牺牲间隔件42A。通过对第一间隔件层41执行回蚀工艺形成第一间隔件41A，通过对第二间隔件层42执行回蚀工艺来形成牺牲间隔件42A。当执行回蚀工艺时，先回蚀第二间隔件层42，然后回蚀第一间隔件层41。
参照图4C，在牺牲间隔件42A的侧壁上形成第二间隔件43。第二间隔件43可以是氮化物层如氮化硅层。例如，可以通过在包括具有牺牲间隔件42A的镶嵌图案30的衬底结构之上沉积氮化物层然后执行回蚀工艺以去除氮化物层中的选中部分来形成第二间隔件43。
形成在存储节点接触插塞28A和28B的侧壁上的第二间隔件43可以保留在底表面上。这防止在镶嵌位线45A与第一着落插塞24A之间发生短路。使用附加的掩模以使第二间隔件43保留在存储节点接触插塞28A与28B之间的底表面上。附加的掩模是为了选择性地暴露出第二着落插塞24B而图案化的位线接触掩模。第二间隔件43提供暴露出第二着落插塞24B的表面的位线接触。第一间隔件41A和第二间隔件43一起形成位线间隔件。
如上所述，第二间隔件43覆盖牺牲间隔件42A的侧壁，并且在镶嵌图案30的侧壁上形成由第一间隔件41A、牺牲间隔件42A和第二间隔件43形成的三重间隔件。当牺牲间隔件42A为氮化钛层，第一间隔件41A和第二间隔件43为氮化硅层时，三重间隔件具有Si3N4-TiN-Si3N4(下文称为“N-TiN-N”)的结构。当牺牲间隔件42A为氮化钛层，第一间隔件41A为氧化物层，第二间隔件43为氮化物层时，三重间隔件具有O-TiN-N的结构。
参照图4D，在衬底结构之上形成导电层以填充包括第一间隔件41A、牺牲间隔件42A和第二间隔件43的镶嵌图案30。然后，执行隔离工艺如CMP工艺。作为隔离工艺的结果，导电层被隔离并且部分导电层保留在镶嵌图案30中。在此，导电层包括阻挡层44和位线导电层45。位线导电层45可以由金属如钨形成。阻挡层44可以是氮化钛(TiN)层。
如上所述，当形成包括阻挡层44和位线导电层45的导电层时，第一间隔件41A、牺牲间隔件42A和第二间隔件43保留在存储节点接触插塞28A与28B之间。具体而言，牺牲间隔件42A保留在第一间隔件41A与第二间隔件43之间。
参照图4E，使位线导电层45凹陷至一定深度。据此，形成部分地填充镶嵌图案30内部的位线45A。位线45A为镶嵌位线。在使位线导电层45凹陷时，可以同时地使阻挡层44凹陷。据此，阻挡层图案44A保留在位线45A的外壁和底表面上。
在使位线导电层45凹陷时，执行回蚀工艺。在回蚀工艺期间，可以使牺牲间隔件42A凹陷至一定的深度。例如，当阻挡层44和牺牲间隔件42A由相同材料形成时，牺牲间隔件42A的上部被去除，在第一间隔件41A与第二间隔件43之间形成延伸至一定深度的另一开口。
参照图4F，在包括位线45A的衬底结构之上形成位线硬掩模层46。位线硬掩模层46可以是氮化物层如氮化硅层。位线硬掩模层46间隙填充位线45A的上部，并且还间隙填充牺牲间隔件42A的上部。
参照图4G，将位线硬掩模层46平坦化。本文中，以牺牲间隔件42A的上部为目标执行位线硬掩模层46的平坦化，以便暴露出牺牲间隔件42A的上部。可以使用CMP工艺执行平坦化。在平坦化之后，位线硬掩模层图案46A保留在位线45A的上部上。另外，将硬掩模图案29的一部分平坦化，并且用附图标记“29A”表示平坦化的硬掩模图案29。
参照图4H，选择性地去除牺牲间隔件42A。据此，在存储节点接触插塞28A和28B与位线45A之间形成气隙47。可以通过湿法刻蚀工艺或干法刻蚀工艺去除牺牲间隔件42A。当去除牺牲间隔件42A时，由于刻蚀选择性的原因，第一间隔件41A和第二间隔件43、存储节点接触插塞28A和28B、位线45A、位线硬掩模层图案46A以及层间绝缘层25未受到损伤。
当去除牺牲间隔件42A时，在存储节点接触插塞28A和28B与位线45A之间形成“N-气隙-N”结构。
参照图4I，在衬底结构之上形成覆盖层48。覆盖层48防止由于气隙47的原因而发生位线45A的隆起。覆盖层48可以是氮化物层如氮化硅层。覆盖层48气密地密封气隙47的上部。
根据本发明的第二示例性实施例，气隙47和第一间隔件41A以及第二间隔件43在存储节点接触插塞28A和28B与位线45A之间。由于在存储节点接触插塞28A和28B与位线45A之间形成气隙47，所以减小了存储节点接触插塞28A和28B与位线45A之间的寄生电容。
图5A至图5C是说明制造根据本发明第三示例性实施例的半导体器件的方法的截面图。除了第一间隔件为氧化物层之外，第三示例性实施例与第二示例性实施例相似。更具体而言，图4A至图4H中所示的步骤包括在制造根据第三示例性实施例的半导体器件的方法中。因此，下面省略对图4A至图4H中所示步骤的描述，并且图5A示出图4H中所示的相同结构。
参照图5A，根据图4A至图4H中描述的方法形成气隙47。
参照图5B，将第一间隔件41A选择性地去除。据此，气隙47被加宽以获得气隙49。
气隙49形成在第二间隔件43与存储节点接触插塞28A和28B之间。第二间隔件43和气隙49一起在存储节点接触插塞28A和28B与位线45A之间形成绝缘结构。因此，当第二间隔件43为氮化物层时，绝缘结构可以称为“气隙-N”结构。
参照图5C，在衬底结构之上形成覆盖层50。覆盖层50防止由于气隙49的原因而发生位线45A的隆起。覆盖层50气密地密封气隙49的上部。
根据本发明的第三示例性实施例，气隙49和第二间隔件43在存储节点接触插塞28A和28B与位线45A之间。通过在存储节点接触插塞28A和28B与位线45A之间形成气隙49来减小存储节点接触插塞28A和28B与位线45A之间的寄生电容。
图6A至图6K是说明制造根据本发明的第四示例性实施例的半导体器件的方法的截面图。
参照图6A，在半导体衬底51之上形成隔离层52。隔离层52通过熟知的浅沟槽隔离(STI)工艺来形成。隔离层52限定有源区53。虽然未在图6A中示出，但是在形成隔离层52之后可以执行形成掩埋栅(BG)的工艺。掩埋栅可以通过形成掩埋栅的常规方法来形成。
然后，在有源区53的表面上形成要与存储节点接触插塞耦接的第一着落插塞54A和要与位线耦接的第二着落插塞54B。可以将第一着落插塞54A和第二着落插塞54B形成为与隔离层52自对准。第一着落插塞54A和第二着落插塞54B可以由多晶硅层形成。
根据另一个示例性实施例，第一着落插塞54A和第二着落插塞54B可以在隔离层52之前形成。例如，可以通过形成要用作第一着落插塞54A和第二着落插塞54B的导电层然后通过STI工艺刻蚀导电层来形成第一着落插塞54A和第二着落插塞54B。随后，通过使用第一着落插塞54A和第二着落插塞54B作为刻蚀阻挡层并刻蚀半导体衬底51来形成沟槽。然后，可以通过填充沟槽来形成隔离层52。
回到图6A的示例性实施例，在形成第一着落插塞54A和第二着落插塞54B之后，在得到的衬底结构之上形成层间绝缘层55。层间绝缘层55可以是氧化物层如BPSG(硼磷硅酸盐玻璃)。
然后，通过使用存储节点接触掩模56作为刻蚀阻挡层来刻蚀层间绝缘层55。据此，形成双重存储节点接触孔57。每个双重存储节点接触孔57使得在相邻有源区53的上部的第一着落插塞54A同时地开放。
参照图6B，去除存储节点接触掩模56，然后形成填充双重存储节点接触孔57的双重存储节点接触插塞58。通过沉积钨层并执行化学机械抛光(CMP)或回蚀工艺来形成双重存储节点接触插塞58。
参照图6C，形成镶嵌掩模59。镶嵌掩模59是为了分隔双重存储节点接触插塞58和形成镶嵌图案而设计的掩模，随后在所述镶嵌图案中要形成位线。镶嵌掩模59可以是光致抗蚀剂图案或硬掩模图案。下文中，镶嵌掩模59被称为硬掩模图案59。硬掩模图案59可以是氮化物层如氮化硅层。
通过使用硬掩模图案59作为刻蚀阻挡层来刻蚀双重存储节点接触插塞58和层间绝缘层55。据此，形成镶嵌图案60，并且由于镶嵌图案60的原因而形成彼此独立的存储节点接触插塞58A和58B。另外，镶嵌图案60暴露出第二着落插塞54B和隔离层52。可以通过先刻蚀双重存储节点接触插塞58然后刻蚀层间绝缘层55来形成镶嵌图案60。替代地，可以通过先刻蚀层间绝缘层55然后刻蚀双重存储节点接触插塞58或通过同时地刻蚀层间绝缘层55和双重存储节点接触插塞58来形成镶嵌图案60。
参照图6D，将由镶嵌图案60暴露出的存储节点接触插塞58A和58B的侧壁氧化。据此，在存储节点接触插塞58A和58B的侧壁上形成第一间隔件61。由于存储节点接触插塞58A和58B为钨层，所以第一间隔件61成为氧化钨层。
参照图6E，在第一间隔件61的侧壁上形成牺牲间隔件62。牺牲间隔件62可以是氮化钛层。可以通过在包括具有第一间隔件61的镶嵌图案60的衬底结构之上沉积牺牲间隔件层(例如，氮化钛层)然后执行回蚀工艺以去除牺牲间隔件层的一部分(例如，水平表面)来形成牺牲间隔件62。
在牺牲间隔件62的侧壁上形成第二间隔件63。第二间隔件63可以包括氮化物层如氮化硅层。可以通过在包括具有牺牲间隔件62的镶嵌图案60的衬底结构之上沉积第二间隔件层(例如，氮化物层)然后执行回蚀工艺以去除第二间隔件层的一部分(例如，选择水平表面)来形成第二间隔件63。
形成在存储节点接触插塞58A和58B的侧壁上的第二间隔件63可以保留在底表面上。保留的第二间隔件63防止在镶嵌位线与第一着落插塞54A之间发生短路。使用附加的掩模以使第二间隔件63保留在存储节点接触插塞58A与58B之间的底表面上。附加的掩模是为了选择性地暴露出第二着落插塞54B而图案化的位线接触掩模。第二间隔件63提供暴露出第二着落插塞54B的表面的位线接触。因此，第一间隔件61和第二间隔件63成为位线间隔件。
如上所述，第二间隔件63覆盖牺牲间隔件62的侧壁，据此，在镶嵌图案60的侧壁上形成包括第一间隔件61、牺牲间隔件62和第二间隔件63的三重间隔件。牺牲间隔件62可以是氮化钛层，而第一间隔件61可以是氧化钨层。其中第二间隔件63为氮化硅层，三重间隔件具有“WO3-TiN-Si3N4”的结构。
参照图6F，在衬底结构之上形成导电层以填充其中形成有第一间隔件61、牺牲间隔件62和第二间隔件63的镶嵌图案60。然后，通过执行隔离工艺如化学机械抛光(CMP)，导电层保留在镶嵌图案60的内部。导电层包括阻挡层64和位线导电层65。位线导电层65可以由金属如钨形成。阻挡层64可以是氮化钛(TiN)层。
如上所述，当形成包括阻挡层64和位线导电层65的导电层时，第一间隔件61、牺牲间隔件62和第二间隔件63保留在导电层与存储节点接触插塞58A和58B之间。
参照图6G，使位线导电层65凹陷至一定深度。据此，形成部分地填充镶嵌图案60内部的位线65A。位线65A成为镶嵌位线。在使位线导电层65凹陷时，同时地也使阻挡层64凹陷。据此，阻挡层图案64A保留在位线65A的外壁和底表面上。
在使位线导电层65凹陷时，执行回蚀工艺。在回蚀工艺期间，可以使牺牲间隔件62凹陷至一定深度。例如，当阻挡层64和牺牲间隔件62由相同材料形成时，牺牲间隔件62的上部被去除，在第二间隔件63与硬掩模图案59之间形成延伸至一定深度的另一开口。
参照图6H，在包括位线65A的衬底结构之上形成位线硬掩模层66。位线硬掩模层66可以是氮化物层如氮化硅层。位线硬掩模层66间隙填充位线65A的上部，并且还间隙填充牺牲间隔件62的上部。
参照图6I，将位线硬掩模层66平坦化。本文中，以牺牲间隔件62的上部为目标执行位线硬掩模层66的平坦化，以便暴露出牺牲间隔件62的上部。可以使用CMP工艺执行平坦化。作为平坦化的结果，位线硬掩模层图案66A保留在位线65A的上部。另外，将硬掩模图案59的一部分平坦化。保留的硬掩模图案59用附图标记59A表示。
参照图6J，选择性地去除牺牲间隔件62。据此，在存储节点接触插塞58A和58B与位线65A之间形成气隙67。可以通过湿法刻蚀工艺或干法刻蚀工艺去除牺牲间隔件62。当去除牺牲间隔件62时，由于刻蚀选择性的原因，第一间隔件61和第二间隔件63、存储节点接触插塞58A和58B、位线65A、位线硬掩模层图案66A以及层间绝缘层65未被损伤。
当牺牲间隔件62为氮化钛层时，执行使用硫酸(H2SO4)和过氧化氢(H2O2)混合溶液的湿法清洗工艺。
当如上所述去除牺牲间隔件时，可以在存储节点接触插塞58A和58B与位线65A之间形成“WO3-气隙-Si3N4”的绝缘层。
参照图6K，在衬底结构之上形成覆盖层68。覆盖层68防止由于气隙67的原因而发生位线65A的隆起。覆盖层68可以是氮化物层如氮化硅层。覆盖层68气密地密封气隙67的上部。
根据本发明的第四示例性实施例，气隙67和第一间隔件61以及第二间隔件63在存储节点接触插塞58A和58B与位线65A之间。由于在存储节点接触插塞58A和58B与位线65A之间形成气隙67，因此减小了存储节点接触插塞58A和58B与位线65A之间的寄生电容。
图7A至图7G是说明制造根据本发明第五示例性实施例的半导体器件的方法的截面图。在第五实施例中，在形成第一间隔件之前的工艺与第四示例性实施例相同。下文中，从第一间隔件61的形成开始描述制造第五示例性实施例的方法。即，图7A示出图6A至图6D中得到的结构。
参照图7A，将由镶嵌图案60暴露出的存储节点接触插塞58A和58B的侧壁氧化。据此，在存储节点接触插塞58A和58B的侧壁上形成牺牲间隔件81。当存储节点接触插塞58A和58B为钨层时，牺牲间隔件81成为氧化钨层。
参照图7B，在牺牲间隔件81的侧壁上形成间隔件82。间隔件82可以是氮化物层如氮化硅层。可以通过在包括具有牺牲间隔件81的镶嵌图案60的衬底结构之上沉积间隔件层(例如，氮化物层)然后执行回蚀工艺以去除间隔件层的选中部分来形成间隔件82。
形成在存储节点接触插塞58A和58B的侧壁上的间隔件82可以保留在底表面上。保留的间隔件82防止在镶嵌位线与第一着落插塞54A之间发生短路。使用附加的掩模以使间隔件82保留在存储节点接触插塞58A与58B之间的底表面上。附加的掩模是为了选择性地暴露出第二着落插塞54B而图案化的位线接触掩模。间隔件82提供暴露出第二着落插塞54B表面的位线接触。间隔件82成为位线间隔件。
如上所述，在镶嵌图案60的侧壁上形成由牺牲间隔件81和间隔件82形成的双重间隔件。当牺牲间隔件81为氧化钨层而间隔件82为氮化硅层时，双重间隔件具有“WO3-Si3N4”的结构。
参照图7C，在衬底结构之上形成导电层以填充镶嵌图案60，所述镶嵌图案60包括形成在其中的牺牲间隔件81和间隔件82。然后，执行隔离工艺如化学机械抛光(CMP)工艺。作为隔离工艺的结果，导电层被隔离并且部分导电层保留在镶嵌图案60中。在此，导电层包括阻挡层83和位线导电层84。位线导电层84可以由金属如钨形成。阻挡层83可以是氮化钛(TiN)层。
如上所述，当形成包括阻挡层83和位线导电层84的导电层时，牺牲间隔件81和间隔件82保留在导电层与存储节点接触插塞58A和58B之间。
参照图7D，使位线导电层84凹陷至一定的深度。据此，形成部分地填充镶嵌图案60内部的位线84A。位线84A成为镶嵌位线。在使位线导电层84凹陷时，可以同时地也使阻挡层83凹陷。结果，阻挡层图案83A保留在位线84A的外壁和底表面上。
参照图7E，在包括位线84A的衬底结构之上形成位线硬掩模层85。位线硬掩模层85可以是氮化物层如氮化硅层。位线硬掩模层85间隙填充位线84A的上部。
然后，将位线硬掩模层85平坦化。本文中，以硬掩模图案59为目标执行位线硬掩模层85的平坦化，以便去除硬掩模图案59。可以使用CMP工艺执行平坦化。作为平坦化的结果，位线硬掩模层85保留在位线84A的上部。由于硬掩模图案59被去除，因此暴露出牺牲间隔件81的上部。
参照图7F，选择性地去除牺牲间隔件81。据此，在存储节点接触插塞58A和58B与位线84A之间形成气隙86。可以通过湿法刻蚀工艺或干法刻蚀工艺去除牺牲间隔件81。
当如上所述去除牺牲间隔件81时，可以在存储节点接触插塞58A和58B与位线84A之间形成具有“气隙-Si3N4”结构的绝缘层。
参照图7G，在衬底结构之上形成覆盖层87。覆盖层87防止由于气隙86的原因而发生位线84A的隆起。覆盖层87可以是氮化物层如氮化硅层。覆盖层87气密地密封气隙86的上部。
根据本发明的第五示例性实施例，在存储节点接触插塞58A和58B与位线84A之间存在气隙86。由于在存储节点接触插塞58A和58B与位线84A之间形成气隙86，因此减小了存储节点接触插塞58A和58B与位线84A之间的寄生电容。
图8A是根据本发明第六示例性实施例的半导体器件的平面图，图8B是图8A中的半导体器件沿着线B-B’截取的截面图。
参照图8A和图8B，在半导体衬底91之上形成隔离层92。隔离层92限定有源区93。在有源区93之上形成着落插塞94。在着落插塞94之上，形成存储节点接触插塞95。存储节点接触插塞95被位线97隔离。通过刻蚀存储节点接触插塞95从而形成镶嵌图案然后填充镶嵌图案的内部来形成位线97。因此，位线97称为镶嵌位线。在位线97之上形成位线硬掩模层99。在位线97的侧壁和底表面上形成阻挡层96。
在位线97与存储节点接触插塞95之间形成气隙100和间隔件98。间隔件98包括氮化硅层、氧化硅层、氧化钨层或包括这些层的组合的堆叠结构。关于形成气隙100和间隔件98的方法，可以参照第一至第五示例性实施例中的任一种。在图8A中，形成在掩埋栅(BG)的上部和下部中的栅极是用于使相邻单元彼此隔离的隔离晶体管的栅极。
存储节点接触插塞95可以由多晶硅层或钨层形成。在存储节点接触插塞95之上形成硬掩模图案101。还形成用于气密地密封气隙100上部的覆盖层102。虽然未在图8B中示出，但是在有源区93之上形成与位线97接触的着落插塞，并且沿着与有源区93交叉的方向形成掩埋栅。
根据第六示例性实施例，气隙100和间隔件98处在存储节点接触插塞95与位线97之间。通过在存储节点接触插塞95与位线97之间形成气隙100可以减小存储节点接触插塞95与位线97之间的寄生电容。
在上述第一至第六示例性实施例中，除了氮化钛和氧化钨之外，还可以使用氧化铝(Al2O3)层或硅(Si)层作为形成牺牲间隔件的材料，所述牺牲间隔件被去除以形成气隙。
根据上述本发明的示例性实施例，由于在位线与存储节点接触插塞之间形成了低介电常数的气隙，因此可以减小寄生电容。
因此，现在可以获得以前因存储电容Cs方面的限制而不能实现的DRAM，以便应用于小尺寸半导体器件。另外，当它应用于具有一定存储电容Cs的器件时，可以增加感测余量从而提高器件特性和吞吐量。
虽然已经以具体实施例的方式描述了本发明，但是对于本领域技术人员明显的是，在不脱离所附权利要求书限定的本发明的精神和范围的情况下可以进行各种变化和修改。

Claims (44)

1.一种半导体器件，包括：
多个第一导电图案，所述多个第一导电图案由镶嵌图案分隔开；
第二导电图案，所述第二导电图案掩埋在所述镶嵌图案中；以及
间隔件，所述间隔件处在所述第二导电图案与所述第一导电图案之间并包含有气隙。
2.如权利要求1所述的半导体器件，还包括：
被配置为气密地密封所述气隙上部的覆盖层。
3.如权利要求1所述的半导体器件，其中，所述间隔件还包括氮化硅层。
4.如权利要求1所述的半导体器件，其中，所述间隔件还包括第一间隔件和第二间隔件，并且所述气隙被设置在所述第一间隔件与所述第二间隔件之间。
5.如权利要求4所述的半导体器件，其中，所述第一间隔件和所述第二间隔件包括氮化硅层。
6.如权利要求4所述的半导体器件，其中，所述第一间隔件包括氮化硅层而所述第二间隔件包括氧化物层。
7.如权利要求6所述的半导体器件，其中，所述氧化物层包括氧化硅层或氧化钨层。
8.如权利要求1所述的半导体器件，其中，所述第一导电图案包括存储节点接触插塞，而所述第二导电图案包括位线。
9.如权利要求8所述的半导体器件，其中，所述存储节点接触插塞包括多晶硅层或钨层。
10.如权利要求1所述的半导体器件，其中，所述间隔件还包括在所述第二导电图案之下延伸的底表面。
11.一种形成半导体器件的方法，包括以下步骤：
形成第一导电层；
通过刻蚀所述第一导电层来形成镶嵌图案和第一导电图案；
在所述镶嵌图案的侧壁上形成间隔件；
形成掩埋在所述镶嵌图案中的第二导电图案；以及
通过刻蚀所述间隔件的一部分在所述第一导电图案与所述第二导电图案之间形成气隙。
12.如权利要求11所述的方法，还包括以下步骤：
形成用于气密地密封所述气隙上部的覆盖层。
13.如权利要求11所述的方法，其中，形成所述镶嵌图案的步骤包括以下步骤：
形成镶嵌掩模；以及
使用所述镶嵌掩模作为刻蚀阻挡层来刻蚀所述第一导电层。
14.如权利要求11所述的方法，其中，形成所述间隔件的步骤包括以下步骤：
形成包括牺牲间隔件的多重间隔件，所述牺牲间隔件选自氮化钛层、氧化铝层和硅层。
15.如权利要求14所述的方法，其中，通过去除所述牺牲间隔件来形成所述气隙。
16.如权利要求11所述的方法，其中，形成所述第二导电图案的步骤包括以下步骤：
形成填充所述镶嵌图案的导电层，其中在所述镶嵌图案中形成有所述间隔件；以及
通过使所述导电层凹陷来形成所述第二导电图案。
17.如权利要求16所述的方法，还包括：在所述第二导电图案之上形成硬掩模层。
18.如权利要求17所述的方法，其中，形成所述气隙的步骤包括以下步骤：
将所述硬掩模层平坦化，以暴露出包括在所述间隔件之内的牺牲间隔件的上部；以及
通过湿法刻蚀工艺或干法刻蚀工艺去除所述牺牲间隔件。
19.如权利要求11所述的方法，其中，所述第一导电图案包括存储节点接触插塞，而所述第二导电图案包括位线。
20.如权利要求19所述的方法，其中，所述存储节点接触插塞包括多晶硅层或钨层。
21.一种形成半导体器件的方法，包括以下步骤：
形成第一导电层；
通过刻蚀所述第一导电层形成镶嵌图案和第一导电图案；
在所述镶嵌图案的侧壁上形成双重间隔件，所述双重间隔件包括牺牲间隔件和间隔件；
形成掩埋在所述镶嵌图案中的第二导电图案；以及
通过刻蚀所述牺牲间隔件形成气隙。
22.如权利要求21所述的方法，其中，形成所述双重间隔件的步骤包括以下步骤：
在所述镶嵌图案的侧壁上形成所述牺牲间隔件；以及
在所述牺牲间隔件的侧壁上形成所述间隔件。
23.如权利要求21所述的方法，其中，所述牺牲间隔件为氮化钛层，而所述间隔件为氮化硅层。
24.如权利要求21所述的方法，其中，所述牺牲间隔件为氧化铝层或硅层，而所述间隔件为氮化硅层。
25.如权利要求21所述的方法，其中，所述第一导电图案包括存储节点接触插塞，而所述第二导电图案包括位线。
26.如权利要求25所述的方法，其中，所述存储节点接触插塞包括多晶硅层。
27.如权利要求21所述的方法，其中，在形成所述双重间隔件的步骤中，
通过将由所述镶嵌图案暴露出的所述第一导电图案的侧壁氧化来形成所述牺牲间隔件。
28.如权利要求27所述的方法，其中，所述第一导电图案包括钨层，而所述牺牲间隔件包括氧化钨层。
29.如权利要求21所述的方法，还包括以下步骤：
形成用于气密地密封所述气隙上部的覆盖层。
30.如权利要求21所述的方法，其中，形成所述第二导电图案的步骤还包括以下步骤：
形成填充所述镶嵌图案的导电层，其中在所述镶嵌图案中形成有所述双重间隔件；以及
通过使所述导电层凹陷来形成所述第二导电图案。
31.如权利要求30所述的方法，还包括：在所述第二导电图案之上形成硬掩模层。
32.一种形成半导体器件的方法，包括以下步骤：
形成第一导电层；
通过刻蚀所述第一导电层形成镶嵌图案和第一导电图案；
在所述镶嵌图案的侧壁上形成三重间隔件，所述三重间隔件包括第一间隔件、牺牲间隔件和第二间隔件；
形成掩埋在所述镶嵌图案中的第二导电图案；以及
通过刻蚀所述牺牲间隔件形成气隙。
33.如权利要求32所述的方法，还包括以下步骤：
形成用于气密地密封所述气隙上部的覆盖层。
34.如权利要求32所述的方法，其中，形成所述第二导电图案的步骤还包括以下步骤：
形成填充所述镶嵌图案的导电层，其中在所述镶嵌图案中形成有所述三重间隔件；以及
通过使所述导电层凹陷来形成所述第二导电图案。
35.如权利要求34所述的方法，还包括：在所述第二导电图案之上形成硬掩模层。
36.如权利要求32所述的方法，其中，所述牺牲间隔件包括选自氮化钛层、氧化铝层和硅层中的任一种。
37.如权利要求32所述的方法，其中，所述第一间隔件包括氧化硅层，所述牺牲间隔件包括氮化钛层，而所述第二间隔件包含氮化硅层。
38.如权利要求32所述的方法，还包括以下步骤：
在刻蚀所述牺牲间隔件之后去除所述第一间隔件。
39.如权利要求32所述的方法，其中，所述第一间隔件包括氧化钨层，所述牺牲间隔件包括氮化钛层，而所述第二间隔件包括氮化硅层。
40.如权利要求32所述的方法，其中，形成所述三重间隔件的步骤包括以下步骤：
在包括所述镶嵌图案的衬底结构之上层叠第一间隔件层和第二间隔件层；
通过选择性地刻蚀所述第二间隔件层和所述第一间隔件层来形成所述牺牲间隔件和所述第一间隔件；
在包括所述牺牲间隔件的衬底结构之上形成第三间隔件层；以及
通过选择性地刻蚀所述第三间隔件层来形成所述第二间隔件。
41.如权利要求32所述的方法，其中，在形成所述三重间隔件的步骤中，
通过将由所述镶嵌图案暴露出的所述第一导电图案的侧壁氧化来形成所述第一间隔件。
42.如权利要求41所述的方法，其中，所述第一导电图案包含钨层，而所述第一间隔件包含氧化钨层。
43.如权利要求32所述的方法，其中，所述第一导电图案包括存储节点接触插塞，而所述第二导电图案包括位线。
44.如权利要求43所述的方法，其中，所述存储节点接触插塞包括多晶硅层或钨层。
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