CN104103578A - 具有气隙的半导体器件及其制造方法 - Google Patents

具有气隙的半导体器件及其制造方法 Download PDF

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Abstract

一种半导体器件包括：形成在衬底之上的第一导电结构，所述第一导电结构包括第一导电图案；第二导电结构，所述第二导电结构相邻于第一导电结构的侧壁而形成；以及绝缘结构，所述绝缘结构包括形成在第一导电结构和第二导电结构之间的气隙，其中，第二导电结构包括：第二导电图案、形成在第二导电图案之上的欧姆接触层、以及形成在欧姆接触层之上并且经由气隙与第一导电图案分隔开的第三导电图案。

Description

具有气隙的半导体器件及其制造方法
相关申请的交叉引用
本申请要求2013年4月8日提交的申请号为10-2013-0038175的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种半导体器件，更具体而言，涉及一种具有气隙的半导体器件及其制造方法。
背景技术
一般地，在半导体器件中，相邻的导电结构之间形成有电介质材料。随着半导体器件高度集成，导电结构之间的距离逐步地减小。由于这个事实，寄生电容增大。随着寄生电容增大，半导体器件的性能降低。
为了减小寄生电容，可以降低电介质材料的介电常数。然而，由于电介质材料具有高介电常数，所以在减小寄生电容上可能存在限制。
发明内容
本发明的各种示例性实施例涉及一种可以减小相邻导电结构之间的寄生电容的半导体器件及其制造方法。
根据本发明的一个示例性实施例，一种半导体器件可以包括：形成在衬底之上的第一导电结构，所述第一导电结构包括第一导电图案；在衬底之上的第二导电结构，所述第二导电结构相邻于第一导电结构的侧壁而形成；以及在衬底之上的绝缘结构，所述绝缘结构包括形成在第一导电结构和第二导电结构之间的气隙，其中，第二导电结构包括：第二导电图案、形成在第二导电图案之上的欧姆接触层、以及形成在欧姆接触层之上的第三导电图案。
根据本发明的另一个示例性实施例，一种半导体器件可以包括：形成在衬底之上的位线结构，所述位线结构包括位线；在衬底之上的储存节点接触插塞，所述储存节点接触插塞相邻于位线结构的侧壁而形成；以及在衬底之上的绝缘结构，所述绝缘结构包括形成在位线结构和储存节点接触插塞之间的气隙，其中，储存节点接触插塞包括：第一插塞、形成在第一插塞之上的欧姆接触层、以及形成在欧姆接触层之上的第二插塞。
根据本发明的另一个实施例，一种制造半导体器件的方法可以包括以下步骤：在衬底之上形成电介质层；通过刻蚀电介质层来限定开口；在开口中形成第一导电图案；在第一导电图案之上在开口的侧壁上形成牺牲间隔件；在第一导电图案之上形成欧姆接触层；在欧姆接触层之上形成第二导电图案；通过去除牺牲间隔件来限定气隙；以及在第二导电图案之上形成第三导电图案以覆盖气隙。形成第三导电图案的步骤可以包括以下步骤：在包括第二导电图案和气隙的整个表面之上形成阻挡层；在阻挡层之上形成导电层以填充开口；以及将导电层和阻挡层平坦化。阻挡层和导电层中的每个可以包括含金属材料。在形成牺牲间隔件之后，所述方法还可以包括将第一导电图案的表面凹陷的步骤。第一导电图案可以包括含硅材料。第二导电图案和第三导电图案中的每个可以包括含金属材料。欧姆接触层可以包括具有CoSi2相的硅化钴。
根据本发明的另一个实施例，一种制造半导体器件的方法可以包括以下步骤：在衬底之上形成多个包括第一导电图案的导电结构；在导电结构之上形成电介质层；通过刻蚀电介质层来限定导电结构之间的开口；在开口中形成被凹陷成比第一导电图案更低的第二导电图案；在第二导电图案之上在开口的侧壁上形成牺牲间隔件；在第二导电图案之上形成欧姆接触层；在欧姆接触层之上形成第三导电图案；通过去除牺牲间隔件来限定气隙；以及在第三导电图案之上形成第四导电图案以覆盖气隙。在形成牺牲间隔件的步骤之后，所述方法还可以包括以下步骤：以与牺牲间隔件自对准的方式来将第二导电图案的表面凹陷。第一导电图案可以包括位线。第二导电图案、欧姆接触层、第三导电图案以及第四导电图案的层叠结构可以包括储存节点接触插塞。第二导电图案可以包括含硅材料，第三导电图案可以包括含金属材料。欧姆接触层可以包括具有CoSi2相的硅化钴。形成第四导电图案的步骤可以包括以下步骤：形成阻挡层以覆盖第三导电图案和气隙；在阻挡层之上形成含金属层以填充开口；以及将含金属层和阻挡层平坦化。阻挡层可以包括含钛材料。在形成导电结构的步骤之前，所述方法还可以包括形成掩埋栅型晶体管的步骤，所述掩埋栅晶体管包括掩埋在衬底中的栅电极。在形成第四导电图案的步骤之后，所述方法还可以包括在第四导电图案之上形成电容器的步骤。
附图说明
图1A是说明根据本发明的第一实施例的半导体器件的截面图。
图1B是说明根据本发明的第一实施例的变体的半导体器件的截面图。
图2A至图2I是示出用于制造根据本发明的第一实施例的半导体器件的示例性方法的截面图。
图3A和图3B是示出用于覆盖根据本发明的第一实施例的半导体器件中的气隙的一个示例性方法的截面图。
图4A和图4B是示出用于覆盖根据本发明的第一实施例的半导体器件中的气隙的另一个示例性方法的截面图。
图5A是说明根据本发明的第二实施例的半导体器件的截面图。
图5B是说明根据本发明的第二实施例的变体的半导体器件的截面图。
图6A至图6H是示出用于制造根据本发明的第二实施例的半导体器件的示例性方法的截面图。
图7是示出用于覆盖根据本发明的第二实施例的半导体器件中的气隙的一个示例性方法的截面图。
图8是示出用于覆盖根据本发明的第二实施例的半导体器件中的气隙的另一个示例性方法的截面图。
图9A至图9D是解释根据本发明的第二实施例的半导体器件的比较性实例的截面图。
图10A是说明存储器单元的部分的截面图。
图10B是沿着图10A的线A-A’截取的平面图。
图10C是沿着图10B的线B-B’截取的截面图。
图11A至图11K是示出用于制造存储器单元的示例性方法的截面图。
图12是示出存储卡的示意图。
图13是示出电子系统的框图。
具体实施方式
下面将参照附图更详细地描述各种实施例。然而，本发明可以用不同的方式实施，而不应解释为限制于本文所列的实施例。确切地说，提供这些实施例使得本说明书充分与完整，并向本领域技术人员充分传达本发明的范围。在说明书中，附图标记与本发明的各种附图和实施例中的相似标记部分直接相对应。
附图并不一定按比例绘制，并且在某些情况下，为了清楚地示出实施例的特征可能对比例做夸大处理。应当容易理解的是：本公开中的“在…上”和“在…之上”的含义应当采用最广义的方式来解释，使得“在…上”的意思不仅是“直接在某物上”，而是还包括在具有中间特征或中间层的情况下“在某物上”，并且“在…之上”的意思不仅是指直接在顶部，还可以包括在具有中间特征或中间层的情况下在某物顶部。在本说明书中也应当注意的是：“连接/耦接”不仅表示一个部件与另一个部件直接耦接，还表示经由中间部件与另一个部件间接耦接。另外，只要不在句子中特意提及，单数形式可以包括复数形式。
图1A是说明根据本发明的第一实施例的半导体器件的截面图。
参见图1A，电介质层102形成在衬底101上。开口103形成在电介质层102中。开口103暴露出衬底101的表面。导电结构105形成在开口103中。导电结构105包括：第一导电图案106、第二导电图案108以及第三导电图案110。第一导电图案106通过凹陷在开口103中而形成。第二导电图案108形成在第一导电图案106之上。欧姆接触层107形成在第一导电图案106和第二导电图案108之间。阻挡图案109形成在第二导电图案108和第三导电图案110之间。导电结构105可以是将第一导电图案106、欧姆接触层107、第二导电图案108、阻挡图案109以及第三导电图案110层叠的结构。气隙111形成在导电结构105与开口103的侧壁之间。第二导电图案108可以经由气隙111与开口103的侧壁分开。第二导电图案108具有比第一导电图案106小的线宽。阻挡图案109覆盖第二导电图案108和气隙111。间隔件104形成在开口103的侧壁上。
衬底101包括硅衬底或锗硅衬底。衬底101可以包括绝缘体上硅（SOI）衬底。电介质层102包括低k材料。电介质层102可以包括氮化硅或者氧化硅。电介质层102成为层间电介质层。
开口103可以具有孔形或线形。例如，开口103可以被限定为接触孔、通孔、穿通孔、沟槽、凹陷等。在开口103是接触孔的情况下，导电结构105成为接触插塞。
第一导电图案106包括含硅层。第一导电图案106可以包括多晶硅。多晶硅可以掺入杂质。
第二导电图案108和第三导电图案110中的每个包括含金属层，诸如金属、金属氮化物、金属硅化物以及金属碳化物。例如，第二导电图案108和第三导电图案110中的每个可以包括钨。第二导电图案108具有比第一导电图案106大的体积。第二导电图案108具有比第一导电图案106小的线宽和比第一导电图案106大的高度。由于第二导电图案108的体积以此方式比第一导电图案106大，所以导电结构105的电阻主要由第二导电图案108决定。
当第一导电图案106和第二导电图案108彼此接触时，需要欧姆接触。为此，形成欧姆接触层107。欧姆接触层107包括金属硅化物。金属硅化物包括硅化钴。硅化钴包括具有CoSi2相的硅化钴。
间隔件104包括低k材料。低k材料包括氧化物或氮化物。低k材料可以包括：氧化硅、氮化硅或金属氧化物。间隔件104包括：SiO2、Si3N4或SiN。
气隙111可以通过去除牺牲材料来形成。在间隔件104和第二导电图案108之间形成牺牲材料。通过在形成欧姆接触层107之后去除牺牲材料，形成气隙111。随后将对此进行描述。
阻挡图案109覆盖第二导电图案108和气隙111。此外，阻挡图案109在气隙111上覆盖开口103的侧壁部分。阻挡图案109包括含钛层。阻挡图案109可以包括氮化钛。阻挡图案109通过化学气相沉积（CVD）或物理气相沉积（PVD）来形成。
图1B是说明根据本发明的第一实施例的变体的半导体器件的截面图。
参见图1B，不同于图1A，在不使用阻挡图案的情况下利用第三导电图案110来覆盖气隙111和第二导电图案108。
根据图1A和图1B的导电结构105可以是接触插塞、电极等。在接触插塞的情况下，第一导电图案106可以是插塞焊盘，第二导电图案108可以是主插塞。第三导电图案110和阻挡图案109可以是覆盖气隙111的覆盖结构。由于作为主插塞的第二导电图案108包括含金属层，所以接触插塞的电阻减小。也就是说，通过将作为含硅层的第一导电图案106的体积最小化并且将作为含金属层的第二导电图案108的体积最大化，可以减小接触插塞的电阻。此外，由于包括了欧姆接触层107，所以电阻进一步减小，并且由于欧姆接触层107的面积大，所以电阻进一步减小。
另外，导电结构105可以是位线、金属线、栅电极、字线等。
如从以上描述可以容易看出的，通过限定气隙111，改善了导电结构105的电绝缘特性。例如，在另一个导电图案与第二导电图案108相邻放置的情况下，这两个导电图案之间的寄生电容减小。
另外，由于欧姆接触层107形成在气隙111之下，所以可以增大要形成欧姆接触层107的面积。根据这个事实，可以减小界面电阻。
此外，由于在导电结构105中作为含金属材料的第二导电图案108的体积比作为含硅材料的第一导电图案106的体积大，所以可以减小导电结构105的接触电阻。
图2A至图2I是示出用于制造根据本发明的第一实施例的半导体器件的示例性方法的截面图。
参见图2A，在衬底11上形成电介质层12。衬底11包括半导体衬底。衬底11含有硅。衬底11可以包括硅衬底或锗硅衬底。衬底11可以包括SOI衬底。电介质层12包括低k材料。电介质层12可以包括氮化硅或氧化硅。
在电介质层12中形成开口13。通过刻蚀电介质层12，以暴露出衬底11的表面的方式形成开口13。开口13具有孔形或线形。开口13可以被限定为接触孔、通孔、穿通孔、沟槽、凹陷等。可以以限定开口阵列的方式以规则的间隔布置多个开口13。为了刻蚀电介质层12，可以使用掩模图案（未示出）。掩模图案包括光致抗蚀剂图案、或者利用光致抗蚀剂图案而图案化的硬掩模图案。
参见图2B，在开口13的侧壁上形成间隔件14。在形成电介质层（未示出）以包覆开口13之后，通过回蚀工艺来刻蚀所述电介质层。以这种方式，形成间隔件14。间隔件14包括低k材料。间隔件14可以包括氮化硅。通过形成间隔件14，衬底11的表面暴露在开口13的底部。
参见图2C，形成第一导电层15A。以填充开口13的方式在包括间隔件14的电介质层12上形成第一导电层15A。第一导电层15A包括硅化材料。第一导电层15A可以包括含硅层。第一导电层15A可以包括多晶硅。多晶硅可以掺入杂质。第一导电层15A接触衬底11的表面。
参见图2D，选择性地去除第一导电层15A。根据这个事实，以凹陷的方式形成第一导电图案15B。为了形成第一导电图案15B，可以应用回蚀工艺。第一导电图案15B具有被凹陷成比电介质层12的上表面更低的表面。可以将第一导电图案15B的高度控制地尽可能地低。这将最小化被导电结构中的第一导电图案15B占据的体积。
参见图2E，形成牺牲间隔件16。牺牲间隔件16在第一导电图案15B上形成在开口13的侧壁上。可以通过选择性地刻蚀牺牲层（未示出）来形成牺牲间隔件16。为了形成牺牲间隔件16，可以应用干法刻蚀工艺。例如，干法刻蚀工艺可以包括回蚀工艺。通过牺牲间隔件16，可以暴露出第一导电图案15B的上表面，以及可以暴露出电介质层12的上表面。牺牲间隔件16是在后续工艺中被去除以限定气隙的材料。牺牲间隔件16可以包括相对于电介质层12具有刻蚀选择性的材料。牺牲间隔件16可以包括电介质材料。牺牲间隔件16可以包括与电介质层12不同的材料。例如，在电介质层12包括氧化硅的情况下，牺牲间隔件16可以包括氮化硅。另外，在电介质层12包括氮化硅的情况下，牺牲间隔件16可以包括氧化硅。牺牲间隔件16可以通过将氧化硅层和氮化硅层层叠来形成。
在形成牺牲间隔件16时或者在形成牺牲间隔件16之后，可以将第一导电图案15B的表面凹陷预定的深度（见附图标记15C）。这是为了增大用于随后形成硅化物层的反应面积。
参见图2F，形成硅化层17。在包括牺牲间隔件16和第一导电图案15B的整个表面上保形地（conformally）形成硅化层17。硅化层17包括通过与第一导电图案15B硅化反应而形成金属硅化物的材料。硅化层17包括硅化金属层。硅化金属层可以包括含有诸如钴的金属原子的含金属层。在第一导电图案15B包括多晶硅的情况下，硅化层17可以包括钴。硅化层17可以通过PVD来沉积。
通过如上所述形成硅化层17，增大了用于形成硅化层17和第一导电图案15B的硅化物的反应面积。例如，增大的反应面积包括由第一导电图案15B的凹陷表面而来的反应面积A1和由第一导电图案15B的突出部而来的反应面积A2。这是由于第一导电图案15B的线宽增大。随后将参照比较性实例对此进行描述。
尽管未示出，但是可以在硅化层17上形成保护层。在硅化层17上保形地形成保护层。保护层防止硅化层在后续的硅化工艺中被破坏。保护层包括金属氮化物。保护层包括含钛层。保护层可以包括氮化钛（TiN）。保护层可以通过将钛（Ti）层和氮化钛（TiN）层层叠来形成。
参见图2G，形成欧姆接触层18。为了形成欧姆接触层18，可以执行退火18A。由于第一导电图案15B和硅化层17通过退火18A而彼此反应，形成欧姆接触层18。硅化反应通过退火18A来发生。详细地，硅化反应发生在第一导电图案15B和硅化层17彼此接触的界面，由此形成包括金属硅化物层的欧姆接触层18。退火18A可以在至少200℃的温度执行，以引起在硅化层17和第一导电图案15B之间发生硅化反应。退火18A包括快速热退火（RTA）。由于第一导电图案15B中的硅原子和硅化层17中的金属原子通过退火18A而彼此反应，形成欧姆接触层18。欧姆接触层18可以包括硅化钴。在本实施例中，欧姆接触层18可以包括具有CoSi2相的硅化钴。为此，可以将退火18A执行两次。例如，初次退火在400℃至600℃的温度执行。通过初次退火，形成具有CoSix（x=0.1～1.5）相的硅化钴。执行二次退火。二次退火包括快速热退火（RTA）。二次退火可以在比初次退火更高的温度执行。二次退火在600℃至800℃的温度执行。可以在去除了未反应的硅化层17A之后执行二次退火。通过二次退火在欧姆接触层18中发生相变。例如，通过初次退火来形成具有CoSix（x=0.1～1.5）相的硅化钴，并且通过二次退火来发生到具有CoSi2相的硅化钴的相变。在硅化钴之中，具有CoSi2相的硅化钴的比电阻最低。
在形成欧姆接触层18之后，未反应的硅化层17A可以保留下来。第一导电图案15B可以在其体积上减小，如附图标记15所标示的。
在执行退火18A时，由于涉及硅化反应的硅的反应面积通过第一导电图案15B的凹陷表面和突出部（见图2F的附图标记A1和A2）而增大，所以可以形成具有低比电阻的具有CoSi2相的硅化钴。在第一导电图案15B的表面未被凹陷的情况下，涉及硅化反应的硅的反应面积可能不足，并且可能形成具有高比电阻的具有Co2Si相的硅化钴。
通过如上所述形成具有CoSi2相的硅化钴作为欧姆接触层18，可以减小接触电阻，同时，即使在具有细线宽的开口13的狭小面积中，也可以形成具有低电阻的硅化钴。
参见图2H，去除未反应的硅化层17A。
在欧姆接触层18上形成第二导电图案19。以在开口13中凹陷的方式在欧姆接触层18上形成第二导电图案19。第二导电图案19可以包括含金属层。第二导电图案19可以包括含钨的材料。第二导电图案19可以包括钨层或钨化合物。第二导电图案19以被凹陷成比电介质层12的表面更低的方式形成。通过第二导电图案19，可以部分地暴露出牺牲间隔件16。
第二导电图案19的线宽比第一导电图案15小。第二导电图案19的高度比第一导电图案15大。因此，在随后要形成在开口13中的导电结构中，第二导电图案19的体积比第一导电图案15的体积大。
参见图2I，通过去除牺牲间隔件16来形成气隙20。在开口13的侧壁和第二导电图案19之间形成气隙20。可以通过湿法刻蚀来去除牺牲间隔件16。为了去除牺牲间隔件16，可以执行使用湿型化学药品的清洁工艺。
通过上述牺牲间隔件去除工艺去除了牺牲间隔件16，并且被牺牲间隔件16占据的空间变成气隙20。
在开口13的侧壁和第二导电图案19之间形成了气隙20，并且在开口13的侧壁和第二导电图案19之间形成了由气隙20和间隔件14构成的绝缘结构。在气隙20的底部暴露出欧姆接触层18，而未暴露出第一导电图案15。
图3A和图3B是示出用于覆盖根据本发明的第一实施例的半导体器件中的气隙的一个示例性方法的截面图。
参见图3A，在包括气隙20和第二导电图案19的整个表面上形成第三导电层21A。在包括第二导电图案19同时覆盖气隙20的整个表面上形成第三导电层21A。因为气隙20的空间窄，当形成第三导电层21A时，可以实施气隙20的覆盖同时不填充气隙20。第三导电层21A在第二导电图案19上间隙填充开口13的剩余部分。第三导电层21A可以包括含金属层。第三导电层21A可以包括钨层。
参见图3B，将第三导电层21A平坦化。为了平坦化，可以应用回蚀工艺或CMP（化学机械抛光）工艺。
通过如上所述执行平坦化，形成第三导电图案21。因此，形成在开口13中的导电结构22包括：第一导电图案15、欧姆接触层18、第二导电图案19以及第三导电图案21。欧姆接触层18形成第一导电图案15和第二导电图案19之间的欧姆接触。气隙20形成在开口13的侧壁和第二导电图案19之间。包括气隙20和间隔件14的绝缘结构形成在开口13的侧壁和导电结构22之间。通过形成第三导电图案21，可以在要对导电结构22执行的后续刻蚀工艺中保护气隙20。第三导电图案21用作保护气隙20的覆盖结构。
图4A和图4B是示出用于覆盖根据本发明的第一实施例的半导体器件中的气隙的另一个示例性方法的截面图。
参见图4A，在包括气隙20和第二导电图案19的整个表面上形成阻挡层23A。阻挡层23A包括导电材料。阻挡层23A覆盖气隙20。在形成阻挡层23A时，控制厚度以不填充气隙20而是覆盖气隙20。阻挡层23A包括含钛层。阻挡层23A可以包括氮化钛（TiN）。阻挡层23A可以通过CVD或PVD来形成。
通过如上所述形成阻挡层23A，可以覆盖气隙20，同时在第二导电图案19和随后要形成的第三导电图案之间形成阻挡层。
形成第三导电层24A。第三导电层24A在阻挡层23A上间隙填充开口13的剩余部分。第三导电层24A可以包括含金属层。第三导电层24A可以包括钨层。
参见图4B，将阻挡层23A和第三导电层24A平坦化。为了平坦化，可以应用回蚀工艺或CMP工艺。
通过如上所述执行平坦化，形成阻挡图案23和第三导电图案24。因此，形成在开口13中的导电结构25包括：第一导电图案15、欧姆接触层18、第二导电图案19、阻挡图案23、以及第三导电图案24。欧姆接触层18形成第一导电图案15和第二导电图案19之间的欧姆接触。阻挡图案23防止第二导电图案19和第三导电图案24之间的相互扩散。
气隙20形成在开口13的侧壁和第二导电图案19之间。包括气隙20和间隔件14的绝缘结构形成在开口13的侧壁和导电结构25之间。
通过形成阻挡图案23和第三导电图案24，可以在要对导电结构25执行的后续刻蚀工艺中保护气隙20。阻挡图案23和第三导电图案24用作保护气隙20的覆盖结构。
通过上述覆盖方法而形成的导电结构22和25可以是接触插塞、电极等。在接触插塞的情况下，第一导电图案15可以是插塞焊盘，第二导电图案19可以是主插塞。第三导电图案21和24以及阻挡图案23可以是覆盖气隙20的覆盖结构。由于作为主插塞的第二导电图案19包括含金属层，所以接触插塞的电阻减小。也就是说，通过将作为含硅层的第一导电图案15的体积最小化并且将作为含金属层的第二导电图案19的体积最大化，可以减小接触插塞的电阻。此外，由于包括了欧姆接触层18，所以电阻进一步减小，并且由于欧姆接触层18的面积大，所以界面电阻减小。
导电结构22和25可以是位线、金属线、栅电极、字线等。
根据上述实施例，通过限定气隙20，改善了导电结构22和25的电绝缘特性。例如，在另一个导电图案与第二导电图案19相邻放置的情况下，这两个导电图案之间的寄生电容减小。
另外，由于在形成欧姆接触层18之后才形成气隙20，所以可以增大要形成欧姆接触层18的面积。根据这个事实，可以减小接触电阻。
图5A是说明根据本发明的第二实施例的半导体器件的截面图。
参见图5A，多个导电结构形成在衬底201上。导电结构包括第一导电结构204和第二导电结构211。具有气隙212的绝缘结构形成在第一导电结构204和第二导电结构211之间。间隔件205形成在第一导电结构204的侧壁上。气隙212形成在间隔件205和第二导电结构211之间。第一导电结构204中的每个包括第一导电图案202和电介质图案203。第二导电结构211中的每个包括：第二导电图案206、欧姆接触层207、第三导电图案208、阻挡图案209以及第四导电图案210。气隙212和第三导电图案208被阻挡图案209覆盖。
以下将给出详细的描述。
衬底201可以包括硅衬底或锗硅衬底。此外，衬底201可以包括SOI衬底。
第一导电结构204包括第一导电图案202。第一导电结构204可以是包括第一导电图案202和电介质图案203的层叠结构。第一导电图案202可以包括含硅层或含金属层。第一导电图案202可以包括层叠的含硅层和含金属层。第一导电图案202可以包括：多晶硅、金属、金属氮化物、金属硅化物等。第一导电图案202可以包括层叠的多晶硅层和金属层。金属层可以包括钨。电介质图案203包括电介质材料。电介质图案203可以包括氧化物或氮化物。电介质图案203可以是硬掩模图案。第一导电结构204和第二导电结构211中的每个具有线形或柱形。此外，第一导电结构204和第二导电结构211中的任何一个导电结构可以具有沿着任何一个方向延伸的线形。另一个导电结构可以具有柱形。例如，第一导电结构204可以是线型结构，而第二导电结构211可以是柱型结构。第一导电结构204在衬底201上以规则的间隔分隔开。第一导电结构204和第二导电结构211中的任何一个可以包括栅结构或位线结构，而另一个可以包括接触插塞。接触插塞可以包括储存节点接触插塞、着落（landing）插塞、或金属接触插塞。例如，第二导电结构211可以是接触插塞，并且接触插塞可以是包括硅插塞、欧姆接触层以及金属插塞的层叠结构。
第二导电结构211中的每个包括第二导电图案206，所述第二导电图案206以凹陷的方式形成在相邻的第一导电结构204之间。第二导电结构211可以是包括第二导电图案206、欧姆接触层207、第三导电图案208、阻挡图案209以及第四导电图案210的层叠结构。第二导电图案206可以包括含硅层。第二导电图案206可以包括多晶硅层。第三导电图案208和第四导电图案210中的每个可以包括含金属层。第三导电图案208和第四导电图案210中的每个可以包括：金属、金属硅化物、金属氮化物等。欧姆接触层207形成在第二导电图案206和第三导电图案208之间。欧姆接触层207包括金属硅化物。金属硅化物包括硅化钴。硅化钴包括具有CoSi2相的硅化钴。第二导电图案206具有被凹陷成比第一导电图案202的上表面更低的高度的表面。第三导电图案208具有比第二导电图案206小的线宽和比第二导电图案206大的高度。根据这个事实，第三导电图案208的体积比第二导电图案206大。开口（未标记）可以形成在相邻的第一导电结构204之间，并且第二导电结构211可以形成在开口中。每个开口可以具有将相邻的第一导电结构204的相对侧壁开放的形状。
阻挡图案209中的每个覆盖第三导电图案208的上表面和侧壁部分，并且覆盖气隙212。此外，阻挡图案209在气隙212上覆盖开口的侧壁部分。阻挡图案209包括含钛层。阻挡图案209包括氮化钛。
间隔件205形成在第一导电结构204的侧壁上。间隔件205包括低k材料。低k材料包括氧化物或氮化物。间隔件205可以包括氧化硅、氮化硅或金属氧化物。
当去除了形成在第三导电图案208与间隔件205之间的牺牲材料时，可以形成气隙212。随后将对此进行描述。
在图5A中，气隙212被阻挡图案209稳定地覆盖。通过限定气隙212，第一导电结构204和第二导电结构211之间的寄生电容减小。
气隙212可以在欧姆接触层207和第三导电图案208形成在第二导电图案206上之后形成。由于这个事实，可以保证用于形成欧姆接触层207的宽的面积。通过将作为含硅层的第二导电图案206的体积最小化并且将作为含金属层的第三导电图案208的体积最大化，可以减小第二导电结构211的电阻。此外，由于包括了欧姆接触层207，所以电阻进一步地减小，并且由于欧姆接触层207的面积大，所以界面电阻减小。
图5B是说明根据本发明的第二实施例的变体的半导体器件的截面图。
参见图5B，不同于图5A，在不使用阻挡图案的情况下利用第四导电图案210来覆盖气隙212和第三导电图案208。
图6A至图6H是示出用于制造根据本发明的第二实施例的半导体器件的示例性方法的截面图。
参见图6A，在衬底31上形成多个第一导电结构34。衬底31包括半导体衬底。衬底31包括硅。衬底31可以包括硅衬底或锗硅衬底。此外，衬底31可以包括SOI衬底。
形成在衬底31上的第一导电结构34以规则的间隔分隔开。为了形成第一导电结构34，在第一导电层（未示出）上形成硬掩模图案33。通过利用硬掩模图案33作为刻蚀掩模来刻蚀所述第一导电层，形成第一导电图案32。因此，形成层叠有第一导电图案32和硬掩模图案33的第一导电结构34。第一导电图案32包括含硅层或含金属层。例如，第一导电图案32可以包括多晶硅或钨。另外，可以通过将含硅层和含金属层层叠来形成第一导电图案32。例如，可以通过将多晶硅层和钨层层叠来形成第一导电图案32。可以在多晶硅层和钨层之间额外地形成阻挡层。第一导电图案32可以包括多晶硅层、含钛层以及钨层的层叠结构。当含钛层是阻挡层时，可以将钛（Ti）层和氮化钛（TiN）层层叠。利用电介质材料来形成硬掩模图案33。
在多个第一导电结构34上形成第一电介质层35A。第一电介质层35A包括低k材料。第一电介质层35A包括氮化物或氧化物。例如，第一电介质层35A可以包括氮化硅或氧化硅。在包括第一导电结构34的整个表面上保形地形成第一电介质层35A。第一电介质层35A是将成为间隔件的材料。
在第一电介质层35A上形成第二电介质层36A。第二电介质层36A可以包括氧化硅。可以以填充第一导电结构34之间的空间的方式在第一电介质层35A上形成第二电介质层36A。第二电介质层36A成为层间电介质层。
参见图6B，将第二电介质层36A平坦化。可以实施平坦化使得暴露出第一导电结构34上的第一电介质层35A的表面。
通过刻蚀第二电介质层36A来形成开口37。在形成开口37之后，第二电介质层36A可能未示出。为了限定开口37，可以使用掩模图案（未示出）。开口37中的每个可以具有孔形或线形。可以在第一导电结构34之间形成开口37。第一电介质层35A可以暴露在开口37的侧壁上。为了限定开口37，可以通过与第一导电结构34和第一电介质层35A对准来刻蚀第二电介质层36A。
第一电介质层35A可以在开口37的底部保留在衬底31上。
通过刻蚀第一电介质层35A来暴露出衬底31的表面。通过以这种方式刻蚀第一电介质层35A，在第一导电结构34的侧壁上形成间隔件35。
在另一个实施例中，在限定开口37之后形成间隔件35。换言之，在限定开口37之后形成第一电介质层35A，然后，通过刻蚀第一电介质层35A来形成间隔件35。
参见图6C，形成第二导电图案38A。在包括间隔件35的整个表面上形成第二导电层（未示出）以填充开口37。通过回蚀工艺来刻蚀所述第二导电层。根据这个事实，第二导电图案38A以凹陷在开口37中的方式形成。第二导电图案38A具有被凹陷成比第一导电结构34的上表面更低的表面。第二导电图案38A包括硅化材料。第二导电图案38A可以包括含硅层。第二导电图案38A可以包括多晶硅。多晶硅可以掺入杂质。第二导电图案38A接触衬底31的表面。可以将第二导电图案38A的高度控制成尽可能地低。这是为了使将在随后形成的第二导电结构中的第二导电图案38A所占据的体积最小化。
参见图6D，形成牺牲间隔件39。牺牲间隔件39在第二导图案38A上形成在开口37的侧壁上。可以通过选择性地刻蚀牺牲层（未示出）来形成牺牲间隔件39。为了形成牺牲间隔件39，可以应用干法刻蚀工艺。例如，干法刻蚀工艺可以包括回蚀工艺。通过牺牲间隔件39，暴露出第二导电图案38A的上表面。牺牲间隔件39可以包括要在后续工艺中被去除以限定气隙的材料。牺牲间隔件39可以包括电介质材料。牺牲间隔件39可以包括氧化硅或氮化硅。牺牲间隔件39可以通过将氧化硅和氮化硅层叠来形成。
在形成牺牲间隔件39时或者在形成牺牲间隔件39之后，可以将第二导电图案38A的表面凹陷预定的深度（见附图标记38C）。以这种方式凹陷的第二导电图案38A具有如附图标记38B标示的形状。这是为了增大用于后续形成硅化层的反应面积。
参见图6E，形成硅化层40。在包括牺牲间隔件39和第二导电图案38B的整个表面上保形地形成硅化层40。硅化层40包括通过与第二导电图案38B硅化反应来形成金属硅化物的材料。硅化层40包括硅化金属层。硅化金属层可以包括含有诸如钴的金属原子的含金属层。在第二导电图案38B包括多晶硅的情况下，硅化层40可以包括钴。硅化层40可以通过PVD来沉积。
通过如上所述形成硅化层40，增大了用于形成硅化层40和第二导电图案38B的硅化物的反应面积。例如，增大的反应面积包括由每个第二导电图案38B的凹陷表面而来的反应面积A1和由每个第二导电图案38B的突出部而来的反应面积A2。这是由于第二导电图案38B的线宽增大。随后将参照比较性实例对此进行描述。
尽管未示出，但是可以在硅化层40上形成保护层。在硅化层40上保形地形成保护层。保护层防止硅化层在后续的硅化工艺中被破坏。保护层包括金属氮化物。保护层包括含钛层。保护层可以包括氮化钛（TiN）。保护层可以通过将钛（Ti）层和氮化钛（TiN）层层叠来形成。
参见图6F，形成欧姆接触层41。为了形成欧姆接触层41，可以执行退火41A。由于第二导电图案38B和硅化层40通过退火41A而彼此反应，形成欧姆接触层41。硅化反应通过退火41A发生。详细地，硅化反应发生在第二导电图案38B和硅化层40彼此接触的界面处，由此形成包括金属硅化物层的欧姆接触层41。退火41A可以在至少200℃的温度执行，以引起在硅化层40和第二导电图案38B之间发生硅化反应。退火41A包括快速热退火（RTA）。由于第二导电图案38B中的硅原子和硅化层40中的金属原子通过退火41A而彼此反应，形成欧姆接触层41。欧姆接触层41可以包括硅化钴。在本实施例中，欧姆接触层41可以包括具有CoSi2相的硅化钴。为此，可以将退火41执行两次。例如，初次退火在400℃至600℃的温度执行。通过初次退火，形成具有CoSix（x=0.1～1.5）相的硅化钴。执行二次退火。二次退火包括快速热退火（RTA）。二次退火可以在比初次退火更高的温度执行。二次退火在600℃至800℃的温度执行。通过二次退火在欧姆接触层41中发生相变。例如，通过初次退火来形成具有CoSix（x=0.1～1.5）相的硅化钴，并且通过二次退火来发生到具有CoSi2相的硅化钴的相变。在硅化钴之中，具有CoSi2相的硅化钴的比电阻最低。
在形成欧姆接触层41之后，未反应的硅化层40A可以保留下来。第二导电图案38B中的每个可以在其体积上减小，如附图标记38所标示的。
在执行退火41A时，由于涉及硅化反应的硅的反应面积通过每个第二导电图案38B的凹陷表面和突出部（见图6E的附图标记A1和A2）而增大，所以可以形成具有低比电阻的具有CoSi2相的硅化钴。在每个第二导电图案38B的表面未被凹陷的情况下，涉及硅化反应的硅的反应面积可能不足，并且可能形成具有高比电阻的具有Co2Si相的硅化钴。
通过如上所述形成具有CoSi2相的硅化钴作为欧姆接触层41，可以减小接触电阻，同时，即使在具有细线宽的每个开口37的狭小面积中，也可以形成具有低电阻的硅化钴。
参见图6G，去除未反应的硅化层40A。
在欧姆接触层41上形成第三导电图案42。第三导电图案42以凹陷在开口37中的方式在欧姆接触层41上形成。第三导电图案42可以包括含金属层。第三导电图案42可以包括含钨的材料。第三导电图案42可以包括钨层或钨化合物。第三导电图案42以凹陷成比第一导电结构34的表面更低的方式形成。通过第三导电图案42，可以部分地暴露出牺牲间隔件39。
每个第三导电图案42的高度比每个第二导电图案38的高度大，并且每个第三导电图案42的线宽比每个第二导电图案38的线宽小。因此，第三导电图案42的体积比第二导电图案38的体积大。
参见图6H，通过去除牺牲间隔件39来形成气隙43。在第一导电结构34的侧壁和第三导电图案42之间形成气隙43。牺牲间隔件39通过湿法刻蚀来去除。为了去除牺牲间隔件39，可以执行使用湿型化学药品的清洁工艺。
通过上述牺牲间隔件去除工艺去除了牺牲间隔件39，并且被牺牲间隔件39占据的空间成为气隙43。
在第一导电结构34的侧壁和第三导电图案42之间形成了气隙43，并且在第一导电结构34的侧壁和第三导电图案42之间形成了由气隙43和间隔件35构成的绝缘结构。在气隙43的底部处暴露出欧姆接触层41，而未暴露出第二导电图案38。
图7是示出用于覆盖根据本发明的第二实施例的半导体器件中的气隙的一个示例性方法的截面图。
参见图7，在气隙43和第三导电图案42上形成第四导电图案44。第四导电图案44覆盖气隙43，并且间隙填充第三导电图案42上的部分。因为气隙43的空间窄，在形成第四导电图案44时，可以实施气隙43的覆盖而不填充气隙43。第四导电图案44的一部分可以覆盖第三导电图案42的侧壁。第四导电图案44可以包括含金属层。第四导电图案44可以包括钨层。为了形成第四导电图案44，间隙填充第四导电层（未示出）然后将其平坦化。为了平坦化，可以应用回蚀工艺或CMP工艺。
通过如上所述形成第四导电图案44，形成了第二导电结构45。第二导电结构45中的每个包括：第二导电图案38、欧姆接触层41、第三导电图案42以及第四导电图案44。欧姆接触层41形成每个第二导电图案38和每个第三导电图案42之间的欧姆接触。气隙43形成在第三导电图案42的侧壁上。在第一导电结构34和第二导电结构45之间形成包括气隙43和间隔件35的绝缘结构。通过形成第四导电图案44，可以在要对第二导电结构45执行的后续刻蚀工艺中保护气隙43。第四导电图案44用作保护气隙43的覆盖结构。
图8是示出用于覆盖根据本发明的第二实施例的半导体器件中的气隙的另一个示例性方法的截面图。
参见图8，在第三导电图案42上形成阻挡图案46和第四导电图案44。因此，形成第二导电结构45。第二导电结构45中的每个包括：第二导电图案38、欧姆接触层41、第三导电图案42、阻挡图案46以及第四导电图案44。欧姆接触层41形成每个第二导电图案38和每个第三导电图案42之间的欧姆接触。阻挡图案46防止第三导电图案42和第四导电图案44之间的相互扩散。
在第三导电图案42的侧壁上形成气隙43。在第一导电结构34和第二导电结构45之间形成包括气隙43和间隔件35的绝缘结构。通过形成阻挡图案46和第四导电图案44，可以在要对第二导电结构45执行的后续刻蚀工艺中保护气隙43。阻挡图案46和第四导电图案44用作保护气隙43的覆盖结构。
根据上述气隙覆盖方法形成的第二导电结构45可以是接触插塞、电极等。在接触插塞的情况下，第二导电图案38可以是插塞焊盘，而第三导电图案42可以是主插塞。第四导电图案44和阻挡图案46可以是覆盖气隙43的覆盖结构。由于作为主插塞的每个第三导电图案42包括含金属层，所以每个接触插塞的电阻减小。也就是说，通过将作为含硅层的每个第二导电图案38的体积最小化并且将作为含金属层的每个第三导电图案42的体积最大化，可以减小每个接触插塞的电阻。此外，由于包括了欧姆接触层41，所以电阻进一步减小，并且由于欧姆接触层41的面积大，所以界面电阻减小。
另外，第二导电结构45可以是位线、金属线、栅电极、字线等。
根据上述实施例，通过限定气隙43，可以减小第一导电结构34和第二导电结构45之间的寄生电容。
另外，通过将每个第三导电图案42的体积最大化，可以减小每个第二导电结构45的电阻。此外，由于在形成欧姆接触层41之后才形成气隙43，所以可以增大要形成欧姆接触层41的面积。根据这个事实，电阻可以进一步地减小。
图9A至图9D是解释根据本发明的第二实施例的半导体器件的比较性实例的截面图。
参见图9A，在衬底31上形成层叠第一导电图案32和硬掩模图案33的多个第一导电结构34。
在第一导电结构34之间限定开口（未标记）之后，在第一导电结构34的侧壁上形成间隔件35。
形成凹陷的第二导电图案39和凹陷的牺牲间隔件38。
参见图9B，通过去除牺牲间隔件38来形成气隙43。
参见图9C，形成覆盖间隔件43A以覆盖气隙43。
参见图9D，在第二导电图案39上形成欧姆接触层41B、阻挡图案46A以及第三导电图案44A。
在本比较性实例中，使用诸如氧化硅、氮化硅、或氮化钛的材料作为牺牲间隔件38。为了限定气隙43，利用湿法刻蚀工艺来去除牺牲间隔件38。
然而，在本比较性实例中，在牺牲间隔件38是利用氮化钛形成的情况下，难以干净地去除氮化钛，并且发生气隙43的不开放。此外，当去除氮化钛时，可能会损失周围的结构。
另外，在本比较性实例中，在每个覆盖间隔件43A的厚度基本足以覆盖气隙43的情况下，用于形成第三导电图案44A的空间（见图9C的附图标记W）和用于形成欧姆接触层41B的面积变窄，所以接触电阻增大。另外，在本比较性实例中，由于每个第二导电图案39的线宽通过气隙43的空间而减小，所以用于随后形成欧姆接触层41B的面积减小。
此外，在本比较性实例中，在覆盖间隔件43A的厚度薄的情况下，引起的问题在于在形成覆盖间隔件43A时气隙43可能会开放。另外，在随后形成欧姆接触层41B的过程中所执行的剥离工艺和清洁工艺期间，覆盖间隔件43A可能会损失，因而气隙43可能会开放。由于这个事实，阻挡图案46A和第三导电图案44A可能被引入到气隙43中并且填充气隙43。
此外，在本比较性实例中，因为包括含硅层的每个第二导电图案39的体积比包括含金属层的每个第三导电图案44A的体积大，所以电阻增大。因此，在增大每个接触插塞的电阻上存在限制。
结果，考虑这些事实，在本实施例中，通过增大含金属材料的体积，可以减小电阻。此外，由于在先形成欧姆接触层41之后才形成气隙43，所以可以增大用于形成欧姆接触层41的面积，因而可以减小接触电阻。另外，由于气隙43是利用阻挡图案46和第四导电图案44来覆盖的，所以充分保证了用于形成第四导电图案44的空间，由此减小接触电阻。此外，由于在形成欧姆接触层41之后执行的剥离工艺和清洁工艺比用于限定气隙43的工艺更早地执行，所以可以将气隙43的丢失最小化。由于气隙43被阻挡图案46和第四导电图案44覆盖，所以可以稳定地覆盖气隙43。此外，由于省略了使用电介质材料的覆盖间隔件，所以可以简化工艺。
图10A是说明存储器单元的部分的截面图。图10B是沿着图10A的线A-A’截取的平面图。图10C是沿着图10B的线B-B’截取的截面图。图10A中所示的存储器单元包括DRAM存储器单元。
参见图10A、10B以及10C，有源区303通过隔离区302形成在衬底301中。栅沟槽321被形成为横跨有源区303而延伸。栅电介质层322形成在栅沟槽321的表面上。掩埋栅电极323形成在栅电介质层322上以部分地填充栅沟槽321。尽管未示出，源区和漏区形成在衬底301中。密封层324形成在掩埋栅电极323上。形成有位线结构310，其包括沿着与掩埋栅电极323相交叉的方向延伸的位线307。
位线结构310中的每个包括：位线307、位线硬掩模308以及位线间隔件309。位线307经由位线接触插塞306与有源区303连接。位线接触插塞306形成在位线接触孔305中，所述位线接触孔305形成在第一层间电介质层304中。
储存节点接触插塞318形成为与有源区303连接。储存节点接触插塞318形成在储存节点接触孔312中，所述储存节点接触孔312形成为穿通第一层间电介质层304和第二层间电介质层304A。间隔件311形成在储存节点接触孔312的侧壁上。储存节点接触插塞318中的每个包括：第一插塞313、欧姆接触层314、第二插塞315、阻挡图案316以及第三插塞317。第一插塞313是包括多晶硅的硅插塞。第二插塞315和第三插塞317是包括钨的金属插塞。欧姆接触层314包括金属硅化物。欧姆接触层314包括具有CoSi2相的硅化钴。阻挡图案316包括氮化钛。第一插塞313具有被凹陷成具有比位线307的下表面更低的高度的表面。
包括气隙319和间隔件311的绝缘结构形成在储存节点接触插塞318和位线307之间。第二插塞315中的每个通过气隙319与位线307的侧壁分开。气隙319被阻挡图案316覆盖。可以通过应用以上实施例中描述的方法来形成气隙319和阻挡图案316。阻挡图案316覆盖第二插塞315和气隙319的上表面。
包括储存节点320的电容器从顶部与储存节点接触插塞318连接。储存节点320中的每个包括柱形。尽管未示出，但是可以在储存节点320上额外地形成电介质层和板节点。储存节点320中的每个可以包括圆柱形而不是柱形。
从以上描述可以看出，每个存储器单元包括掩埋栅型晶体管，所述掩埋栅型晶体管包括：掩埋栅电极322、位线307、储存节点接触插塞318以及电容器。储存节点接触插塞318通过气隙319与位线307的侧壁分开。位线307和储存节点接触插塞318之间的寄生电容在第二插塞315和位线307之间产生。每个储存节点接触插塞318的整体电阻通过作为含金属材料的第二插塞315来减小。位线307和储存节点接触插塞318之间的寄生电容由于气隙319的存在而减小。
图11A至图11K是示出制造存储器单元的示例性方法的截面图。
参见图11A，衬底51包括硅。衬底51可以包括硅衬底或锗硅衬底。此外，衬底51可以包括SOI衬底。
在衬底51中形成隔离区52。隔离区52可以通过STI（浅沟槽隔离）工艺来形成。通过隔离区52来形成有源区53。作为隔离区52，可以顺序地形成壁氧化物、内衬以及间隙填充材料。内衬可以包括氮化硅或氧化硅。氮化硅可以包括Si3N4，氧化硅可以包括SiO2。间隙填充材料可以包括诸如旋涂电介质（SOD）的氧化硅。此外，间隙填充材料可以包括氮化硅，并且氮化硅可以使用用作内衬的氮化硅。
尽管未示出，但是在形成隔离区52之后，可以形成掩埋栅电极（见图10C中的附图标记323）。将参照图10C来描述用于形成掩埋栅电极的方法。首先，在通过刻蚀衬底301来限定栅沟槽321之后，掩埋栅电极323被形成为凹陷在栅沟槽321中。此后，在掩埋栅电极323上形成密封层324。在形成掩埋栅电极323之前，可以在栅沟槽321的表面上形成栅电介质层322。可以通过形成含金属层以间隙填充栅沟槽321然后回蚀所述含金属层来形成掩埋栅电极323。含金属层可以包括包含诸如钛、钽、钨的金属的材料作为主要组分。含金属层可以包括选自氮化钽（TaN）、氮化钛（TiN）、氮化钨（WN）、钨（W）中的至少任意一种。例如，掩埋栅电极323可以独立地包括氮化钛、氮化钽或钨，或者可以被形成为双层结构，诸如在氮化钛（TiN）层上层叠钨（W）层的TiN/W，或者在氮化钽（TaN）层上层叠钨（W）层的TaN/W。此外，掩埋栅电极323可以包括诸如在氮化钨（WN）层上层叠钨（W）层的WN/W的双层结构，此外，可以包括具有低电阻的金属性材料。密封层324可以在掩埋栅电极323上间隙填充栅沟槽321。密封层324可以执行在后续的工艺中保护掩埋栅电极323的功能。密封层324可以包括电介质材料。密封层324可以包括氮化硅。在形成密封层324之后，可以在有源区303中形成源区和漏区。因此，形成包括掩埋栅电极323的掩埋栅型晶体管。
再次参见图11A，在衬底51的整个表面上形成第一层间电介质层54。第一层间电介质层54可以包括氧化硅或氮化硅。第一层间电介质层54用作层间电介质层。可以在第一层间电介质层54上额外地形成包括氮化硅的刻蚀停止层（未示出）。
通过刻蚀第一层间电介质层54来形成位线接触孔55。为了限定位线接触孔55，可以使用掩模图案（未示出）作为刻蚀掩模。在限定位线接触孔55之后，可以将有源区53凹陷预定的深度。通过这个事实，可以增大随后要形成的位线接触插塞56与有源区53之间的接触面积。由位线接触孔55暴露出的有源区53包括掩埋栅型晶体管的源区和漏区中的任意一个区。
在位线接触孔55中形成位线接触插塞56。位线接触插塞56具有填充位线接触孔55的形状。在整个表面上形成导电层（未示出）以填充位线接触孔55之后，可以将导电层平坦化。以这种方式，可以形成位线接触插塞56。位线接触插塞56可以包括多晶硅层或金属层。
在位线接触插塞56上形成位线57和位线硬掩模58。在另一个实施例中，也可以将位线57的线宽和位线硬掩模58的线宽各设定成比位线接触孔55的线宽小，从而位线接触插塞56也被刻蚀。虽然位线接触孔55的侧壁由于位线接触插塞56被刻蚀而再次开放，但是后续要形成的位线间隔件59可以间隙填充开放的空间。位线57包括诸如钨的含金属层。位线硬掩模58包括氮化硅。
在位线57和位线硬掩模58的侧壁上形成位线间隔件59。位线间隔件59可以包括氮化硅。
通过如上所述形成位线间隔件59，形成了每个都包括位线57、位线硬掩模58以及位线间隔件59的位线结构60。
在位线结构60上形成第二层间电介质层61。随后可以将第二层间电介质层61图案化或平坦化以间隙填充在相邻的位线结构60之间。
参见图11B，利用未示出的掩模图案作为刻蚀掩模来刻蚀第二层间电介质层61和第一层间电介质层54。根据这个事实，在位线结构60之间形成储存节点接触孔62。储存节点接触孔62可以通过位线结构60以自对准的方式来形成。因此，相邻的位线结构60的侧壁通过储存节点接触孔62而暴露。衬底51的一部分通过储存节点接触孔62而暴露。通过储存节点接触孔62暴露出的有源区53包括掩埋栅型晶体管的源区和漏区中的任意一个区。尽管未示出，但是可以通过后续执行湿法刻蚀来扩大储存节点接触孔62的下部。此时，第一层间电介质层54的部分被刻蚀。
参见图11C，在储存节点接触孔62的侧壁上形成间隔件63。例如，形成电介质层（未示出）。回蚀电介质层。根据这个事实，形成间隔件63。在储存节点接触孔62的侧壁上形成间隔件63。通过形成间隔件63，在储存节点接触孔62的底部上暴露出有源区53的表面。
参见图11D，在储存节点接触孔62中形成第一插塞64A。第一插塞64A具有部分填充储存节点接触孔62的形状。即，第一插塞64A被形成为凹陷在储存节点接触孔62中。通过在整个表面上形成导电层（未示出）以间隙填充储存节点接触孔62然后将所述导电层凹陷来形成第一插塞64A。可以将第一插塞64A的凹陷表面控制成至少比位线57的下表面低。通过这个事实，位线57和第一插塞64A不相互面对。第一插塞64A包括含硅层。第一插塞64A可以包括多晶硅层。第一插塞64A成为硅插塞。
参见图11E，在第一插塞64A上在储存节点接触孔62的侧壁上形成牺牲间隔件65。可以通过选择性地刻蚀牺牲层（未示出）来形成牺牲间隔件65。为了形成牺牲间隔件65，可以应用干法刻蚀工艺。例如，干法刻蚀工艺可以包括回蚀工艺。第一插塞64A的上表面通过牺牲间隔件65而暴露。牺牲间隔件65是在后续工艺中被去除以限定气隙的材料。牺牲间隔件65可以包括电介质材料。牺牲间隔件65可以包括氧化硅或氮化硅。牺牲间隔件65可以通过将氧化硅和氮化硅层叠来形成。
在形成牺牲间隔件65时或者在形成牺牲间隔件65之后，可以将第一插塞64A的表面凹陷预定的深度（见附图标记64C）。以这种方式凹陷的第一插塞64A具有如附图标记64B所标示的形状。这是为了增大用于后续形成硅化物层的反应面积。
参见图11F，形成硅化层66。在包括牺牲间隔件65和第一插塞64B的整个表面上保形地形成硅化层66。硅化层66包括通过与第一插塞64B的硅化反应形成金属硅化物的材料。硅化层66包括硅化金属层。硅化金属层可以包括含有诸如钴的金属原子的含金属层。在第一插塞64B包括多晶硅的情况下，硅化层66可以包括钴。硅化层66可以通过PVD来沉积。
通过如上所述形成硅化层66，增大了用于形成硅化层66和第一插塞64B的硅化物的反应面积。例如，增大的反应面积包括由每个第一插塞64B的凹陷表面而来的反应面积和由每个第一插塞64B的突出部而来的反应面积。这是由于第一插塞64B的线宽增大。
尽管未示出，但是可以在硅化层66上形成保护层。在硅化层66上保形地形成保护层。保护层防止硅化层在后续的硅化工艺中被破坏。保护层包括金属氮化物。保护层包括含钛层。保护层可以包括氮化钛（TiN）。保护层可以通过将钛（Ti）层和氮化钛（TiN）层层叠来形成。
参见图11G，形成欧姆接触层67。为了形成欧姆接触层67，可以执行退火67A。由于第一插塞64B和硅化层66通过退火67A而彼此反应，可以形成欧姆接触层67。硅化反应通过退火67A来发生。详细地，硅化反应发生在第一插塞64B和硅化层66彼此接触的界面处，由此形成包括金属硅化物层的欧姆接触层67。退火67A可以在至少200℃的温度执行，以引起在硅化层66和第一插塞64B之间发生硅化反应。退火67A包括快速热退火（RTA）。由于第一插塞64B中的硅原子与硅化层66中的金属原子通过退火67A而彼此反应，所以形成欧姆接触层67。欧姆接触层67可以包括硅化钴。在本实施例中，欧姆接触层67可以包括具有CoSi2相的硅化钴。为此，可以将退火67A执行两次。例如，初次退火在400℃至600℃的温度执行。通过初次退火，形成具有CoSix（x=0.1～1.5）相的硅化钴。执行二次退火。二次退火包括快速热退火（RTA）。二次退火可以在比初次退火更高的温度执行。二次退火在600℃至800℃的温度执行。通过二次退火在欧姆接触层67中发生相变。例如，通过初次退火来形成具有CoSix（x=0.1～1.5）相的硅化钴，并且通过二次退火来发生到具有CoSi2相的硅化钴的相变。在硅化钴之中，具有CoSi2相的硅化钴的比电阻最低。
在形成欧姆接触层67之后，未反应的硅化层66A可以保留下来。第一插塞64B中的每个可以在其体积上减小，如附图标记64所标示的。
在执行退火67A时，由于涉及硅化反应的硅的反应面积通过每个第一插塞64B的凹陷表面和突出部而增大，所以可以形成具有低比电阻的CoSi2相的硅化钴。在每个第一插塞64B的表面未被凹陷的情况下，涉及硅化反应的硅的反应面积可能不足，并且可能形成具有高比电阻的具有Co2Si相的硅化钴。
通过如上所述形成具有CoSi2相的硅化钴作为欧姆接触层67，可以减小接触电阻，同时，即使在具有细线宽的每个储存节点接触孔62的狭小面积中，也可以形成具有低电阻的硅化钴。
参见图11H，去除未反应的硅化层66A。
在欧姆接触层67上形成第二插塞68。第二插塞68以凹陷在储存节点接触孔62中的方式在欧姆接触层67上形成。第二插塞68可以包括含金属层。第二插塞68可以包括含钨的材料。第二插塞68可以包括钨层或钨化合物。第二插塞68以凹陷成比位线结构60的表面更低的方式形成。通过第二插塞68，可以部分地暴露出牺牲间隔件65。
每个第二插塞68的体积比每个第一插塞64的体积大。第二插塞68被形成为与位线57相邻。第一插塞64不与位线57相邻。
参见图11I，通过去除牺牲间隔件65来形成气隙69。在位线结构60的侧壁和第二插塞68之间形成气隙69。通过湿法刻蚀来去除牺牲间隔件65。为了去除牺牲间隔件65，可以执行使用湿型化学药品的清洁工艺。
通过上述牺牲间隔件去除工艺而去除了牺牲间隔件65，并且被牺牲间隔件65占据的空间成为气隙69。
在位线结构60的侧壁和第二插塞68之间形成了气隙69，并且在位线结构60的侧壁和第二插塞68之间形成了由气隙69和间隔件63构成的绝缘结构。在气隙69的底部处暴露出欧姆接触层67而未暴露出第一插塞64。
由于用作牺牲间隔件65的材料是氧化硅或氮化硅，当去除牺牲间隔件65时，可以防止气隙69的不开放和位线结构60的损失。
参见图11J，形成导电结构以覆盖第二插塞68和气隙69。例如，形成阻挡图案70和第三插塞71。
首先，阻挡图案70覆盖气隙69。将用来形成阻挡图案70的材料控制成厚度不填充气隙69而是覆盖气隙69。通过以这种方式来控制，可以覆盖第二插塞68的上表面并且覆盖气隙69。阻挡图案70包括含钛层。阻挡图案70包括氮化钛。
第三插塞71具有在阻挡图案70上间隙填充储存节点接触孔62的剩余部分的形状。第三插塞71可以包括含金属层。第三插塞71可以包括钨层。
以这种方式，在第二插塞68上形成阻挡图案70和第三插塞71。因此，形成在储存节点接触孔62中的每个储存节点接触插塞72包括：第一插塞64、欧姆接触层67、第二插塞68、阻挡图案70以及第三插塞71。欧姆接触层67形成第一插塞64和第二插塞68之间的欧姆接触。阻挡图案70防止第二插塞68和第三插塞71之间的相互扩散。由于第一插塞64包括含硅层并且第二插塞68和第三插塞71包括含金属层，所以实现了半金属插塞结构。
在储存节点接触孔62的侧壁和第二插塞68之间形成了气隙69。在储存节点接触插塞72和位线结构60之间形成了包括气隙69和间隔件63的绝缘结构。通过阻挡图案70来覆盖气隙69。
在另一个实施例中，可以仅利用例如第三插塞71来覆盖气隙69和第二插塞68。
参见图11K，在储存节点接触插塞72上形成储存节点73。尽管未示出，但是可以在储存节点73上形成电介质层和板节点。储存节点73具有柱形，在另一个实施例中，可以具有圆柱形。
不具有限制意义，根据上述实施例的半导体器件可以应用于DRAM（动态随机存取存储器），也可以局限于诸如SRAM（静态随机存取存储器）、快闪存储器、FeRAM（铁电随机存取存储器）、MRAM（磁性随机存取存储器）以及PRAM（相变随机存取存储器）的存储器。
图12是示出存储卡的示意图。
参见图12，存储卡400可以包括控制器410和存储器420。控制器410和存储器420可以交换电信号。例如，存储器420和控制器410可以根据来自控制器410的命令而交换数据。根据这个事实，存储卡400可以将数据储存在存储器420中，或者将数据从存储器420输出至外部。存储器420可以包括具有上述气隙的半导体器件。存储卡400可以用作各种便携式设备的数据存储媒介。例如，存储卡400可以包括：记忆棒卡、智能媒体卡（SM）、安全数码卡（SD）、迷你安全数码卡（mini SD）、或者多媒体卡（MMC）。
图13是示出电子系统的框图。
参见图13，电子系统500可以包括：处理器510、输入/输出设备530、以及芯片520，它们可以利用总线540来实施数据通信。处理器510可以起执行编程和控制电子系统500的作用。输入/输出设备530可以用于将数据输入至电子系统和从电子系统输出数据。电子系统500可以利用输入/输出设备530与外部设备、例如个人计算机或网络连接，并且可以与外部设备交换数据。芯片520可以储存用于处理器510的操作的码和数据，并且可以执行由处理器510命令的一些操作。例如，芯片520可以包括具有上述气隙的半导体器件。电子系统500可以构成需要芯片520的各种电子控制装置，并且可以用于例如移动电话、MP3播放器、导航仪、固态盘（SSD）、家用电器等。
从以上描述清楚的是，根据实施例，由于在导电结构之间形成气隙，所以可以减小寄生电容。
此外，根据实施例，由于利用阻挡图案来覆盖气隙，所以可以简化工艺，并且可以稳定地覆盖气隙。
另外，根据实施例，由于欧姆接触层被形成为具有宽的面积，所以可以减小接触电阻。
另外，根据实施例，由于占据导电结构的含金属材料的体积增大，所以导电结构的电阻可以减小。
结果，根据实施例，可以同时减小寄生电容和接触电阻。
尽管已经出于说明的目的描述了各种实施例，但是对本领域的技术人员显然的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。
通过以上实施例可以看出，本申请提供了以下的技术方案。
1.一种半导体器件，包括：
形成在衬底之上的第一导电结构，所述第一导电结构包括第一导电图案；
在所述衬底之上的第二导电结构，所述第二导电结构相邻于所述第一导电结构的侧壁而形成；以及
在所述衬底之上的绝缘结构，所述绝缘结构包括形成在所述第一导电结构和所述第二导电结构之间的气隙，
其中，所述第二导电结构包括：第二导电图案、形成在所述第二导电图案之上的欧姆接触层、以及形成在所述欧姆接触层之上并且经由所述气隙与所述第一导电图案分隔开的第三导电图案。
2.如技术方案1所述的半导体器件，其中，所述第三导电图案的体积比所述第二导电图案的体积大，所述第三导电图案的线宽比所述第二导电图案的线宽小。
3.如技术方案1所述的半导体器件，其中，所述第二导电图案的表面被凹陷成比所述第一导电图案的下表面低。
4.如技术方案1所述的半导体器件，其中，所述第一导电图案和所述第三导电图案中的每个包括含金属材料。
5.如技术方案1所述的半导体器件，其中，所述第二导电图案包括含硅材料。
6.如技术方案1所述的半导体器件，其中，所述欧姆接触层包括金属硅化物。
7.如技术方案1所述的半导体器件，其中，所述欧姆接触层包括具有CoSi2相的硅化钴。
8.如技术方案1所述的半导体器件，还包括：
阻挡图案，所述阻挡图案覆盖所述第三导电图案和所述气隙；以及
第四导电图案，所述第四导电图案形成在所述阻挡图案之上。
9.如技术方案8所述的半导体器件，其中，所述阻挡图案和所述第四导电图案中的每个包括含金属材料。
10.一种半导体器件，包括：
形成在衬底之上的位线结构，所述位线结构包括位线；
在所述衬底之上的储存节点接触插塞，所述储存节点接触插塞相邻于所述位线结构的侧壁而形成；以及
在所述衬底之上的绝缘结构，所述绝缘结构包括形成在所述位线结构和所述储存节点接触插塞之间的气隙，
其中，所述储存节点接触插塞包括：第一插塞、形成在所述第一插塞之上的欧姆接触层、以及形成在所述欧姆接触层之上并且经由所述气隙与所述位线分隔开的第二插塞。
11.如技术方案10所述的半导体器件，其中，所述第二插塞的体积比所述第一插塞的体积大，所述第二插塞的线宽比所述第一插塞的线宽小。
12.如技术方案10所述的半导体器件，其中，所述第一插塞的表面被凹陷成比所述位线的下表面低。
13.如技术方案10所述的半导体器件，其中，所述第二插塞包括含金属材料。
14.如技术方案10所述的半导体器件，其中，所述第一插塞包括含硅材料。
15.如技术方案10所述的半导体器件，其中，所述欧姆接触层包括金属硅化物。
16.如技术方案10所述的半导体器件，其中，所述欧姆接触层包括具有CoSi2相的硅化钴。
17.如技术方案10所述的半导体器件，还包括：
阻挡图案，所述阻挡图案覆盖所述第二插塞和所述气隙；以及
第三插塞，所述第三插塞形成在所述阻挡图案之上。
18.如技术方案17所述的半导体器件，其中，所述阻挡图案和所述第三插塞中的每个包括含金属材料。
19.如技术方案10所述的半导体器件，还包括：
电容器，所述电容器形成在所述储存节点接触插塞之上。
20.如技术方案10所述的半导体器件，还包括：
掩埋栅型晶体管，所述掩埋栅型晶体管具有掩埋在所述衬底中的栅电极，
其中，所述储存节点接触插塞与所述掩埋栅型晶体管的源区或漏区连接。

Claims (10)

1.一种半导体器件，包括：
形成在衬底之上的第一导电结构，所述第一导电结构包括第一导电图案；
在所述衬底之上的第二导电结构，所述第二导电结构相邻于所述第一导电结构的侧壁而形成；以及
在所述衬底之上的绝缘结构，所述绝缘结构包括形成在所述第一导电结构和所述第二导电结构之间的气隙，
其中，所述第二导电结构包括：第二导电图案、形成在所述第二导电图案之上的欧姆接触层、以及形成在所述欧姆接触层之上并且经由所述气隙与所述第一导电图案分隔开的第三导电图案。
2.如权利要求1所述的半导体器件，其中，所述第三导电图案的体积比所述第二导电图案的体积大，所述第三导电图案的线宽比所述第二导电图案的线宽小。
3.如权利要求1所述的半导体器件，其中，所述第二导电图案的表面被凹陷成比所述第一导电图案的下表面低。
4.如权利要求1所述的半导体器件，其中，所述第一导电图案和所述第三导电图案中的每个包括含金属材料。
5.如权利要求1所述的半导体器件，其中，所述第二导电图案包括含硅材料。
6.如权利要求1所述的半导体器件，其中，所述欧姆接触层包括金属硅化物。
7.如权利要求1所述的半导体器件，其中，所述欧姆接触层包括具有CoSi2相的硅化钴。
8.如权利要求1所述的半导体器件，还包括：
阻挡图案，所述阻挡图案覆盖所述第三导电图案和所述气隙；以及
第四导电图案，所述第四导电图案形成在所述阻挡图案之上。
9.如权利要求8所述的半导体器件，其中，所述阻挡图案和所述第四导电图案中的每个包括含金属材料。
10.一种半导体器件，包括：
形成在衬底之上的位线结构，所述位线结构包括位线；
在所述衬底之上的储存节点接触插塞，所述储存节点接触插塞相邻于所述位线结构的侧壁而形成；以及
在所述衬底之上的绝缘结构，所述绝缘结构包括形成在所述位线结构和所述储存节点接触插塞之间的气隙，
其中，所述储存节点接触插塞包括：第一插塞、形成在所述第一插塞之上的欧姆接触层、以及形成在所述欧姆接触层之上并且经由所述气隙与所述位线分隔开的第二插塞。
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