KR20130026266A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20130026266A
KR20130026266A KR1020110089771A KR20110089771A KR20130026266A KR 20130026266 A KR20130026266 A KR 20130026266A KR 1020110089771 A KR1020110089771 A KR 1020110089771A KR 20110089771 A KR20110089771 A KR 20110089771A KR 20130026266 A KR20130026266 A KR 20130026266A
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김윤재
신철호
이찬민
김남건
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삼성전자주식회사
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Abstract

반도체 장치의 제조 방법이 제공된다. 이 방법은 기판 내에 활성 영역들을 정의하는 소자분리막을 형성하는 것, 기판 내에 제 1 방향으로 활성 영역들 및 소자분리막을 가로지르는 트렌치들을 채우는 매립 게이트 패턴들을 형성하는 것, 기판 상에 순차적으로 적층된 식각 정지층 및 제 1 절연층을 형성하는 것, 제 1 절연층 상에 매립 게이트 패턴들과 교차하는 제 2 방향으로 연장된 비트 라인 구조체들을 형성하는 것, 비트 라인 구조체들을 덮는 제 2 절연층을 형성하는 것, 제 2 절연층, 제 1 절연층 및 식각 정지층을 관통하여 비트 라인 구조체들 사이의 활성 영역을 노출하는 콘택 홀을 형성하는 것, 및 콘택 홀을 채우는 제 1 콘택 플러그를 형성하는 것을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor Devices and Methods of Fabricating the Same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 더 구체적으로 매립 채널 어레이 트랜지스터를 갖는 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 고집적화에 따라 트랜지스터의 안정적인 동작을 확보하는데 어려움이 있다. 단 채널 효과(short channel effect)와 같은 문제를 극복하면서, 트랜지스터를 축소하는 방안으로 매립 채널 어레이 트랜지스터(Buried Channel Array Transistor : BCAT)가 연구되고 있다.
한편, 디램(Dynamic Random Access Memory : DRAM)과 같은 반도체 장치들은 복수의 매립 채널 어레이 트랜지스터들을 구비한다. 매립 채널 어레이 트랜지스터를 갖는 반도체 기판은 층간 절연막으로 덮인다. 층간 절연막 상에 비트 라인(bit line)이 배치된다. 비트 라인은 콘택 플러그(contact plug)에 의하여 소스/드레인(source/drain) 영역들 중 선택된 하나에 접촉된다. 콘택 플러그는 층간 절연막을 관통하는 콘택 홀(contact hoel) 내에 형성된다. 여기서, 콘택 홀을 형성하는 공정은 고난도의 패터닝 공정을 필요로 한다. 예를 들면, 콘택 홀이 소스/드레인 영역을 조금만 벗어날지라도 콘택 플러그 및 게이트 전극 사이에 누설전류가 발생한다. 또한, 고난도의 패터닝 공정은 생산 효율 저하 및 제조 비용 증가를 유발한다.
본 발명이 해결하고자 하는 과제는 고집적화 및 신뢰성이 향상될 수 있는 반도체 장치를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는 고집적화 및 신뢰성이 향상될 수 있는 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기한 과제를 달성하기 위하여, 본 발명은 반도체 장치를 제공한다. 이 반도체 장치는 활성 영역들을 정의하는 소자분리막이 구비된 기판, 제 1 방향으로 활성 영역들 및 소자분리막을 가로지르는 트렌치들을 채우는 매립 게이트 패턴들, 기판 상에 순차적으로 적층된 식각 정지층 및 제 1 절연층, 제 1 절연층 및 식각 정지층을 관통하여 매립 게이트 패턴들 사이의 활성 영역에 전기적으로 연결되는 제 1 콘택 플러그, 제 1 절연층 상에 제 1 콘택 플러그와 전기적으로 연결되면서, 매립 게이트 패턴들과 교차하는 제 2 방향으로 연장된 비트 라인 구조체들, 비트 라인 구조체들을 덮는 제 2 절연층, 및 제 2 절연층, 제 1 절연층 및 식각 정지층을 관통하여 비트 라인 구조체들 사이의 활성 영역에 전기적으로 연결되는 제 2 콘택 플러그를 포함할 수 있다.
매립 게이트 패턴은 트렌치의 내벽에 구비된 셀 게이트 절연막, 셀 게이트 절연막이 구비된 트렌치의 적어도 하부를 채우는 셀 게이트 전극 및 셀 게이트 전극 상에 구비되면서 트렌치를 채우는 셀 게이트 캡핑 패턴으로 구성될 수 있다.
비트 라인 구조체는 제 1 절연층 상에 순차적으로 적층된 배리어 패턴, 금속 패턴 및 캡핑 패턴으로 구성될 수 있다.
제 1 콘택 플러그는 폴리실리콘을 포함할 수 있다.
기판은 매립 게이트 패턴들이 구비된 셀 영역과 소자분리막을 개재하여 셀 영역에 인접하는 주변 회로 영역을 더 포함할 수 있다. 주변 회로 영역의 활성 영역 상에 구비되되, 주변 회로 게이트 절연막, 주변 회로 게이트 전극 및 비트 라인 구조체로 구성되는 게이트 패턴을 더 포함할 수 있다.
주변 회로 영역의 게이트 패턴의 비트 라인 구조체는 셀 영역의 비트 라인 구조체와 동시에 형성될 수 있다.
셀 영역과 주변 회로 영역 사이에 개재된 소자분리막 상에 잔존하는 식각 정지층은 주변 회로 영역의 주변 회로 게이트 전극보다 낮은 높이를 가질 수 있다.
상기한 다른 과제를 달성하기 위하여, 본 발명은 반도체 장치의 제조 방법을 제공한다. 이 방법은 기판 내에 활성 영역들을 정의하는 소자분리막을 형성하는 것, 기판 내에 제 1 방향으로 활성 영역들 및 소자분리막을 가로지르는 트렌치들을 채우는 매립 게이트 패턴들을 형성하는 것, 기판 상에 순차적으로 적층된 식각 정지층 및 제 1 절연층을 형성하는 것, 제 1 절연층 상에 매립 게이트 패턴들과 교차하는 제 2 방향으로 연장된 비트 라인 구조체들을 형성하는 것, 비트 라인 구조체들을 덮는 제 2 절연층을 형성하는 것, 제 2 절연층, 제 1 절연층 및 식각 정지층을 관통하여 비트 라인 구조체들 사이의 활성 영역을 노출하는 콘택 홀을 형성하는 것, 및 콘택 홀을 채우는 제 1 콘택 플러그를 형성하는 것을 포함할 수 있다.
매립 게이트 패턴을 형성하는 것은 트렌치의 내벽에 셀 게이트 절연막을 형성하는 것, 셀 게이트 절연막이 형성된 트렌치의 적어도 하부를 채우는 셀 게이트 전극을 형성하는 것 및 셀 게이트 전극 상에 구비되면서 트렌치를 채우는 셀 게이트 캡핑 패턴을 형성하는 것을 포함할 수 있다.
비트 라인 구조체를 형성하는 것은 제 1 절연층 상에 배리어층, 금속층 및 캡핑층을 순차적으로 형성하는 것, 및 캡핑층, 금속층 및 배리어층을 패터닝하는 것을 포함할 수 있다.
식각 정지층 및 제 1 절연층은 매립 게이트 패턴들 사이의 활성 영역을 노출하는 개구부를 가지고, 개구부를 채우는 제 2 콘택 플러그를 형성하는 것을 더 포함할 수 있다. 비트 라인 구조체들은 제 2 콘택 플러그와 전기적으로 연결될 수 있다.
제 2 콘택 플러그는 폴리실리콘을 포함할 수 있다.
기판은 매립 게이트 패턴들이 형성된 셀 영역과 소자분리막을 개재하여 셀 영역에 인접하는 주변 회로 영역을 더 포함할 수 있다. 주변 회로 영역의 활성 영역 상에 주변 회로 게이트 절연막, 주변 회로 게이트 전극 및 비트 라인 구조체로 구성되는 게이트 패턴을 형성하는 것을 더 포함할 수 있다.
셀 영역의 비트 라인 구조체와 주변 회로 영역의 게이트 패턴의 비트 라인 구조체는 동일한 공정들에 의해 형성될 수 있다.
셀 영역과 주변 회로 영역 사이에 개재된 소자분리막 상의 식각 정지층은 주변 회로 영역의 주변 회로 게이트 전극보다 낮은 높이를 갖도록 형성될 수 있다.
상술한 바와 같이, 본 발명의 과제 해결 수단에 따르면 반도체 장치에서 식각 정지층이 추후 공정에서 형성되는 비트 라인 구조체의 아래에 배치됨으로써, 추후 공정인 활성 영역에 전기적으로 연결되는 콘택 플러그를 형성하기 위한 식각 공정에서 활성 영역의 기판의 리세스되는 절대량 및 평면적 산포가 개선될 수 있다. 이에 따라, 리프레쉬 열화가 최소화되어 신뢰성이 향상된 반도체 장치 및 그 제조 방법이 제공될 수 있다. 또한, 반도체 장치에서 식각 정지층이 주변 회로 영역에 주변 회로 게이트 전극을 형성한 후에 형성됨으로써, 식각 정지층이 먼저 형성된 경우에 발생할 수 있는 스트링어(stringer)가 생기지 않을 수 있다. 이에 따라, 생산 효율 저하 없이 신뢰성이 향상된 반도체 장치 및 그 제조 방법이 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도;
도 2a는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위해 도 1의 A-A' 선, B-B' 선 및 C-C' 선을 따라 절단한 결합 단면도;
도 2b는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위해 도 1의 D-D' 선을 따라 절단한 단면도;
도 3a 및 도 3b는 도 2b의 E 부분에 대한 확대 단면도들;
도 4 내지 도 13은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위해 도 1의 A-A' 선, B-B' 선 및 C-C' 선을 따라 절단한 결합 공정 단면도들;
도 14는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략적인 블록도;
도 15는 본 발명의 실시예들에 따른 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략적인 블록도;
도 16은 본 발명에 따른 실시예들에 따른 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략적인 블록도.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되는 것이 아니라 서로 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 이에 더하여, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이고, 도 2a는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위해 도 1의 A-A' 선, B-B' 선 및 C-C' 선을 따라 절단한 결합 단면도이고, 그리고 도 2b는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위해 도 1의 D-D' 선을 따라 절단한 단면도이다. 이하, 설명 및 표기의 편의를 위해 A-A'를 A로, B-B'를 B로, C-C'를 C로, 그리고 D-D'를 D로 표기하기로 한다.
도 1, 도 2a 및 도 2b를 참조하면, 기판(100)은 셀(cell) 영역(A, B, D) 및 주변 회로(peripheral) 영역(C)을 가질 수 있다. 셀 영역(A, B, D)에는 매립 채널 어레이 트랜지스터가 구비되고, 그리고 주변 회로 영역(C)에는 비매립 트랜지스터가 구비될 수 있다.
기판(100) 내에 활성 영역들(104)을 정의하는 소자분리막(102)이 배치된다. 소자분리막(102)은 쉘로우 트렌치 소자분리막(Shallow Trench Isolation : STI)일 수 있으나, 이에 한정되는 것은 아니다. 소자분리막(102)은 절연 물질을 포함할 수 있다. 예컨대, 소자분리막(102)은 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride) 또는 실리콘 산화 질화물(silicon oxynitride) 중에서 선택된 적어도 하나를 포함할 수 있다. 기판(100)은 반도체 물질을 포함할 수 있다. 예컨대, 기판(100)은 실리콘(Si) 또는 게르마늄(Ge) 중에서 선택된 적어도 하나를 포함할 수 있다.
셀 영역(A, B, D)의 기판(100) 내에 트렌치가 배치될 수 있다. 도 1, 도 2a 및 도 2b에 도시된 것처럼, 트렌치는 평면적 관점에서 제 1 방향으로 연장되어 활성 영역들(104) 및 소자분리막(102)을 가로지르는 라인(line) 형태일 수 있다. 본 발명의 일 실시예에 따르면, 한 쌍의 트렌치들이 활성 영역(104)을 가로지를 수 있다.
트렌치 내에 셀 게이트 전극(108)이 배치될 수 있다. 도 1, 도 2a 및 도 2b에 도시된 것처럼, 셀 게이트 전극(108)은 평면적 관점에서 활성 영역(104) 및 소자분리막(102)을 가로지르는 라인 형태일 수 있다. 셀 게이트 전극(108)의 상부면의 레벨(level)은 기판(100)의 상부면의 레벨보다 낮을 수 있다. 따라서, 셀 게이트 전극(108)은 트렌치 내에 매립된 형태일 수 있다.
본 발명의 일 실시예에 따르면, 도 1에 도시된 것처럼, 한 쌍의 트렌치들이 활성 영역(104)을 가로지름으로써, 한 쌍의 셀 게이트 전극들(108)이 활성 영역(104)을 가로지를 수 있다. 셀 게이트 전극(108)은 도전성 물질을 포함할 수 있다. 예컨대, 셀 게이트 전극(108)은 도핑된 반도체(doped semiconductor), 도전성 금속 질화물(예를 들어, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 또는 텅스텐 질화물(WN) 등) 또는 금속(예를 들어, 루테늄(Ru), 이리듐(Ir), 티타늄(Ti), 텅스텐(W) 또는 탄탈륨(Ta) 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
셀 게이트 전극(108)과 트렌치의 내면 사이에 셀 게이트 절연막(106)이 배치될 수 있다. 셀 게이트 절연막(106)은 산화물(oxide), 질화물(nitride), 산화 질화물(oxinitride) 또는 고유전(high-k) 물질 중에서 선택된 적어도 하나를 포함할 수 있다. 고유전 물질은 질화물의 유전 상수에 비하여 높은 유전 상수를 갖는 절연 물질일 수 있다. 예컨대, 고유전 물질은 산화 하프늄(hafnium oxide) 또는 산화 알루미늄(aluminum oxide) 등과 같은 절연성 금속 산화물 중에서 선택된 적어도 하나일 수 있다. 본 발명의 일 실시예에 따르면, 셀 게이트 절연막(106)은 트렌치의 내면 전체와 접하는 U-자 형태일 수 있다.
셀 게이트 전극(108) 상에 셀 게이트 캡핑 패턴(110)이 배치될 수 있다. 셀 게이트 캡핑 패턴(110)은 트렌치의 일부를 채울 수 있다. 셀 게이트 캡핑 패턴(110)은 절연 물질을 포함할 수 있다. 예컨대, 셀 게이트 캡핑 패턴(110)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다.
트렌치들 양측의 활성 영역(104) 내에 셀 불순물 영역들(112)이 배치될 수 있다. 셀 불순물 영역들(112)은 소스/드레인 영역들(s/d)일 수 있다. 본 발명의 일 실시예에 따르면, 활성 영역(104) 내에 공통 소스 영역(s) 및 한 쌍의 드레인 영역들(d)이 배치될 수 있다. 공통 소스 영역(s)은 한 쌍의 셀 게이트 전극들(108) 사이의 활성 영역(104) 내에 배치될 수 있다. 한 쌍의 드레인 영역들(d) 사이에 한 쌍의 셀 게이트 전극들(108) 및 공통 소스 영역(s)이 배치될 수 있다.
셀 불순물 영역들(112)의 하부면은 활성 영역(104)의 상부면으로부터 소정의 깊이에 위치할 수 있다. 셀 불순물 영역들(112)은 트렌치의 측벽에 접할 수 있다. 셀 불순물 영역들(112)은 불순물로 도핑된 영역을 포함할 수 있다. 예컨대, 불순물은 인(P) 또는 붕소(B)를 포함할 수 있다. 본 발명의 일 실시예에 따르면, 셀 불순물 영역들(112)의 하부면은 트렌치의 바닥면보다 높을 수 있다.
기판(100) 상에 주변 회로 게이트 절연막(114)이 배치될 수 있다. 주변 회로 게이트 절연막(114)은 산화물, 질화물, 산화 질화물 또는 고유전 물질 중에서 선택된 적어도 하나를 포함할 수 있다. 고유전 물질은 질화물의 유전 상수에 비하여 높은 유전 상수를 갖는 절연 물질일 수 있다. 예컨대, 고유전 물질은 산화 하프늄 또는 산화 알루미늄 등과 같은 절연성 금속 산화물 중에서 선택된 적어도 하나일 수 있다.
주변 회로 영역(C)의 활성 영역(104)의 주변 회로 게이트 절연막(114) 상에 주변 회로 게이트 전극(116)이 배치될 수 있다. 주변 회로 게이트 전극(116)은 반도체 물질(예를 들어, 다결정 실리콘), 도핑된 반도체, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등) 또는 금속(예를 들어, 루테늄, 이리듐, 티타늄, 텅스텐 또는 탄탈륨 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
주변 회로 게이트 전극(116) 양측의 활성 영역(104) 내에 주변 회로 불순물 영역들(136)이 배치될 수 있다. 주변 회로 불순물 영역들(136)은 소스/드레인 영역들일 수 있다. 주변 회로 불순물 영역들(136)의 하부면은 활성 영역(104)의 상부면으로부터 소정의 깊이에 위치할 수 있다. 주변 회로 불순물 영역들(136)은 불순물로 도핑된 영역을 포함할 수 있다. 예컨대, 불순물은 인 또는 붕소를 포함할 수 있다. 본 발명의 일 실시예에 따르면, 주변 회로 불순물 영역들(136)의 하부면은 소자분리막(102)의 바닥면보다 높을 수 있다.
셀 영역(A, B, D)의 주변 회로 게이트 절연막(114) 상에 식각 정지층(120)이 배치될 수 있다. 식각 정지층(120)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다. 식각 정지층(120)은 주변 회로 게이트 절연막(114)과 식각 선택비가 높은 물질을 포함할 수 있다. 여기서, 셀 영역(A, B, D)과 주변 회로 영역(C) 사이에 개재된 소자분리막(102) 상에 식각 정지층(120)이 잔존할 수 있으며, 잔존하는 식각 정지층(120)은 주변 회로 영역(C)의 주변 회로 게이트 전극(116)보다 낮은 높이를 가질 수 있다. 식각 정지층(120)이 비트 라인 구조체의 아래에 배치됨으로써, 제 2 콘택 플러그(150)가 형성되는 식각 공정에서 활성 영역들(104)의 기판(100)의 리세스(recess)되는 절대량 및 평면적 산포가 개선될 수 있다. 이에 따라, 리프레쉬(refrech) 열화가 최소화되어 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
셀 영역(A, B, D)의 식각 정지층(120) 상에 제 1 절연층(122)이 배치될 수 있다. 제 1 절연층(122)은 단일층(single-layered) 또는 다층(multi-layered)일 수 있다. 제 1 절연층(122)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다. 제 1 절연층(122)은 식각 정지층(120)과 식각 선택비가 높은 물질을 포함할 수 있다.
제 1 절연층(122), 식각 정지층(120) 및 주변 회로 게이트 절연막(114)을 관통하는 제 1 콘택 플러그(124)가 배치될 수 있다. 제 1 콘택 플러그(124)는 셀 게이트 전극들(106) 사이의 활성 영역(104)에 전기적으로 연결될 수 있다. 제 1 콘택 플러그(124)는 트렌치에 인접하게 배치된 공통 소스 영역(도 2b의 s 참조)과 접하도록 배치될 수 있다. 제 1 콘택 플러그(124)는 도전성 물질을 포함할 수 있다. 예컨대, 제 1 콘택 플러그(124)는 반도체 물질(예를 들어, 다결정 실리콘(polysilicon)), 금속-반도체 화합물(예를 들어, 텅스텐 실리사이드), 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등) 또는 금속(예를 들어, 티타늄, 텅스텐 또는 탄탈륨 등) 중에서 선택된 적어도 하나를 포함할 수 있다. 바람직하게는, 본 발명의 실시예에 따른 제 1 콘택 플러그(124)는 다결정 실리콘일 수 있다.
셀 영역(A, B, D)의 제 1 절연층(122) 상에 제 1 콘택 플러그(124)와 전기적으로 연결되는 비트 라인 구조체가 배치될 수 있다. 비트 라인 구조체는 제 1 절연층(122) 상에 순차적으로 적층된 배리어 패턴(barrier pattern, 130), 금속 패턴(132) 및 캡핑 패턴(134)으로 구성될 수 있다. 비트 라인 구조체는 주변 회로 영역(C)의 주변 회로 게이트 전극(116) 상에 이와 전기적으로 연결되도록 형성될 수 있다. 비트 라인 구조체는 평면적 관점에서 셀 영역(A, B, D)의 트렌치가 연장되는 방향과 교차하는 제 2 방향으로 연장되는 라인 형태일 수 있다. 배리어 패턴(130)은 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등)을 포함할 수 있다. 금속 패턴(132)은 금속(예를 들어, 루테늄, 이리듐, 티타늄, 텅스텐 또는 탄탈륨 등)을 포함할 수 있다. 캡핑 패턴(134)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다.
제 1 절연층(122) 상에 비트 라인 구조체의 상부면을 노출하는 제 2 절연층(140)이 배치될 수 있다. 제 2 절연층(140)은 단일층 또는 다층일 수 있다. 제 2 절연층(140)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다.
제 2 절연층(140), 제 1 절연층(122), 식각 정지층(120) 및 주변 회로 게이트 절연막(114)을 관통하는 제 2 콘택 플러그(150)가 배치될 수 있다. 제 2 콘택 플러그(150)는 트렌치에 인접하게 배치된 드레인 영역들(도 2b의 d 참조)과 접하도록 배치될 수 있다.
제 2 콘택 플러그(150)는 도전성 물질을 포함할 수 있다. 예컨대, 제 2 콘택 플러그(150)는 반도체 물질(예를 들어, 다결정 실리콘), 금속-반도체 화합물(예를 들어, 텅스텐 실리사이드), 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등) 또는 금속(예를 들어, 티타늄, 텅스텐 또는 탄탈륨 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
제 2 절연층(140) 상에 제 2 콘택 플러그(150)와 전기적으로 연결되는 정보 저장 요소(210)가 배치될 수 있다. 정보 저장 요소(210)는 다양한 형태로 구현될 수 있다.
도 3a 및 도 3b는 도 2b의 E 부분에 대한 확대 단면도들이다. 도 3a는 정보 저장 요소(210)의 일 실시예를 나타내는 확대 단면도이고, 그리고 도 3b는 정보 저장 요소(210)의 다른 실시예를 나타내는 확대 단면도이다.
도 3a를 참조하면, 정보 저장 요소(210)는 커패시터(capacitor)일 수 있다. 정보 저장 요소(210)는 제 2 콘택 플러그(150)와 접하는 하부 전극(또는 스토리지 노드, 212)을 포함할 수 있다. 하부 전극(212)은 실린더(cylinder) 형태일 수 있다. 즉, 하부 전극(212)은 제 2 콘택 플러그(150)와 접하는 평판부와 평판부의 가장자리로부터 위로 연장된 측벽부를 포함할 수 있다. 하부 전극(212)은 도전성 물질을 포함할 수 있다. 예컨대, 하부 전극(212)은 도핑된 반도체, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루테늄, 이리듐, 티타늄 또는 탄탈륨 등) 및 도전성 금속 산화물(예를 들어, 산화 이리듐 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
하부 전극(212)의 표면 상에 유전막(214)이 콘포말(conformal)하게 배치될 수 있다. 유전막(214)은 하부 전극(212)의 전체 표면을 덮을 수 있다. 또한, 유전막(214)은 제 2 절연층(140)의 상부면의 일부를 덮을 수 있다. 유전막(214)은 산화물, 질화물, 산화 질화물 또는 고유전 물질 중에서 선택된 적어도 하나를 포함할 수 있다.
제 2 절연층(140) 상에 유전막(214)을 덮는 상부 전극(216)이 배치될 수 있다. 상부 전극(216)은 도전성 물질을 포함할 수 있다. 예컨대, 상부 전극(216)은 도핑된 반도체, 금속, 도전성 금속 질화물, 금속 실리사이드 중에서 선택된 적어도 하나를 포함할 수 있다.
도 3b를 참조하면, 정보 저장 요소(210)는 가변 저항체를 포함할 수 있다. 정보 저장 요소(210)는 제 1 전극(222), 가변 저항체(224) 및 제 2 전극(226)을 포함할 수 있다. 가변 저항체(224)는 제 1 전극(222)과 제 2 전극(226) 사이에 배치될 수 있다. 따라서, 제 1 전극(222), 가변 저항체(224) 및 제 2 전극(226)은 순차적으로 적층된 형태일 수 있다.
본 발명의 일 실시예에 따르면, 가변 저항체(224)는 상변화 물질을 포함할 수 있다. 상변화 물질은 칼코게나이드(chalcogenide) 원소인 텔루륨(Te) 및 셀레늄(Se) 중 선택된 적어도 하나를 포함하고, 또한, 게르마늄, 안티몬(Sb), 비스무트(Bi), 납(Pb), 주석(Sn), 은(Ag), 비소(As), 황(S), 실리콘, 인(P), 산소(O), 질소(N) 중에서 선택된 적어도 하나를 포함하는 화합물일 수 있다. 예컨대, 가변 저항체(224)는 Ge-Sb-Te, As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, Ag-In-Sb-Te, In-Sb-Te, 5A족 원소-Sb-Te, 6A족 원소-Sb-Te, 5A족 원소-Sb-Se 또는 6A족 원소-Sb-Se 등에서 선택된 적어도 하나를 포함할 수 있다.
제 1 전극(222) 및 제 2 전극(226)은 반응성이 낮은 도전성 물질을 포함할 수 있다. 예컨대, 제 1 전극(222) 및 제2 전극(226)은 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈늄 질화물 및/또는 티타늄-알루미늄 질화물 등)을 포함할 수 있다. 본발명의 다른 실시예에 따르면, 제 1 전극(222)은 히터(heater) 전극일 수 있다. 제 1 전극(222)이 가변 저항체(224)에 열을 전달함으로써, 가변 저항체(224)는 비결정 상태 또는 결정 상태로 변환될 수 있다. 이때, 정보 저장 요소(210)는 가변 저항체(224)가 비결정 상태에서와 결정 상태에서의 비저항의 차이를 갖는 것을 이용하여 정보를 저장할 수 있다.
도시되지는 않았지만, 정보 저정 요소(210)는 제 2 콘택 플러그(150)와 제 1 전극(222) 사이에 개재되는 오믹층(ohmic layer)을 더 포함할 수 있다. 오믹층은 금속-반도체 화합물을 포함할 수 있다. 예컨대, 오믹층은 코발트-반도체 화합물(예를 들어, 코발트 실리사이드(CoSi) 등), 니켈-반도체 화합물(예를 들어, 니켈 실리사이드(NiSi) 등) 또는 티타늄-반도체 화합물(예를 들어, 티타늄 실리사이드(TiSi) 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 가변 저항체(224)는 전이 금속 산화물을 포함할 수 있다. 예컨대, 가변 저항체(224)는 니켈(Ni), 니오븀(Nb), 티타늄, 지르코늄(Zr), 하프늄(Hf), 코발트(Co), 철(Fe), 구리(Cu), 크롬(Cr) 또는 이들의 화합물 중에서 선택된 적어도 하나를 포함할 수 있다.
이 경우, 제 1 전극(222) 및 제 2 전극(226)은 도전성 물질을 포함할 수 있다. 예컨대, 제 1 전극(222) 및 제 2 전극(226)은 알루미늄(Al), 금(Au), 백금(Pt), 루테늄, 이리듐 또는 티타늄 중에서 선택된 적어도 하나를 포함할 수 있다. 본 발명의 다른 실시예에 따르면, 정보 저장 요소(210)는 제 1 전극(222) 및 제 2 전극(226)에 인가되는 전압에 따라, 가변 저항체(224)의 저항이 변화하는 것을 이용하여서 정보를 저장할 수 있다.
본 발명의 또 다른 실시예에 따르면, 가변 저항체(224)는 자기 터널 접합(Magnetic Tunnel Junction : MTJ) 패턴일 수 있다. 이 경우, 가변 저항체(224)는 자유층, 기준층 및 자유층과 기준층 사이에 배치되는 터널 배리어층을 포함할 수 있다. 자유층은 자화 방향이 변경될 수 있으며, 그리고 기준층은 고정된 자화 방향을 가질 수 있다.
상기한 본 발명의 실시예들에 따른 반도체 장치는 식각 정지층이 추후 공정에서 형성되는 비트 라인 구조체의 아래에 배치됨으로써, 추후 공정인 활성 영역에 전기적으로 연결되는 콘택 플러그를 형성하기 위한 식각 공정에서 활성 영역의 기판의 리세스되는 절대량 및 평면적 산포가 개선될 수 있다. 이에 따라, 리프레쉬 열화가 최소화되어 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
도 4 내지 도 13은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위해 도 1의 A-A' 선, B-B' 선 및 C-C' 선을 따라 절단한 결합 공정 단면도들이다.
도 4를 참조하면, 셀 영역(A, B) 및 주변 회로 영역(C)을 갖는 기판(100)이 준비된다. 기판(100)은 활성 영역들(104) 및 활성 영역들(104)을 정의하는 소자분리막(102)을 포함한다. 기판(100)은 반도체 물질을 포함할 수 있다. 예컨대, 기판(100)은 실리콘 또는 게르마늄 중에서 선택된 적어도 하나를 포함할 수 있다.
소자분리막(102)은 기판(100) 내에 그루브(Groove)를 형성하고, 기판(100)의 전면에 그루브 내부를 채우는 절연막을 형성하고, 기판(100)의 상부면을 노출하도록 절연막을 식각하는 것에 의해 형성될 수 있다. 소자분리막(102)은 절연 물질을 포함할 수 있다. 예컨대, 소자분리막(102)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다.
셀 영역(A, B)의 기판(100) 내에 트렌치를 형성할 수 있다. 도시되지는 않았지만, 트렌치는 평면적 관점에서 제 1 방향으로 연장되고, 활성 영역들(104) 및 소자분리막(102)을 가로지르는 라인 형태로 형성될 수 있다. 본 발명의 일 실시예에 따르면, 한 쌍의 트렌치들이 활성 영역(104)을 가로지를 수 있다.
트렌치는 기판(100) 상에 마스크 패턴(mask pattern, 미도시)을 형성하고, 마스크 패턴을 식각 마스크로 이용하여 식각하는 것에 의해 형성될 수 있다. 식각 공정은 건식 식각 공정을 포함할 수 있다.
기판(100)의 상부면 및 트렌치의 내면 상에 콘포말하게 셀 게이트 절연막(106)을 형성할 수 있다. 셀 게이트 절연막(106)은 산화 공정(oxidation process)에 의해 형성될 수 있다. 이 경우에, 산화 공정은 적어도 1회 이상 수행될 수 있다. 다시 말해서, 셀 게이트 절연막(106)은 산화 공정을 1회 수행하는 것에 의해 형성될 수도 있고, 복수 회 반복하여 수행하는 것에 의해서 형성될 수 있다.
이와는 달리, 셀 게이트 절연막(106)은 화학 기상 증착(Chemical Vapor Deposition : CVD) 공정 또는 원자층 증착(Atomic Layer Deposition : ALD) 공정에 의해 형성될 수 있다. 셀 게이트 절연막(106)은 고유전 물질, 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다. 고유전 물질은 질화물의 유전 상수에 비하여 높은 유전 상수를 갖는 절연 물질일 수 있다. 예컨대, 고유전 물질은 산화 하프늄 또는 산화 알루미늄 등과 같은 절연성 금속 산화물 중에서 선택된 적어도 하나일 수 있다.
기판(100)의 전면 상에 트렌치의 내부의 적어도 하부를 채우는 셀 게이트 전극막을 형성할 수 있다. 셀 게이트 전극막은 물리 기상 증착(Physical Vapor Deposition : PVD) 공정, 화학 기상 증착 공정 또는 원자층 증착 공정에 의해 형성될 수 있다. 셀 게이트 전극(108)은 도핑된 반도체, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등) 또는 금속(예를 들어, 루테늄, 이리듐, 티타늄, 텅스텐 또는 탄탈륨 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
셀 게이트 전극막을 형성하기 전에, 셀 게이트 절연막(106)이 형성된 기판(100) 상에 질소화 처리(Nitridation) 또는 오존 처리에 의한 표면 처리 공정을 수행할 수 있다. 이러한 표면 처리 공정에 의해서, 셀 게이트 절연막(106)과 셀 게이트 전극(108) 사이의 계면에 이물질에 의한 막들이 발생하는 것을 최소화하여, 반도체 장치의 신뢰성 및 전기적 특성이 향상될 수 있다.
셀 게이트 전극막을 식각하여 셀 게이트 전극(108)을 형성할 수 있다. 셀 게이트 전극(108)의 상부면의 레벨은 기판(100)의 상부면의 레벨보다 낮게 형성될 수 있다. 따라서, 셀 게이트 전극(108)은 트렌치의 내부에 배치되도록 형성될 수 있다. 셀 게이트 전극(108)은 건식 식각 공정 또는 화학적 기계적 평탄화(Chemical Mechanical Polishing : CMP) 공정 중에서 선택된 적어도 하나에 의해서 형성될 수 있다. 이때, 셀 게이트 절연막(106)은 셀 게이트 전극(108)의 측벽과 바닥면을 덮는 U-자 형태의 단면을 가질 수 있다.
본 발명의 일 실시예에 따르면, 한 쌍의 트렌치들이 활성 영역(104)을 가로지름으로써, 한 쌍의 셀 게이트 전극들(108)이 활성 영역(104)을 가로지를 수 있다.
셀 게이트 전극(108) 상에 셀 게이트 캡핑 패턴(110)을 형성할 수 있다. 셀 게이트 캡핑 패턴(110)은 기판(100)의 전면 상에 셀 게이트 캡핑층을 형성하고, 셀 게이트 캡핑층을 기판(100)의 상부면이 노출될 때까지 식각하여 형성될 수 있다. 셀 게이트 캡핑층(110)은 화학 기상 증착 공정에 의해 형성될 수 있다. 식각 공정은 화학적 기계적 평탄화 공정, 건식 식각 공정 또는 습식 식각 공정 중에서 선택된 적어도 하나에 의해 수행될 수 있다. 셀 게이트 캡핑 패턴(110)은 절연 물질을 포함할 수 있다. 예컨대, 셀 게이트 캡핑 패턴(110)은 산화물, 질화물 또는 산화 질화물 중에서 적어도 선택된 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 도시되지는 않았지만, 셀 게이트 전극(108)과 셀 게이트 캡핑 패턴(110) 사이에 절연막이 개재될 수 있다.
트렌치들 양측의 활성 영역(104) 내에 트렌치와 인접한 셀 불순물 영역들(112)을 형성할 수 있다. 셀 불순물 영역들(112)은 소스/드레인 영역들일 수 있다. 본 발명의 일 실시예에 따르면, 활성 영역(104) 내에 공통 소스 영역 및 한 쌍의 드레인 영역들이 형성될 수 있다(도 2b 참조). 공통 소스 영역은 한 쌍의 셀 게이트 전극들(108) 사이의 활성 영역(104) 내에 형성될 수 있다. 한 쌍의 드레인 영역들 사이에 한 쌍의 게이트 전극들(108) 및 소스 영역이 배치되도록 형성될 수 있다.
셀 불순물 영역들(112)의 하부면은 활성 영역(104)의 상부면으로부터 소정의 깊이를 갖도록 형성될 수 있다. 셀 불순물 영역들(112)은 트렌치의 측벽에 접할 수 있다. 셀 불순물 영역들(112)은 활성 영역(104)에 불순물을 주입하는 공정에 의해서 형성될 수 있다. 예컨대, 불순물은 인 또는 붕소를 포함할 수 있다. 본 발명의 일 실시예에 따르면, 셀 불순물 영역들(112)의 하부면은 트렌치의 바닥면보다 높을 수 있다.
기판(100)의 전면 상에 주변 회로 게이트 절연막(114)을 형성할 수 있다. 주변 회로 게이트 절연막(114)은 산화물, 질화물, 산화 질화물 또는 고유전 물질 중에서 선택된 적어도 하나를 포함할 수 있다. 고유전 물질은 질화물의 유전 상수에 비하여 높은 유전 상수를 갖는 절연 물질일 수 있다. 예컨대, 고유전 물질은 산화 하프늄 또는 산화 알루미늄 등과 같은 절연성 금속 산화물 중에서 선택된 적어도 하나일 수 있다. 주변 회로 게이트 절연막(114)은 셀 게이트 절연막(106)보다 두꺼운 두께로 형성될 수 있다. 주변 회로 게이트 절연막(114)은 다층일 수 있다.
주변 회로 영역(C)의 활성 영역(104)의 주변 회로 게이트 절연막(114) 상에 순차적으로 적층된 주변 회로 게이트 전극(116) 및 마스크층(118)을 형성할 수 있다. 주변 회로 게이트 전극(116)은 반도체 물질(예를 들어, 다결정 실리콘), 도핑된 반도체, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등) 또는 금속(예를 들어, 루테늄, 이리듐, 티타늄, 텅스텐 또는 탄탈륨 등) 중에서 선택된 적어도 하나를 포함할 수 있다. 바람직하게는, 본 발명의 실시예에 따른 주변 회로 게이트 전극(116)은 다결정 실리콘일 수 있다. 마스크층(118)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다. 바람직하게는, 본 발명의 실시예에 따른 마스크층(118)은 산화물일 수 있다.
도 5를 참조하면, 기판(100)의 전면 상에 식각 정지층(120)을 형성할 수 있다. 식각 정지층(120)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다. 바람직하게는, 본 발명의 실시예에 따른 식각 정지층(120)은 질화물일 수 있다. 식각 정지층(120)은 주변 회로 게이트 절연막(114)과 식각 선택비가 높은 물질을 포함할 수 있다.
도 6을 참조하면, 식각 정지층(120)이 형성된 기판(100)의 전면 상에 제 1 절연층(122)을 형성할 수 있다. 제 1 절연층(122)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다. 제 1 절연층(122)은 식각 정지층(120)과 식각 선택비가 높은 물질을 포함할 수 있다.
제 1 절연층(122), 식각 정지층(120) 및 주변 회로 게이트 절연막(114)을 관통하여, 셀 영역(A, B)의 공통 소스 영역을 노출하는 개구부(123)를 형성할 수 있다. 개구부(123)는 제 1 절연층(122) 상에 마스크 패턴(미도시)을 형성하고, 제 1 절연층(122)에 마스크 패턴을 마스크로 하는 건식 식각 공정을 수행하는 것에 의해서 형성될 수 있다.
도 7을 참조하면, 개구부(123) 내에 제 1 콘택 플러그(124)를 형성할 수 있다. 제 1 콘택 플러그(124)는 도전성 물질을 포함할 수 있다. 예컨대, 제 1 콘택 플러그(124)는 반도체 물질(예를 들어, 다결정 실리콘), 금속-반도체 화합물(예를 들어, 텅스텐 실리사이드), 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등) 또는 금속(예를 들어, 티타늄, 텅스텐 또는 탄탈륨 등) 중에서 선택된 적어도 하나를 포함할 수 있다. 바람직하게는, 본 발명의 실시예에 따른 제 1 콘택 플러그(124)는 다결정 실리콘을 포함할 수 있다.
제 1 콘택 플러그(124)는 제 1 절연층(122) 상에 개구부(123)를 채우는 도전막을 형성하고, 도전막을 제 1 절연층(122)의 상부면이 노출될 때까지 식각하여 형성할 수 있다. 도전막을 형성하는 것은 화학 기상 증착 공정 또는 물리 기상 증착 공정에 의해 수행될 수 있다. 식각 공정은 건식 식각 공정 또는 화학적 기계적 평탄화 공정 중에서 적어도 하나에 의해 수행될 수 있다. 이때, 제 1 콘택 플러그(124)는 제 1 절연층(122)의 상부면보다 낮은 레벨을 갖도록 형성될 수 있다. 이는 비트 라인 구조체(도 13의 130, 132, 134 참조)를 형성하기 전에, 평탄화를 위한 것일 수 있다.
도 8을 참조하면, 제 1 콘택 플러그(124)가 형성된 기판(100)의 전면 상에 버퍼층(buffer layer, 126)을 형성할 수 있다. 버퍼층(126)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다. 바람직하게는, 본 발명의 실시예에 따른 버퍼층(126)은 산화물일 수 있다. 버퍼층(126)은 식각 정지층(120)과 식각 선택비가 높은 물질을 포함할 수 있다.
버퍼층(126)이 형성된 기판(100) 상에 주변 회로 영역(C)을 노출하는 포토레지스트 패턴(photoresist pattern, 128)을 형성할 수 있다. 포토레지스트 패턴(128)은 주변 회로 영역(C)의 활성 영역(104)로부터 이격되어, 셀 영역(A, B)과 주변 회로 영역(C) 사이에 개재된 소자분리막(102)의 일부를 노출할 수 있다.
도 9를 참조하면, 포토레지스트 패턴(128)을 마스크로 사용하는 식각 공정으로 주변 회로 영역(C)의 주변 회로 게이트 전극(116) 상의 버퍼층(126) 및 제 1 절연층(122)을 식각하여 제거할 수 있다. 주변 회로 영역(C)의 주변 회로 게이트 전극(116) 상의 버퍼층(126) 및 제 1 절연층(122)을 제거한 후, 셀 영역(A, B)의 버퍼층(126) 상의 포토레지스트 패턴(128)을 제거한다. 이때, 주변 회로 게이트 전극(116) 상의 마스크층(118)은 잔존하며, 그리고 주변 회로 게이트 전극(116)의 일 측부에는 식각 정지층(120)이 잔존한다.
도 10을 참조하면, 버퍼층(126)을 마스크로 사용하는 식각 공정으로 주변 회로 영역(C)의 주변 회로 게이트 전극(116)의 일 측부에 잔존하는 식각 정지층(120)을 식각하여, 식각 정지층(120)이 주변 회로 게이트 전극(116)보다 낮은 레벨을 갖도록 리세스시킨다. 이에 따라, 주변 회로 영역(C)에 주변 회로 게이트 전극(116)을 형성하기 전에 식각 정지층(120)을 먼저 형성하는 경우에 발생할 수 있는 스트링어(stringer)가 생기지 않을 수 있다. 이에 따라, 생산 효율 저하 없이 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
도 11을 참조하면, 셀 영역(A, B)의 버퍼층(126) 및 주변 회로 영역(C)의 마스크층(118)을 제거할 수 있다. 이때, 제 1 절연층(122)의 상부도 일부 제거되면서, 셀 영역(A, B)의 제 1 절연층(122)은 제 1 콘택 플러그(124)와 동일한 레벨을 갖도록 실질적으로 평탄화되어질 수 있다.
도 12 및 도 13을 참조하면, 실질적으로 평탄화된 제 1 절연층(122)이 형성된 기판(100)의 전면 상에 셀 영역(A, B)의 제 1 콘택 플러그(124) 및 주변 회로 영역(C)의 주변 회로 게이트 전극(116)과 전기적으로 연결되면서 순차적으로 적층된 배리어 패턴(130), 금속 패턴(132) 및 캡핑 패턴(134)으로 구성된 비트 라인 구조체를 형성할 수 있다. 도시되지는 않았지만, 비트 라인 구조체는 평면적 관점에서 트렌치가 연장되는 방향과 교차되는 제 2 방향으로 연장되는 라인 형태로 형성될 수 있다. 배리어 패턴(130)은 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등)을 포함할 수 있다. 금속 패턴(132)은 금속(예를 들어, 루테늄, 이리듐, 티타늄, 텅스텐 또는 탄탈륨 등)을 포함할 수 있다. 캡핑 패턴(134)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다.
비트 라인 구조체는 제 1 절연층(122) 상에 순차적으로 적층된 배리어층(130), 금속층(132) 및 캡핑층(134)을 형성하고, 캡핑층(134), 금속층(132) 및 배리어층(130)을 패터닝하는 것에 의해서 형성될 수 있다. 이와는 달리, 비트 라인 구조체는 다마신(Damascene) 공정에 의해 형성될 수 있다. 즉, 비트 라인 구조체는 제 1 절연층(122) 상에 개구부가 포함된 제 2 절연층(도 2b의 140 참조)을 형성하고, 개구부를 배리어 패턴(130), 금속 패턴(132) 및 캡핑 패턴(134)으로 순차적으로 채우는 것에 의해서 형성될 수 있다.
주변 회로 게이트 전극(116) 양측의 활성 영역(104) 내에 주변 회로 불순물 영역들(136)을 형성할 수 있다. 주변 회로 불순물 영역들(136)은 소스/드레인 영역들일 수 있다. 주변 회로 불순물 영역들(136)의 하부면은 활성 영역(104)의 상부면으로부터 소정의 깊이에 위치할 수 있다. 주변 회로 불순물 영역들(136)을 형성하는 것은 비트 라인 구조체들이 형성된 기판(100) 상에 주변 회로 영역(C)을 노출하는 포토레지스트 패턴(미도시)을 형성한 후, 주변 회로 게이트 전극(116) 상의 비트 라인 구조체를 마스크로 하는 이온 주입 공정으로 주변 회로 게이트 전극(116) 양측의 활성 영역(104) 내에 불순물을 주입하여 도핑하는 것일 수 있다. 예컨대, 불순물은 인 또는 붕소를 포함할 수 있다. 본 발명의 일 실시예에 따르면, 주변 회로 불순물 영역들(136)의 하부면은 소자분리막(102)의 바닥면보다 높을 수 있다.
도 2b를 다시 참조하면, 제 1 절연층(150) 상에 비트 라인 구조체의 상부면을 노출하는 제 2 절연층(140)이 형성될 수 있다. 제 2 절연층(140)은 화학 기상 증착 공정에 의해서 형성될 수 있다. 제 2 절연층(140)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다.
제 2 절연층(140), 제 1 절연층(122), 식각 정지층(120) 및 주변 회로 게이트 절연막(114)을 관통하여 드레인 영역들을 노출하는 콘택 홀(145)을 형성할 수 있다. 콘택 홀(145)은 제 2 절연층(140) 상에 마스크 패턴(미도시)을 형성하고, 제 2 절연층(140), 제 1 절연층(122), 식각 정지층(120) 및 주변 회로 게이트 절연막(114)에 마스크 패턴을 마스크로 사용하는 건식 식각 공정을 수행하는 것에 의해서 형성될 수 있다.
여기서, 식각 정지층(120)이 추후 공정에서 형성되는 비트 라인 구조체의 아래에 배치됨으로써, 추후 공정인 제 2 콘택 플러그(150)가 형성되는 식각 공정에서 활성 영역들(104)의 기판(100)의 리세스되는 절대량 및 평면적 산포가 개선될 수 있다. 이에 따라, 리프레쉬 열화가 최소화되어 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
콘택 홀(145) 내에 제 2 콘택 플러그(150)를 형성할 수 있다. 제 2 콘택 플러그(150)는 도전성 물질을 포함할 수 있다. 예컨대, 제 2 콘택 플러그(150)는 반도체 물질(예를 들어, 다결정 실리콘), 금속-반도체 화합물(예를 들어, 텅스텐 실리사이드), 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등) 또는 금속(예를 들어, 티타늄, 텅스텐 또는 탄탈륨 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
제 2 콘택 플러그(150)는 제 2 절연층(140) 상에 콘택 홀(145)을 채우는 도전막을 형성하고, 도전막을 제 2 절연층(142)의 상부면이 노출될 때까지 식각하여 형성될 수 있다. 도전막을 형성하는 것은 화학 기상 증착 공정 또는 물리 기상 증착 공정에 의해 수행될 수 있다. 식각 공정은 건식 식각 공정 또는 화학적 기계적 평탄화 공정 중에서 적어도 하나에 의해 수행될 수 있다.
제 2 절연층(140) 상에 제 2 콘택 플러그(150)와 전기적으로 연결되는 정보 저장 요소(210)를 형성할 수 있다. 정보 저장 요소(210)는 도 3a 및 도 3b에서 설명되어진 것과 같이 다양한 형태로 구현될 수 있다.
도 14는 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략적인 블록도이다.
도 14를 참조하면, 메모리 시스템(1100, memory system)은 개인 휴대용 정보 단말기(Personal Digital Assistant : PDA), 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 이동 전화(mobile phone), 디지털 음악 재생기(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110, controller), 키패드(key pad), 키보드(key board) 및 표시 장치(display)와 같은 입/출력(Input/Output : I/O) 장치(1120), 메모리(1130), 인터페이스(1140, interface), 및 버스(1150, bus)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서(microprocessor), 디지털 시그널 프로세서(digital signal processor), 마이크로 컨트롤러(microcontroller), 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러(1110)에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입/출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입/출력 장치(1120)는 키보드, 키패드 또는 표시 장치를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 반도체 장치를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크(network)로 송출하거나, 통신 네트워크로부터 데이터를 받는 역할을 한다.
도 15는 본 발명의 실시예에 따른 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략적인 블록도이다.
도 15를 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200, memory card)는 본 발명에 따른 반도체 장치를 포함하는 메모리 소자(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(host)와 메모리 소자(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
에스램(1221, Static Random Access Memory : SRAM)은 프로세싱 유닛(processing unit)인 중앙 처리 장치(1222, Central Processing Unit : CPU)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223, host I/F)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜(protocol)을 구비한다. 오류 정정 부호 블록(1224, Error Correction Coding block: ECC block)은 멀티 비트(multi-bit) 특성을 갖는 메모리 소자(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정한다. 메모리 인터페이스(1225, memory I/F)는 본 발명의 반도체 장치를 포함하는 메모리 소자(1210)와 인터페이싱 한다. 중앙 처리 장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트와의 인터페이싱을 위한 부호 데이터를 저장하는 롬(미도시, Read Only Memory : ROM) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 반도체 장치, 메모리 카드 또는 메모리 시스템에 따르면, 고집적화된 메모리 시스템이 제공될 수 있다. 특히, 최근 활발히 진행되고 있는 솔리드 스테이트 드라이브(Solid State Drive : SSD) 장치와 같은 메모리 시스템에 본 발명의 반도체 장치가 제공될 수 있다. 이 경우, 고집적화된 메모리 시스템이 구현될 수 있다.
도 16은 본 발명에 따른 실시예에 따른 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략적인 블록도이다.
도 16을 참조하면, 이동 기기(mobile device)나 데스크톱 컴퓨터(desktop computer)와 같은 정보 처리 시스템에 본 발명의 반도체 장치(1311) 및 시스템 버스(1360)와 반도체 장치(1311) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1312)를 포함하는 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320, MOdulator and DEModulator : MODEM), 중앙 처리 장치(1330), 램(1340), 유저 인터페이스(1350, user interface)를 포함한다. 메모리 시스템(1310)은 앞서 도 14에서 언급된 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 메모리 시스템(1310)에는 중앙 처리 장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 메모리 시스템(1310)이 솔리드 스테이트 드라이브로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 메모리 시스템(1310)은 오류 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(application chipset), 카메라 이미지 신호 프로세서(Image Signal Processor : ISP), 입/출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 반도체 장치를 포함하는 메모리 소자 또는 메모리 시스템은 다양한 형태들의 패키지(package)에 실장될 수 있다. 예를 들면, 본 발명에 따른 메모리 소자 또는 메모리 시스템은 패키지 온 패키지(Package on Package : PoP), 볼 그리드 어레이(Ball Grid Arrays : BGAs), 칩 스케일 패키지(Chip Scale Packages : CSPs), 플라스틱 리디드 칩 캐리어(Plastic Leaded Chip Carrier : PLCC), 플라스틱 듀얼 인라인 패키지(Plastic Dual In-line Package : PDIP), 다이 인 와플 팩(die in waffle pack), 다이 인 웨이퍼 폼(die in wafer form), 칩 온 보드(Chip On Board : COB), 세라믹 듀얼 인라인 패키지(CERamic Dual In-line Package : CERDIP), 플라스틱 메트릭 쿼드 플랫 팩(plastic Metric Quad Flat Pack : MQFP), 씬 쿼드 플랫 팩(Thin Quad Flat Pack : TQFP), 스몰 아웃라인 집적 회로(Small-Outline Integrated Circuit : SOIC), 쓰링크 스몰 아웃라인 패키지(Shrink Small-Outline Package : SSOP), 씬 스몰 아웃라인 패키지(Thin Small-Outline Package : TSOP), 씬 쿼드 플랫 팩(Thin Quad Flat Pack : TQFP), 시스템 인 패키지(System In Package : SIP), 멀티 칩 패키지(Multi Chip Package : MCP), 웨이퍼 레벨 패키지(Wafer-level Fabricated Package : WFP) 또는 웨이퍼 레벨 적층 패키지(Wafer-level processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 패키지에 실장될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100 : 기판
102 : 소자분리막
104 : 활성 영역
106 : 셀 게이트 절연막
108 : 셀 게이트 전극
110 : 셀 게이트 캡핑 패턴
112 : 셀 불순물 영역
114 : 주변 회로 게이트 절연막
116 : 주변 회로 게이트 전극
118 : 마스크층
120 : 식각 정지층
122 : 제 1 절연층
123 : 개구부
124 : 제 1 콘택 플러그
126 : 버퍼층
128 : 포토레지스트 패턴
130 : 배리어 패턴
132 : 금속 패턴
134 : 캡핑 패턴
136 : 주변 회로 불순물 영역
140 : 제 2 절연층
145 : 콘택 홀
150 : 제 2 콘택 플러그
210 : 정보 저장 요소
212 : 하부 전극
214 : 유전막
216 : 상부 전극
222 : 제 1 전극
224 : 가변 저항체
226 : 제 2 전극
1100 : 메모리 시스템
1110 : 컨트롤러
1120 : 입/출력 장치
1130 : 메모리
1140 : 인터페이스
1150 : 버스
1200 : 메모리 카드
1210 : 메모리 소자
1220 : 메모리 컨트롤러
1221 : 에스램
1222 : 중앙 처리 장치
1223 : 호스트 인터페이스
1224 : 오류 정정 부호 블록
1225 : 메모리 인터페이스
1300 : 정보 처리 시스템
1310 : 메모리 시스템
1311 : 반도체 장치
1312 : 메모리 컨트롤러
1320 : 모뎀
1330 : 중앙 처리 장치
1340 : 램
1350 : 유저 인터페이스
1360 : 시스템 버스

Claims (10)

  1. 기판 내에 활성 영역들을 정의하는 소자분리막을 형성하는 것;
    상기 기판 내에 제 1 방향으로 상기 활성 영역들 및 상기 소자분리막을 가로지르는 트렌치들을 채우는 매립 게이트 패턴들을 형성하는 것;
    상기 기판 상에 순차적으로 적층된 식각 정지층 및 제 1 절연층을 형성하는 것;
    상기 제 1 절연층 상에 상기 매립 게이트 패턴들과 교차하는 제 2 방향으로 연장된 비트 라인 구조체들을 형성하는 것;
    상기 비트 라인 구조체들을 덮는 제 2 절연층을 형성하는 것;
    상기 제 2 절연층, 상기 제 1 절연층 및 상기 식각 정지층을 관통하여 상기 비트 라인 구조체들 사이의 상기 활성 영역을 노출하는 콘택 홀을 형성하는 것; 및
    상기 콘택 홀을 채우는 제 1 콘택 플러그를 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 비트 라인 구조체를 형성하는 것은:
    상기 제 1 절연층 상에 배리어층, 금속층 및 캡핑층을 순차적으로 형성하는 것; 및
    상기 캡핑층, 상기 금속층 및 상기 배리어층을 패터닝하는 것을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1항에 있어서,
    상기 식각 정지층 및 상기 제 1 절연층은 상기 매립 게이트 패턴들 사이의 상기 활성 영역을 노출하는 개구부를 가지고,
    상기 개구부를 채우는 제 2 콘택 플러그를 형성하는 것을 더 포함하되,
    상기 비트 라인 구조체들은 상기 제 2 콘택 플러그와 전기적으로 연결되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1항에 있어서,
    상기 기판은 상기 매립 게이트 패턴들이 형성된 셀 영역과 상기 소자분리막을 개재하여 상기 셀 영역에 인접하는 주변 회로 영역을 더 포함하되,
    상기 주변 회로 영역의 활성 영역 상에 주변 회로 게이트 절연막, 주변 회로 게이트 전극 및 비트 라인 구조체로 구성되는 게이트 패턴을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 4항에 있어서,
    상기 셀 영역의 상기 비트 라인 구조체와 상기 주변 회로 영역의 상기 게이트 패턴의 상기 비트 라인 구조체는 동일한 공정들에 의해 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 활성 영역들을 정의하는 소자분리막이 구비된 기판;
    제 1 방향으로 상기 활성 영역들 및 상기 소자분리막을 가로지르는 트렌치들을 채우는 매립 게이트 패턴들;
    상기 기판 상에 순차적으로 적층된 식각 정지층 및 제 1 절연층;
    상기 제 1 절연층 및 상기 식각 정지층을 관통하여 상기 매립 게이트 패턴들 사이의 상기 활성 영역에 전기적으로 연결되는 제 1 콘택 플러그;
    상기 제 1 절연층 상에 상기 제 1 콘택 플러그와 전기적으로 연결되면서, 상기 매립 게이트 패턴들과 교차하는 제 2 방향으로 연장된 비트 라인 구조체들;
    상기 비트 라인 구조체들을 덮는 제 2 절연층; 및
    상기 제 2 절연층, 상기 제 1 절연층 및 상기 식각 정지층을 관통하여 상기 비트 라인 구조체들 사이의 상기 활성 영역에 전기적으로 연결되는 제 2 콘택 플러그를 포함하는 반도체 장치.
  7. 제 6항에 있어서,
    상기 매립 게이트 패턴은:
    상기 트렌치의 내벽에 구비된 셀 게이트 절연막;
    상기 셀 게이트 절연막이 구비된 상기 트렌치의 적어도 하부를 채우는 셀 게이트 전극; 및
    상기 셀 게이트 전극 상에 구비되면서 상기 트렌치를 채우는 셀 게이트 캡핑 패턴으로 구성되는 것을 특징으로 하는 반도체 장치.
  8. 제 6항에 있어서,
    상기 비트 라인 구조체는 상기 제 1 절연층 상에 순차적으로 적층된 배리어 패턴, 금속 패턴 및 캡핑 패턴으로 구성되는 것을 특징으로 하는 반도체 장치.
  9. 제 6항에 있어서,
    상기 기판은 상기 매립 게이트 패턴들이 구비된 셀 영역과 상기 소자분리막을 개재하여 상기 셀 영역에 인접하는 주변 회로 영역을 더 포함하되,
    상기 주변 회로 영역의 활성 영역 상에 구비되되, 주변 회로 게이트 절연막, 주변 회로 게이트 전극 및 비트 라인 구조체로 구성되는 게이트 패턴을 더 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제 9항에 있어서,
    상기 셀 영역과 상기 주변 회로 영역 사이에 개재된 상기 소자분리막 상에 잔존하는 상기 식각 정지층은 상기 주변 회로 영역의 상기 주변 회로 게이트 전극보다 낮은 높이를 갖는 것을 특징으로 하는 반도체 장치.
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