KR20150088950A - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 활성 영역을 포함하는 기판, 상기 활성 영역 상의 도전성 구조체 및 상기 활성 영역에 전기적으로 연결되는 제 1 콘택 플러그를 포함하고, 상기 제 1 콘택 플러그는 상기 활성 영역과 접촉하는 제 1 서브 콘택 플러그 및 상기 제 1 서브 콘택 플러그 상의 제 2 서브 콘택 플러그를 포함하되, 상기 제 1 서브 콘택 플러그와 상기 제 2 서브 콘택 플러그 간의 접촉 면은 상기 기판의 상면과 실질적으로 평행한 제 1 평탄면과 상기 제 1 평탄면으로부터 연장되어 오르막 경사진 제 1 경사면을 갖는 반도체 장치가 제공된다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 구체적으로 전기적 저항이 개선된 콘택 플러그들을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여, 반도체 장치는 전자 산업에서 중요한 요소로 각광을 받고 있다. 반도체 기억 장치는 논리 데이터들을 저장하고, 그리고 저장된 데이터들을 판독할 수 있는 반도체 장치이다. 반도체 기억 장치들은 휘발성 기억 장치 및 비휘발성 기억 장치로 구분될 수 있다. 휘발성 기억 장치는 전원 공급이 중단되는 경우에는 저장된 데이터들을 모두 잃어버리며, 디램(DRAM) 장치 또는 에스램(SRAM) 장치는 대표적인 휘발성 기억 장치들이다. 비휘발성 기억 장치는 전원 공급이 중단되는 경우에도 저장된 데이터들을 간직한다. 플래시(flash) 기억 장치는 대표적인 비휘발성 기억 장치라고 할 수 있다.
전자 산업이 고도로 발전함에 따라, 고용량의 반도체 기억 장치들이 요구되고 있다. 이에 따라, 반도체 기억 장치의 고집적화 경향이 심화하고 있다. 하지만, 여러 문제점들이 야기되어 고집적화된 반도체 기억 장치의 구현이 점점 어려워지고 있다. 예컨대, 미세한 패턴(pattern)들을 정의하기 위한 포토리소그라피 공정(photolithography process)이 한계에 다다르고 있어, 미세 패턴들이 점유하는 평면적을 감소시키는 것이 어려워져 고집적화에 제약이 따른다. 이에 따라, 반도체 기억 장치의 고집적화를 위한 많은 연구들이 진행되고 있다.
본 발명이 해결하고자 하는 과제는 고집적화 및 신뢰성이 향상될 수 있는 반도체 장치를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는 고집적화 및 신뢰성이 향상될 수 있는 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 장치는 활성 영역을 포함하는 기판; 상기 활성 영역 상의 도전성 구조체; 및 상기 활성 영역에 전기적으로 연결되는 제 1 콘택 플러그를 포함하고, 상기 제 1 콘택 플러그는: 상기 활성 영역과 접촉하는 제 1 서브 콘택 플러그; 및 상기 제 1 서브 콘택 플러그 상의 제 2 서브 콘택 플러그를 포함하되, 상기 제 1 서브 콘택 플러그와 상기 제 2 서브 콘택 플러그 간의 접촉 면은 상기 기판의 상면과 실질적으로 평행한 제 1 평탄면과 상기 제 1 평탄면으로부터 연장되어 오르막 경사진 제 1 경사면을 갖는다.
일 실시예에 따르면, 상기 도전성 구조체들은 상기 활성 영역을 제 1 방향으로 가로지르도록 상기 기판 상에 배치되고, 상기 반도체 장치는 상기 제 1 방향과 교차하는 제 2 방향으로 상기 활성 영역을 가로지르는 트렌치들을 채우는 매립 게이트 패턴들을 더 포함할 수 있다.
일 실시예에 따르면, 상기 매립 게이트 패턴은 상기 트렌치의 내벽에 구비된 게이트 절연막; 상기 게이트 절연막이 구비된 상기 트렌치의 적어도 하부를 채우는 게이트 전극; 및 상기 게이트 전극 상에 구비되면서 상기 트렌치를 채우는 게이트 캡핑 패턴을 포함할 수 있다.
일 실시예에 따르면, 상기 기판 상의 제 1 절연층; 및 상기 제 1 절연층을 관통하여 상기 매립 게이트 패턴들 사이의 상기 활성 영역에 전기적으로 연결되는 제 2 콘택 플러그를 더 포함하되, 상기 도전성 구조성 구조체들은 상기 제 1 절연층 상에 순차적으로 적층된 금속 함유 패턴 및 캡핑 패턴을 포함하고, 상기 금속 함유 패턴은 상기 제 2 콘택 플러그와 접촉할 수 있다.
일 실시예에 따르면, 상기 제 2 콘택 플러그와 상기 금속 함유 패턴 간의 접촉면은 상기 기판의 상면과 실질적으로 평행한 제 2 평탄면과 상기 제 2 평탄면으로부터 연장되어 오르막 경사진 제 2 경사면을 가질 수 있다.
일 실시예에 따르면, 상기 제 2 콘택 플러그는 폴리실리콘을 포함할 수 있다.
일 실시예에 따르면, 상기 제 1 서브 콘택 플러그는 폴리실리콘을 포함하고, 제 2 서브 콘택 플러그는 금속 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 도전성 구조체의 양측의 상기 활성 영역 내에 구비된 불순물 영역들을 더 포함하되, 상기 도전성 구조체는 순차적으로 적층된 게이트 절연막, 게이트 전극 및 캡핑 패턴을 포함할 수 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법은 기판 상에 활성 영역을 형성하는 것; 상기 활성 영역 상에 도전성 구조체를 형성하는 것; 상기 도전성 구조체의 일측에 상기 활성 영역과 접촉하는 제 1 서브 콘택 플러그를 형성하는 것; 및 상기 제 1 서브 콘택 플러그 상에 제 2 서브 콘택 플러그를 형성하는 것을 포함하되, 상기 제 1 서브 콘택 플러그를 형성하는 것은: 상기 기판 상에 상기 도전성 구조체들을 덮는 제 1 절연층을 형성하는 것; 상기 제 1 절연층을 관통하여 상기 활성 영역을 노출하는 콘택 홀을 형성하는 것; 상기 콘택 홀을 채우며 상기 제 1 절연층을 덮는 제 1 도전막을 형성하는 것; 및 상기 제 1 도전막이 형성된 상기 기판을 틸트(tilt) 시킨 후 이방성 식각 공정을 수행하는 것을 포함한다.
일 실시예에 따르면, 상기 제 1 서브 콘택 플러그와 상기 제 2 서브 콘택 플러그 간의 접촉 면은 상기 기판의 상면과 실질적으로 평행한 제 1 평탄면과 상기 제 1 평탄면으로부터 연장되어 오르막 경사진 제 1 경사면을 갖도록 형성될 수 있다.
일 실시예에 따르면, 상기 도전성 구조체는 상기 기판 상에 상기 활성 영역을 제 1 방향으로 가로지르도록 형성되고, 상기 반도체 장치의 제조 방법은 상기 기판 내에 상기 도전성 구조체와 교차하는 제 2 방향으로 연장된 트렌치들을 형성하는 것; 및 상기 트렌치들을 채우는 매립 게이트 패턴들을 형성하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 기판과 상기 도전성 구조체 사이에 제 2 절연층을 형성하는 것; 상기 제 2 절연층을 관통하여 상기 매립 게이트 패턴들 사이의 상기 활성 영역을 노출하는 개구부를 형성하는 것; 및 상기 개구부 내에 제 2 콘택 플러그를 형성하는 것을 더 포함하되, 상기 도전성 구조성 구조체는 상기 제 2 절연층 상에 순차적으로 적층된 금속 함유 패턴 및 캡핑 패턴을 포함하고, 상기 금속 함유 패턴은 상기 제 2 콘택 플러그와 접촉될 수 있다.
일 실시예에 따르면, 상기 제 2 콘택 플러그와 상기 금속 함유 패턴의 접촉면은 상기 기판과 실질적으로 평행한 제 2 평탄면과 상기 제 2 평탄면으로부터 연장되어 오르막 경사진 제 2 경사면을 가질 수 있다.
일 실시예에 따르면, 상기 제 2 콘택 플러그를 형성하는 것은: 상기 개구부를 채우며 상기 제 2 절연층을 덮는 제 2 도전막을 형성하는 것; 상기 제 2 도전막이 형성된 상기 기판을 틸트시킨 후 이방성 식각 공정을 수행하여 예비 제 2 콘택 플러그를 형성하는 것; 및 상기 예비 제 2 콘택 플러그를 패터닝하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 도전성 구조체의 양측의 상기 활성 영역 내에 불순물 영역들을 형성하는 것을 더 포함하되, 상기 도전성 구조체는 순차적으로 적층된 게이트 절연막, 게이트 전극 및 캡핑 패턴을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 제 1 콘택 플러그와 비트 라인 구조체의 접촉면이 평탄면 및 경사면을 가짐으로써, 양자 간의 접촉 면적이 증대될 수 있다. 이에 따라, 공통 소스 영역과 비트 라인 구조체 사이의 전기적 저항이 감소될 수 있다. 또한, 제 2 콘택 플러그를 구성하는 제 1 서브 콘택 플러그와 제 2 서브 콘택 플러그의 접촉면이 평탄면 및 경사면을 가짐으로써, 양자 간의 접촉 면적이 증대될 수 있다. 이에 따라, 드레인 영역들과 정보 저장 요소들 사이의 전기적 저항이 감소될 수 있다. 결과적으로, 반도체 장치의 전체 저항이 감소되어 고집적화에 최적화된 반도체 장치가 제공될 수 있다.
도 1은 본 발명의 일 실시에에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2 내지 도 5는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 다른 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 7은 본 발명의 다른 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들로서, 도 6의 A-A' 선 및 B-B' 선에 따른 도면들이다.
도 8 내지 도 14는 본 발명의 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 6의 A-A' 선 및 B-B' 선에 대응하는 도면들이다.
도 15는 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략적인 블록도이다.
도 16은 본 발명의 실시예에 따른 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략적인 블록도이다.
도 17은 본 발명에 따른 실시예에 따른 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략적인 블록도이다.
도 2 내지 도 5는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 다른 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 7은 본 발명의 다른 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들로서, 도 6의 A-A' 선 및 B-B' 선에 따른 도면들이다.
도 8 내지 도 14는 본 발명의 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 6의 A-A' 선 및 B-B' 선에 대응하는 도면들이다.
도 15는 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략적인 블록도이다.
도 16은 본 발명의 실시예에 따른 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략적인 블록도이다.
도 17은 본 발명에 따른 실시예에 따른 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략적인 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제 1 막질로 언급된 막질이 다른 실시예에서는 제 2 막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시에에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1을 참조하면, 기판(100) 내에 활성 영역(104)을 정의하는 소자분리막(102)이 제공될 수 있다. 소자분리막(102)은 쉘로우 트렌치 소자분리막일 수 있으나, 이에 한정되는 것은 아니다. 소자분리막(102)은 절연 물질을 포함할 수 있다. 일 예로, 소자분리막(102)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다. 기판(100)은 반도체 물질을 포함할 수 있다. 일 예로, 기판(100)은 실리콘 또는 게르마늄 중에서 선택된 적어도 하나를 포함할 수 있다.
기판(100) 상에 게이트 구조체들이 배치될 수 있다. 각각의 게이트 구조체는 기판(100) 상에 차례로 적층된 게이트 절연막(106), 게이트 전극(108) 및 캡핑 패턴(110)을 포함할 수 있다. 게이트 구조체의 양측의 활성 영역(104)의 기판(100) 내에는 불순물 영역들(114)이 구비될 수 있다. 불순물 영역들(114)은 소스/드레인 영역들일 수 있다.
불순물 영역들(114)의 하부면은 활성 영역(104)의 상부면으로부터 소정의 깊이를 갖도록 형성될 수 있다. 불순물 영역들(114)은 활성 영역(104)에 불순물을 주입하는 공정에 의해서 형성될 수 있다. 일 예로, 불순물은 인 또는 붕소를 포함할 수 있다. 본 발명의 일 실시예에 따르면, 불순물 영역들(114)의 하부면은 소자분리막(102)의 바닥면보다 높을 수 있다.
게이트 절연막(106)은 산화물, 질화물, 산화 질화물 또는 고유전 물질 중에서 선택된 적어도 하나를 포함할 수 있다. 고유전 물질은 실리콘 질화물의 유전 상수에 비하여 높은 유전 상수를 갖는 절연 물질일 수 있다. 일 예로, 고유전 물질은 산화 하프늄 또는 산화 알루미늄 등과 같은 절연성 금속 산화물 중에서 선택된 적어도 하나일 수 있다. 바람직하게는, 본 발명의 실시예에 따른 게이트 절연막(106)은 열 산화막일 수 있다.
게이트 전극(108)은 도전성 물질을 포함할 수 있다. 일 예로, 게이트 전극(108)은 도핑된 반도체, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루테늄, 이리듐, 티타늄, 텅스텐 또는 탄탈륨 등) 또는 금속-반도체 화합물(예를 들어, 텅스텐 실리사이드, 코발트 실리사이드 등) 중에서 선택된 적어도 하나를 포함할 수 있다. 캡핑 패턴(110)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다. 게이트 구조체는 게이트 전극(108)의 양 측벽 상의 스페이서막(112)을 더 포함할 수 있다. 이러한 스페이서막(112)은 산화막, 질화막 및/또는 산질화막을 포함할 수 있다.
기판(100) 상에 게이트 구조체들을 덮는 층간 절연층(120)이 배치될 수 있다. 층간 절연층(120)은 단일층 또는 다층일 수 있다. 층간 절연층(120)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다.
층간 절연층(120)을 관통하는 콘택 홀(125) 내에 콘택 플러그(136)가 배치될 수 있다. 콘택 플러그(136)는 불순물 영역들(114)과 접하는 제 1 서브 콘택 플러그(132)와 제 1 서브 콘택 플러그(132) 상의 제 2 서브 콘택 플러그(134)를 포함할 수 있다. 이러한 제 1 서브 콘택 플러그(132)와 제 2 서브 콘택 플러그(134) 간의 접촉면은 기판의 상면과 실질적으로 평행한 평탄면(133a)과 평탄면(133a)으로부터 연장되어 오르막 경사진 경사면(133b)을 가질 수 있다. 제 1 서브 콘택 플러그(132)와 제 2 서브 콘택 플러그(134) 간의 접촉면이 평탄면(133a)과 경사면(133b)을 가짐으로써, 양자 간의 접촉면이 평탄면(133a)만 갖는 경우에 비해 접촉 면적이 증대될 수 있다.
일 실시예에 있어서, 제 1 및 제 2 서브 콘택 플러그들(132, 134)은 서로 다른 물질로 형성될 수 있다. 일 예로, 제 1 서브 콘택 플러그(132)는 도핑된 반도체 물질(예를 들어, 도핑된 다결정 실리콘)을 포함하고, 제 2 서브 콘택 플러그(134)는 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루테늄, 이리듐, 티타늄, 텅스텐 또는 탄탈륨 등) 또는 금속-반도체 화합물(예를 들어, 텅스텐 실리사이드, 코발트 실리사이드 등) 중에서 선택된 적어도 하나를 포함할 수 있다. 다른 실시예에 있어서, 제 1 및 제 2 서브 콘택 플러그들(132, 134)은 서로 동일한 물질로 형성될 수 있다. 즉, 제 1 및 제 2 서브 콘택 플러그들(132, 134)은 도핑된 반도체 물질(예를 들어, 도핑된 다결정 실리콘), 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루테늄, 이리듐, 티타늄, 텅스텐 또는 탄탈륨 등) 또는 금속-반도체 화합물(예를 들어, 텅스텐 실리사이드, 코발트 실리사이드 등) 중에서 선택된 적어도 하나를 포함하되, 서로 동일한 물질로 형성될 수 있다.
도시되지는 않았지만, 층간 절연층(120) 상에 콘택 플러그(136)와 전기적으로 연결되는 정보 저장 요소 또는 도전 라인이 배치될 수 있다.
도 2 내지 도 5는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 기판(100) 내에 활성 영역(104)을 정의하는 소자분리막(102)이 형성될 수 있다. 기판(100)은 반도체 물질을 포함할 수 있다. 일 예로, 기판(100)은 실리콘 또는 게르마늄 중에서 선택된 적어도 하나를 포함할 수 있다.
소자분리막(102)은 기판(100) 내에 그루브(Groove)를 형성하고, 이러한 그루브(Groove) 내에 절연 물질을 채워 형성될 수 있다. 일 예로, 소자분리막(102)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다.
기판(100) 상에 게이트 구조체가 형성될 수 있다. 게이트 구조체는 기판(100) 상에 차례로 적층된 게이트 절연막(106), 게이트 전극(108) 및 캡핑 패턴(110)을 포함할 수 있다.
게이트 절연막(106)은 산화물, 질화물, 산화 질화물 또는 고유전 물질 중에서 선택된 적어도 하나를 포함할 수 있다. 고유전 물질은 질화물의 유전 상수에 비하여 높은 유전 상수를 갖는 절연 물질일 수 있다. 일 예로, 고유전 물질은 산화 하프늄 또는 산화 알루미늄 등과 같은 절연성 금속 산화물 중에서 선택된 적어도 하나일 수 있다. 바람직하게는, 본 발명의 실시예에 따른 게이트 절연막(106)은 열 산화막일 수 있다.
게이트 전극(108)은 도전성 물질을 포함할 수 있다. 일 예로, 게이트 전극(108)은 도핑된 반도체, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루테늄, 이리듐, 티타늄, 텅스텐 또는 탄탈륨 등) 또는 금속-반도체 화합물(예를 들어, 텅스텐 실리사이드, 코발트 실리사이드 등) 중에서 선택된 적어도 하나를 포함할 수 있다. 캡핑 패턴(110)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다.
게이트 전극(108)의 양 측벽에 스페이서막(112)이 더 형성될 수 있다. 스페이서막(112)은 산화막, 질화막 및/또는 산질화막을 포함할 수 있다. 이러한 스페이서막(112)은 게이트 구조체의 일부를 구성할 수 있다.
게이트 구조체 양측의 활성 영역(104) 내에 불순물 영역들(114)이 형성될 수 있다. 불순물 영역들(114)은 소스/드레인 영역들일 수 있다. 불순물 영역들(114)의 하부면은 활성 영역(104)의 상부면으로부터 소정의 깊이에 위치할 수 있다. 불순물 영역들(114)을 형성하는 것은 게이트 구조체를 마스크로 하는 이온 주입 공정으로 게이트 구조체 양측의 활성 영역(104) 내에 불순물을 주입하여 도핑하는 것일 수 있다. 일 예로, 불순물은 인 또는 붕소를 포함할 수 있다. 본 발명의 일 실시예에 따르면, 불순물 영역들(114)의 하부면은 소자분리막(102)의 바닥면보다 높을 수 있다.
기판(100) 상에 게이트 구조체를 덮는 층간 절연층(120)이 형성될 수 있다. 층간 절연층(120)은 단일층 또는 다층일 수 있다. 층간 절연층(120)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다. 이어서, 층간 절연층(120)을 관통하여 불순물 영역들(114)을 노출하는 콘택 홀(125)이 형성될 수 있다. 콘택 홀(125)은 층간 절연층(120) 상에 마스크 패턴(미도시)을 형성하고, 이를 식각 마스크로 하는 건식 식각 공정을 수행하여 형성될 수 있다.
도 3을 참조하면, 기판 상에 콘택 홀(125)을 채우고 층간 절연층(120)의 상면을 덮는 제 1 도전막(130)이 형성될 수 있다. 일 실시예에 있어서, 제 1 도전막(130)은 도핑된 반도체 물질을 포함할 수 있다. 일 예로, 제 1 도전막(130)은 도핑된 다결정 실리콘을 포함할 수 있다. 다른 실시예에 있어서, 제 1 도전막(130)은 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루테늄, 이리듐, 티타늄, 텅스텐 또는 탄탈륨 등) 또는 금속-반도체 화합물(예를 들어, 텅스텐 실리사이드, 코발트 실리사이드 등) 중에서 선택된 적어도 하나를 포함할 수 있다. 바람직하게는, 본 발명의 실시예에 따른 제 1 도전막은 도핑된 다결정 실리콘을 포함할 수 있다. 제 1 도전막(130)은 화학기상증착(Chemical vapor deposition) 또는 물리기상증착(Physical vapor deposition) 공정에 의해 형성될 수 있다.
도 4 및 도 5를 참조하면, 제 1 도전막(130)에 대하여 식각 공정이 수행되어 콘택 홀(125) 내에 제 1 서브 콘택 플러그(132)가 형성될 수 있다. 이러한 식각 공정은 경사 식각(tilt etch) 공정을 수행하는 것을 포함할 수 있다.
상세하게, 도 4에 도시된 바와 같이, 경사 식각(tilt etch) 공정은 제 1 도전막(130)이 형성된 기판(100)을 소정 각도(θ)로 틸트(tilt)시킨 후, 틸트(tilt)된 기판(100) 상에 이방성 식각 공정을 수행하는 것을 포함할 수 있다. 이러한 경사 식각(tilt etch)공정은 층간 절연층(120)에 대하여 식각 선택성을 갖는 에천트(etchant)를 이용하여 수행될 수 있다. 일 예로, 경사 식각(tilt etch)공정은 사불화탄소(CF4), 육불화황(SF6)과 같은 불소계 또는 염소(Cl2), 사염화탄소(CCl4)와 같은 염소계 에천트(etchant)를 이용할 수 있다.
경사 식각(tilt etch) 공정의 결과, 층간 절연층(120)의 상면은 노출되고, 제 1 서브 콘택 플러그(132)가 콘택 홀(125) 내에 국소적으로 형성될 수 있다. 이러한 제 1 서브 콘택 플러그(132)의 상면은 기판(100)의 상면과 실질적으로 평행한 평탄면(133a)과 평탄면(133a)으로부터 연장되어 오르막 경사진 경사면(133b)을 가질 수 있다. 경사 식각(tilt etch)이 진행되는 동안 콘택 홀(125) 내의 제 1 서브 콘택 플러그(132)의 상면의 높이는 점점 낮아지고, 이에 따라 에천트에 의해 식각되는 제 1 서브 콘택 플러그(132)의 면적이 점점 줄어들게 된다. 즉, 경사 식각(tilt etch)이 진행될수록, 층간 절연층(125)의 차단 효과로 인해 에천트에 노출되는 제 1 서브 콘택 플러그(132)의 상부면은 점점 줄어들게 된다. 이에 따라, 경사 식각(tilt etch)이 진행되는 동안, 지속적으로 식각되는 제 1 서브 콘택 플러그(132)의 상면은 평탄면(133a)을 형성하게 되는 반면, 식각이 중단되는 부분은 경사면(133b)을 형성할 수 있게 된다. 제 1 서브 콘택 플러그(132)의 상면이 평탄면(133a)과 경사면(133b)을 가짐으로써, 제 1 서브 콘택 플러그(132)의 상면이 평탄면(133a)만을 갖는 경우에 비해 제 1 서브 콘택 플러그(132)와 제 2 서브 콘택 플러그(134, 도 1 참조) 간의 접촉 면적이 증대될 수 있다.
다시 도 1을 참조하면, 제 1 서브 콘택 플러그(132) 상에 콘택 홀(125)을 채우며 제 1 서브 콘택 플러그(132)와 접속하는 제 2 서브 콘택 플러그(134)가 형성될 수 있다.
상세하게, 제 2 서브 콘택 플러그(134)는 제 1 서브 콘택 플러그(132)가 형성된 도 5의 결과물 상에 콘택 홀(125)을 채우는 제 2 도전막을 형성하고, 제 2 도전막을 층간 절연층(120)의 상부면이 노출될 때까지 식각하여 형성될 수 있다. 제 2 도전막은 도핑된 반도체 물질(예를 들어, 도핑된 다결정 실리콘), 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루테늄, 이리듐, 티타늄, 텅스텐 또는 탄탈륨 등) 또는 금속-반도체 화합물(예를 들어, 텅스텐 실리사이드, 코발트 실리사이드 등) 중에서 선택된 적어도 하나를 포함할 수 있다. 바람직하게는, 본 발명의 실시예에 따른 제 2 도전막은 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루테늄, 이리듐, 티타늄, 텅스텐 또는 탄탈륨 등) 또는 금속-반도체 화합물(예를 들어, 텅스텐 실리사이드, 코발트 실리사이드 등) 중에서 선택된 적어도 하나를 포함할 수 있다. 제 2 도전막은 화학 기상 증착 공정 또는 물리 기상 증착 공정에 의해 형성될 수 있다. 식각 공정은 건식 식각 공정 또는 화학적 기계적 연마 공정 중에서 적어도 하나를 포함할 수 있다.
도시되지는 않았지만, 층간 절연층(120) 상에 콘택 플러그(136)와 전기적으로 연결되는 정보 저장 요소 또는 도전 라인이 형성될 수 있다.
본 발명의 일 실시예에 따르면, 콘택 플러그를 구성하는 제 1 서브 콘택 플러그와 제 2 서브 콘택 플러그의 접촉면이 평탄면과 경사면을 가짐으로써 접촉 면적이 증대될 수 있다. 이에 따라, 불순물 영역들과 전기적으로 연결되는 콘택 플러그 내의 저항이 감소될 수 있다. 결과적으로 반도체 장치의 전체 저항이 감소되어 고집적화에 최적화된 반도체 장치가 제공될 수 있다.
도 6은 본 발명의 다른 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 7은 본 발명의 다른 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들로서, 도 6의 A-A' 선 및 B-B' 선에 따른 도면들이다.
도 6 및 도 7을 참조하면, 기판(200) 내에 활성 영역들(204)을 정의하는 소자분리막(202)이 제공될 수 있다. 소자분리막(202)은 쉘로우 트렌치 소자분리막(Shallow Trench Isolation: STI)일 수 있으나, 이에 한정되는 것은 아니다. 소자분리막(202)은 절연 물질을 포함할 수 있다. 예컨대, 소자분리막(202)은 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride) 또는 실리콘 산화 질화물(silicon oxynitride) 중에서 선택된 적어도 하나를 포함할 수 있다. 기판(200)은 반도체 물질을 포함할 수 있다. 예컨대, 기판(200)은 실리콘(Si) 또는 게르마늄(Ge) 중에서 선택된 적어도 하나를 포함할 수 있다.
기판(200) 내에 게이트 전극(208)이 제공될 수 있다. 게이트 전극(208)의 상부면의 레벨(level)은 기판(200)의 상부면의 레벨보다 낮을 수 있다. 즉, 게이트 전극(208)은 트렌치 내에 매립된 형태일 수 있다. 도 6 및 도 7에 도시된 것처럼, 게이트 전극(208)은 평면적 관점에서 제 1 방향(y 방향)으로 연장되어 활성 영역(204) 및 소자분리막(202)을 가로지르는 라인(line) 형태의 트렌치 내에 제공될 수 있다. 본 발명의 일 실시예에 따르면, 한 쌍의 게이트 전극들(208)이 활성 영역(204)을 가로지를 수 있다.
게이트 전극(208)은 도전성 물질을 포함할 수 있다. 예컨대, 게이트 전극(208)은 도핑된 반도체(doped semiconductor), 도전성 금속 질화물(예를 들어, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 또는 텅스텐 질화물(WN) 등) 또는 금속(예를 들어, 루테늄(Ru), 이리듐(Ir), 티타늄(Ti), 텅스텐(W) 또는 탄탈륨(Ta) 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
게이트 전극(208)과 트렌치의 내면 사이에 게이트 절연막(206)이 배치될 수 있다. 게이트 절연막(206)은 산화물(oxide), 질화물(nitride), 산화 질화물(oxinitride) 또는 고유전(high-k) 물질 중에서 선택된 적어도 하나를 포함할 수 있다. 고유전 물질은 질화물의 유전 상수에 비하여 높은 유전 상수를 갖는 절연 물질일 수 있다. 예컨대, 고유전 물질은 산화 하프늄(hafnium oxide) 또는 산화 알루미늄(aluminum oxide) 등과 같은 절연성 금속 산화물 중에서 선택된 적어도 하나일 수 있다. 본 발명의 일 실시예에 따르면, 게이트 절연막(206)의 단면은 U-자 형태일 수 있다.
게이트 전극(208) 상에 게이트 캡핑 패턴(210)이 배치될 수 있다. 게이트 캡핑 패턴(210)은 트렌치의 일부를 채울 수 있다. 게이트 캡핑 패턴(210)은 절연 물질을 포함할 수 있다. 예컨대, 게이트 캡핑 패턴(210)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다.
게이트 전극(208) 양측의 활성 영역(204) 내에 불순물 영역들(212)이 배치될 수 있다. 불순물 영역들(212)은 소스/드레인 영역들(s/d)일 수 있다. 본 발명의 일 실시예에 따르면, 활성 영역(204) 내에 공통 소스 영역(s) 및 한 쌍의 드레인 영역들(d)이 배치될 수 있다. 공통 소스 영역(s)은 한 쌍의 게이트 전극들(208) 사이의 활성 영역(204) 내에 배치될 수 있다. 한 쌍의 드레인 영역들(d) 사이에 한 쌍의 게이트 전극들(208) 및 공통 소스 영역(s)이 배치될 수 있다.
불순물 영역들(212)의 하부면은 활성 영역(204)의 상부면으로부터 소정의 깊이에 위치할 수 있다. 불순물 영역들(212)은 트렌치의 측벽에 접할 수 있다. 불순물 영역들(212)은 불순물로 도핑된 영역을 포함할 수 있다. 예컨대, 불순물은 인(P) 또는 붕소(B)를 포함할 수 있다. 본 발명의 일 실시예에 따르면, 불순물 영역들(212)의 하부면은 트렌치의 바닥면보다 높을 수 있다.
기판(200) 상에 식각 정지층(214)이 배치될 수 있다. 식각 정지층(214)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다. 식각 정지층(214) 상에 제 1 절연층(216)이 배치될 수 있다. 제 1 절연층(216)은 단일층(single-layered) 또는 다층(multi-layered)일 수 있다. 제 1 절연층(216)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다. 제 1 절연층(216)은 식각 정지층(214)과 식각 선택비가 높은 물질을 포함할 수 있다.
제 1 절연층(216) 및 식각 정지층(214)을 관통하는 제 1 콘택 플러그(232)가 배치될 수 있다. 제 1 콘택 플러그(232)는 게이트 전극들(208) 사이의 활성 영역(204)에 전기적으로 연결될 수 있다. 일 예로, 제 1 콘택 플러그(232)는 공통 소스 영역(s)과 접하도록 배치될 수 있다. 제 1 콘택 플러그(232)의 상면은 기판의 상면과 실질적으로 평행한 평탄면(233a)과 평탄면(233a)으로부터 연장되어 오르막 경사진 경사면(233b)을 가질 수 있다. 이러한 제 1 콘택 플러그(232)는 제 1 절연층(216)의 상부면보다 낮은 레벨을 가질 수 있다.
제 1 콘택 플러그(232)는 도전성 물질을 포함할 수 있다. 예컨대, 제 1 콘택 플러그(232)는 도핑된 반도체 물질(예를 들어, 다결정 실리콘(polysilicon)), 금속-반도체 화합물(예를 들어, 텅스텐 실리사이드), 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등) 또는 금속(예를 들어, 티타늄, 텅스텐 또는 탄탈륨 등) 중에서 선택된 적어도 하나를 포함할 수 있다. 바람직하게는, 본 발명의 실시예에 따른 제 1 콘택 플러그(232)는 도핑된 다결정 실리콘일 수 있다.
제 1 절연층(216) 상에 제 1 콘택 플러그(232)와 전기적으로 연결되는 비트 라인 구조체(238)가 배치될 수 있다. 비트 라인 구조체(238)는 제 1 절연층(216) 상에 순차적으로 적층된 금속 함유 패턴(234) 및 캡핑 패턴(236)으로 구성될 수 있다. 금속 함유 패턴(234)은 개구부(218) 내로 연장되어 제 1 콘택 플러그(232)와 접촉될 수 있다. 제 1 콘택 플러그(232)와 접촉하는 금속 함유 패턴(234)의 하면은 제 1 콘택 플러그(232)의 상면에 상응하는 평탄면(233a)과 경사면(233b)을 가질 수 있다. 즉, 제 1 콘택 플러그(232)와 금속 함유 패턴(234)의 접촉면이 평탄면(233a)과 경사면(233b)을 가짐으로써, 양자 간의 접촉 면적이 증대될 수 있다.
비트 라인 구조체(238)는 평면적 관점에서 게이트 전극(208)이 연장되는 방향과 교차하는 제 2 방향(x 방향)으로 연장되는 라인 형태일 수 있다. 금속 함유 패턴(234)은 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등) 및 금속(예를 들어, 루테늄, 이리듐, 티타늄, 텅스텐 또는 탄탈륨 등) 중 적어도 하나를 포함할 수 있다. 캡핑 패턴(236)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다.
비트 라인 구조체(238)가 배치된 기판(200) 상에 비트 라인 구조체(238)의 상부면을 노출하는 제 2 절연층(240)이 배치될 수 있다. 제 2 절연층(240)은 단일층 또는 다층일 수 있다. 제 2 절연층(240)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다.
기판(200) 상에 제 2 절연층(240), 제 1 절연층(216) 및 식각 정지층(214)을 관통하는 제 2 콘택 플러그(246)가 배치될 수 있다. 제 2 콘택 플러그(246)는 드레인 영역들(d)과 접하도록 배치될 수 있다. 이러한 제 2 콘택 플러그(246)는 드레인 영역들(d)과 접하는 제 1 서브 콘택 플러그(242)와 제 1 서브 콘택 플러그(242) 상의 제 2 서브 콘택 플러그(244)를 포함할 수 있다. 제 1 서브 콘택 플러그(242)와 제 2 서브 콘택 플러그(244) 간의 접촉면은 기판의 상면과 실질적으로 평행한 평탄면(243a)과 평탄면(243a)으로부터 연장되어 오르막 경사진 경사면(243b)을 가질 수 있다. 제 1 서브 콘택 플러그(242)와 제 2 서브 콘택 플러그(244) 간의 접촉면이 평탄면(243a)과 경사면(243b)을 가짐으로써, 양자 간의 접촉면이 평탄면(243a)만을 갖는 경우에 비해 그 접촉 면적이 증대될 수 있다.
일 실시예에 있어서, 제 1 및 제 2 서브 콘택 플러그들(242, 244)은 서로 다른 물질로 형성될 수 있다. 일 예로, 제 1 서브 콘택 플러그(242)는 도핑된 반도체 물질(예를 들어, 도핑된 다결정 실리콘)을 포함하고, 제 2 서브 콘택 플러그(244)는 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루테늄, 이리듐, 티타늄, 텅스텐 또는 탄탈륨 등) 또는 금속-반도체 화합물(예를 들어, 텅스텐 실리사이드, 코발트 실리사이드 등) 중에서 선택된 적어도 하나를 포함할 수 있다. 다른 실시예에 있어서, 제 1 및 제 2 서브 콘택 플러그들(242, 244)은 서로 동일한 물질로 형성될 수 있다. 즉, 제 1 및 제 2 서브 콘택 플러그들(242, 244)은 도핑된 반도체 물질(예를 들어, 도핑된 다결정 실리콘), 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루테늄, 이리듐, 티타늄, 텅스텐 또는 탄탈륨 등) 또는 금속-반도체 화합물(예를 들어, 텅스텐 실리사이드, 코발트 실리사이드 등) 중에서 선택된 적어도 하나를 포함하되, 서로 동일한 물질로 형성될 수 있다.
제 2 절연층(240) 상에 제 2 콘택 플러그(246)와 전기적으로 연결되는 정보 저장 요소(250)가 배치될 수 있다. 정보 저장 요소(250)는 다양한 형태로 구현될 수 있다. 일 실시예에 있어서, 정보 저장 요소(250)는 커패시터(capacitor)일 수 있다. 다른 실시에에 있어서, 정보 저장 요소(250)는 가변 저항체를 포함할 수 있다. 이러한 정보 저장 요소는 제 2 콘택 플러그(246)를 통해 드레인 영역들(d)과 전기적으로 연결될 수 있다.
본 발명의 다른 실시예들에 따른 반도체 장치는 제 1 콘택 플러그와 비트 라인 구조체(238)의 접촉면이 평탄면 및 경사면을 가짐으로써, 양자 간의 접촉 면적이 증대될 수 있다. 이에 따라, 공통 소스 영역과 비트 라인 구조체(238) 사이의 전기적 저항이 감소될 수 있다. 또한, 제 2 콘택 플러그를 구성하는 제 1 서브 콘택 플러그와 제 2 서브 콘택 플러그의 접촉면이 평탄면 및 경사면을 가짐으로써, 양자 간의 접촉 면적이 증대될 수 있다. 이에 따라, 드레인 영역들과 정보 저장 요소들 사이의 전기적 저항이 감소될 수 있다. 결과적으로, 반도체 장치의 전체 저항이 감소되어 고집적화에 최적화된 반도체 장치가 제공될 수 있다.
도 8 내지 도 14는 본 발명의 다른 실시예들에 따른 반도체 장치 설명하기 위한 단면도들로서, 도 6의 A-A' 선 및 B-B' 선에 대응하는 도면들이다.
도 6 및 도 8을 참조하면, 활성 영역들(204)을 정의하는 소자분리막(202)을 포함하는 기판(200)이 제공될 수 있다. 기판(200)은 반도체 물질을 포함할 수 있다. 예컨대, 기판(200)은 실리콘 또는 게르마늄 중에서 선택된 적어도 하나를 포함할 수 있다.
소자분리막(202)은 기판(300) 내에 그루브(Groove)를 형성하고, 이러한 그루브(Groove) 내에 절연 물질을 채워 형성될 수 있다. 일 예로, 소자분리막(202)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다.
기판(200) 내에 게이트 절연막(206) 및 게이트 전극(208)이 형성될 수 있다. 이러한 게이트 절연막(206) 및 게이트 전극(208)은 평면적 관점에서 제 1 방향(y 방향)으로 연장되고, 활성 영역들(204) 및 소자분리막(202)을 가로지르는 라인 형태의 트렌치 내에 형성될 수 있다. 트렌치는 기판(200) 상에 마스크 패턴(mask pattern, 미도시)을 형성하고, 마스크 패턴을 식각 마스크로 이용하여 식각하는 것에 의해 형성될 수 있다. 식각 공정은 건식 식각 공정을 포함할 수 있다.
상세하게, 기판(200)의 상부면 및 트렌치의 내면 상에 게이트 절연막(206)이 콘포말하게 형성될 수 있다. 게이트 절연막(206)은 산화 공정(oxidation process)에 의해 형성될 수 있다. 이 경우에, 산화 공정은 적어도 1회 이상 수행될 수 있다. 다시 말해서, 게이트 절연막(206)은 산화 공정을 1회 수행하는 것에 의해 형성될 수도 있고, 복수 회 반복하여 수행하는 것에 의해서 형성될 수 있다.
이와는 달리, 게이트 절연막(206)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 원자층 증착(Atomic Layer Deposition: ALD) 공정에 의해 형성될 수 있다. 게이트 절연막(206)은 고유전 물질, 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다. 고유전 물질은 실리콘 질화물의 유전 상수에 비하여 높은 유전 상수를 갖는 절연 물질일 수 있다. 예컨대, 고유전 물질은 산화 하프늄 또는 산화 알루미늄 등과 같은 절연성 금속 산화물 중에서 선택된 적어도 하나일 수 있다.
게이트 절연막(206) 상에 게이트 전극(208)이 형성될 수 있다. 이러한 게이트 전극(208)은 기판(200)의 전면 상에 트렌치의 내부의 적어도 하부를 채우는 게이트 전극막을 형성한 후, 이를 식각하여 형성될 수 있다. 게이트 전극(208)의 상부면의 레벨은 기판(200)의 상부면의 레벨보다 낮게 형성될 수 있다. 따라서, 게이트 전극(208)은 트렌치의 내부에 배치되도록 형성될 수 있다. 게이트 전극(208)은 건식 식각 공정 또는 화학적 기계적 평탄화(Chemical Mechanical Polishing: CMP) 공정 중에서 선택된 적어도 하나에 의해서 형성될 수 있다. 이때, 게이트 절연막(206)은 게이트 전극(208)의 측벽과 바닥면을 덮는 U-자 형태의 단면을 가질 수 있다.
게이트 전극막은 물리 기상 증착(Physical Vapor Deposition: PVD) 공정, 화학 기상 증착 공정 또는 원자층 증착 공정에 의해 형성될 수 있다. 게이트 전극막은 도핑된 반도체, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등) 또는 금속(예를 들어, 루테늄, 이리듐, 티타늄, 텅스텐 또는 탄탈륨 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
게이트 전극막을 형성하기 전에, 게이트 절연막(206)이 형성된 기판(200) 상에 질소화 처리(Nitridation) 또는 오존 처리에 의한 표면 처리 공정을 수행할 수 있다. 이러한 표면 처리 공정에 의해서, 게이트 절연막(206)과 게이트 전극막 사이의 계면에 이물질에 의한 막들이 발생하는 것을 최소화하여, 반도체 장치의 신뢰성 및 전기적 특성이 향상될 수 있다.
게이트 전극(208) 상에 게이트 캡핑 패턴(210)이 형성될 수 있다. 게이트 캡핑 패턴(210)은 기판(200)의 전면 상에 게이트 캡핑층을 형성하고, 게이트 캡핑층을 기판(200)의 상부면이 노출될 때까지 식각하여 형성될 수 있다. 게이트 캡핑층은 화학 기상 증착 공정에 의해 형성될 수 있다. 식각 공정은 화학적 기계적 평탄화 공정, 건식 식각 공정 또는 습식 식각 공정 중에서 선택된 적어도 하나에 의해 수행될 수 있다. 게이트 캡핑 패턴(210)은 절연 물질을 포함할 수 있다. 예컨대, 게이트 캡핑 패턴(210)은 산화물, 질화물 또는 산화 질화물 중에서 적어도 선택된 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 도시되지는 않았지만, 게이트 전극(208)과 게이트 캡핑 패턴(210) 사이에 절연막이 개재될 수 있다.
게이트 전극들(208) 양측의 활성 영역(204) 내에 게이트 전극들(208)과 인접한 불순물 영역들(212)이 형성될 수 있다. 불순물 영역들(212)은 소스/드레인 영역들일 수 있다. 본 발명의 일 실시예에 따르면, 활성 영역(204) 내에 공통 소스 영역(s) 및 한 쌍의 드레인 영역들(d)이 형성될 수 있다. 공통 소스 영역(s)은 한 쌍의 게이트 전극들(208) 사이의 활성 영역(204) 내에 형성될 수 있다. 한 쌍의 드레인 영역들(d) 사이에 한 쌍의 게이트 전극들(108) 및 공통 소스 영역(s)이 배치되도록 형성될 수 있다.
불순물 영역들(212)의 하부면은 활성 영역(204)의 상부면으로부터 소정의 깊이를 갖도록 형성될 수 있다. 불순물 영역들(212)은 트렌치의 측벽에 접할 수 있다. 불순물 영역들(212)은 활성 영역(204)에 불순물을 주입하는 공정에 의해서 형성될 수 있다. 예컨대, 불순물은 인 또는 붕소를 포함할 수 있다. 본 발명의 일 실시예에 따르면, 불순물 영역들(212)의 하부면은 트렌치의 바닥면보다 높을 수 있다.
기판(200)의 전면 상에 식각 정지층(214) 및 제 1 절연층(216)이 차례로 형성될 수 있다. 식각 정지층(214)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다. 바람직하게는, 본 발명의 실시예에 따른 식각 정지층(214)은 질화물일 수 있다. 제 1 절연층(216)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다. 제 1 절연층(216)은 식각 정지층(214)과 식각 선택비가 높은 물질을 포함할 수 있다.
도 6 및 도 9를 참조하면, 제 1 절연층(216) 및 식각 정지층(214)을 관통하여 공통 소스 영역(s)과 접속되는 제 1 도전막(220)이 형성될 수 있다.
상세하게, 제 1 도전막(220)은 제 1 절연층(216) 및 식각 정지층(214)을 관통하여 공통 소스 영역(s)을 노출하는 개구부(218)를 형성하고, 이러한 개구부(218)를 도전 물질로 채워 형성될 수 있다. 개구부(218)는 제 1 절연층(216) 상에 마스크 패턴(미도시)을 형성하고, 이를 식각 마스크로 하는 건식 식각 공정을 수행하여 형성될 수 있다. 제 1 도전막(220)은 도핑된 반도체 물질(예를 들어, 도핑된 다결정 실리콘), 금속-반도체 화합물(예를 들어, 텅스텐 실리사이드), 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등) 또는 금속(예를 들어, 티타늄, 텅스텐 또는 탄탈륨 등) 중에서 선택된 적어도 하나를 포함할 수 있다. 바람직하게는, 본 발명의 실시예에 따른 제 1 도전막(220)은 도핑된 다결정 실리콘을 포함할 수 있다. 제 1 도전막(220)은 화학 기상 증착 공정 또는 물리 기상 증착 공정에 의해 형성될 수 있다.
도 6 및 도 10을 참조하면, 제 1 도전막(220)에 대하여 식각 공정이 수행되어 개구부(218) 내에 예비 제 1 콘택 플러그(222)가 형성될 수 있다. 예비 제 1 콘택 플러그(222)를 형성하기 위한 식각 공정은 도 4에서 설명한 바와 같은 경사 식각(tilt etch) 공정을 수행하는 것을 포함할 수 있다.
상세하게, 경사 식각(tilt etch) 공정은 제 1 도전막(220)이 형성된 기판(200)을 소정 각도로 틸트(tilt)시킨 후, 틸트(tilt)된 기판(200) 상에 이방성 식각 공정이 수행하는 것을 포함할 수 있다. 식각 공정의 결과, 개구부(218) 내에 제 1 절연층(216)의 상부면보다 낮은 레벨을 갖는 예비 제 1 콘택 플러그(222)가 형성될 수 있다. 이러한 예비 제 1 콘택 플러그(222)의 상면은 기판의 상면과 실질적으로 평행한 평탄면(223a)과 평탄면(223a)으로부터 연장되어 오르막 경사진 경사면(223b)을 가질 수 있다.
도 6 및 도 11을 참조하면, 예비 제 1 콘택 플러그(222)가 형성된 기판(200) 상에 순차적으로 적층된 금속 함유층(224) 및 캡핑층(226)이 형성될 수 있다. 금속 함유층(224)은 예비 제 1 콘택 플러그(222)와 접속될 수 있다. 금속 함유층(224)은 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등) 및 금속(예를 들어, 루테늄, 이리듐, 티타늄, 텅스텐 또는 탄탈륨 등) 중 적어도 하나를 포함할 수 있다. 캡핑층(226)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다.
도 6 및 도 12를 참조하면, 예비 제 1 콘택 플러그(222), 금속 함유층(224) 및 캡핑층(226)이 패터닝되어 제 1 콘택 플러그(232), 금속 함유 패턴(234) 및 캡핑 패턴(236)이 형성될 수 있다. 이러한 금속 함유 패턴(234) 및 캡핑 패턴(236)은 비트 라인 구조체(238)를 구성할 수 있다. 비트 라인 구조체(238)는 평면적 관점에서 게이트 전극(208)이 연장되는 방향과 교차되는 제 2 방향(x 방향)으로 연장되는 라인 형태로 형성될 수 있다.
이어서, 제 1 절연층(216) 상에 비트 라인 구조체(238)의 상부면을 노출하는 제 2 절연층(240)이 형성될 수 있다. 제 2 절연층(240)은 화학 기상 증착 공정에 의해서 형성될 수 있다. 제 2 절연층(240)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다.
도 6 및 도 13을 참조하면, 드레인 영역들(d)과 접속되는 제 1 서브 콘택 플러그(242)가 형성될 수 있다.
상세하게, 제 2 절연층(240) 상에 마스크 패턴(미도시)을 형성하고, 제 2 절연층(240), 제 1 절연층(216) 및 식각 정지층(214)에 마스크 패턴을 마스크로 사용하는 건식 식각 공정을 수행하여 콘택 홀(241)이 형성될 수 있다. 이러한 콘택 홀(241)은 제 2 절연층(240), 제 1 절연층(216) 및 식각 정지층(214)을 관통하여 드레인 영역들(d)을 노출할 수 있다.
제 1 서브 콘택 플러그(242)는 콘택 홀(241)을 채우며 제 2 절연층(240)을 덮는 제 2 도전막을 형성하고, 제 2 도전막에 대하여 건식 식각 공정을 수행하여 형성될 수 있다. 이러한 식각 공정은 도 4에서 설명한 바와 같은 경사 식각(tilt etch) 공정을 수행하는 것을 포함할 수 있다. 상세하게, 경사 식각(tilt etch) 공정은 제 2 도전막이 형성된 기판(200)을 소정 각도로 틸트(tilt)시킨 후, 틸트(tilt)된 기판 상에 이방성 식각 공정이 수행하는 것을 포함할 수 있다. 식각 공정의 결과, 콘택 홀(241) 내에 제 2 절연층(240)의 상부면보다 낮은 레벨을 갖는 제 1 서브 콘택 플러그(242)가 형성될 수 있다. 이러한 제 1 서브 콘택 플러그(242)의 상면은 기판의 상면과 실질적으로 평행한 평탄면(243a)과 평탄면(243a)으로부터 연장되어 오르막 경사진 경사면(243b)을 가질 수 있다. 제 1 서브 콘택 플러그(242)는 드레인 영역들(d)과 접속될 수 있다.
제 2 도전막은 도핑된 반도체 물질(예를 들어, 도핑된 다결정 실리콘), 금속-반도체 화합물(예를 들어, 텅스텐 실리사이드), 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등) 또는 금속(예를 들어, 티타늄, 텅스텐 또는 탄탈륨 등) 중에서 선택된 적어도 하나를 포함할 수 있다. 바람직하게는, 본 발명의 실시예에 따른 제 2 도전막은 도핑된 다결정 실리콘을 포함할 수 있다. 제 2 도전막은 화학 기상 증착 공정 또는 물리 기상 증착 공정에 의해 형성될 수 있다.
도 6 및 도 14를 참조하면, 제 1 서브 콘택 플러그(242) 상에 콘택 홀(241)을 채우며 제 1 서브 콘택 플러그(242)와 접속하는 제 2 서브 콘택 플러그(244)가 형성될 수 있다.
상세하게, 제 2 서브 콘택 플러그(244)는 제 1 서브 콘택 플러그(242)가 형성된 도 5의 결과물 상에 콘택 홀(241)을 채우는 제 3 도전막을 형성하고, 제 3 도전막을 제 2 절연층(240)의 상부면이 노출될 때까지 식각하여 형성될 수 있다. 제 3 도전막은 도핑된 반도체 물질(예를 들어, 도핑된 다결정 실리콘), 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루테늄, 이리듐, 티타늄, 텅스텐 또는 탄탈륨 등) 또는 금속-반도체 화합물(예를 들어, 텅스텐 실리사이드, 코발트 실리사이드 등) 중에서 선택된 적어도 하나를 포함할 수 있다. 바람직하게는, 본 발명의 실시예에 따른 제 3 도전막은 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루테늄, 이리듐, 티타늄, 텅스텐 또는 탄탈륨 등) 또는 금속-반도체 화합물(예를 들어, 텅스텐 실리사이드, 코발트 실리사이드 등) 중에서 선택된 적어도 하나를 포함할 수 있다. 제 3 도전막은 화학 기상 증착 공정 또는 물리 기상 증착 공정에 의해 형성될 수 있다. 식각 공정은 건식 식각 공정 또는 화학적 기계적 연마 공정 중에서 적어도 하나를 포함할 수 있다. 이 때, 건식 식각 공정은 제 2 절연층(240) 및 캡핑 패턴(246)에 대해여 식각 선택성을 갖는 에천트(etchant)를 이용할 수 있다. 제 1 및 제 2 서브 콘택 플러그들(242, 244)은 제 2 콘택 플러그(246)을 구성할 수 있다.
다시 도 6 및 도 7을 참조하면, 제 2 절연층(240) 상에 제 2 콘택 플러그(246)와 전기적으로 연결되는 정보 저장 요소(250)가 형성될 수 있다. 정보 저장 요소(250)는 앞서 설명한 바와 같이 다양한 형태로 구현될 수 있다.
도 15는 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략적인 블록도이다.
도 15를 참조하면, 메모리 시스템(1100, memory system)은 개인 휴대용 정보 단말기(Personal Digital Assistant: PDA), 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 이동 전화(mobile phone), 디지털 음악 재생기(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110, controller), 키패드(key pad), 키보드(key board) 및 표시 장치(display)와 같은 입/출력(Input/Output : I/O) 장치(1120), 메모리(1130), 인터페이스(1140, interface), 및 버스(1150, bus)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서(microprocessor), 디지털 시그널 프로세서(digital signal processor), 마이크로 컨트롤러(microcontroller), 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러(1110)에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입/출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입/출력 장치(1120)는 키보드, 키패드 또는 표시 장치를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 반도체 장치를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크(network)로 송출하거나, 통신 네트워크로부터 데이터를 받는 역할을 한다.
도 16은 본 발명의 실시예에 따른 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략적인 블록도이다.
도 16을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200, memory card)는 본 발명에 따른 반도체 장치를 포함하는 메모리 소자(1210)를 포함한다. 본 발명에 따른 메모리 카드(1200)는 호스트(host)와 메모리 소자(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
에스램(1221, Static Random Access Memory: SRAM)은 프로세싱 유닛(processing unit)인 중앙 처리 장치(1222, Central Processing Unit: CPU)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223, host I/F)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜(protocol)을 구비한다. 오류 정정 부호 블록(1224, Error Correction Coding block: ECC block)은 멀티 비트(multi-bit) 특성을 갖는 메모리 소자(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정한다. 메모리 인터페이스(1225, memory I/F)는 본 발명의 반도체 장치를 포함하는 메모리 소자(1210)와 인터페이싱 한다. 중앙 처리 장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트와의 인터페이싱을 위한 부호 데이터를 저장하는 롬(미도시, Read Only Memory: ROM) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 반도체 장치, 메모리 카드 또는 메모리 시스템에 따르면, 고집적화된 메모리 시스템이 제공될 수 있다. 특히, 최근 활발히 진행되고 있는 솔리드 스테이트 드라이브(Solid State Drive: SSD) 장치와 같은 메모리 시스템에 본 발명의 반도체 장치가 제공될 수 있다. 이 경우, 고집적화된 메모리 시스템이 구현될 수 있다.
도 17은 본 발명에 따른 실시예에 따른 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략적인 블록도이다.
도 17을 참조하면, 이동 기기(mobile device)나 데스크톱 컴퓨터(desktop computer)와 같은 정보 처리 시스템에 본 발명의 반도체 장치(1311) 및 시스템 버스(1360)와 반도체 장치(1311) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1312)를 포함하는 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320, MOdulator and DEModulator: MODEM), 중앙 처리 장치(1330), 램(1340), 유저 인터페이스(1350, user interface)를 포함한다. 메모리 시스템(1310)은 앞서 도 15에서 언급된 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 메모리 시스템(1310)에는 중앙 처리 장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 메모리 시스템(1310)이 솔리드 스테이트 드라이브로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 메모리 시스템(1310)은 오류 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(application chipset), 카메라 이미지 신호 프로세서(Image Signal Processor: ISP), 입/출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 반도체 장치를 포함하는 메모리 소자 또는 메모리 시스템은 다양한 형태들의 패키지(package)에 실장될 수 있다. 예를 들면, 본 발명에 따른 메모리 소자 또는 메모리 시스템은 패키지 온 패키지(Package on Package: PoP), 볼 그리드 어레이(Ball Grid Arrays: BGAs), 칩 스케일 패키지(Chip Scale Packages: CSPs), 플라스틱 리디드 칩 캐리어(Plastic Leaded Chip Carrier: PLCC), 플라스틱 듀얼 인라인 패키지(Plastic Dual In-line Package: PDIP), 다이 인 와플 팩(die in waffle pack), 다이 인 웨이퍼 폼(die in wafer form), 칩 온 보드(Chip On Board: COB), 세라믹 듀얼 인라인 패키지(CERamic Dual In-line Package: CERDIP), 플라스틱 메트릭 쿼드 플랫 팩(plastic Metric Quad Flat Pack: MQFP), 씬 쿼드 플랫 팩(Thin Quad Flat Pack: TQFP), 스몰 아웃라인 집적 회로(Small-Outline Integrated Circuit: SOIC), 쓰링크 스몰 아웃라인 패키지(Shrink Small-Outline Package: SSOP), 씬 스몰 아웃라인 패키지(Thin Small-Outline Package: TSOP), 씬 쿼드 플랫 팩(Thin Quad Flat Pack: TQFP), 시스템 인 패키지(System In Package: SIP), 멀티 칩 패키지(Multi Chip Package: MCP), 웨이퍼 레벨 패키지(Wafer-level Fabricated Package: WFP) 또는 웨이퍼 레벨 적층 패키지(Wafer-level processed Stack Package: WSP) 등과 같은 방식으로 패키지화되어 패키지에 실장될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
Claims (10)
- 활성 영역을 포함하는 기판;
상기 활성 영역 상의 도전성 구조체; 및
상기 활성 영역에 전기적으로 연결되는 제 1 콘택 플러그를 포함하고,
상기 제 1 콘택 플러그는:
상기 활성 영역과 접촉하는 제 1 서브 콘택 플러그; 및
상기 제 1 서브 콘택 플러그 상의 제 2 서브 콘택 플러그를 포함하되,
상기 제 1 서브 콘택 플러그와 상기 제 2 서브 콘택 플러그 간의 접촉 면은 상기 기판의 상면과 실질적으로 평행한 제 1 평탄면과 상기 제 1 평탄면으로부터 연장되어 오르막 경사진 제 1 경사면을 갖는 반도체 장치. - 제 1 항에 있어서,
상기 도전성 구조체들은 상기 활성 영역을 제 1 방향으로 가로지르도록 상기 기판 상에 배치되고,
상기 반도체 장치는 상기 제 1 방향과 교차하는 제 2 방향으로 상기 활성 영역을 가로지르는 트렌치들을 채우는 매립 게이트 패턴들을 더 포함하는 반도체 장치. - 제 2 항에 있어서,
상기 매립 게이트 패턴은:
상기 트렌치의 내벽에 구비된 게이트 절연막;
상기 게이트 절연막이 구비된 상기 트렌치의 적어도 하부를 채우는 게이트 전극; 및
상기 게이트 전극 상에 구비되면서 상기 트렌치를 채우는 게이트 캡핑 패턴을 포함하는 반도체 장치. - 제 2 항에 있어서,
상기 기판 상의 제 1 절연층; 및
상기 제 1 절연층을 관통하여 상기 매립 게이트 패턴들 사이의 상기 활성 영역에 전기적으로 연결되는 제 2 콘택 플러그를 더 포함하되,
상기 도전성 구조성 구조체들은 상기 제 1 절연층 상에 순차적으로 적층된 금속 함유 패턴 및 캡핑 패턴을 포함하고,
상기 금속 함유 패턴은 상기 제 2 콘택 플러그와 접촉하는 반도체 장치. - 제 4 항에 있어서,
상기 제 2 콘택 플러그와 상기 금속 함유 패턴 간의 접촉면은 상기 기판의 상면과 실질적으로 평행한 제 2 평탄면과 상기 제 2 평탄면으로부터 연장되어 오르막 경사진 제 2 경사면을 갖는 반도체 장치. - 제 4 항에 있어서,
상기 제 2 콘택 플러그는 폴리실리콘을 포함하는 반도체 장치. - 제 1 항에 있어서,
상기 제 1 서브 콘택 플러그는 폴리실리콘을 포함하고, 제 2 서브 콘택 플러그는 금속 물질을 포함하는 반도체 장치. - 제 1 항에 있어서,
상기 도전성 구조체의 양측의 상기 활성 영역 내에 구비된 불순물 영역들을 더 포함하되,
상기 도전성 구조체는 순차적으로 적층된 게이트 절연막, 게이트 전극 및 캡핑 패턴을 포함하는 반도체 장치. - 기판 상에 활성 영역을 형성하는 것;
상기 활성 영역 상에 도전성 구조체를 형성하는 것;
상기 도전성 구조체의 일측에 상기 활성 영역과 접촉하는 제 1 서브 콘택 플러그를 형성하는 것; 및
상기 제 1 서브 콘택 플러그 상에 제 2 서브 콘택 플러그를 형성하는 것을 포함하되,
상기 제 1 서브 콘택 플러그를 형성하는 것은:
상기 기판 상에 상기 도전성 구조체들을 덮는 제 1 절연층을 형성하는 것;
상기 제 1 절연층을 관통하여 상기 활성 영역을 노출하는 콘택 홀을 형성하는 것;
상기 콘택 홀을 채우며 상기 제 1 절연층을 덮는 제 1 도전막을 형성하는 것; 및
상기 제 1 도전막이 형성된 상기 기판을 틸트(tilt) 시킨 후 이방성 식각 공정을 수행하는 것을 포함하는 반도체 장치의 제조 방법. - 제 9 항에 있어서
상기 제 1 서브 콘택 플러그와 상기 제 2 서브 콘택 플러그 간의 접촉 면은 상기 기판의 상면과 실질적으로 평행한 제 1 평탄면과 상기 제 1 평탄면으로부터 연장되어 오르막 경사진 제 1 경사면을 갖도록 형성되는 반도체 장치의 제조 방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140009039A KR20150088950A (ko) | 2014-01-24 | 2014-01-24 | 반도체 장치 및 그 제조 방법 |
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| KR1020140009039A KR20150088950A (ko) | 2014-01-24 | 2014-01-24 | 반도체 장치 및 그 제조 방법 |
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| Publication Number | Publication Date |
|---|---|
| KR20150088950A true KR20150088950A (ko) | 2015-08-04 |
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| KR (1) | KR20150088950A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190020249A (ko) * | 2017-08-18 | 2019-02-28 | 삼성전자주식회사 | 반도체 소자 |
| KR20200029856A (ko) * | 2018-09-11 | 2020-03-19 | 삼성전자주식회사 | 반도체 소자 |
-
2014
- 2014-01-24 KR KR1020140009039A patent/KR20150088950A/ko not_active Application Discontinuation
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