KR20190020249A - 반도체 소자 - Google Patents

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Abstract

반도체 장치는 기판 상에 제공된 활성 패턴들, 및 상기 활성 패턴들의 하부 측벽들을 덮는 하부 절연 구조체를 포함한다. 상기 활성 패턴들의 각각의 상부는 상기 하부 절연 구조체로부터 돌출된다. 상기 하부 절연 구조체는 상기 기판의 상면 및 상기 활성 패턴들의 상기 하부 측벽들을 컨포말하게 덮는 제1 라인 패턴 및 상기 제1 라인 패턴 상의 매립 패턴을 포함한다.

Description

반도체 소자 {Semiconductor device}
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 소자 분리 막을 포함하는 반도체 소자에 관한 것이다.
반도체 장치는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 장치의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소는 숏 채널 효과(short channel effect) 등을 유발할 수 있으며, 이로 인해 반도체 장치의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 장치의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 장치를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예들에 따른 반도체 장치는: 기판 상에 제공된 활성 패턴들; 상기 활성 패턴들의 하부 측벽들을 덮는 하부 절연 구조체를 포함할 수 있다. 상기 활성 패턴들의 각각의 상부는 상기 하부 절연 구조체로부터 돌출될 수 있다. 상기 하부 절연 구조체는: 상기 기판의 상면 및 상기 활성 패턴들의 상기 하부 측벽들을 컨포말하게 덮는 제1 라인 패턴; 및 상기 제1 라인 패턴 상의 매립 패턴을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 장치는: 상기 제1 영역들 상에 제공되는 제1 활성 패턴들; 상기 제2 영역들 상에 제공되는 제2 활성 패턴들; 및 상기 제1 및 제2 활성 패턴의 하부 측벽들을 덮는 하부 절연 구조체를 포함할 수 있다. 상기 제1 및 제2 활성 패턴들의 각각의 상부는 상기 하부 절연 구조체로부터 돌출될 수 있다. 상기 하부 절연 구조체는: 상기 기판의 상면 및 상기 제1 및 제2 활성 패턴들의 상기 하부 측벽들을 컨포말하게 덮는 제1 라인 패턴; 및 상기 제1 라인 패턴 상의 매립 패턴을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 장치는: 기판 상에 제공된 활성 패턴; 상기 활성 패턴의 하부 측벽을 덮는 하부 절연 구조체를 포함할 수 있다. 상기 활성 패턴의 상부는 상기 하부 절연 구조체로부터 돌출될 수 있다. 상기 하부 절연 구조체는: 상기 기판의 상면을 덮는 수평부 및 상기 활성 패턴의 상기 하부 측벽을 덮는 수직부를 포함하는 제1 라인 패턴; 및 상기 제1 라인 패턴 상의 매립 패턴을 포함할 수 있다.
본 발명의 반도체 장치에 따르면, 일정한 수직적 길이를 갖는 게이트 전극 또는 일정한 수직적 길이를 갖는 활성 핀이 형성될 수 있다. 이에 따라, 본 발명의 실시예들에 반도체 장치의 전기적 특성의 산포는 작을 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 평면도이다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 반도체 장치를 나타내는 단면도들이다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 반도체 장치를 나타내는 단면도들이다.
도 4a 내지 도 13a 및 도 4b 내지 도 13b는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 14a, 도 14b, 도 15a, 및 도 15b는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 16은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 평면도이다.
도 17a 및 도 17b는 본 발명의 실시예들에 따른 반도체 장치를 나타내는 단면도들이다.
도 18a 및 도 18b는 본 발명의 실시예들에 따른 반도체 장치를 나타내는 단면도들이다.
도 19a 내지 도 24a 및 도 19b 내지 도 24b는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다. 명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 평면도이다. 도 2a 및 도 2b는 본 발명의 실시예들에 따른 반도체 장치를 나타내는 단면도들이다. 예를 들어, 도 2a는 도 1의 A-A' 선에 따른 단면도일 수 있고, 도 2b는 도 1의 B-B' 선에 따른 단면도일 수 있다.
도 1, 도 2a, 및 도 2b를 참조하면, 기판(100)이 제공될 수 있다. 기판(100)은 반도체 기판일 수 있다. 예를 들어, 기판(100)은 실리콘 또는 게르마늄을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다.
기판(100)은 제1 방향(D1)으로 이격하는 제1 영역들(R1) 및 이들 사이의 제2 영역(R2)을 포함할 수 있다. 제1 영역들(R1) 및 제2 영역(R2)의 각각은 제1 방향(D1)과 교차하는 (예를 들어, 직교하는) 제2 방향(D2)으로 연장될 수 있다.
기판(100) 내에, 활성 영역들(ACT)을 정의하는 소자 분리 막(102)이 제공될 수 있다. 예를 들어, 평면적 관점에서, 활성 영역(ACT)은 소자 분리 막(102)으로 둘러싸인 기판(100)의 일부분에 해당할 수 있다. 소자 분리 막(102)은 기판(100)의 상면으로부터 소정의 깊이를 갖도록 제공될 수 있다. 소자 분리 막(102)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
활성 영역들(ACT)은 제1 영역들(R1) 내에 정의될 수 있다. 제1 영역들(R1)의 각각 내에서, 활성 영역들(ACT)은 제2 방향(D2)으로 서로 이격하여 배치될 수 있다. 예를 들어, 제1 영역들(R1)의 각각 내에서, 활성 영역들(ACT)은 제2 방향(D2)을 따라 일정한 간격으로 배열될 수 있다. 예를 들어, 평면적 관점에서, 활성 영역들(ACT)의 각각은 제1 방향(D1)으로 연장될 수 있다.
제1 영역들(R1) 상에, 활성 패턴들(110)이 제공될 수 있다. 활성 패턴들(110)은 활성 영역들(ACT) 상에 제공될 수 있다. 하나의 활성 영역(ACT) 상에 복수 개의 활성 패턴들(110)이 제공될 수 있다. 예를 들어, 도 1 및 도 2a에 도시된 바와 같이, 하나의 활성 영역(ACT) 상에 3개의 활성 패턴들(110)이 제공될 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 도 1 및 도 2a에 도시된 바와 달리, 하나의 활성 영역(ACT) 상에 2개의 활성 패턴들(110) 혹은 4개 이상의 활성 패턴들(110)이 제공될 수 있다. 하나의 활성 영역(ACT) 상에서, 활성 패턴들(110)은 제1 방향(D1)으로 배치될 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다. 동일한 제1 영역(R1) 상에 제공된 활성 패턴들(110) 사이의 간격(SP1)은 서로 다른 제1 영역들(R1) 상에 각각 제공된 활성 패턴들(110) 사이의 간격(SP2)보다 작을 수 있다.
활성 패턴들(110)의 각각은 기판(100)(혹은, 활성 영역(ACT))의 상면으로부터 돌출된 기둥 형태를 가질 수 있다. 예를 들어, 활성 패턴들(110)의 각각은 기판(100)의 상면에 수직한 제3 방향(D3)으로 연장될 수 있다. 활성 패턴들(110)의 각각은 그 하부에 제공된 제1 소스/드레인 영역(SD1)의 적어도 일부(예를 들어, 상부(SD1a)), 그 상부에 제공된 제2 소스/드레인 영역(SD2), 및 이들 사이에 제공된 채널 영역(CH)을 포함할 수 있다. 제1 소스/드레인 영역(SD1) 및 제2 소스/드레인 영역(SD2)은 동일한 도전형의 불순물로 도핑된 반도체 물질을 포함할 수 있다. 예를 들어, 제1 소스/드레인 영역(SD1) 및 제2 소스/드레인 영역(SD2)은 n형 불순물 또는 p형 불순물 중에서 어느 하나로 도핑된 실리콘을 포함할 수 있다. 채널 영역(CH)은 반도체 물질을 포함할 수 있다. 예를 들어, 채널 영역(CH)은 도핑되지 않은 실리콘을 포함할 수 있다.
제1 소스/드레인 영역(SD1)은 상부(SD1a) 및 하부(SD1b)를 포함할 수 있다. 제1 소스/드레인 영역(SD1)의 상부(SD1a)는 활성 패턴(110) 내에 제공될 수 있고, 제1 소스/드레인 영역(SD1)의 하부(SD1b)는 상기 활성 패턴(110)과 연결되는 활성 영역(ACT) 내에 제공될 수 있다. 하나의 활성 영역(ACT) 상에 제공된 제1 소스/드레인 영역들(SD1)의 하부들(SD1b)은 서로 연결될 수 있다.
기판(100) 상에 하부 절연 구조체(120)가 제공될 수 있다. 하부 절연 구조체(120)는 기판(100)의 상면, 소자 분리 막(102)의 상면, 및 활성 패턴들(110)의 하부 측벽들을 덮을 수 있다. 활성 패턴들(110)의 각각의 일부는 하부 절연 구조체(120)의 상면으로부터 돌출될 수 있다. 예를 들어, 활성 패턴들(110)의 각각의 채널 영역(CH)은 하부 절연 구조체(120)의 상면으로부터 돌출될 수 있다.
하부 절연 구조체(120)는 제1 라인 패턴(122), 매립 패턴(124), 및 제2 라인 패턴(126)을 포함할 수 있다. 제1 라인 패턴(122) 및 제2 라인 패턴(126)은 매립 패턴(124)에 대하여 식각 선택성을 가질 수 있다. 예를 들어, 제1 라인 패턴(122) 및 제2 라인 패턴(126)은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄소 질화물, 실리콘 탄화물, 및/또는 실리콘 산소 탄화물을 포함할 수 있고, 매립 패턴(124)은 실리콘 산화물을 포함할 수 있다.
제1 라인 패턴(122)은 기판(100)의 상면, 소자 분리 막(102)의 상면, 및 활성 패턴들(110)의 하부 측벽들을 컨포말하게 덮을 수 있다. 이에 따라, 제1 라인 패턴(122)은 기판(100)의 상면 및 소자 분리 막(102)의 상면을 덮는 수평부(122a) 및 활성 패턴들(110)의 하부 측벽들을 덮는 수직부들(122b)을 포함할 수 있다. 예를 들어, 제1 라인 패턴(122)의 수평부(122a)는 기판(100)의 상면 및 소자 분리 막(102)의 상면과 접할 수 있고, 제1 라인 패턴(122)의 수직부들(122b)은 활성 패턴들(110)의 하부 측벽들과 접할 수 있다. 수직부들(122b)은 수평부(122a)로부터 돌출될 수 있으며, 제3 방향(D3)으로 연장될 수 있다. 수직부들(122b)의 상면들은 실질적으로 동일한 레벨을 가질 수 있다. 본 명세서에서, '레벨'은 기판(100)의 상면으로부터의 높이를 의미할 수 있다.
매립 패턴(124)은 제1 라인 패턴(122) 상에 제공될 수 있다. 예를 들어, 매립 패턴(124)은 제1 라인 패턴(122)의 수평부(122a)의 상면 상에, 그리고 제1 라인 패턴(122)의 수직부들(122b)의 측벽들 상에 제공될 수 있다.
매립 패턴(124)은 제1 매립부(124a) 및 제2 매립부(124b)를 포함할 수 있다. 평면적 관점에서, 제1 매립부(124a)는 동일한 제1 영역(R1) 상에 제공된 활성 패턴들(110) 사이에 제공될 수 있고, 제2 매립부(124b)는 동일한 제1 영역(R1) 상에 제공된 활성 패턴들(110)의 외곽에 제공될 수 있다. 예를 들어, 제2 매립부(124b)는 서로 다른 제1 영역들(R1) 상에 각각 제공된 활성 패턴들(110) 사이에 제공될 수 있다. 제1 매립부(124a)의 상면의 레벨은 수직부들(122b)의 상면들의 레벨과 실질적으로 동일할 수 있다.
몇몇 실시예들에 따르면, 도 2a에 도시된 바와 같이, 제1 매립부(124a)의 상면의 레벨과 제2 매립부(124b)의 상면의 레벨은 서로 다를 수 있다. 예를 들어, 제1 매립부(124a)의 상면의 레벨은 제2 매립부(124b)의 상면의 레벨보다 높을 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다.
제2 라인 패턴(126)은 매립 패턴(124) 상에 제공될 수 있다. 평면적 관점에서, 제2 라인 패턴(126)은 동일한 제1 영역(R1) 상에 제공된 활성 패턴들(110)의 외곽에 제공되되, 동일한 제1 영역(R1) 상에 제공된 활성 패턴들(110) 사이에는 제공되지 않을 수 있다. 예를 들어, 제2 라인 패턴(126)은 제2 매립부(124b)의 상면 상에 제공되되, 제1 매립부(124a)의 상면 상에는 제공되지 않을 수 있다. 제2 라인 패턴(126)은 수직부들(122b)의 일부와는 연결되되, 수직부들(122b)의 다른 일부와는 연결되지 않을 수 있다. 제2 라인 패턴(126)의 상면의 레벨은 제1 매립부(124a)의 상면의 레벨과 실질적으로 동일할 수 있다.
하부 절연 구조체(120) 상에, 게이트 전극들(GE)이 제공될 수 있다. 평면적 관점에서, 게이트 전극들(GE)은 활성 영역들(ACT)에 각각 대응되도록 제공될 수 있다. 평면적 관점에서, 게이트 전극들(GE)의 각각은 하나의 활성 영역(ACT) 상에 제공된 활성 패턴들(110)의 측벽들을 둘러쌀 수 있다. 예를 들어, 게이트 전극들(GE)의 각각은 하나의 활성 영역(ACT) 상에 제공된 활성 패턴들(110)의 채널 영역들(CH)을 둘러쌀 수 있다. 게이트 전극들(GE)의 상면들의 레벨은 활성 패턴들(110)의 상면들의 레벨보다 낮을 수 있다. 게이트 전극들(GE)은, 예를 들어, 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(일 예로, 티타늄, 탄탈늄, 텅스텐, 구리, 또는 알루미늄) 중에서 적어도 하나를 포함할 수 있다.
게이트 전극들(GE)과 활성 패턴들(110) 사이에 게이트 절연 패턴들(GI)이 제공될 수 있다. 게이트 절연 패턴들(GI)의 각각은 게이트 전극(GE)과 하부 절연 구조체(120)의 사이로 연장될 수 있다. 게이트 절연 패턴들(GI)의 상면들은 게이트 전극들(GE)의 상면들과 실질적으로 동일한 레벨을 가질 수 있다. 게이트 절연 패턴들(GI)은 실리콘 산화물, 실리콘 산질화물, 및/또는 고유전 물질을 포함할 수 있다. 예를 들어, 상기 고유전 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중에서 적어도 하나를 포함할 수 있다.
게이트 전극(GE)의 상면은 일정한 레벨을 가질 수 있다. 게이트 전극(GE)의 하면의 일부분은 매립 패턴(124)의 제1 매립부(124a) 상에 배치될 수 있고, 게이트 전극(GE)의 하면의 다른 부분은 제2 라인 패턴(126) 상에 제공될 수 있다. 상술한 바와 같이, 제1 매립부(124a)의 상면의 레벨과 제2 라인 패턴(126)의 상면의 레벨은 실질적으로 동일하기 때문에, 게이트 전극(GE)의 하면도 일정한 레벨을 가질 수 있다. 따라서, 게이트 전극(GE)은 일정한 수직적 길이를 가질 수 있다.
게이트 전극들(GE)의 상면 상으로, 활성 패턴들(110)의 각각의 일부분이 돌출될 수 있다. 예를 들어, 게이트 전극들(GE)의 상면 상으로, 활성 패턴들(110)의 각각의 제2 소스/드레인 영역(SD2)이 돌출될 수 있다.
활성 패턴들(110) 및 게이트 전극들(GE)은 수직형 트랜지스터들을 구성할 수 있다. 예를 들어, 하나의 활성 영역(ACT) 상에 제공된 활성 패턴들(110) 및 게이트 전극(GE)은 하나의 수직형 트랜지스터를 구성할 수 있다. 상술한 바와 같이, 게이트 전극(GE)이 일정한 수직적 길이를 가질 수 있기 때문에, 본 발명의 실시예들에 따른 수직형 트랜지스터의 전기적 특성의 산포는 작을 수 있다.
하부 절연 구조체(120) 상에, 제1 층간 절연 막(130)이 제공될 수 있다. 제1 층간 절연 막(130)은 게이트 전극들(GE) 및 게이트 전극들(GE)의 상면으로부터 돌출된 활성 패턴들(110)의 상부 측벽들을 덮을 수 있다. 제1 층간 절연 막(130)의 상면의 레벨은 활성 패턴들(110)의 상면들의 레벨과 실질적으로 동일할 수 있다. 예를 들어, 제1 층간 절연 막(130)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
제1 층간 절연 막(130) 상에, 제2 층간 절연 막(132)이 제공될 수 있다. 제2 층간 절연 막(132)은 제1 층간 절연 막(130)의 상면 및 활성 패턴들(110)의 상면들을 덮을 수 있다. 예를 들어, 제2 층간 절연 막(132)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
제2 층간 절연 막(132) 내에, 제1 상부 콘택들(140)이 제공될 수 있다. 제1 상부 콘택들(140)의 각각은 제2 층간 절연 막(132)을 관통하여 제2 소스/드레인 영역들(SD2)에 접속될 수 있다. 예를 들어, 제1 상부 콘택들(140)의 각각은 하나의 활성 영역(ACT) 상에 제공된 활성 패턴들(110)의 제2 소스/드레인 영역들(SD2)에 공통으로 접속될 수 있다.
제1 층간 절연 막(130) 및 제2 층간 절연 막(132) 내에, 제2 상부 콘택들(142)이 제공될 수 있다. 제2 상부 콘택들(142)은 제1 층간 절연 막(130) 및 제2 층간 절연 막(132)을 관통하여 게이트 전극들(GE)에 각각 접속될 수 있다.
하부 절연 구조체(120), 제1 층간 절연 막(130), 및 제2 층간 절연 막(132) 내에, 제3 상부 콘택들(144)이 제공될 수 있다. 제3 상부 콘택들(144)은 하부 절연 구조체(120), 제1 층간 절연 막(130), 및 제2 층간 절연 막(132)을 관통하여 제1 소스/드레인 영역들(SD1)에 각각 접속될 수 있다. 예를 들어, 제3 상부 콘택들(144)은 하부 절연 구조체(120), 제1 층간 절연 막(130), 및 제2 층간 절연 막(132)을 관통하여 제1 소스/드레인 영역들(SD1)의 하부(SD1b)에 각각 접속될 수 있다.
제1 상부 콘택들(140), 제2 상부 콘택들(142), 및 제3 상부 콘택들(144)은 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(일 예로, 티타늄, 탄탈늄, 텅스텐, 구리, 또는 알루미늄) 중에서 적어도 하나를 포함할 수 있다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 반도체 장치를 나타내는 단면도들이다. 예를 들어, 도 3a는 도 1의 A-A' 선에 따른 단면도일 수 있고, 도 2b는 도 1의 B-B' 선에 따른 단면도일 수 있다. 도 1, 도 2a, 및 도 2b를 참조하여 설명한 바와 실질적으로 동일한 구성에 대하여는 동일한 참조 부호가 제공될 수 있으며, 이러한 구성에 대한 중복되는 설명은 생략될 수 있다. 이하에서는, 하부 절연 구조체(120) 및 이와 관련된 구성에 대하여 구체적으로 설명한다.
도 1, 도 3a, 및 도 3b를 참조하면, 기판(100) 상에 하부 절연 구조체(120)가 제공될 수 있다. 하부 절연 구조체(120)는 기판(100)의 상면, 소자 분리 막(102)의 상면, 및 활성 패턴들(110)의 하부 측벽들을 덮을 수 있다. 활성 패턴들(110)의 각각의 일부는 하부 절연 구조체(120)의 상면으로부터 돌출될 수 있다. 예를 들어, 활성 패턴들(110)의 각각의 채널 영역(CH)은 하부 절연 구조체(120)의 상면으로부터 돌출될 수 있다.
하부 절연 구조체(120)는 제1 라인 패턴(122) 및 매립 패턴(124)을 포함할 수 있다. 도 1, 도 2a, 및 도 2b를 참조하여 설명한 바와 달리, 하부 절연 구조체(120)는 제2 라인 패턴(126)을 포함하지 않을 수 있다.
제1 라인 패턴(122)은 도 1, 도 2a, 및 도 2b를 참조하여 설명한 바와 실질적으로 동일할 수 있다.
매립 패턴(124)은 제1 라인 패턴(122) 상에 제공될 수 있다. 예를 들어, 매립 패턴(124)은 제1 라인 패턴(122)의 수평부(122a) 상면 상에, 그리고 제1 라인 패턴(122)의 수직부들(122b)의 측벽들 상에 제공될 수 있다.
매립 패턴(124)은 제1 매립부(124a) 및 제2 매립부(124b)를 포함할 수 있다. 평면적 관점에서, 제1 매립부(124a)는 동일한 제1 영역(R1) 상에 제공된 활성 패턴들(110) 사이에 제공될 수 있고, 제2 매립부(124b)는 동일한 제1 영역(R1) 상에 제공된 활성 패턴들(110)의 외곽에 제공될 수 있다. 예를 들어, 제2 매립부(124b)는 서로 다른 제1 영역들(R1) 상에 각각 제공된 활성 패턴들(110) 사이에 제공될 수 있다.
도 3a에 도시된 바와 같이, 제1 매립부(124a)의 상면의 레벨과 제2 매립부(124b)의 상면의 레벨은 서로 실질적으로 동일할 수 있다. 예를 들어, 제1 매립부(124a)의 상면의 레벨과 제2 매립부(124b)의 상면의 레벨은 수직부들(122b)의 상면들의 레벨과 실질적으로 동일할 수 있다.
하부 절연 구조체(120) 상에, 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 도 1, 도 2a, 및 도 2b를 참조하여 설명한 바와 실질적으로 동일할 수 있다.
게이트 전극(GE)의 상면은 일정한 레벨을 가질 수 있다. 게이트 전극(GE)의 하면의 일부분은 매립 패턴(124)의 제1 매립부(124a) 상에 배치될 수 있고, 게이트 전극(GE)의 하면의 다른 부분은 매립 패턴(124)의 제2 매립부(124b) 상에 제공될 수 있다. 상술한 바와 같이, 제1 매립부(124a)의 상면의 레벨과 제2 매립부(124b)의 상면의 레벨은 실질적으로 동일하기 때문에, 게이트 전극(GE)의 하면도 일정한 레벨을 가질 수 있다. 따라서, 게이트 전극(GE)은 일정한 수직적 길이를 가질 수 있다.
도 4a 내지 도 13a 및 도 4b 내지 도 13b는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 예를 들어, 도 4a 내지 도 13a는 도 1의 A-A' 선에 대응하는 단면도들일 수 있고, 도 4b 내지 도 13b는 도 1의 B-B' 선에 대응하는 단면도들일 수 있다. 도 1, 도 2a, 및 도 2b를 참조하여 설명한 바와 실질적으로 동일한 구성에 대하여는 동일한 참조 부호가 제공될 수 있으며, 이러한 구성에 대한 중복되는 설명은 생략될 수 있다.
도 1, 도 4a, 및 도 4b를 참조하면, 제1 방향(D1)으로 이격하는 제1 영역들(R1) 및 이들 사이의 제2 영역(R2)을 포함하는 기판(100)이 제공될 수 있다. 제1 영역들(R1) 및 제2 영역(R2)의 각각은 제1 방향(D1)과 교차하는 (예를 들어, 직교하는) 제2 방향(D2)으로 연장될 수 있다.
기판(100) 내에, 활성 영역들(ACT)을 정의하는 소자 분리 막(102)이 형성될 수 있다. 활성 영역들(ACT)은 제1 영역들(R1) 내에 정의될 수 있다. 제1 영역들(R1)의 각각 내에서, 활성 영역들(ACT)은 제2 방향(D2)으로 서로 이격하여 배치될 수 있다. 예를 들어, 평면적 관점에서, 활성 영역들(ACT)의 각각은 제1 방향(D1)으로 연장될 수 있다. 소자 분리 막(102)을 형성하는 것은 활성 영역들(ACT)을 정의하는 제1 트렌치(TRC1)를 형성하는 것, 및 제1 트렌치(TRC1) 내에 소자 분리 막(102)을 형성하는 것을 포함할 수 있다.
제1 영역들(R1) 상에, 활성 패턴들(110)이 형성될 수 있다. 활성 패턴들(110)은 활성 영역들(ACT) 상에 형성될 수 있다. 예를 들어, 도 1 및 도 2a에 도시된 바와 같이, 하나의 활성 영역(ACT) 상에 3개의 활성 패턴들(110)이 형성될 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다.
활성 패턴들(110)을 형성하는 것은 기판(100) 상에 제1 마스크 패턴들(MP1)을 형성하는 것 및 제1 마스크 패턴들(MP1)을 식각 마스크로 이용하여 기판(100)을 식각하는 것을 포함할 수 있다. 몇몇 실시예들에 따르면, 상기 식각 공정에 의하여, 소자 분리 막(102)이 함께 식각될 수 있다. 상기 식각 공정에 의하여, 활성 패턴들(110)을 정의하는 제2 트렌치(TRC2)가 형성될 수 있다. 제2 트렌치(TRC2)의 바닥면은 제1 트렌치(TRC1)의 바닥면보다 높은 레벨을 가질 수 있다.
활성 패턴들(110)의 하부에 제1 소스/드레인 영역들(SD1)이 형성될 수 있다. 제1 소스/드레인 영역들(SD1)은 활성 패턴들(110)의 하부들에 불순물을 주입함으로써 형성될 수 있다. 예를 들어, 제1 소스/드레인 영역들(SD1)은 이온 주입 공정을 이용하여 형성될 수 있다. 제1 소스/드레인 영역들(SD1)의 각각은 활성 패턴들(110) 내에 형성된 상부(SD1a) 및 활성 영역(ACT) 내에 형성된 하부(SD1b)를 포함할 수 있다. 하나의 활성 영역(ACT) 상에 제공된 제1 소스/드레인 영역들(SD1)의 하부들(SD1b)은 서로 연결될 수 있다.
도 1, 도 5a, 및 도 5b를 참조하면, 기판(100)의 상면, 소자 분리 막(102)의 상면, 및 활성 패턴들(110)의 측벽들을 컨포말하게 덮는 제1 라인 막(121)이 형성될 수 있다. 예를 들어, 제1 라인 막(121)은 CVD(chemical vapor deposition) 공정 또는 ALD(atomic layer deposition) 공정을 이용하여 형성될 수 있다. 예를 들어, 제1 라인 막(121)은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄소 질화물, 실리콘 탄화물, 및/또는 실리콘 산소 탄화물을 포함할 수 있다.
제1 라인 막(121) 상에, 매립 패턴(124)이 형성될 수 있다. 매립 패턴(124)을 형성하는 것은 제1 라인 막(121)을 덮는 매립 막(미도시)을 형성하는 것 및 제1 라인 막(121)의 상면이 노출될 때까지 상기 매립 막에 제1 평탄화 공정을 수행하는 것을 포함할 수 있다. 예를 들어, 상기 매립 막은 FCVD(flowable chemical vapor deposition) 공정 또는 TOSZ(Tonen SilaZene)를 이용하여 형성될 수 있다. 예를 들어, 상기 제1 평탄화 공정은 화학적 기계적 연마(chemical mechanical polishing) 공정을 이용하여 수행될 수 있다. 예를 들어, 매립 패턴(124)은 실리콘 산화물을 포함할 수 있다.
매립 패턴(124)은 제1 매립부(124a) 및 제2 매립부(124b)를 포함할 수 있다. 평면적 관점에서, 제1 매립부(124a)는 동일한 제1 영역(R1) 상에 제공된 활성 패턴들(110) 사이에 형성될 수 있고, 제2 매립부(124b)는 동일한 제1 영역(R1) 상에 제공된 활성 패턴들(110)의 외곽에 형성될 수 있다. 예를 들어, 제2 매립부(124b)는 서로 다른 제1 영역들(R1) 상에 각각 제공된 활성 패턴들(110) 사이에 형성될 수 있다.
매립 패턴(124) 상에, 제2 마스크 패턴들(MP2)이 형성될 수 있다. 제2 마스크 패턴들(MP2)은 제1 영역들(R1) 상에 각각 형성될 수 있다. 제2 마스크 패턴들(MP2)의 각각은 제2 방향(D2)으로 연장될 수 있다. 제2 마스크 패턴들(MP2)의 각각은 대응하는 제1 영역(R1) 상의 제1 매립부(124a)를 덮을 수 있다. 다시 말해, 제2 마스크 패턴들(MP2)의 각각은 대응하는 제1 영역(R1) 상의 활성 패턴들(110)을 덮을 수 있다. 제2 마스크 패턴들(MP2)의 사이에서, 제2 매립부(124b)가 노출될 수 있다.
도 1, 도 6a, 및 도 6b를 참조하면, 제2 매립부(124b)가 부분적으로 식각될 수 있다. 이에 따라, 제2 매립부(124b)의 상면의 레벨이 낮아질 수 있다. 제2 매립부(124b)를 부분적으로 식각하는 것은 제2 마스크 패턴들(MP2)을 식각 마스크로 이용한 식각 공정을 통해 수행될 수 있다. 상기 식각 공정은 제1 라인 막(121)에 대하여 식각 선택성을 가질 수 있다. 상기 식각 공정 동안, 제1 매립부(124a)는 식각되지 않을 수 있다.
도 1, 도 7a, 및 도 7b를 참조하면, 제2 라인 막(125)이 형성될 수 있다. 제2 라인 막(125)은 제2 매립부(124b)의 상면, 제2 마스크 패턴들(MP2)의 상면들, 및 제2 마스크 패턴들(MP2)의 아래에서 노출된 제1 라인 막(121)을 덮을 수 있다. 예를 들어, 제2 라인 막(125)은 CVD 공정 또는 ALD 공정을 이용하여 형성될 수 있다. 예를 들어, 제2 라인 막(125)은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄소 질화물, 실리콘 탄화물, 및/또는 실리콘 산소 탄화물을 포함할 수 있다.
몇몇 실시예들에 따르면, 도 7a에 도시된 바와 같이, 제2 라인 막(125)은 스텝 커버리지(step coverage)가 낮은 증착 공정을 통해 형성될 수 있다. 이에 따라, 제2 매립부(124b)의 상면 및 제2 마스크 패턴들(MP2)의 상면들 상에서의 제2 라인 막(125)의 두께는 활성 패턴들(110)의 측벽들 및 제1 매립부(124a)의 측벽들 상에서의 두께보다 두꺼울 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다.
제2 라인 막(125) 상에, 희생 패턴(127)이 형성될 수 있다. 희생 패턴(127)을 형성하는 것은 제2 라인 막(125)을 덮는 희생 막(미도시)을 형성하는 것 및 제2 라인 막(125)의 상면이 노출될 때까지 상기 희생 막에 제2 평탄화 공정을 수행하는 것을 포함할 수 있다. 예를 들어, 상기 희생 막은 FCVD 공정 또는 TOSZ를 이용하여 형성될 수 있다. 예를 들어, 희생 패턴(127)은 실리콘 산화물을 포함할 수 있다.
도 1, 도 8a, 및 도 8b를 참조하면, 제1 마스크 패턴들(MP1)의 상면이 노출될 때까지 제3 평탄화 공정이 수행될 수 있다. 상기 제3 평탄화 공정에 의하여, 제2 마스크 패턴들(MP2) 상에 형성된 제2 라인 막(125)의 부분들, 제2 마스크 패턴들(MP2), 및 제1 마스크 패턴들(MP1) 상에 형성된 제1 라인 막(121)의 부분들이 제거될 수 있다. 또한, 상기 제3 평탄화 공정에 의하여, 제1 마스크 패턴들(MP1) 사이에서 제1 매립부(124a)가 노출될 수 있다. 예를 들어, 상기 제3 평탄화 공정은 화학적 기계적 연마 공정을 이용하여 수행될 수 있다.
도 1, 도 9a, 및 도 9b를 참조하면, 제1 매립부(124a) 및 희생 패턴(127)을 식각하기 위한 식각 공정이 수행될 수 있다. 상기 식각 공정 동안, 제1 매립부(124a)는 부분적으로 식각될 수 있고, 희생 패턴(127)은 제거될 수 있다. 상기 식각 공정은 제1 라인 막(121) 및 제2 라인 막(125)에 대하여 식각 선택성을 가질 수 있다. 상기 식각 공정 동안, 제2 매립부(124b)는 식각되지 않을 수 있으며, 이는 제2 매립부(124b)가 제2 라인 막(125)에 의해 덮여있기 때문일 수 있다.
몇몇 실시예들에 따르면, 상기 식각 공정이 수행된 후에 잔존하는 제1 매립부(124a)의 상면의 레벨은 제2 매립부(124b)의 상면의 레벨보다는 높을 수 있고, 제2 매립부(124b)를 덮는 제2 라인 막(125)의 부분의 상면의 레벨보다는 낮을 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다.
도 1, 도 10a, 및 도 10b를 참조하면, 제1 라인 막(121) 및 제2 라인 막(125)을 부분적으로 식각하여 제1 라인 패턴(122) 및 제2 라인 패턴(126)이 형성될 수 있다. 예를 들어, 제1 매립부(124a)의 상면 상으로 노출된 제1 라인 막(121) 부분 및 제2 라인 막(125) 부분이 식각될 수 있다. 이에 따라, 활성 패턴들(110)의 측벽들이 노출될 수 있다. 제1 라인 막(121) 및 제2 라인 막(125)을 부분적으로 식각하는 공정은 활성 패턴들(110) 및 매립 패턴(124)에 대하여 식각 선택성을 가질 수 있다. 제1 라인 패턴(122), 매립 패턴(124), 및 제2 라인 패턴(126)은 하부 절연 구조체(120)를 구성할 수 있다.
제1 라인 패턴(122)은 기판(100)의 상면 및 소자 분리 막(102)의 상면을 덮는 수평부(122a) 및 활성 패턴들(110)의 하부 측벽들 상으로 연장되는 수직부들(122b)을 포함할 수 있다. 제1 라인 패턴(122) 수직부들(122b)의 상면들의 레벨은 제1 매립부(124a)의 상면의 레벨과 실질적으로 동일할 수 있다.
제2 라인 패턴(126)은 제2 매립부(124b)의 상에 배치될 수 있다. 제2 라인 패턴(126)의 상면의 레벨은 제1 매립부(124a)의 상면의 레벨과 실질적으로 동일할 수 있다.
도 1, 도 11a, 및 도 11b를 참조하면, 하부 절연 구조체(120)의 상면, 활성 패턴들(110)의 노출된 측벽들을 컨포말하게 덮는 게이트 절연 막(GIL)이 형성될 수 있다. 게이트 절연 막(GIL)은 제1 마스크 패턴들(MP1) 상으로 연장될 수 있다. 예를 들어, 게이트 절연 막(GIL)은 CVD 공정 또는 ALD 공정을 이용하여 형성될 수 있다. 게이트 절연 막(GIL)은, 예를 들어, 실리콘 산화물, 실리콘 산질화물, 및/또는 고유전 물질을 포함할 수 있다.
게이트 절연 막(GIL) 상에, 게이트 전극 막(GEL)이 형성될 수 있다. 게이트 전극 막(GEL)은 하부 절연 구조체(120) 및 활성 패턴들(110)을 덮도록 형성될 수 있다. 예를 들어, 게이트 전극 막(GEL)은 CVD 공정, ALD 공정, 또는 PVD(physical vapor deposition) 공정을 이용하여 형성될 수 있다. 게이트 전극 막(GEL)은, 예를 들어, 도전성 금속 질화물 및 금속 물질 중에서 적어도 하나를 포함할 수 있다.
도 1, 도 12a, 및 도 12b를 참조하면, 게이트 절연 막(GIL) 및 게이트 전극 막(GEL)을 패터닝함으로써, 게이트 절연 패턴들(GI) 및 게이트 전극들(GE)이 형성될 수 있다.
평면적 관점에서, 게이트 전극들(GE)은 활성 영역들(ACT)에 각각 대응되도록 형성될 수 있다. 평면적 관점에서, 게이트 전극들(GE)의 각각은 하나의 활성 영역(ACT) 상에 제공된 활성 패턴들(110)의 측벽들을 둘러쌀 수 있다. 게이트 전극들(GE)의 상면들의 레벨은 활성 패턴들(110)의 상면들의 레벨보다 낮을 수 있다.
게이트 절연 막(GIL)으로부터 게이트 절연 패턴들(GI)이 형성될 수 있다. 게이트 절연 패턴들(GI)은 게이트 전극들(GE)과 활성 패턴들(110)의 사이 및 게이트 전극들(GE)과 하부 절연 구조체(120)의 사이로 한정될 수 있다.
도 1, 도 13a, 및 도 13b를 참조하면, 하부 절연 구조체(120) 상에, 제1 층간 절연 막(130)이 형성될 수 있다. 제1 층간 절연 막(130)은, 게이트 전극들(GE) 및 게이트 전극들(GE)의 상면들로부터 돌출된 활성 패턴들(110)의 상부 측벽들을 덮을 수 있다. 제1 층간 절연 막(130)을 형성하는 것은 활성 패턴들(110) 및 게이트 전극들(GE)을 덮는 절연 막(미도시)을 형성하는 것 및 활성 패턴들(110)의 상면들이 노출될 때가지 상기 절연 막 상에 평탄화 공정을 수행하는 것을 포함할 수 있다.
활성 패턴들(110)의 상부들에 제2 소스/드레인 영역들(SD2)이 형성될 수 있다. 몇몇 실시예들에 따르면, 제2 소스/드레인 영역들(SD2)을 형성하는 것은 활성 패턴들(110)의 상부들에 불순물을 주입함으로써 형성될 수 있다. 예를 들어, 제2 소스/드레인 영역들(SD2)은 이온 주입 공정을 이용하여 형성될 수 있다. 다른 실시예들에 따르면, 제2 소스/드레인 영역들(SD2)은 활성 패턴들(110)의 상부들을 시드(seed)로 선택적 에피택시얼 성장(selective epitaxial growth) 공정을 이용하여 형성될 수 있다. 제2 소스/드레인 영역들(SD2)이 형성됨에 따라, 활성 패턴들(110)의 각각 내에 제1 소스/드레인 영역(SD1)과 제2 소스/드레인 영역(SD2) 사이의 채널 영역(CH)이 정의될 수 있다.
도 1, 도 2a, 및 도 2b를 다시 참조하면, 제1 층간 절연 막(130) 상에 제2 층간 절연 막(132)이 형성될 수 있다. 제2 층간 절연 막(132)은 제1 층간 절연 막(130)의 상면 및 활성 패턴들(110)의 상면들을 덮을 수 있다. 예를 들어, 제2 층간 절연 막(132)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
이어서, 제2 소스/드레인 영역들(SD2)에 접속되는 제1 상부 콘택들(140), 게이트 전극들(GE)에 접속되는 제2 상부 콘택들(142), 및 제1 소스/드레인 영역들(SD1)에 접속되는 제3 상부 콘택들(144)이 형성될 수 있다. 제1 상부 콘택들(140), 제2 상부 콘택들(142), 및 제3 상부 콘택들(144)은 도전성 금속 질화물 및 및 금속 물질 중에서 적어도 하나를 포함할 수 있다.
도 14a, 도 14b, 도 15a, 및 도 15b는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 예를 들어, 도 14a 및 도 15a는 도 1의 A-A' 선에 대응하는 단면도들일 수 있고, 도 14b 및 도 15b는 도 1의 B-B' 선에 대응하는 단면도들일 수 있다. 도 1, 도 3a, 및 도 3b를 참조하여 설명한 바와 실질적으로 동일한 구성에 대하여는 동일한 참조 부호가 제공될 수 있으며, 이러한 구성에 대한 중복되는 설명은 생략될 수 있다.
도 14a 및 도 14b는 도 1, 도 6a, 및 도 6b를 참조하여 설명한 공정 이후의 공정에 해당할 수 있다.
도 1, 도 14a 및 도 14b를 참조하면, 제2 라인 막(125)이 형성될 수 있다. 제2 라인 막(125)은 제2 매립부(124b)의 상면, 제2 마스크 패턴들(MP2)의 상면들, 및 제2 마스크 패턴들(MP2)의 아래에서 노출된 제1 라인 막(121)을 덮을 수 있다. 예를 들어, 제2 라인 막(125)은 CVD 공정 또는 ALD 공정을 이용하여 형성될 수 있다. 예를 들어, 제2 라인 막(125)은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄소 질화물, 실리콘 탄화물, 및/또는 실리콘 산소 탄화물을 포함할 수 있다.
몇몇 실시예들에 따르면, 도 14a에 도시된 바와 같이, 제2 라인 막(125)은 스텝 커버리지(step coverage)가 높은 증착 공정을 통해 형성될 수 있다. 이에 따라, 제2 매립부(124b)의 상면 및 제2 마스크 패턴들(MP2)의 상면들 상에서의 제2 라인 막(125)의 두께와 활성 패턴들(110)의 측벽들 및 제1 매립부(124a)의 측벽들 상에서의 두께는 실질적으로 동일하거나 유사할 수 있다.
그 후, 도 1, 도 8a 내지 9a, 및 도 8b 내지 도 9b를 참조하여 설명한 공정들과 실질적으로 동일한 공정들이 수행될 수 있다. 다만, 도 9a 및 도 9b를 참조하여 설명한 제1 매립부(124a) 및 희생 패턴(127)을 식각하기 위한 식각 공정이 수행된 후, 제1 매립부(124a)의 상면의 레벨은 제2 매립부(124b)의 상면의 레벨과 실질적으로 동일할 수 있다.
도 1, 도 15a 및 도 15b를 참조하면, 제1 라인 막(121)을 부분적으로 식각하여 제1 라인 패턴(122)이 형성될 수 있다. 예를 들어, 제1 매립부(124a)의 상면 상으로 노출된 제1 라인 막(121)의 부분이 식각될 수 있다. 도 10a 및 도 10b를 참조하여 설명한 바와 달리, 상기 식각 공정에 의하여, 제2 라인 막(125)이 제거될 수 있다. 이는 제2 매립부(124b)의 상면 및 제2 마스크 패턴들(MP2)의 상면들 상에서의 제2 라인 막(125)의 두께와 활성 패턴들(110)의 측벽들 및 제1 매립부(124a)의 측벽들 상에서의 두께가 실질적으로 동일하거나 유사하기 때문일 수 있다. 제1 라인 막(121)을 부분적으로 식각하는 공정은 활성 패턴들(110) 및 매립 패턴(124)에 대하여 식각 선택성을 가질 수 있다. 제1 라인 패턴(122) 및 매립 패턴(124)은 하부 절연 구조체(120)를 구성할 수 있다.
제1 라인 패턴(122)은 기판(100)의 상면 및 소자 분리 막(102)의 상면을 덮는 수평부(122a) 및 활성 패턴들(110)의 하부 측벽들 상으로 연장되는 수직부들(122b)을 포함할 수 있다. 제1 라인 패턴(122) 수직부들(122b)의 상면들의 레벨은 제1 매립부(124a)의 상면의 레벨과 실질적으로 동일할 수 있다.
그 후, 도 1, 도 11a 내지 13a, 도 11b 내지 도 13b를 참조하여 설명한 공정들과 실질적으로 동일한 공정들이 수행될 수 있다.
도 16은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 평면도이다. 도 17a 및 도 17b는 본 발명의 실시예들에 따른 반도체 장치를 나타내는 단면도들이다. 예를 들어, 도 17a는 도 16의 C-C' 선에 따른 단면도일 수 있고, 도 17b는 도 16의 D-D' 선에 따른 단면도일 수 있다.
도 16, 도 17a, 및 도 17b를 참조하면, 기판(200)이 제공될 수 있다. 기판(200)은 반도체 기판일 수 있다. 기판(200)은 제1 방향(D1)으로 이격하는 제1 영역들(R1) 및 이들 사이의 제2 영역(R2)을 포함할 수 있다. 제1 영역들(R1) 및 제2 영역(R2)의 각각은 제1 방향(D1)과 교차하는 (예를 들어, 직교하는) 제2 방향(D2)으로 연장될 수 있다.
기판(200) 내에, 활성 영역들(ACT)을 정의하는 소자 분리 막(202)이 제공될 수 있다. 예를 들어, 평면적 관점에서, 활성 영역(ACT)은 소자 분리 막(202)으로 둘러싸인 기판(200)의 일부분에 해당할 수 있다. 소자 분리 막(202)은 기판(200)의 상면으로부터 소정의 깊이를 갖도록 제공될 수 있다. 소자 분리 막(202)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다. 활성 영역들(ACT)은 제1 영역들(R1) 내에 정의될 수 있으며, 제2 방향(D2)으로 연장될 수 있다.
제1 영역들(R1) 상에, 활성 패턴들(210)이 제공될 수 있다. 활성 패턴들(210)의 각각은 기판(200)(혹은, 활성 영역(ACT))의 상면으로부터 돌출될 수 있다. 예를 들어, 활성 패턴들(210)의 각각은 기판(200)의 상면에 수직한 제3 방향(D3)으로 돌출될 수 있다. 평면적 관점에서, 활성 패턴들(210)의 각각은 제2 방향(D2)으로 연장될 수 있다.
활성 패턴들(210)은 활성 영역들(ACT) 상에 제공될 수 있다. 하나의 활성 영역(ACT) 상에 복수 개의 활성 패턴들(210)이 제공될 수 있다. 예를 들어, 도 16 및 도 17a에 도시된 바와 같이, 하나의 활성 영역(ACT) 상에 3개의 활성 패턴들(110)이 제공될 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다. 하나의 활성 영역(ACT) 상에서, 활성 패턴들(210)은 제1 방향(D1)으로 서로 이격할 수 있다. 동일한 제1 영역(R1) 상에 제공된 활성 패턴들(210) 사이의 간격(SP1)은 서로 다른 제1 영역들(R1) 상에 각각 제공된 활성 패턴들(210) 사이의 간격(SP2)보다 작을 수 있다.
기판(200) 상에 하부 절연 구조체(220)가 제공될 수 있다. 하부 절연 구조체(220)는 기판(200)의 상면, 소자 분리 막(202)의 상면, 및 활성 패턴들(210)의 하부 측벽들을 덮을 수 있다. 하부 절연 구조체(220)는 도 1, 도 2a, 및 도 2b를 참조하여 설명한 하부 절연 구조체(120)와 유사할 수 있다.
구체적으로, 하부 절연 구조체(220)는 제1 라인 패턴(222), 매립 패턴(224), 및 제2 라인 패턴(226)을 포함할 수 있다. 제1 라인 패턴(222) 및 제2 라인 패턴(226)은 매립 패턴(224)에 대하여 식각 선택성을 가질 수 있다.
제1 라인 패턴(222)은 기판(200)의 상면, 소자 분리 막(202)의 상면, 및 활성 패턴들(210)의 하부 측벽들을 컨포말하게 덮을 수 있다. 이에 따라, 제1 라인 패턴(222)은 기판(200)의 상면 및 소자 분리 막(202)의 상면을 덮는 수평부(222a) 및 활성 패턴들(210)의 하부 측벽들을 덮는 수직부들(222b)을 포함할 수 있다. 수직부들(222b)은 수평부(222a)로부터 돌출될 수 있으며, 제3 방향(D3)으로 연장될 수 있다. 수직부들(222b)의 상면들은 실질적으로 동일한 레벨을 가질 수 있다.
매립 패턴(224)은 제1 라인 패턴(222) 상에 제공될 수 있다. 매립 패턴(224)은 제1 매립부(224a) 및 제2 매립부(224b)를 포함할 수 있다. 평면적 관점에서, 제1 매립부(224a)는 동일한 제1 영역(R1) 상에 제공된 활성 패턴들(210) 사이에 제공될 수 있고, 제2 매립부(224b)는 동일한 제1 영역(R1) 상에 제공된 활성 패턴들(210)의 외곽에 제공될 수 있다. 예를 들어, 제2 매립부(224b)는 서로 다른 제1 영역들(R1) 상에 각각 제공된 활성 패턴들(210) 사이에 제공될 수 있다. 제1 매립부(224a)의 상면의 레벨은 수직부들(222b)의 상면들의 레벨과 실질적으로 동일할 수 있다.
몇몇 실시예들에 따르면, 도 17a에 도시된 바와 같이, 제1 매립부(224a)의 상면의 레벨과 제2 매립부(224b)의 상면의 레벨은 서로 다를 수 있다. 예를 들어, 제1 매립부(224a)의 상면의 레벨은 제2 매립부(224b)의 상면의 레벨보다 높을 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다.
제2 라인 패턴(226)은 매립 패턴(224) 상에 제공될 수 있다. 평면적 관점에서, 제2 라인 패턴(226)은 동일한 제1 영역(R1) 상에 제공된 활성 패턴들(210)의 외곽에 제공되되, 동일한 제1 영역(R1) 상에 제공된 활성 패턴들(210) 사이에는 제공되지 않을 수 있다. 예를 들어, 제2 라인 패턴(226)은 제2 매립부(224b)의 상면 상에 제공되되, 제1 매립부(224a)의 상면 상에는 제공되지 않을 수 있다. 제2 라인 패턴(226)은 수직부들(222b)의 일부와 연결되되, 수직부들(222b)의 다른 일부와는 연결되지 않을 수 있다. 제2 라인 패턴(226)의 상면의 레벨은 제1 매립부(224a)의 상면의 레벨과 실질적으로 동일할 수 있다.
활성 패턴들(210)의 각각의 상부는 하부 절연 구조체(220)의 상면으로부터 돌출될 수 있다. 하부 절연 구조체(220)의 상면으로부터 돌출된 활성 패턴들(210)의 각각의 상부는 활성 핀(AF)으로 정의될 수 있다. 상술한 바와 같이, 제1 매립부(224a)의 상면의 레벨과 제2 라인 패턴(226)의 상면의 레벨은 실질적으로 동일하기 때문에, 활성 패턴들(210)의 활성 핀들(AF)은 일정한 수직적 높이를 가질 수 있다.
하부 절연 구조체(220) 상에, 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)의 각각은 제1 방향(D1)으로 연장되어 활성 패턴들(210)을 가로지를 수 있다. 게이트 전극들(GE)은 제2 방향(D2)으로 서로 이격될 수 있다. 게이트 전극들(GE)은, 예를 들어, 도전성 금속 질화물 및/또는 금속 물질을 포함할 수 있다.
게이트 전극들(GE)의 각각의 아래에 게이트 절연 패턴(GI)이 제공될 수 있다. 게이트 전극들(GE)의 각각을 덮는 캐핑 패턴(CAP)이 제공될 수 있다. 게이트 전극들(GE)의 각각의 양 측벽들 상에 게이트 스페이서들(GSP)이 제공될 수 있다. 몇몇 실시예에 따르면, 게이트 절연 패턴(GI)은 게이트 전극(GE)과 그에 대응하는 게이트 스페이서들(GSP)의 사이로 연장될 수 있다.
게이트 전극들(GE)은, 예를 들어, 도전성 금속 질화물 및/또는 금속 물질을 포함할 수 있다. 게이트 절연 패턴(GI)은, 예를 들어, 실리콘 산화물, 실리콘 산질화물, 및/또는 고유전 물질을 포함할 수 있다. 캐핑 패턴(CAP) 및 게이트 스페이서들(GSP)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄소 질화물, 및/또는 실리콘 탄소 산질화물을 포함할 수 있다.
게이트 전극들(GE)의 양 측의 활성 패턴들(210)의 상부들에 소스/드레인 영역들(SD)이 제공될 수 있다. 예를 들어, 소스/드레인 영역들(SD)은 게이트 전극들(GE)의 양 측에서 노출된 활성 핀들(AF)에 배치될 수 있다. 소스/드레인 영역들(SD)은 동일한 도전형의 불순물로 도핑된 반도체 물질을 포함할 수 있다. 예를 들어, 소스/드레인 영역들(SD)은 n형 불순물 또는 p형 불순물 중에서 어느 하나로 도핑된 반도체 물질을 포함할 수 있다.
몇몇 실시예들에 따르면, 도 17a 내지 17b에 도시된 바와 같이, 소스/드레인 영역들(SD)은 활성 패턴들(210)을 시드로 하여 성장된 에피택시얼 층들일 수 있다. 이러한 실시예들에서, 활성 패턴들(210)은 게이트 전극들(GE)의 양 측에서 리세스 영역들을 가질 수 있고, 소스/드레인 영역들(SD)은 상기 리세스 영역들에 각각 제공될 수 있다.
다른 실시예들에 따르면, 도 17a 내지 17b에 도시된 바와 달리, 소스/드레인 영역들(SD)은 게이트 전극들(GE)의 각각의 양 측의 활성 핀들(AF) 내에 형성된 불순물 영역들일 수 있다.
하부 절연 구조체(220) 상에, 층간 절연 막(230)이 제공될 수 있다. 층간 절연 막(230)은 하부 절연 구조체(220), 소스/드레인 영역들(SD), 및 게이트 스페이서들(GSP)을 덮을 수 있다. 층간 절연 막(230)의 상면은 캐핑 패턴들(CAP)의 상면들과 공면을 이룰 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 층간 절연 막(230)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
층간 절연 막(230) 내에, 상부 콘택들(240)이 제공될 수 있다. 상부 콘택들(240)의 각각은 층간 절연 막(230)을 관통하여 소스/드레인 영역들(SD)에 접속될 수 있다. 몇몇 실시예들에 따르면, 도 16에 도시된 바와 같이, 상부 콘택들(240)의 각각은 제1 방향(D1)으로 인접하는 복수 개의 소스/드레인 영역들(SD)에 공통으로 접속될 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다. 상부 콘택들(240)은, 예를 들어, 도전성 금속 질화물 및/또는 금속 물질을 포함할 수 있다.
도 18a 및 도 18b는 본 발명의 실시예들에 따른 반도체 장치를 나타내는 단면도들이다. 예를 들어, 도 18a는 도 16의 C-C' 선에 따른 단면도일 수 있고, 도 18b는 도 16의 D-D' 선에 따른 단면도일 수 있다. 도 16, 도 17a, 및 도 17b를 참조하여 설명한 바와 실질적으로 동일한 구성에 대하여는 동일한 참조 부호가 제공될 수 있으며, 이러한 구성에 대한 중복되는 설명은 생략될 수 있다. 이하에서는, 하부 절연 구조체(220) 및 이와 관련된 구성에 대하여 구체적으로 설명한다.
도 16 도 18a, 및 도 18b를 참조하면, 기판(200) 상에 하부 절연 구조체(220)가 제공될 수 있다. 하부 절연 구조체(220)는 기판(200)의 상면, 소자 분리 막(202)의 상면, 및 활성 패턴들(210)의 하부 측벽들을 덮을 수 있다. 활성 패턴들(210)의 각각의 상부는 하부 절연 구조체(220)의 상면으로부터 돌출될 수 있다.
하부 절연 구조체(220)는 제1 라인 패턴(222) 및 매립 패턴(224)을 포함할 수 있다. 도 16, 도 17a, 및 도 17b를 참조하여 설명한 바와 달리, 하부 절연 구조체(220)는 제2 라인 패턴(226)을 포함하지 않을 수 있다.
제1 라인 패턴(222)은 도 16, 도 17a, 및 도 17b를 참조하여 설명한 바와 실질적으로 동일할 수 있다.
매립 패턴(224)은 제1 라인 패턴(222) 상에 제공될 수 있다. 매립 패턴(224)은 제1 매립부(224a) 및 제2 매립부(224b)를 포함할 수 있다. 평면적 관점에서, 제1 매립부(224a)는 동일한 제1 영역(R1) 상에 제공된 활성 패턴들(210) 사이에 제공될 수 있고, 제2 매립부(224b)는 동일한 제1 영역(R1) 상에 제공된 활성 패턴들(210)의 외곽에 제공될 수 있다. 예를 들어, 제2 매립부(224b)는 서로 다른 제1 영역들(R1) 상에 각각 제공된 활성 패턴들(210) 사이에 제공될 수 있다.
도 18a에 도시된 바와 같이, 제1 매립부(224a)의 상면의 레벨과 제2 매립부(224b)의 상면의 레벨은 서로 실질적으로 동일할 수 있다. 예를 들어, 제1 매립부(224a)의 상면의 레벨과 제2 매립부(224b)의 상면의 레벨은 수직부들(222b)의 상면들의 레벨과 실질적으로 동일할 수 있다.
활성 패턴들(210)의 각각의 상부는 하부 절연 구조체(220)의 상면으로부터 돌출될 수 있다. 하부 절연 구조체(220)의 상면으로부터 돌출된 활성 패턴들(210)의 각각의 상부는 활성 핀(AF)으로 정의될 수 있다. 상술한 바와 같이, 제1 매립부(224a)의 상면의 레벨과 제2 매립부(224b)의 상면의 레벨은 실질적으로 동일하기 때문에, 활성 패턴들(210)의 활성 핀들(AF)은 일정한 수직적 높이를 가질 수 있다.
도 19a 내지 도 24a 및 도 19b 내지 도 24b는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 예를 들어, 도 19a 내지 도 24a는 도 16의 C-C' 선에 대응하는 단면도들일 수 있고, 도 19b 내지 도 24b는 도 16의 D-D' 선에 대응하는 단면도들일 수 있다. 도 16, 도 17a, 및 도 17b를 참조하여 설명한 바와 실질적으로 동일한 구성에 대하여는 동일한 참조 부호가 제공될 수 있으며, 이러한 구성에 대한 중복되는 설명은 생략될 수 있다.
도 16, 도 19a, 및 도 19b를 참조하면, 제1 방향(D1)으로 이격하는 제1 영역들(R1) 및 이들 사이의 제2 영역(R2)을 포함하는 기판(200)이 제공될 수 있다. 1 영역들(R1) 및 제2 영역(R2)의 각각은 제1 방향(D1)과 교차하는 (예를 들어, 직교하는) 제2 방향(D2)으로 연장될 수 있다.
기판(200) 내에, 활성 영역들(ACT)을 정의하는 소자 분리 막(202)이 형성될 수 있다. 활성 영역들(ACT)은 제1 영역들(R1) 내에 각각 정의될 수 있다. 소자 분리 막(202)을 형성하는 것은 활성 영역들(ACT)을 정의하는 제1 트렌치(TRC1)를 형성하는 것, 및 제1 트렌치(TRC1) 내에 소자 분리 막(202)을 형성하는 것을 포함할 수 있다.
제1 영역들(R1) 상에, 활성 패턴들(210)이 형성될 수 있다. 활성 패턴들(210)은 활성 영역들(ACT) 상에 형성될 수 있다. 예를 들어, 도 16 및 도 19a에 도시된 바와 같이, 하나의 활성 영역(ACT) 상에 3개의 활성 패턴들(210)이 형성될 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다.
활성 패턴들(210)을 형성하는 것은 기판(200) 상에 제1 마스크 패턴들(MP1)을 형성하는 것 및 제1 마스크 패턴들(MP1)을 식각 마스크로 이용하여 기판(200)을 식각하는 것을 포함할 수 있다. 상기 식각 공정에 의하여, 활성 패턴들(210)을 정의하는 제2 트렌치(TRC2)가 형성될 수 있다. 제2 트렌치(TRC2)의 바닥면은 제1 트렌치(TRC1)의 바닥면보다 높은 레벨을 가질 수 있다.
도 16, 도 20a, 및 도 20b를 참조하면, 제2 트렌치(TRC2) 내에 하부 절연 구조체(220)가 형성될 수 있다.
몇몇 실시예들에 따르면, 하부 절연 구조체(220)를 형성하는 공정은 도 5a 내지 도 10a, 및 도 5b 내지 도 10b를 참조하여 설명한 하부 절연 구조체(120)를 형성하는 공정과 실질적으로 동일할 수 있다. 이러한 실시예들에 따르면, 도 20a 및 도 20b에 도시된 바와 같이, 하부 절연 구조체(220)는 제1 라인 패턴(222), 매립 패턴(224), 및 제2 라인 패턴(226)을 포함할 수 있다.
다른 실시예들에 다르면, 하부 절연 구조체(220)를 형성하는 공정은 도 14a 내지 도 15a, 및 도 14b 내지 도 15b를 참조하여 설명한 하부 절연 구조체(120)를 형성하는 공정과 실질적으로 동일할 수 있다. 이러한 실시예들에 따르면, 도 20a 및 도 20b에 도시된 바와 달리, 하부 절연 구조체(220)는 제1 라인 패턴(222) 및 매립 패턴(224)을 포함하되, 제2 라인 패턴(226)은 포함하지 않을 수 있다.
활성 패턴들(210)의 각각의 상부는 하부 절연 구조체(220)의 상면으로부터 돌출될 수 있다. 하부 절연 구조체(220)의 상면으로부터 돌출된 활성 패턴들(210)의 각각의 상부는 활성 핀(AF)으로 정의될 수 있다.
도 16, 도 21a, 및 도 21b를 참조하면, 하부 절연 구조체(220) 상에 식각 정지 패턴들(ESP) 및 희생 패턴들(SFP)이 형성될 수 있다. 희생 패턴들(SFP)은 식각 정지 패턴들(ESP) 상에 각각 형성될 수 있다. 희생 패턴들(SFP)은 식각 정지 패턴들(ESP)에 대하여 식각 선택성을 가질 수 있다. 예를 들어, 희생 패턴들(SFP)은 폴리 실리콘을 포함할 수 있고, 식각 정지 패턴들(ESP)은 실리콘 산화물을 포함할 수 있다.
식각 정지 패턴들(ESP) 및 희생 패턴들(SFP)을 형성하는 것은 하부 절연 구조체(220) 및 활성 핀들(AF)을 덮는 식각 정지 막(미도시) 및 희생 막(미도시)을 차례로 형성하는 것, 상기 희생 막 상에 제1 방향(D1)으로 연장되고 제2 방향(D2)으로 서로 이격하는 희생 마스크 패턴들(SMP)을 형성하는 것, 및 희생 마스크 패턴들(SMP)을 식각 마스크로 이용하여 상기 희생 막 및 상기 식각 정지 막을 패터닝하는 것을 포함할 수 있다. 희생 패턴들(SFP)의 양 측에서 활성 패턴들(210)(혹은, 활성 핀들(AF))이 부분적으로 노출될 수 있다.
희생 패턴들(SFP)의 측벽들 상에, 게이트 스페이서들(GSP)이 형성될 수 있다. 게이트 스페이서들(GSP)을 형성하는 것은 식각 정지 패턴들(ESP) 및 희생 패턴들(SFP)이 형성된 기판(200)을 컨포말하게 덮는 게이트 스페이서 막(미도시)을 형성하는 것 및 상기 게이트 스페이서 막을 이방성 식각 하는 것을 포함할 수 있다.
도 16, 도 22a, 및 도 22b를 참조하면, 희생 패턴들(SFP)의 양 측에 노출된 활성 패턴들(210) 상에 소스/드레인 영역들(SD)이 형성될 수 있다.
몇몇 실시예들에 따르면, 도 22a 및 22b에 도시된 바와 같이, 소스/드레인 영역들(SD)을 형성하는 것은, 희생 패턴들(SFP)의 양 측에 노출된 활성 패턴들(210)의 상부들(즉, 활성 핀들(AF))을 제거하는 것, 및 상부들이 제거된 활성 패턴들(AP)을 시드로 하는 선택적 에피택시얼 성장 공정을 수행하는 것을 포함할 수 있다.
다른 실시예들에 따르면, 도 22a 및 22b에 도시된 바와 달리, 소스/드레인 영역들(SD)을 형성하는 것은, 희생 패턴들(SFP)의 양 측에 노출된 활성 패턴들(AP)의 상부들(즉, 상기 활성 핀들(AF))에 이온 주입 공정을 수행하는 것을 포함할 수 있다.
도 16, 도 23a, 및 도 23b를 참조하면, 희생 패턴들(SFP) 사이를 채우는 층간 절연 막(230)이 형성될 수 있다. 층간 절연 막(230)을 형성하는 것은 희생 패턴들(SFP)을 덮는 절연 막(미도시)을 형성하는 것 및 희생 패턴들(SFP)의 상면들이 노출될 때까지 상기 절연 막에 평탄화 공정을 수행하는 것을 포함할 수 있다. 상기 평탄화 공정에 의하여 희생 마스크 패턴들(SMP)이 제거될 수 있다.
희생 패턴들(SFP) 및 식각 정지 패턴들(ESP)이 차례로 그리고 선택적으로 제거될 수 있다. 희생 패턴들(SFP) 및 식각 정지 패턴들(ESP)이 제거된 영역들은 갭 영역들(GR)로 정의될 수 있다. 갭 영역들(GR)에 의해 활성 핀들(AF) 및 하부 절연 구조체들(220)이 부분적으로 노출될 수 있다.
도 16, 도 24a, 및 도 24b를 참조하면, 갭 영역들(GR)의 각각 내에, 게이트 절연 패턴(GI), 게이트 전극(GE), 및 캐핑 패턴(CAP)이 형성될 수 있다. 게이트 절연 패턴(GI), 게이트 전극(GE)을 형성하는 것은 갭 영역들(GR)을 컨포말하게 덮는 게이트 절연 막(미도시)을 형성하는 것, 갭 영역들(GR)을 채우는 게이트 도전 막(미도시)을 형성하는 것, 및 층간 절연막(230)의 상면이 노출될 때까지 평탄화 공정을 수행하는 것을 포함할 수 있다. 이어서, 게이트 전극(GE)을 부분적으로 리세스 시킨 후, 게이트 전극(GE) 상에 캐핑 패턴(CAP)이 형성될 수 있다.
도 16, 도 17a, 및 도 17b를 다시 참조하면, 층간 절연 막(230) 내에, 상부 콘택들(240)이 형성될 수 있다. 상부 콘택들(240)의 각각은 층간 절연 막(230)을 관통하여 소스/드레인 영역들(SD)에 접속될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에 제공된 활성 패턴들; 및
    상기 활성 패턴들의 하부 측벽들을 덮는 하부 절연 구조체를 포함하되,
    상기 활성 패턴들의 각각의 상부는 상기 하부 절연 구조체로부터 돌출되고,
    상기 하부 절연 구조체는:
    상기 기판의 상면 및 상기 활성 패턴들의 상기 하부 측벽들을 컨포말하게 덮는 제1 라인 패턴; 및
    상기 제1 라인 패턴 상의 매립 패턴을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 라인 패턴은:
    상기 기판의 상기 상면을 덮는 수평부; 및
    상기 활성 패턴들의 상기 하부 측벽들을 덮는 수직부들을 포함하고,
    상기 매립 패턴은 상기 수평부의 상면 상에 그리고 상기 수직부들의 측벽들 상에 위치하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 매립 패턴은:
    상기 활성 패턴들 사이에 제공되는 제1 매립부; 및
    상기 활성 패턴들의 외곽에 제공되는 제2 매립부를 포함하는 반도체 장치.
  4. 제3 항에 있어서,
    상기 제1 매립부의 상면은 상기 제2 매립부의 상면과 실질적으로 동일한 레벨을 갖는 반도체 장치.
  5. 제3 항에 있어서,
    상기 제1 매립부의 상면은 상기 제2 매립부의 상면보다 높은 레벨을 갖는 반도체 장치.
  6. 제5 항에 있어서,
    상기 하부 절연 구조체는 상기 제2 매립부 상에 제공되는 제2 라인 패턴을 더 포함하는 반도체 장치.
  7. 제6 항에 있어서,
    상기 제2 라인 패턴은 상기 제1 매립부 상에는 제공되지 않는 반도체 장치.
  8. 제6 항에 있어서,
    상기 제2 라인 패턴의 상면은 상기 제1 매립부의 상기 상면과 실질적으로 동일한 레벨을 갖는 반도체 장치.
  9. 제1 항에 있어서,
    상기 기판 내에 제공되어 활성 영역을 정의하는 소자 분리 막을 더 포함하되,
    상기 활성 패턴들은 상기 활성 영역 상에 위치하고,
    상기 하부 절연 구조체는 상기 소자 분리 막을 덮는 반도체 장치.
  10. 제1 항에 있어서,
    상기 활성 패턴들의 각각은:
    그 하부에 형성된 제1 소스/드레인 영역;
    그 상부에 형성된 제2 소스/드레인 영역; 및
    상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이의 채널 영역을 포함하는 반도체 장치.
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