KR20130005120A - 수직게이트를 구비한 반도체장치 제조 방법 - Google Patents
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Abstract
본 발명은 필라간 간격이 좁아지더라도 수직게이트를 용이하게 분리할 수 있는 반도체장치 제조 방법을 제공하기 위한 것으로, 반도체기판을 식각하여 복수의 필라를 형성하는 단계, 상기 필라를 포함한 전면에 도전막을 형성하는 단계, 상기 도전막을 1차 식각(직진성 식각)하여 상기 필라의 측벽에 예비 게이트를 형성하는 단계 및 상기 예비 게이트의 상부를 2차 식각(등방성식각)하여 수직 게이트를 형성하는 단계를 포함하며, 상술한 본 발명은 감광막패턴을 이용하지 않고 직진성의 식각 및 등방성 식각을 이용하므로써 수직게이트를 용이하게 분리할 수 있고, 아울러 반도체기판의 손상을 균일하게 제어할 수 있는 효과가 있다.
Description
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 수직게이트(Vertical gate)를 구비한 반도체장치 제조 방법에 관한 것이다.
패턴 미세화(pattern shrinkage)는 수율 향상을 위해 가장 핵심이 되는 사항이다. 이러한 패턴 미세화로 인하여 마스크 공정도 점점 더 작은 크기가 요구되고 있고, 이로 인하여 40nm 이하급의 반도체장치에서는 ArF 감광막(Photoresist; PR)이 도입되었으나, 더욱 미세한 패턴이 요구되고 있음에 따라 ArF 감광막도 한계에 이르고 있다.
그리하여 DRAM 등의 반도체장치에서는 새로운 패터닝 기술이 요구되고 있으며, 이에 따라 3차원 구조의 셀(3 Dimension Cell) 형성 기술이 도입되고 있다.
수평채널(Planar channel)을 갖는 트랜지스터로는 반도체장치의 미세화에 의한 누설전류, 온전류(on current), 단채널 효과(Short channel effect) 등에서 물리적 한계에 도달해 더 이상 장치의 소형화가 어려워 지고 있다. 이러한 문제를 해결하기 위해 수직채널(Vertical channel)을 사용하는 트랜지스터(이하, 수직채널 트랜지스터)가 활발히 연구되고 있다.
수직채널 트랜지스터는 반도체기판 상에서 수직으로 연장된 필라(pillar) 형태의 활성영역, 활성영역의 측벽에 형성되는 게이트전극(이를 '수직게이트(Vertical Gate; VG)'라 일컬음), 수직게이트를 중심으로 하여 활성영역의 상부와 하부에 형성된 접합(Junction)을 포함한다. 이와 같이, 수직채널 트랜지스터는 수직게이트를 형성함으로써 채널이 수직방향으로 형성되는 트랜지스터이다.
도 1a 및 도 1b는 종래기술에 따른 반도체장치의 수직게이트 형성 방법을 도시한 도면이다.
도 1a에 도시된 바와 같이, 반도체기판(11) 상에 트렌치(12)에 의해 분리된 복수의 필라(13)를 형성한다. 필라(13)는 활성영역이다. 필라(13)는 하드마스크막(14)를 식각장벽으로 하여 형성한다.
필라(13)의 측벽 및 필라(13) 사이의 표면에 게이트절연막(15)을 형성한다. 게이트절연막(15) 상에 필라(13) 사이를 갭필하는 도전막(16)을 형성한다.
도 1b에 도시된 바와 같이, 도전막(16)을 일부 리세스시킨 후 감광막패턴(17)을 이용하여 도전막을 식각한다. 이로써 필라(13)의 측벽에 수직게이트(16A)가 형성된다.
위와 같이, 종래기술은 필라(13) 사이를 갭필하도록 도전막(16)을 형성한 후 감광막패턴(17)을 이용하여 도전막(16)을 식각하므로써 수직게이트(16A)를 형성하고 있다. 즉, 도전막(16)의 중간을 식각하여 필라(13)의 좌측 및 우측으로 수직게이트(16A)를 분리하는 방법으로 수직게이트(16A)를 구현하고 있다.
그러나, 종래기술은 좌우, 상하간 도전막(16)의 두께가 일정하지 않으며, 분리 식각 공정 진행시 각각의 간격(Space)의 미세한 차이에 의해 하부 실리콘의 손실(18)이 불균일하고, 심한 경우 분리가 않되는 문제(Not Open) 등을 초래한다.
또한 서브 30nm급의 반도체장치를 구현하기 위해서는 20nm폭의 도전막(16)을 좌우로 분리하는 기술이 필요하지만 감광막패턴(17)을 이용한 식각으로는 이러한 분리가 불가능하다.
본 발명은 필라간 간격이 좁아지더라도 수직게이트를 용이하게 분리할 수 있는 반도체장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 반도체기판을 식각하여 복수의 필라를 형성하는 단계; 상기 필라를 포함한 전면에 도전막을 형성하는 단계; 상기 도전막을 1차 식각하여 상기 필라의 측벽에 예비 게이트를 형성하는 단계; 및 상기 예비 게이트의 상부를 2차 식각하여 수직 게이트를 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 예비 게이트의 상부를 2차 식각하여 수직 게이트를 형성하는 단계는 상기 예비 게이트 상에 상기 필라 사이를 갭필하는 절연막을 형성하는 단계; 상기 절연막을 리세스시키는 단계; 및 상기 리세스된 절연막에 의해 노출된 상기 예비 게이트의 상부를 제거하는 단계를 포함하는 것을 특징으로 하며, 상기 1차 식각은 상기 반도체기판에 대해 수직방향의 식각 공정으로 진행하고, 상기 2차 식각은 등방성식각으로 진행하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 반도체기판을 식각하여 복수의 필라를 형성하는 단계; 상기 필라를 포함한 전면에 도전막과 보호막을 차례로 형성하는 단계; 상기 보호막을 스페이서 식각하는 단계; 상기 도전막을 1차 식각하여 상기 필라의 측벽에 예비 게이트를 형성하는 단계; 및 상기 예비 게이트의 상부를 2차 식각하여 수직 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 반도체기판을 식각하여 복수의 필라를 형성하는 단계; 상기 필라를 포함한 전면에 도전막을 형성하는 단계; 및 상기 반도체기판에 대해 수직방향의 식각으로 상기 도전막을 식각하여 수직 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 반도체기판을 식각하여 복수의 제1트렌치에 의해 분리되는 복수의 바디를 형성하는 단계; 상기 제1트렌치를 부분 매립하며 상기 바디의 어느 하나의 측벽 일부와 연결되는 매립비트라인을 형성하는 단계; 상기 바디의 상부를 식각하여 상기 제1트렌치와 교차하는 방향의 제2트렌치에 의해 분리되는 복수의 필라를 형성하는 단계; 상기 필라를 포함한 전면에 도전막을 형성하는 단계; 상기 도전막을 1차 식각하여 상기 필라의 측벽에 예비 게이트를 형성하는 단계; 및 상기 예비 게이트의 상부를 2차 식각하여 수직 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명은 감광막패턴을 이용하지 않고 직진성의 식각 및 등방성 식각을 이용하므로써 수직게이트를 용이하게 분리할 수 있고, 아울러 반도체기판의 손상을 균일하게 제어할 수 있는 효과가 있다.
도 1a 및 도 1b는 종래기술에 따른 반도체장치의 수직게이트 형성 방법을 도시한 도면이다.
도 2a 내지 도 2f는 본 발명의 제1실시예에 따른 반도체장치의 수직게이트 형성 방법을 도시한 도면이다.
도 3a 내지 도 3f는 본 발명의 제2실시예에 따른 반도체장치의 수직게이트 형성 방법을 도시한 도면이다.
도 4a 및 도 4b는 본 발명의 제3실시예에 따른 반도체장치의 수직게이트 형성 방법을 도시한 도면이다.
도 5a 및 도 5b는 본 발명의 실시예를 적용한 반도체장치를 도시한 도면이다.
도 6a 내지 도 6m은 도 5a의 수직게이트 형성 이전의 제조 방법을 도시한 공정 단면도이다.
도 7a 내지 도 7h는 도 5b의 매립비트라인 형성 이후의 수직게이트 제조 방법을 도시한 도면이다.
도 2a 내지 도 2f는 본 발명의 제1실시예에 따른 반도체장치의 수직게이트 형성 방법을 도시한 도면이다.
도 3a 내지 도 3f는 본 발명의 제2실시예에 따른 반도체장치의 수직게이트 형성 방법을 도시한 도면이다.
도 4a 및 도 4b는 본 발명의 제3실시예에 따른 반도체장치의 수직게이트 형성 방법을 도시한 도면이다.
도 5a 및 도 5b는 본 발명의 실시예를 적용한 반도체장치를 도시한 도면이다.
도 6a 내지 도 6m은 도 5a의 수직게이트 형성 이전의 제조 방법을 도시한 공정 단면도이다.
도 7a 내지 도 7h는 도 5b의 매립비트라인 형성 이후의 수직게이트 제조 방법을 도시한 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 제1실시예에 따른 반도체장치의 수직게이트 형성 방법을 도시한 도면이다.
도 2a에 도시된 바와 같이, 소정 구조물이 형성된 반도체기판(201) 상에 복수의 필라(204)를 형성한다. 복수의 필라(204)는 반도체기판(201)을 식각하여 형성되며, 필라(204)를 형성하기 위해 하드마스크막(202)을 식각장벽으로 이용한다. 여기서, 소정 구조물은 매립비트라인 등을 포함한다. 반도체기판(201)은 실리콘기판을 포함한다. 하드마스크막(202)은 산화막(Oxide), 질화막(Nitride) 등과 같은 절연물질(Dielectric material)을 포함한다. 제1실시예에서, 질화막이 하드마스크막(202)으로 사용된다. 복수의 필라(204)는 어느 한 방향으로 연장되는 복수의 트렌치(203)에 의해 분리된다. 필라(204)는 활성영역이 되며, 특히 수직채널 트랜지스터의 채널 및 소스/드레인이 된다. 필라(204)는 적어도 2개의 측벽을 갖는다. 필라 형성 이전의 제조 방법은 후술하기로 한다.
도 2b에 도시된 바와 같이, 필라(204)를 포함한 전면에 도전막(206)을 형성한다. 이때, 도전막(206)은 필라(204) 사이를 갭필하는 것이 아니라 컨포멀(Conformal)하게 형성한다. 이로써 필라(204) 사이에 갭을 갖고 도전막(206)이 형성된다. 도전막(206) 형성전에 게이트절연막(205)을 형성한다. 도전막(206)은 폴리실리콘막을 사용할 수 있고, 저항 감소를 위해 텅스텐막 등의 금속막을 사용할 수 도 있다. 또한, 도전막(206)은 티타늄질화막(TiN) 등의 금속질화막을 이용할 수도 있다. 도전막(206)은 원자층증착법(Atomic Layer Deposition; ALD) 또는 화학기상증착법(Chemical Vapor Deposition; CVD)을 이용하여 형성한다. 게이트절연막(205)은 열산화 또는 증착법을 이용하여 형성할 수 있다. 이하, 게이트절연막(205)은 화학기상증착법을 이용하여 형성한 경우라 가정한다.
도 2c에 도시된 바와 같이, 1차 게이트 식각(207)을 진행한다. 이때, 1차 게이트 식각(207)은 반도체기판(201)에 대해 수직방향의 식각이다. 이로써 도전막(206)이 식각되어 예비 게이트(206A)가 형성된다. 1차 게이트 식각(207)은 건식식각, 예컨대 플라즈마를 이용한 건식식각을 적용한다.
1차 게이트 식각(207) 진행시 도전막(206)을 식각함과 동시에 게이트절연막(205)도 식각한다. 또한, 반도체기판(201) 표면도 일정 깊이 식각한다(도면부호 208 참조). 이로써 예비 게이트(206A)가 완전히 분리되도록 한다. 예비게이트(206A)와 필라(204) 사이에는 게이트절연막(205A)이 잔류한다.
도 2d에 도시된 바와 같이, 예비 게이트(206A)가 형성된 구조의 전면에 절연막(209)을 형성한다. 절연막(209)은 필라(204) 사이를 갭필하면서 형성된다. 절연막(209)은 실리콘산화막 등의 산화막을 포함한다. 보이드없이 갭필되도록 BPSG, SOD(Spin On Dielectric) 등을 이용하여 형성할 수 있다.
도 2e에 도시된 바와 같이, 절연막(209)을 리세스시킨다. 이로써 예비게이트(206A)의 상부를 노출시키는 절연막패턴(209A)이 형성된다. 절연막(209)을 리세스시키기 위해 건식식각 또는 습식식각을 적용한다. 절연막패턴(209A)의 리세스된 표면은 필라(204)의 상부 표면으로부터 일정 깊이 더 아래에 위치한다.
도 2f에 도시된 바와 같이, 절연막패턴(209A)에 의해 노출된 예비게이트(206A)의 상부를 선택적으로 제거한다. 이를 2차 게이트 식각(210)이라고 하며, 이로써 수직게이트(206B)가 형성된다. 수직게이트(206B)의 높이는 후속 SAC 공정시 숏트를 방지하는 높이가 된다. 수직게이트(206B)와 필라(204) 사이에는 게이트절연막(205B)이 여전히 잔류한다. 즉, 게이트절연막(205B)도 등방성식각을 통해 일부를 제거한다. 다른 실시예에서, 게이트절연막(205B)은 식각하지 않을수도 있다.
2차 게이트 식각(210)은 등방성 식각을 적용한다. 위와 같은 2차 게이트식각(210) 진행시 수직게이트(206B)의 측면은 절연막패턴(209A)에 의해 보호된다.
도 3a 내지 도 3f는 본 발명의 제2실시예에 따른 반도체장치의 수직게이트 형성 방법을 도시한 도면이다.
도 3a에 도시된 바와 같이, 소정 구조물이 형성된 반도체기판(301) 상에 하드마스크막(302)을 형성한다. 여기서, 소정 구조물은 매립비트라인, 비트라인콘택 등을 포함한다. 매립비트라인 및 비트라인콘택의 형성 방법을 후술하기로 한다. 반도체기판(301)은 실리콘기판을 포함한다. 하드마스크막(302)은 산화막(Oxide), 질화막(Nitride) 등과 같은 절연물질(Dielectric material)을 포함한다. 제2실시예에서, 질화막이 하드마스크막(302)으로 사용된다.
하드마스크막(302)을 식각장벽으로 하여 반도체기판(301)을 일정 깊이 식각한다. 이에 따라 트렌치(303)에 의해 분리되는 복수의 필라(304)가 형성된다. 여기서, 필라(304)는 활성영역이 되며, 특히 수직채널 트랜지스터의 채널 및 소스/드레인이 된다. 필라(304)는 적어도 2개의 측벽을 갖는다.
도 3b에 도시된 바와 같이, 트렌치(303)를 포함한 전면에 도전막(306)을 형성한다. 이때, 도전막(306)은 필라 사이를 갭필하는 것이 아니라 컨포멀하게 형성한다. 이로써 필라(304) 사이에 갭을 갖고 도전막(306)이 형성된다. 도전막(306) 형성전에 게이트절연막(305)을 형성한다. 도전막(306)은 폴리실리콘막을 사용할 수 있고, 저항 감소를 위해 텅스텐막 등의 금속막을 사용한다. 또한, 도전막(306)은 티타늄질화막 등의 금속질화막을 이용할 수도 있다. 도전막(306)은 원자층증착법(Atomic Layer Deposition; ALD) 또는 화학기상증착법(Chemical Vapor Deposition; CVD)을 이용하여 형성한다. 게이트절연막(305)은 열산화 또는 증착법을 이용하여 형성할 수 있다. 이하, 게이트절연막(305)은 화학기상증착법을 이용하여 형성한 경우라 가정한다.
다음으로, 도전막(306) 상에 보호막(307)을 형성한다. 보호막(307)은 실리콘질화막 등의 질화막을 포함한다. 보호막(307)은 후속 게이트식각 공정시 플라즈마로 인한 손상을 방지하기 위한 물질이다.
도 3c에 도시된 바와 같이, 보호막(307)을 선택적으로 식각한다. 이에 따라 도전막(306)의 측벽을 덮는 스페이서(307A)가 형성된다. 스페이서(307A)를 형성하기 위해 스페이서 식각을 실시하며, 스페이서 식각은 에치백 공정을 포함한다.
다음으로, 1차 게이트 식각(308)을 진행한다. 이때, 1차 게이트 식각(308)은 반도체기판(301)에 대해 수직방향의 식각이다. 이로써 도전막이 식각되어 예비 게이트(306A)가 형성된다. 1차 게이트 식각(308)은 건식식각, 예컨대 플라즈마를 이용한 건식식각을 적용한다.
1차 게이트 식각(308)을 진행할 때 도전막(306)을 식각함과 동시에 게이트절연막(305)도 식각하며, 반도체기판(301) 표면도 일정 깊이 식각한다(도면부호 309 참조). 이로써 예비 게이트(306A)가 완전히 분리되도록 한다. 예비게이트(306A)와 필라(304) 사이에는 게이트절연막(305A)이 잔류한다.
상술한 1차 게이트 식각(308)시 보호막(307A)이 예비게이트(306A)의 측벽을 플라즈마손상으로부터 보호한다.
도 3d에 도시된 바와 같이, 예비 게이트(306A)가 형성된 구조의 전면에 절연막(310)을 형성한다. 절연막(310)은 필라(304) 사이를 갭필하면서 형성된다. 절연막(310)은 실리콘산화막 등의 산화막을 포함한다. 보이드없이 갭필되도록 BPSG, SOD(Spin On Dielectric) 등을 이용하여 형성할 수 있다.
도 3e에 도시된 바와 같이, 절연막(310)을 리세스시킨다. 이로써 예비게이트(306A)의 상부를 노출시키는 절연막패턴(310A)이 형성된다. 절연막(310)을 리세스시키기 위해 건식식각 또는 습식식각을 적용한다. 절연막패턴(310A)의 리세스된 표면은 필라(304)의 상부 표면으로부터 일정 깊이 더 아래에 위치한다.
도 3f에 도시된 바와 같이, 절연막패턴(310A)에 의해 노출된 예비게이트(306A)의 상부를 선택적으로 제거한다. 이를 2차 게이트 식각(311)이라고 하며, 이로써 수직게이트(306B)가 형성된다. 수직게이트(306B)의 높이는 후속 SAC 공정시 숏트를 방지하는 높이가 된다. 수직게이트(306B)와 필라(304) 사이에는 게이트절연막(305B)이 잔류한다. 즉, 게이트절연막(305B)도 등방성식각을 통해 일부를 제거한다. 다른 실시예에서, 게이트절연막(305B)은 식각하지 않을수도 있다. 보호막(307A)도 일부가 제거될 수 있다(도면부호 307B).
2차 게이트 식각(311)은 등방성 식각을 적용한다. 위와 같은 2차 게이트식각(311) 진행시 수직게이트(306B)의 측면은 절연막패턴(310A) 및 보호막(307B)에 의해 보호된다.
도 4a 및 도 4b는 본 발명의 제3실시예에 따른 반도체장치의 수직게이트 형성 방법을 도시한 도면이다.
도 4a에 도시된 바와 같이, 소정 구조물이 형성된 반도체기판(401) 상에 복수의 필라(404)를 형성한다. 복수의 필라(404)는 반도체기판(401)을 식각하여 형성되며, 필라(404)를 형성하기 위해 하드마스크막(402)을 식각장벽으로 이용한다. 여기서, 소정 구조물은 매립비트라인 등을 포함한다. 반도체기판(401)은 실리콘기판을 포함한다. 하드마스크막(402)은 산화막(Oxide), 질화막(Nitride) 등과 같은 절연물질(Dielectric material)을 포함한다. 제3실시예에서, 질화막이 하드마스크막(402)으로 사용된다. 복수의 필라(404)는 어느 한 방향으로 연장되는 복수의 트렌치(403)에 의해 분리된다. 필라(404)는 활성영역이 되며, 특히 수직채널 트랜지스터의 채널 및 소스/드레인이 된다. 필라(404)는 적어도 2개의 측벽을 갖는다. 필라 형성 이전의 제조 방법은 후술하기로 한다.
다음으로, 필라(404)를 포함한 전면에 도전막(406)을 형성한다. 이때, 도전막(406)은 필라(404) 사이를 갭필하는 것이 아니라 컨포멀(Conformal)하게 형성한다. 이로써 필라(404) 사이에 갭을 갖고 도전막(406)이 형성된다. 도전막(406) 형성전에 게이트절연막(405)을 형성한다. 도전막(406)은 폴리실리콘막을 사용할 수 있고, 저항 감소를 위해 텅스텐막 등의 금속막을 사용할 수 도 있다. 또한, 도전막(406)은 티타늄질화막(TiN) 등의 금속질화막을 이용할 수도 있다. 도전막(406)은 원자층증착법(Atomic Layer Deposition; ALD) 또는 화학기상증착법(Chemical Vapor Deposition; CVD)을 이용하여 형성한다. 게이트절연막(405)은 열산화 또는 증착법을 이용하여 형성할 수 있다. 이하, 게이트절연막(405)은 화학기상증착법을 이용하여 형성한 경우라 가정한다.
도 4b에 도시된 바와 같이, 게이트 식각(407)을 진행한다. 이때, 게이트 식각(407)은 반도체기판(401)에 대해 수직방향의 식각이다. 이로써 도전막(406)이 식각되어 수직게이트(406A)가 형성된다. 게이트 식각(407)은 건식식각, 예컨대 플라즈마를 이용한 건식식각을 적용한다.
게이트 식각(407) 진행시 도전막(406)을 식각함과 동시에 게이트절연막(405)도 식각한다. 또한, 반도체기판(401) 표면도 일정 깊이 식각한다(도면부호 408 참조). 이로써 수직게이트(406A)가 완전히 분리되도록 한다. 수직게이트(406A)와 필라(404) 사이에는 게이트절연막(405A)이 잔류한다.
상술한 제3실시예에 따르면, 제1실시예와 다르게 1차 게이트식각과 2차 게이트식각을 진행하는 것이 아니라, 한번에 게이트식각(407) 공정을 진행한다. 이로써, 절연막 갭필, 리세스 및 등방성식각의 공정을 생략할 수 있다.
도 5a 및 도 5b는 본 발명의 실시예를 적용한 반도체장치를 도시한 도면이다. 도 5a는 수직 게이트 형성전의 단면도이고, 도 5b는 수직게이트가 형성된 단면도이다. 도 5b는 도 5a의 B-B' 선 및 C-C'선에 따른 단면을 동시에 도시한다.
도 5a를 참조하면, 반도체기판(21) 상에 트렌치(23)에 의해 분리되는 바디(24)가 형성된다. 바디(24) 상에는 하드마스크막(22)이 형성된다. 바디(24)의 측벽 및 트렌치(23)의 표면에는 절연막이 형성된다. 절연막은 제1라이너막패턴(25A)과 제2라이너막패턴(27A)을 포함한다. 절연막은 오픈부가 형성되어 있고, 오픈부에 의해 노출된 바디(24)의 어느 하나의 측벽에는 제1접합(33)이 형성된다. 트렌치(23) 내부를 일부 매립하는 매립비트라인(35A)이 형성된다. 매립비트라인(35A)은 제1접합(33)과 연결된다.
도 5b를 참조하면, 바디(24)가 활성바디(24A)와 활성필라(24B)로 구분된다. 바디(24)를 식각하여 활성바디(24A) 상에 복수의 활성필라(24B)를 형성한다. 활성필라(24B) 사이에는 제1층간절연막(36)이 형성된다. 활성필라(24B)의 측벽에는 게이트절연막(37)을 사이에 두고 수직게이트(38B)가 형성된다. 수직게이트(38B) 사이에는 제2층간절연막(40A)이 형성된다. 제2층간절연막(40A) 상에 제3층간절연막(42)이 형성된다. 제3층간절연막(42) 및 하드마스크막(22)을 관통하여 활성필라(24B)의 상부에 스토리지노드콘택플러그(44)가 연결된다. 활성필라(24B)의 상부에는 제2접합(43)이 형성되며, 제2접합(43)이 스토리지노드콘택플러그(44)와 연결된다. 제1접합(33)과 제2접합(43) 사이에 수직게이트(38B)에 의해 수직채널(VC)이 형성된다. 스토리지노드콘택플러그(44) 상에 캐패시터의 스토리지노드(45)가 형성된다.
도 6a 내지 도 6m은 도 5a의 수직게이트 형성 이전의 제조 방법을 도시한 공정 단면도이다.
도 6a에 도시된 바와 같이, 반도체기판(21) 상에 하드마스크막(22)을 형성한다. 반도체기판(21)은 실리콘기판을 포함한다. 하드마스크막(22)은 질화막을 포함한다. 또한, 하드마스크막(22)은 산화막과 질화막을 포함하는 다층 구조일 수 있다. 예를 들어, 하드마스크막(22)은 하드마스크질화막(HM Nitride)과 하드마스크산화막(HM Oxide)의 순서로 적층될 수 있다. 또한, 하드마스크막(22)은 하드마스크질화막, 하드마스크산화막, 하드마스크실리콘산화질화막(HM SiON) 및 하드마스크카본막(HM Carbon)의 순서로 적층될 수도 있다. 하드마스크질화막을 포함하는 경우에는 반도체기판(21)과 하드마스크막(22) 사이에 패드산화막(Pad oixde)이 더 형성될 수 있다. 하드마스크막(22)은 미도시된 감광막패턴을 이용하여 형성된다.
이어서, 하드마스크막(22)을 식각장벽으로 하여 트렌치 식각 공정(Trench etch process)을 진행한다. 예컨대, 하드마스크막(22)을 식각장벽으로 반도체기판(21)을 일정 깊이 식각하여 바디(24)를 형성한다. 바디(24)는 트렌치(23)에 의해 서로 분리된다. 바디(24)는 트랜지스터가 형성되는 활성영역을 포함한다. 바디(24)는 2개의 측벽(Both Sidewall)을 갖는다. 트렌치 식각 공정은 비등방성식각(Anisotropic etch)을 포함한다. 반도체기판(21)이 실리콘기판인 경우, 비등방성식각은 Cl2 또는 HBr 가스를 단독으로 사용하거나, 또는 이들 가스를 혼합하여 사용하는 플라즈마 건식식각(Plasma dry etch)을 포함할 수 있다. 상술한 트렌치(23)에 의해 복수의 바디(24)가 반도체기판(21) 상에 형성된다.
절연막으로서 제1라이너막(25)을 형성한다. 제1라이너막(25)은 실리콘산화막 등의 산화막을 포함한다.
제1라이너막(25) 상에 바디(24) 사이의 트렌치(23)를 갭필하는 희생막(26)을 형성한다. 희생막(26)은 언도우프드 폴리실리콘(Undoped polysilicon) 또는 비정질실리콘(Amorphous silicon)을 포함한다.
도 6b에 도시된 바와 같이, 하드마스크막(24)의 표면이 드러날때까지 희생막(26)을 평탄화한다. 희생막(26)의 평탄화는 화학적기계적연마(Chmiecal Mechanical Polishing; CMP) 공정을 포함한다. 연속하여 에치백 공정(Etch-back process)을 진행한다. 이와 같은 에치백 공정 후에 제1리세스(R1)를 제공하는 희생막(26A)이 형성된다. 화학적기계적연마 공정시 하드마스크막(24) 상의 제1라이너막(25)이 연마될 수 있다. 이에 따라, 하드마스크막(24)과 트렌치(23)의 양쪽 측벽을 덮는 제1라이너막패턴(25A)이 형성된다. 제1라이너막패턴(25A)은 트렌치(23)의 바닥도 덮는다.
이어서, 습식식각(Wet etch)을 이용하여 제1라이너막패턴(25A)을 슬리밍(slimming)한다. 이때, 습식식각 시간을 조절하므로써 바디(24)의 측벽에서 제1라이너막패턴(25A)이 일정 두께를 갖고 잔류하도록 한다.
도 6c에 도시된 바와 같이, 희생막패턴(26A)을 포함한 전면에 절연막으로서 제2라이너막(27)을 형성한다. 제2라이너막(27)은 실리콘질화막 등의 질화막을 포함한다. 제2라이너막(27)은 제1라이너막패턴(25A)의 슬리밍된 두께와 동일하게 형성한다.
도 6d에 도시된 바와 같이, 제2라이너막(27)을 선택적으로 식각한다. 이에 따라 제1라이너막패턴(25A)의 슬리밍 영역에 제2라이너막패턴(27A)이 형성된다. 제2라이너막패턴(27A)을 형성하기 위해 에치백 공정을 적용할 수 있고, 이로써, 제2라이너막패턴(27A)은 스페이서 형태가 된다.
계속해서, 제2라이너막패턴(27A)을 식각장벽으로 하여 희생막패턴(26A)을 일정 깊이 리세스시킨다. 이에 따라, 제1라이너막패턴(25A)의 일부 표면을 노출시키는 제2리세스(R2)가 형성된다. 제2리세스(R2)를 형성시키는 희생막패턴(26A)은 도면부호 '26B'가 된다. 희생막패턴(26B)이 폴리실리콘을 포함하는 경우, 에치백 공정을 이용하여 리세스시킨다.
도 6e에 도시된 바와 같이, 제2리세스(R2)를 포함한 전면에 컨포멀하게 금속질화막을 형성한다. 이후, 스페이서식각을 실시하여 희생스페이서(28)를 형성한다. 희생스페이서(28)는 바디(24)의 양쪽 측벽에 형성된다. 희생스페이서(28)는 티타늄질화막(TiN)을 포함한다.
도 6f에 도시된 바와 같이, 희생스페이서(28)가 형성된 제2리세스(R2)를 갭필하는 갭필막(29)을 형성한다. 갭필막(29)은 산화막을 포함한다. 갭필막(28)은 스핀온절연막(Spin On Dielectric; SOD)을 포함한다.
이어서, 갭필막(28)을 평탄화한 후 에치백한다. 이에 따라, 리세스된 갭필막(29)이 형성된다.
갭필막(29)을 포함한 전면에 제3라이너막(30)을 형성한다. 제3라이너막(30)은 언도우프드 폴리실리콘을 포함한다.
도 6g에 도시된 바와 같이, 틸트이온주입(31)을 진행한다.
틸트이온주입(31)은 일정 각도로 틸트를 주어 도펀트(Dopnat)를 이온주입한다. 제3라이너막(30) 중에서 일부에 도펀트가 주입된다.
틸트이온주입(31) 공정은 소정 각도를 갖고 진행된다. 소정각도는 약 5∼30°를 포함한다. 이온빔(Ion beam)은 하드마스크막(24)에 의해 일부가 새도우(Shadow)된다. 따라서, 제3라이너막(30)의 일부는 도핑되지만 나머지는 언도우프드로 잔류한다. 예를 들어, 이온주입되는 도펀트는 P형 도펀트, 바람직하게 보론(Boron)이며, 보론을 이온주입하기 위해 도펀트소스는 BF2를 사용한다. 그 결과, 제3라이너막(30)의 일부는 언도우프드로 잔류하는데, 이 부분은 하드마스크막(24)의 왼쪽에 인접하는 부분이다.
이와 같은 도펀트의 틸트이온주입(31)에 의해 제3라이너막 중 하드마스크막(24)의 상부면에 형성된 부분과 하드마스크막(24)의 오른쪽에 인접하는 일부는 도펀트가 도핑된 도우프드 제3라이너막(30A)이 된다. 도펀트가 주입되지 않은 제3라이너막은 언도우프드 제3라이너막(30B)이 된다.
도 6h에 도시된 바와 같이, 언도우프드 제3라이너막(30B)을 제거한다. 여기서, 제3라이너막으로 사용된 폴리실리콘은 도펀트의 도핑 유무에 따라 식각속도의 차이가 발생한다. 특히, 도펀트가 주입되지 않은 언도우프드 폴리실리콘은 습식식각속도가 빠르다. 따라서, 언도우프드 폴리실리콘만을 습식식각할 수 있는 선택비가 높은 케미컬을 이용하여 언도우프드 폴리실리콘을 선택적으로 제거한다. 언도우프드 제3라이너막(30B)은 습식식각(Wet etching) 또는 습식세정(Wet cleaning)을 이용하여 제거한다.
위와 같이 언도우프드 제3라이너막(30B)을 제거하면, 도우프드 제3라이너막(30A)만 잔류한다.
이어서, 희생스페이서(28) 중 어느 하나를 제거한다. 이에 따라, 갭필막(29)과 제2라이너막패턴(27A) 사이에 갭(도면부호 생략)이 형성된다. 희생스페이서(28)은 습식식각을 이용하여 제거한다. 이에 따라, 하나의 희생스페이서(28)가 잔류한다.
도 6i에 도시된 바와 같이, 측벽 일부를 노출시키기 위해 세정 공정(Cleaning process)을 진행한다.
세정 공정은 습식세정(Wet cleaning)을 포함한다. 습식세정은 불산(HF), BOE(Buffered Oxide Etchant) 등을 이용한다. 습식세정을 이용하면, 희생막(26B), 희생스페이서(28), 및 제2라이너막패턴(27A)을 손상시키지 않고 제1라이너막패턴(25A)을 선택적으로 제거할 수 있다.
상술한 바와 같이, 하드마스크막(24), 제1라이너막패턴(25A), 제2라이너막패턴(27A), 희생막(26B) 및 희생스페이서(28)을 통틀어 '절연막'이라 약칭한다. 따라서, 절연막은 바디(24)의 어느 하나의 측벽 일부를 노출시키는 오픈부(32)를 제공한다.
도 6j에 도시된 바와 같이, 도우프드 제3라이너막(30A)을 제거한다. 이때, 도우프드 제3라이너막(30A)과 희생막(26B)이 동일하게 폴리실리콘이므로, 동시에 제거된다.
다음으로, 희생스페이서(28)를 제거한다.
도 6k에 도시된 바와 같이, 오픈부(32)가 형성된 바디(24)의 측벽 일부에 제1접합(33)을 형성한다. 제1접합(33)을 형성하는 방법은 틸트 이온주입(Tilt implant), 플라즈마도핑법(Plasma doping)을 적용할 수 있다. 이하, 플라즈마도핑법(34)을 적용한 경우라 가정한다. 제1접합(33)에 도핑된 불순물은 1×1020atoms/cm3 이상의 도핑농도(Doping concentration)를 갖는다. 제1접합(33)은 인(Ph) 또는 비소(As)가 도핑되어 있다. 이에 따라, 제1접합(33)은 N형 접합(N type junction)이 된다. 플라즈마도핑법(34)을 적용하면 제1접합(33)의 깊이(측면확산깊이)를 얕게 제어할 수 있고, 또한, 도펀트의 농도 조절이 용이하다. 제1접합(33)은 수직채널트랜지스터의 소스 또는 드레인이 된다.
도 6l에 도시된 바와 같이, 제1접합(33)이 형성된 전체 구조를 따라 제1도전막(35)을 형성한다. 제1도전막(35)은 바디(24) 사이를 갭필한다. 제1도전막(35)은 매립비트라인으로 사용되는 물질로서, 저항이 낮은 저저항 물질로 형성한다. 예컨대, 제1도전막(35)은 금속막 또는 금속질화막(Metal nitride)을 포함한다. 제1도전막(35)은 티타늄질화막(TiN)을 포함한다.
도 6m에 도시된 바와 같이, 제1도전막(35)에 대해 평탄화 및 에치백 공정을 순차적으로 실시한다. 이로써 트렌치(23) 내부에만 제2도전막패턴(35A)을 잔류시킨다. 평탄화는 하드마스크막(22)의 표면이 노출될때까지 진행하며, 예컨대, 화학적기계적연마(CMP)를 적용하여 실시한다. 에치백 공정에 의해 제1도전막패턴(35A)은 매립비트라인이 된다. 이하, 도면부호 '35A'를 매립비트라인이라 한다. 금속막 또는 금속질화막을 이용하여 매립비트라인(35A)을 형성하므로써 매립비트라인의 저항을 낮출 수 있다.
도 7a 내지 도 7h는 매립비트라인 이후의 수직게이트 제조 방법을 도시한 도면이다. 이하, 설명의 편의를 위해 도 7a 내지 도 7h는 도 6m의 B-B' 및 C-C'에 따른 단면도를 동시에 도시하기로 한다.
도 7a에 도시된 바와 같이, 매립비트라인(35A)이 형성된 구조의 전면에 제1층간절연막(36)을 형성한다. 제1층간절연막(36)은 매립비트라인 상부를 갭필한다. 제1층간절연막(36)은 BPSG 등의 산화막을 포함한다.
이어서, 하드마스크막(22)의 표면이 노출될때까지 제1층간절연막(36)을 평탄화한다. 평탄화는 화학적기계적연마(CMP)를 이용한다.
이 후, 공정은 제1실시예 내지 제3실시예 중 어느 하나의 실시예를 따른다. 예를 들어, 제1실시예를 적용한 경우를 설명하기로 한다.
도 7b에 도시된 바와 같이, 제1층간절연막(36)과 바디(24)의 상부를 식각한다. 제1층간절연막(36) 및 바디(24)를 식각하기 위해 미도시된 감광막패턴이 사용된다. 감광막패턴은 매립비트라인(35A)과 교차하는 방향의 라인/스페이스 패턴이다. 이로써, 매립비트라인(35A)과 감광막패턴은 서로 교차한다. 감광막패턴을 식각장벽으로 하여 제1층간절연막(36)을 일정 깊이 식각한다. 제1층간절연막(36) 식각시 하드마스크막(22) 및 바디(24)도 일정 깊이 식각한다.
이에 따라, 바디(24)는 활성바디(24A)와 활성필라(24B)로 구분된다. 복수의 활성바디(24A) 각각 상부에 복수의 활성필라(24B)가 형성된다. 즉, 하나의 활성바디(24A) 상에는 복수의 활성필라(24B)가 형성되며, 복수의 활성필라(24B)는 워드라인트렌치(36A)에 의해 서로 분리된다. 복수의 활성바디(24A)는 트렌치(23)에 의해 분리된다. 활성바디(24A)와 활성필라(24B)는 활성영역이 된다. 활성바디(24A)는 제1접합(33)이 형성된 부분으로서, 매립비트라인(35A)과 동일한 방향으로 연장된 라인 형태이다. 활성필라(24B)는 활성바디(24A) 상에서 수직방향으로 연장된 필라이다. 활성필라(24B)는 셀 단위로 형성된다. 제1층간절연막(36)의 잔류 두께는 매립비트라인(35A)과 수직게이트간 분리막 역할을 한다.
도 7c에 도시된 바와 같이, 활성필라(24B)를 포함한 전면에 제2도전막(38)을 형성한다. 이때, 제2도전막(38)은 활성필라(24B) 사이를 갭필하는 것이 아니라 컨포멀(Conformal)하게 형성한다. 이로써 활성필라(24B) 사이에 갭을 갖고 제2도전막(38)이 형성된다. 제2도전막(38) 형성전에 게이트절연막(37)을 형성한다. 제2도전막(38)은 폴리실리콘막을 사용할 수 있고, 저항 감소를 위해 텅스텐막 등의 금속막을 사용할 수 도 있다. 또한, 제2도전막(38)은 티타늄질화막(TiN) 등의 금속질화막을 이용할 수도 있다. 제2도전막(38)은 원자층증착법(Atomic Layer Deposition; ALD) 또는 화학기상증착법(Chemical Vapor Deposition; CVD)을 이용하여 형성한다. 게이트절연막(37)은 열산화 또는 증착법을 이용하여 형성할 수 있다. 이하, 게이트절연막(37)은 화학기상증착법을 이용하여 형성한 경우라 가정한다.
도 7d에 도시된 바와 같이, 1차 게이트 식각(39)을 진행한다. 이때, 1차 게이트 식각(39)은 반도체기판(21)에 대해 수직방향의 식각이다. 이로써 제2도전막(38)이 식각되어 예비 게이트(38A)가 형성된다. 1차 게이트 식각(39)은 건식식각, 예컨대 플라즈마를 이용한 건식식각을 적용한다.
1차 게이트 식각(39) 진행시 제2도전막(38)을 식각함과 동시에 게이트절연막(37)도 식각한다. 또한, 반도체기판(21) 표면도 일정 깊이 식각한다. 이로써 예비 게이트(38A)가 완전히 분리되도록 한다. 예비게이트(38A)와 활성필라(24B) 사이에는 게이트절연막(37)이 잔류한다.
도 7e에 도시된 바와 같이, 예비 게이트(38A)가 형성된 구조의 전면에 제2층간절연막(40)을 형성한다. 제2층간절연막(40)은 활성필라(24B) 사이를 갭필하면서 형성된다. 제2층간절연막(40)은 실리콘산화막 등의 산화막을 포함한다. 보이드없이 갭필되도록 BPSG, SOD(Spin On Dielectric) 등을 이용하여 형성할 수 있다.
도 7f에 도시된 바와 같이, 제2층간절연막(40)을 리세스시킨다. 이로써 예비게이트(38A)의 상부를 노출시키는 제2층간절연막(40A)이 잔류한다. 제2층간절연막(40)을 리세스시키기 위해 건식식각 또는 습식식각을 적용한다. 제2층간절연막(40A)의 리세스된 표면은 활성필라(24B)의 상부 표면으로부터 일정 깊이 더 아래에 위치한다.
도 7g에 도시된 바와 같이, 제2층간절연막(40A)에 의해 노출된 예비게이트(38A)의 상부를 선택적으로 제거한다. 이를 2차 게이트 식각(41)이라고 하며, 이로써 수직게이트(38B)가 형성된다. 수직게이트(38B)의 높이는 후속 SAC 공정시 숏트를 방지하는 높이가 된다. 수직게이트(38B)와 활성필라(24B) 사이에는 게이트절연막(37)이 여전히 잔류한다. 즉, 게이트절연막(37)도 등방성식각을 통해 일부를 제거한다. 게이트절연막(37)은 식각하지 않을수도 있다.
2차 게이트 식각(41)은 등방성 식각을 적용한다. 위와 같은 2차 게이트식각(41) 진행시 수직게이트(38B)의 측면은 제2층간절연막(40A)에 의해 보호된다.
도 7h에 도시된 바와 같이, 수직게이트(38B)를 포함한 전면에 제3층간절연막(42)을 형성한다.
스토리지노드콘택식각을 실시하여 활성필라(24B)의 상부를 노출시킨다. 이후, 스토리지노드콘택플러그(SNC, 44)를 형성한다. 스토리지노드콘택플러그(44)를 형성하기 전에 이온주입을 실시하여 또다른 접합, 즉 드레인(Drain)의 역할을 하는 제2접합(43)을 형성할 수 있다. 이에 따라, 제2접합(43), 제1접합(33) 및 수직게이트(38B)에 의해 수직채널트랜지스터가 형성된다. 수직게이트(38B)에 의해 제2접합(43)과 제1접합(33) 사이에 수직채널(도면부호 'VC')이 형성된다. 제1접합(33)은 수직채널트랜지스터의 소스(Source)가 된다.
스토리지노드콘택플러그(44) 상에 캐패시터의 스토리지노드(Storage node, 45)를 형성한다. 스토리지노드(45)는 실린더(Cylinder) 형태가 될 수 있다. 다른 실시예에서, 스토리지노드(45)는 필라 또는 콘케이브(Concave) 형태가 될 수도 있다. 후속하여 유전막 및 상부전극(도시 생략)을 형성한다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
201 : 반도체기판 202 : 하드마스크막
203 : 트렌치 204 : 바디
205 : 라이너산화막 206 : 라이너질화막
207 : 오픈부 208B : 접합연장부
210 : 접합 211B : 매립비트라인
203 : 트렌치 204 : 바디
205 : 라이너산화막 206 : 라이너질화막
207 : 오픈부 208B : 접합연장부
210 : 접합 211B : 매립비트라인
Claims (21)
- 반도체기판을 식각하여 복수의 필라를 형성하는 단계;
상기 필라를 포함한 전면에 도전막을 형성하는 단계;
상기 도전막을 1차 식각하여 상기 필라의 측벽에 예비 게이트를 형성하는 단계; 및
상기 예비 게이트의 상부를 2차 식각하여 수직 게이트를 형성하는 단계
를 포함하는 반도체장치 제조 방법.
- 제1항에 있어서,
상기 예비 게이트의 상부를 2차 식각하여 수직 게이트를 형성하는 단계는,
상기 예비 게이트 상에 상기 필라 사이를 갭필하는 절연막을 형성하는 단계;
상기 절연막을 리세스시키는 단계; 및
상기 리세스된 절연막에 의해 노출된 상기 예비 게이트의 상부를 제거하는 단계
를 포함하는 반도체장치 제조 방법.
- 제2항에 있어서,
상기 예비 게이트의 상부를 제거하는 단계,
등방성식각으로 진행하는 반도체장치 제조 방법.
- 제2항에 있어서,
상기 절연막을 리세스시키는 단계는,
습식식각 공정으로 진행하는 반도체장치 제조 방법.
- 제1항에 있어서,
상기 1차 식각은 상기 반도체기판에 대해 수직방향의 식각 공정으로 진행하고, 상기 2차 식각은 등방성식각으로 진행하는 반도체장치 제조 방법.
- 제1항에 있어서,
상기 도전막을 형성하는 단계에서,
상기 도전막은 폴리실리콘막 또는 금속막으로 형성하는 반도체장치 제조 방법.
- 반도체기판을 식각하여 복수의 필라를 형성하는 단계;
상기 필라를 포함한 전면에 도전막과 보호막을 차례로 형성하는 단계;
상기 보호막을 스페이서 식각하는 단계;
상기 도전막을 1차 식각하여 상기 필라의 측벽에 예비 게이트를 형성하는 단계; 및
상기 예비 게이트의 상부를 2차 식각하여 수직 게이트를 형성하는 단계
를 포함하는 반도체장치 제조 방법.
- 제7항에 있어서,
상기 예비 게이트의 상부를 2차 식각하여 수직 게이트를 형성하는 단계는,
상기 예비 게이트 상에 상기 필라 사이를 갭필하는 절연막을 형성하는 단계;
상기 절연막을 리세스시키는 단계; 및
상기 리세스된 절연막에 의해 노출된 상기 예비 게이트의 상부를 제거하는 단계
를 포함하는 반도체장치 제조 방법.
- 제8항에 있어서,
상기 예비 게이트의 상부를 제거하는 단계,
등방성식각으로 진행하는 반도체장치 제조 방법.
- 제8항에 있어서,
상기 절연막을 리세스시키는 단계는,
습식식각 공정으로 진행하는 반도체장치 제조 방법.
- 제7항에 있어서,
상기 1차 식각은 상기 반도체기판에 대해 수직방향의 식각 공정으로 진행하고, 상기 2차 식각은 등방성식각으로 진행하는 반도체장치 제조 방법.
- 제7항에 있어서,
상기 도전막을 형성하는 단계에서,
상기 도전막은 폴리실리콘막 또는 금속막으로 형성하는 반도체장치 제조 방법.
- 제7항에 있어서,
상기 보호막을 형성하는 단계에서,
상기 보호막은 질화막을 포함하는 반도체장치 제조 방법.
- 반도체기판을 식각하여 복수의 필라를 형성하는 단계;
상기 필라를 포함한 전면에 도전막을 형성하는 단계; 및
상기 반도체기판에 대해 수직방향의 식각으로 상기 도전막을 식각하여 수직 게이트를 형성하는 단계
를 포함하는 반도체장치 제조 방법.
- 반도체기판을 식각하여 복수의 제1트렌치에 의해 분리되는 복수의 바디를 형성하는 단계;
상기 제1트렌치를 부분 매립하며 상기 바디의 어느 하나의 측벽 일부와 연결되는 매립비트라인을 형성하는 단계;
상기 바디의 상부를 식각하여 상기 제1트렌치와 교차하는 방향의 제2트렌치에 의해 분리되는 복수의 필라를 형성하는 단계;
상기 필라를 포함한 전면에 도전막을 형성하는 단계;
상기 도전막을 1차 식각하여 상기 필라의 측벽에 예비 게이트를 형성하는 단계; 및
상기 예비 게이트의 상부를 2차 식각하여 수직 게이트를 형성하는 단계
를 포함하는 반도체장치 제조 방법.
- 제15항에 있어서,
상기 필라의 상부에 연결되는 스토리지노드를 구비하는 캐패시터를 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
- 제15항에 있어서,
상기 예비 게이트의 상부를 2차 식각하여 수직 게이트를 형성하는 단계는,
상기 예비 게이트 상에 상기 필라 사이를 갭필하는 절연막을 형성하는 단계;
상기 절연막을 리세스시키는 단계;
상기 리세스된 절연막에 의해 노출된 상기 예비 게이트의 상부를 제거하는 단계
를 포함하는 반도체장치 제조 방법.
- 제17항에 있어서,
상기 예비 게이트의 상부를 제거하는 단계는,
등방성식각으로 진행하는 반도체장치 제조 방법.
- 제17항에 있어서,
상기 절연막을 리세스시키는 단계는,
습식식각 공정으로 진행하는 반도체장치 제조 방법.
- 제15항에 있어서,
상기 1차 식각은 상기 반도체기판에 대해 수직방향의 식각 공정으로 진행하고, 상기 2차 식각은 등방성식각으로 진행하는 반도체장치 제조 방법.
- 제15항에 있어서,
상기 도전막을 형성하는 단계에서,
상기 도전막은 폴리실리콘막 또는 금속막으로 형성하는 반도체장치 제조 방법.
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