KR20130094018A - 반도체장치 제조 방법 - Google Patents

반도체장치 제조 방법 Download PDF

Info

Publication number
KR20130094018A
KR20130094018A KR1020120015328A KR20120015328A KR20130094018A KR 20130094018 A KR20130094018 A KR 20130094018A KR 1020120015328 A KR1020120015328 A KR 1020120015328A KR 20120015328 A KR20120015328 A KR 20120015328A KR 20130094018 A KR20130094018 A KR 20130094018A
Authority
KR
South Korea
Prior art keywords
film
diffusion barrier
forming
liner
buffer
Prior art date
Application number
KR1020120015328A
Other languages
English (en)
Inventor
이진구
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120015328A priority Critical patent/KR20130094018A/ko
Priority to US13/468,116 priority patent/US20130210225A1/en
Publication of KR20130094018A publication Critical patent/KR20130094018A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H01L21/743—Making of internal connections, substrate contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 기술은 비트라인 간의 브릿지를 방지하면서, 균일한 접합을 형성할 수 있는 반도체 장치 제조 방법을 제공하기 위한 것으로, 기판을 식각하여 트렌치에 의해 분리되는 바디를 형성하는 단계; 상기 바디를 포함하는 전체구조를 따라 버퍼막을 형성하는 단계; 상기 바디의 일측 측벽에서 상기 버퍼막의 일부를 노출시키는 확산배리어막을 형성하는 단계; 상기 확산배리어막을 포함하는 전체구조를 따라 라이너막을 형성하는 단계; 상기 라이너막에 선택적으로 도펀트를 이온주입하는 단계; 및 열공정을 진행하여 상기 도펀트를 확산시켜 상기 바디의 일측 측벽에 접합을 형성하는 단계를 포함한다.

Description

반도체장치 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 장치의 매립비트라인 제조 방법에 관한 것이다.
평판구조의 MOSFET소자로는 소자의 극미세화에 의한 누설전류, 구동전류 및 단채널 효과 등에서 물리적 한계에 도달하여 소자의 소형화가 어려워지고 있다. 이러한 문제를 해결하기 위해 종래의 수평채널(Channel)에서 수직방향 채널을 사용하는 수직게이트(Vertical Gate) 기술이 활발히 연구되고 있다.
수직 방향 채널을 사용하는 수직게이트를 구현하기 위해서는 두 개의 필라(Pillar) 사이에 매립된 금속비트라인(Metal Bit Line)이 접촉될 수 있도록, 필라의 어느 하나의 측벽 일부를 노출시켜야 한다. 이를 SSC(Single-Side-Contact) 공정 또는 OSC(One-Side-Contact) 공정이라 한다. 이하, '싱글사이드콘택 공정'이라 약칭한다. 싱글사이드콘택 공정에 의해 필라 내부에 형성된 소스가 노출되고, 노출된 소스에 매립비트라인을 전기적으로 연결시킨다.
싱글사이드콘택을 형성하기 위해서는 라이너막을 증착한 후, 틸트 이온주입을 진행하여 필라 위에 증착된 라이너막의 한쪽 면에만 도펀트가 주입한 후, 도펀트가 주입된 부분과 그렇지 않은 부분의 식각 속도(Etch Rate) 차이를 이용하여 한쪽면의 라이너막만 제거하여 콘택영역을 오픈한 후 바디의 한쪽 면에만 금속비트라인과 콘택할 수 있는 접합(Junction)영역을 형성하고 있다.
그러나, 틸트이온주입을 이용한 싱글사이드콘택 형성은 공정 조건등에 따라 양쪽이 모두 오픈되는 더블사이드콘택(Double Side Contact)이 발생할 수 있고, 콘택영역을 오픈한 후 접합영역을 형성하기 때문에 바디의 양쪽 오픈영역에 모두 접합이 형성되고, 이는 후속 공정에서 비트라인 간의 브릿지(Bridge) 현상을 유발한다. 이로 인해 전기적 특성 열화 및 수직 게이트 소자의 구현이 불가능한 문제점이 있다.
한편, 접합을 형성하기 공정으로 도핑된 폴리실리콘막을 매립하고 열(Thermal)공정을 이용해 도펀트를 확산시킴으로써 접합을 형성하는 방법과 플라즈마 도핑(Plasma Doping)을 이용하여 균일한 도핑(Conformal Doping)을 진행하는 방법 등에 대한 연구가 이루어지고 있다.
그러나, 도핑된 폴리실리콘막을 이용하는 경우에는 확산(Diffusion) 억제가 어려워 플로팅 바디(Floating Body)가 될 수 있고, 도핑된 폴리실리콘막 역시 제거가 어려운 문제점이 있다. 또한, 플라즈마 도핑은 웨이퍼 내에 균일성을 일정하게 유지하기 어려운 문제점이 있다.
본 발명의 실시예는 비트라인 간의 브릿지를 방지하면서, 균일한 접합을 형성할 수 있는 반도체 장치 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치 제조 방법은 기판을 식각하여 트렌치에 의해 분리되는 바디를 형성하는 단계; 상기 바디를 포함하는 전체구조를 따라 버퍼막을 형성하는 단계; 상기 바디의 일측 측벽에서 상기 버퍼막의 일부를 노출시키는 확산배리어막을 형성하는 단계; 상기 확산배리어막을 포함하는 전체구조를 따라 라이너막을 형성하는 단계; 상기 라이너막에 선택적으로 도펀트를 이온주입하는 단계; 및 열공정을 진행하여 상기 도펀트를 확산시켜 상기 바디의 일측 측벽에 접합을 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 이온주입하는 단계는, 틸트이온주입으로 진행하되, N형 도펀트를 포함하며, 상기 열공정은 퍼니스 열공정, 급속열공정, 플래시 어닐 및 레이저 어닐로 이루어진 그룹 중에서 선택된 어느 하나의 열공정을 포함하는 것을 특징으로 한다.
또한, 상기 버퍼막은 산화막을 포함하는 것을 특징으로 한다.
또한, 상기 확산배리어막은 상기 바디의 하부에서 상기 트렌치의 일부를 매립하는 제1확산배리어막 및 상기 바디의 측벽의 일부를 덮는 제2확산배리어막을 포함하되, 상기 제1확산배리어막은 실리콘막을 포함하고, 상기 제2확산배리어막은 질화막을 포함하는 것을 특징으로 한다.
또한, 상기 확산배리어막을 형성하는 단계는, 상기 버퍼막 상에 상기 트렌치를 매립하는 실리콘막을 형성하는 단계; 상기 트렌치의 일부가 매립되도록 상기 실리콘막을 식각하여 제1확산배리어막을 형성하는 단계; 상기 제1확산배리어막 상부에 노출된 상기 버퍼막을 슬리밍시키는 단계; 상기 버퍼막을 포함하는 전체구조를 따라 질화막을 형성하는 단계; 상기 질화막을 식각하여 상기 트렌치의 측벽에 제2확산배리어막을 형성하는 단계; 및 상기 제1확산배리어막을 일정깊이 리세스하여 상기 제1 및 제2확산배리어막 사이에 상기 버퍼막의 일부를 노출시키는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 라이너막은 폴리실리콘막을 포함하는 것을 특징으로 한다.
또한, 상기 바디의 일측 측벽에 접합을 형성하는 단계 후, 상기 라이너막을 제거하는 단계; 상기 바디의 접합 부분을 노출시키는 오픈부를 형성하는 단계; 및 상기 접합에 연결되는 매립 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법은 기판 상에 버퍼막을 형성하는 단계; 상기 버퍼막 상에 상기 버퍼막을 일부 노출시키는 확산배리어막패턴을 형성하는 단계; 상기 확산배리어막패턴을 포함하는 전체구조를 따라 라이너막을 형성하는 단계; 상기 라이너막에 도펀트를 이온주입하는 단계; 및 열공정을 진행하여 상기 도펀트를 확산시켜 상기 기판에 얕은 접합을 형성하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 기술은 오픈부를 형성하기 전에 바디의 어느 하나의 일측 측벽에 접합을 형성하여 비트라인 간의 브릿지(Bridge) 발생을 방지하는 효과가 있다.
또한, 플로팅 바디 방지 및 균일한(Uniform) 접합 형성을 가능케 하는 효과가 있다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도,
도 2a 내지 도 2h는 도 1g 이후의 싱글사이드콘택 공정 및 매립비트라인 공정의 실시예를 설명하기 위한 공정 단면도.
이하, 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자가 본 실시예의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 첨부 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 기판(11) 상에 복수의 트렌치(13)에 의해 분리된 복수의 바디(12)를 형성한다.기판(11)은 실리콘기판을 포함한다. 기판(11)을 일정 깊이 식각하여 복수의 트렌치(13)를 형성하고, 트렌치(13)에 의해 바디(12)가 형성된다. 기판(11)이 실리콘기판을 포함하므로, 바디(12)는 실리콘바디(Silicon Body)가 된다. 바디(12)는 기판(11)의 표면으로부터 수직방향으로 연장된다. 바디(12)는 활성영역(Active region)으로 사용된다. 잘 알려진 바와 같이, 활성영역은 트랜지스터의 채널, 소스 및 드레인이 형성되는 영역이다. 바디(12)는 측벽(Sidewall)을 갖는다. 적어도 2개의 횡대향 측벽을 갖는 라인형 바디(Line Type Body)이다. 바디(12)는 '활성바디(Active Body)'라고도 일컫는다.
바디(12)의 상부에는 하드마스크막(14)이 형성되어 있다. 하드마스크막(14)은 트렌치(13) 형성을 위한 기판(11) 식각시 식각 장벽(Etch barrier) 역할을 한다. 하드마스크막(14)은 산화막(Oxide), 질화막(Nitride) 등과 같은 절연물질(Dielectric material)을 포함한다. 실시예에서, 질화막이 하드마스크막(14)으로 사용된다. 하드마스크막(14)은 실리콘질화막(Silicon Nitride)을 포함한다.
이어서, 바디(12)를 포함하는 전체구조를 따라 라이너산화막(15)을 형성한다. 라이너산화막(15)은 LPTEOS(LPCVD Tetra-ethyl-ortho-silicate) 등의 실리콘산화막을 이용하여 형성한다. 라이너산화막(15)은 후속 접합 형성시 도펀트의 과도한 확산을 방지하고, 얕은 접합을 형성하기 위한 버퍼(Buffer) 역할을 한다. 이하, 라이너산화막(15)을 '버퍼막(15)'이라고 한다.
이어서, 버퍼막(15) 상에 트렌치(13)를 매립하는 제1갭필막(16)을 형성한다. 제1갭필막(16)은 비정질실리콘(Amorphous Silicon)을 포함할 수 있다.
도 1b에 도시된 바와 같이, 하드마스크막(14)의 표면이 드러날때까지 제1갭필막(16)을 평탄화한다. 제1갭필막(16)의 평탄화는 화학적기계적연마(Chemical Mechanical Polishing; CMP) 공정을 포함한다. 연속하여 에치백 공정(Etch-back process)을 진행한다. 이와 같은 에치백 공정 후에 제1갭필막패턴(16A)은 제1리세스(R1)를 제공한다. 화학적기계적연마(CMP) 공정시 하드마스크막(14) 상의 버퍼막(15)이 연마될 수 있다. 이에 따라, 하드마스크막(14)과 트렌치(13)의 양쪽 측벽을 덮는 버퍼막패턴(15A)이 잔류한다. 버퍼막패턴(15A)은 트렌치(13)의 바닥도 덮는다.
이어서, 습식식각(Wech etch)을 이용하여 버퍼막패턴(15A)을 슬리밍(Slimming)한다. 따라서, 제1갭필막패턴(16A)을 둘러싸고 있는 버퍼막패턴(15A))보다 제1리세스(R1)의 측벽에 잔류하는 버퍼막패턴(15A)의 두께가 더 얇은 형태가 된다.
위와 같이, 트렌치(13)의 일부를 매립하는 제1갭필막패턴(16A)은 후속 접합 형성시 도펀트의 확산방지를 위한 확산방지막 역할을 한다. 이하, 제1갭필막패턴(16A)을 '제1확산방지막(16A)'라고 한다.
도 1c에 도시된 바와 같이, 제1확산방지막(16A)을 포함한 전면에 절연막으로서 라이너질화막(17)을 형성한다. 라이너질화막(17)은 실리콘질화막 등의 질화막을 포함한다.
도 1d에 도시된 바와 같이, 라이너질화막(17)을 식각한다. 이에 따라 라이너질화막패턴(17A)이 형성된다. 계속해서 라이너질화막패턴(17A)을 식각장벽으로 하여 제1확산방지막(16A)을 일정 깊이 리세스시킨다. 이에 따라, 제2리세스(R2)가 형성된다. 제2리세스(R2)가 형성된 제1확산방지막은 도면부호 '16B'가 된다.
제2리세스(R2)의 형성으로 제1확산방지막(16B)이 리세스 됨에 따라 라이너질화막패턴(17A)과 제1확산방지막(16B) 사이에 버퍼막패턴(15A)이 노출된다.
위와 같이, 트렌치(13) 및 하드마스크막(14)의 측벽에 형성된 라이너질화막패턴(17A)은 후속 접합 형성시 제1확산방지막(16B)과 함께 도펀트의 확산방지 역할을 한다. 이하, 라이너질화막패턴(17A)을 '제2확산방지막(17A)'이라고 한다.
제1 및 제2확산방지막(16B, 17A) 사이에 노출된 버퍼막패턴(15A) 하부의 바디의 일측 측벽은 콘택예정지역이 된다.
도 1e에 도시된 바와 같이, 제2확산방지막(17A)을 포함하는 전체구조를 따라 라이너막(18)을 형성한다. 라이너막(18)은 이온주입 및 확산을 통해 바디(12)의 어느 하나의 측벽 일부에 접합을 형성하기 위한 희생막으로 사용하기 위한 것이다. 라이너막(18)은 폴리실리콘막을 포함한다. 라이너막(18)은 예컨대, 5Å∼150Å의 두께로 형성할 수 있다.
도 1f에 도시된 바와 같이, 제1틸트이온주입(Tilt implant, 19)을 진행한다.
제1틸트이온주입(19)은 소정 각도를 갖고 진행된다. 소정 각도는 제1확산방지막(16B) 상부의 라이너막(18) 중간 이내로 이온주입이 되도록 조절할 수 있다. 예컨대, 제1틸트이온주입(19)은 0.1°∼15°의 각도로 진행할 수 있다. 이온빔(Ion beam)은 트렌치(13)에 의해 일부가 섀도우(Shadow)된다. 따라서, 라이너막(18)의 일부는 도핑되지만 나머지는 언도프드로 잔류한다.
제1틸트이온주입(19)은 접합을 형성하기 위한 것으로, N형 도펀트를 포함하는 모든 소스를 사용할 수 있다. 예컨대, N형 도펀트는 예컨대, 인(P) 또는 비소(As) 등을 포함한다. 제1틸트이온주입(19)은 라이너막(18) 내에만 선택적으로 도핑될 수 있도록 에너지를 조절한다. 예컨대, 제1틸트이온주입(19)은 0.1KeV ∼ 10KeV 의 에너지로 진행할 수 있다. 또한, 제1틸트이온주입(19)은 접합을 형성하기에 충분한 도즈(Dose)를 사용한다. 예컨대, 제1틸트이온주입(19)은 1×1014 atoms/cm2 ∼ 1×1017 atoms/cm2의 도즈로 진행할 수 있다.
제1틸트이온주입(19)에 의해 라이너막(18) 중 하드마스크막(14)의 상부면에 형성된 부분과 하드마스크막(14) 및 바디(12)의 오른쪽에 인접하는 일부는 도펀트가 도핑된 이온주입영역(18A)이 된다. 도펀트가 주입되지 않은 라이너막은 비이온주입영역(18B)이 된다.
도 1g에 도시된 바와 같이, 열(Thermal)공정(100)을 진행한다. 열공정(100)에 의해 라이너막의 이온주입영역(18A)에 도핑된 도펀트가 노출된 버퍼막(15A)을 지나 바디(12)로 확산(200, diffusion)되고, 활성화(activation)되어 측벽 일부에 접합(20)을 형성한다.
열공정(100) 시 제1 및 제2확산방지막(16B, 17A)이 형성된 부분은 도펀트(Dopant)의 확산이 억제되므로, 버퍼막패턴(15A)이 형성된 부분으로 도펀트가 확산(200)되어, 결과적으로 제2확산방지막(17A)과 제1확산방지막(16B) 사이의 바디(12)의 측벽에 접합(20)이 형성된다. 특히, 바디(12)와 라이너막(18) 사이에 형성된 버퍼막패턴(15A)에 의해 얕은 접합의 형성이 가능하여 플로팅 바디 효과를 방지할 수 있다.
접합(20)을 형성하기 위한 열공정(100)은 퍼니스(Furnace) 열공정, 급속열공정(RTA, Rapid Thermal Anneal), 플래시 어닐 및 레이저 어닐(Laser Anneal)로 이루어진 그룹 중에서 선택된 어느 하나의 열공정을 포함할 수 있다. 퍼니스 열공정 및 급속열공정은 도펀트의 확산 및 활성화를 증가시키기 위해 N2, O2, Ar, H2 및 NH3로 이루어진 그룹 중에서 선택된 어느 하나의 가스 분위기에서 진행할 수 있다. 급속열공정은 예컨대, 컨벤셔널 급속열공정(Convantional RTA) 또는 스파이크 급속열공정(Spike RTA) 등 할로겐 램프를 사용하는 모든 급속열공정을 포함할 수 있다.
위와 같이, 싱글사이드콘택 공정 전에 바디(12)의 어느 하나의 일측 측벽에 접합(20)을 형성하므로, 싱글사이드콘택 공정에서 공정 조건 등에 의해 더블오픈이 발생하여도 비트라인 간의 브릿지(Bridge) 발생을 방지할 수 있다. 또한, 바디(12)와 라이너막(18) 사이의 버퍼막패턴(15A)이 도펀트의 과도한 확산을 방지하여 얕은 접합을 형성할 수 있다. 또한, 제1 및 제2확산방지막(16B, 17A)이 접합(20) 형성시 도펀트의 확산을 억제하므로, 웨이퍼 전면에 걸쳐 균일한 지역에 접합(20)의 형성이 가능하다. 그리고, 이온주입 방법을 사용하므로 공정 난이도를 단순화시킬 수 있는 장점이 있다.
후속 공정으로, 싱글사이드콘택 공정 및 매립비트라인 공정을 진행하며, 이에 대하여는 도 2a 내지 도 2h에서 자세히 설명하기로 한다.
도 2a 내지 도 2h는 도 1g 이후의 싱글사이드콘택 공정 및 매립비트라인 공정의 실시예를 설명하기 위한 공정 단면도이다. 설명의 편의를 위해 도 1a 내지 도 1g와 동일한 도면부호를 사용하기로 한다.
도 2a에 도시된 바와 같이, 접합(20)의 형성을 완료한 후, 라이너막을 제거한다. 라이너막의 두께가 5Å∼150Å 이므로 제거가 용이하다. 라이너막(18)의 제거는 도핑유무에 관계없이 실리콘막에 대해 동일한 식각선택비를 갖는 조건으로 진행할 수 있다. 라이너막(18)은 건식 또는 습식세정으로 제거할 수 있다.
라이너막(18) 제거시 실리콘막질인 제1확산방지막(16B)의 일부 두께가 함께 식각될 수 있다.
이어서, 제1확산방지막(16B)을 포함한 전면에 컨포멀(Conformal)하게 금속질화막을 형성한다. 이후, 스페이서식각을 실시하여 스페이서(21)를 형성한다. 스페이서(21)는 바디(12)의 양쪽 측벽, 즉 제2리세스(R2)의 양쪽 측벽에 형성된다. 스페이서(21)는 티타늄질화막(TiN)을 포함한다.
도 2b에 도시된 바와 같이, 스페이서(21)가 형성된 제2리세스(R2)를 갭필하는 제2갭필막(22)을 형성한다. 제2갭필막(22)은 산화막을 포함한다. 제2갭필막(22)은 스핀온절연막(Spin On Dielectric; SOD)을 포함한다.
이어서, 제2갭필막(22)을 평탄화한 후 에치백한다. 이에 따라, 리세스된 제2갭필막패턴(22)이 형성된다.
제2갭필막패턴(22)을 포함한 전면에 식각장벽막(23)을 형성한다. 식각장벽막(23)은 언도프드 폴리실리콘을 포함한다.
도 2c에 도시된 바와 같이, 제2틸트이온주입(24)을 진행한다. 제2틸트이온주입(24)은 일정 각도로 틸트를 주어 도펀트(Dopant)를 이온주입하는 것으로, 식각장벽막(23)의 일부에 도펀트가 주입되도록 에너지를 조절한다.
제2틸트이온주입(24) 공정은 소정 각도를 갖고 진행된다. 소정 각도는 약 5°∼30°를 포함한다. 이온빔(Ion beam)은 하드마스크막(14)에 의해 일부가 새도우(Shadow)된다. 따라서, 식각장벽막(23)의 일부는 도핑되지만 나머지는 언도프드로 잔류한다. 예를 들어, 이온주입되는 도펀트는 P형 도펀트, 바람직하게 보론(Boron)이며, 보론을 이온주입하기 위해 도펀트소스는 BF2를 사용한다. 그 결과, 식각장벽막(23)의 일부는 언도프드로 잔류하는데, 이 부분은 하드마스크막(14)의 오른쪽에 인접하는 부분이다.
이와 같은 도펀트의 틸트이온주입(24)에 의해 식각장벽막 중 하드마스크막(14)의 상부면에 형성된 부분과 하드마스크막(14)의 왼쪽에 인접하는 일부는 도펀트가 도핑된 도우프트 식각장벽막(Doped etch barrier, 23A)이 된다. 도펀트가 주입되지 않은 식각장벽막은 언도프드 식각장벽막(23B)이 된다.
도 2d에 도시된 바와 같이, 언도프드 식각장벽막(23B)을 제거한다. 여기서, 식각장벽막으로 사용된 폴리실리콘은 도펀트의 도핑 유무에 따라 식각속도의 차이가 발생한다. 특히, 도펀트가 주입되지 않은 언도프드 폴리실리콘은 습식식각속도가 빠르다. 따라서, 언도프드 폴리실리콘만을 습식식각할 수 있는 선택비가 높은 케미컬을 이용하여 언도프드 식각장벽막(23B)은 습식식각(Wet etching) 또는 습식세정(Wet cleaning)을 이용하여 제거한다.
위와 같이 언도프드 식각장벽막(23B)을 제거하면, 도프드 식각장벽막(23A) 만 잔류한다.
도 2e에 도시된 바와 같이, 스페이서(21) 중 어느 하나를 제거한다. 즉, 도프드 식각장벽막(23A) 사이에 오픈된 스페이서(21)를 제거한다. 이에 따라, 갭(Gap, 25)이 형성된다. 스페이서(21)는 습식식각을 이용하여 제거한다. 이에 따라, 반대편에 하나의 스페이서(21)가 잔류한다.
도 2f에 도시된 바와 같이, 바디(12)의 어느 하나의 측벽 일부를 노출시키기 위해 세정 공정(Cleaning process)을 진행한다.
세정 공정은 습식세정을 포함한다. 습식세정은 불산(HF), BOE(Buffered Oxide Etchant) 등을 이용한다. 습식세정을 이용하면, 라이너산화막패턴(15A)의 일부가 제거되어 바디를 노출시키는 오픈부(26)가 형성된다. 오픈부(26) 형성시 제2갭필막패턴(22)도 함께 제거된다.
상술한 바와 같이, 하드마스크막(14), 버퍼막패턴(15A), 제2확산방지막(17A)을 통틀어 '절연막'이라 약칭한다. 따라서, 절연막은 바디(12)의 어느 하나의 측벽 일부를 노출시키는 오픈부(26)를 제공한다.
오픈부(26)는 도 1g에서 형성된 접합(20)을 노출시킨다.
도 2g에 도시된 바와 같이, 스페이서(22) 및 도프드 식각장벽막(23A)을 제거한다. 식각장벽막(23A) 제거시에 제1확산방지막(16B)도 동시에 제거된다.
도 2h에 도시된 바와 같이, 접합(20)에 연결되고 트렌치(13)의 일부를 매립하는 매립비트라인(27)을 형성한다.
매립비트라인(27)은 단일막 또는 배리어금속/금속전극의 적층막으로 형성할 수 있다. 매립비트라인(27)을 배리어금속/금속전극으로 형성하는 경우, 트렌치(13)를 포함하는 전체구조를 따라 배리어금속막(도시생략)을 형성하고, 배리어금속막(도시생략) 상에 트렌치(13)를 매립하는 금속물질막을 형성한 후, 에치백(Etch back)을 통해 트렌치(13)의 일부를 매립하도록 금속물질막 및 배리어금속막(도시생략)을 식각하여 적층막을 형성할 수 있다. 이때, 배리어금속막(도시생략)은 티타늄막과 티타늄질화막의 적층구조로 형성하고, 매립비트라인(27)은 텅스텐으로 형성할 수 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11 : 기판 12 : 바디
13 : 트렌치 14 : 하드마스크막
15 : 라이너산화막 16 : 제1갭필막
17 : 라이너질화막 18 : 라이너막
19 : 제1틸트이온주입 20 : 접합
21 : 스페이서 22 : 제2갭필막
23 : 식각장벽막 24 : 제2틸트이온주입
25 : 갭 26 : 오픈부
27 : 매립비트라인

Claims (18)

  1. 기판을 식각하여 트렌치에 의해 분리되는 바디를 형성하는 단계;
    상기 바디를 포함하는 전체구조를 따라 버퍼막을 형성하는 단계;
    상기 바디의 일측 측벽에서 상기 버퍼막의 일부를 노출시키는 확산배리어막을 형성하는 단계;
    상기 확산배리어막을 포함하는 전체구조를 따라 라이너막을 형성하는 단계;
    상기 라이너막에 선택적으로 도펀트를 이온주입하는 단계; 및
    열공정을 진행하여 상기 도펀트를 확산시켜 상기 바디의 일측 측벽에 접합을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 이온주입하는 단계는,
    틸트이온주입으로 진행하는 반도체 장치 제조 방법.
  3. 제1항에 있어서,
    상기 이온주입하는 단계는,
    N형 도펀트를 포함하는 반도체 장치 제조 방법.
  4. 제1항에 있어서,
    상기 열공정은 퍼니스 열공정, 급속열공정, 플래시 어닐 및 레이저 어닐로 이루어진 그룹 중에서 선택된 어느 하나의 열공정을 포함하는 반도체 장치 제조 방법.
  5. 제4항에 있어서,
    상기 퍼니스열공정 및 급속열공정은 N2, O2, Ar, H2 및 NH3로 이루어진 그룹 중에서 선택된 어느 하나의 가스를 포함하는 분위기에서 진행하는 반도체 장치 제조 방법.
  6. 제1항에 있어서,
    상기 버퍼막은 산화막을 포함하는 반도체 장치 제조 방법.
  7. 제1항에 있어서,
    상기 확산배리어막은 상기 바디의 하부에서 상기 트렌치의 일부를 매립하는 제1확산배리어막 및 상기 바디의 측벽의 일부를 덮는 제2확산배리어막을 포함하는 반도체 장치 제조 방법.
  8. 제7항에 있어서,
    상기 제1확산배리어막은 실리콘막을 포함하는 반도체 장치 제조 방법.
  9. 제7항에 있어서,
    상기 제2확산배리어막은 질화막을 포함하는 반도체 장치 제조 방법.
  10. 제7항에 있어서,
    상기 확산배리어막을 형성하는 단계는,
    상기 버퍼막 상에 상기 트렌치를 매립하는 실리콘막을 형성하는 단계;
    상기 트렌치의 일부가 매립되도록 상기 실리콘막을 식각하여 제1확산배리어막을 형성하는 단계;
    상기 제1확산배리어막 상부에 노출된 상기 버퍼막을 슬리밍시키는 단계;
    상기 버퍼막을 포함하는 전체구조를 따라 질화막을 형성하는 단계;
    상기 질화막을 식각하여 상기 트렌치의 측벽에 제2확산배리어막을 형성하는 단계; 및
    상기 제1확산배리어막을 일정깊이 리세스하여 상기 제1 및 제2확산배리어막 사이에 상기 버퍼막의 일부를 노출시키는 단계
    를 포함하는 반도체 장치 제조 방법.
  11. 제1항에 있어서,
    상기 라이너막은 폴리실리콘막을 포함하는 반도체 장치 제조 방법.
  12. 제1항에 있어서,
    상기 바디의 일측 측벽에 접합을 형성하는 단계 후,
    상기 라이너막을 제거하는 단계;
    상기 바디의 접합 부분을 노출시키는 오픈부를 형성하는 단계; 및
    상기 접합에 연결되는 매립 비트라인을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  13. 기판 상에 버퍼막을 형성하는 단계;
    상기 버퍼막 상에 상기 버퍼막을 일부 노출시키는 확산배리어막패턴을 형성하는 단계;
    상기 확산배리어막패턴을 포함하는 전체구조를 따라 라이너막을 형성하는 단계;
    상기 라이너막에 도펀트를 이온주입하는 단계; 및
    열공정을 진행하여 상기 도펀트를 확산시켜 상기 기판에 얕은 접합을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  14. 제12항에 있어서,
    상기 이온주입하는 단계는,
    N형 도펀트를 포함하는 반도체 장치 제조 방법.
  15. 제12항에 있어서,
    상기 이온주입은 틸트이온주입을 포함하는 반도체 장치 제조 방법.
  16. 제12항에 있어서,
    상기 버퍼막은 산화막을 포함하는 반도체 장치 제조 방법.
  17. 제12항에 있어서,
    상기 확산배리어막패턴은 질화막을 포함하는 반도체 장치 제조 방법.
  18. 제12항에 있어서,
    상기 라이너막은 폴리실리콘막을 포함하는 반도체 장치 제조 방법.
KR1020120015328A 2012-02-15 2012-02-15 반도체장치 제조 방법 KR20130094018A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120015328A KR20130094018A (ko) 2012-02-15 2012-02-15 반도체장치 제조 방법
US13/468,116 US20130210225A1 (en) 2012-02-15 2012-05-10 Method for fabricating semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120015328A KR20130094018A (ko) 2012-02-15 2012-02-15 반도체장치 제조 방법

Publications (1)

Publication Number Publication Date
KR20130094018A true KR20130094018A (ko) 2013-08-23

Family

ID=48945919

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120015328A KR20130094018A (ko) 2012-02-15 2012-02-15 반도체장치 제조 방법

Country Status (2)

Country Link
US (1) US20130210225A1 (ko)
KR (1) KR20130094018A (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9224833B2 (en) * 2014-02-13 2015-12-29 Taiwan Semiconductor Manufacturing Company Limited Method of forming a vertical device
TWI556321B (zh) * 2014-04-23 2016-11-01 穩懋半導體股份有限公司 高電子遷移率電晶體植入硼隔離結構之製程方法
US10418271B2 (en) * 2014-06-13 2019-09-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming isolation layer
CN110246841B (zh) * 2018-03-08 2021-03-23 联华电子股份有限公司 半导体元件及其制作方法
CN109244118B (zh) * 2018-09-11 2023-11-07 长鑫存储技术有限公司 半导体结构及其形成方法、半导体存储器件
US11018138B2 (en) * 2019-10-25 2021-05-25 Applied Materials, Inc. Methods for forming dynamic random-access devices by implanting a drain through a spacer opening at the bottom of angled structures

Also Published As

Publication number Publication date
US20130210225A1 (en) 2013-08-15

Similar Documents

Publication Publication Date Title
KR101062889B1 (ko) 측벽접합을 구비한 반도체장치 및 그 제조 방법
TWI550721B (zh) 具有埋入式接面之垂直電晶體及其製造方法
KR101251309B1 (ko) 트렌치 구조들을 가진 반도체 장치 및 이의 제조방법
KR101096164B1 (ko) 이중 트렌치 공정을 이용한 반도체장치의 측벽콘택 제조 방법
KR101116357B1 (ko) 반도체장치의 수직셀의 접합 형성 방법
KR101133701B1 (ko) 매립비트라인을 구비한 반도체장치 제조 방법
KR20130005120A (ko) 수직게이트를 구비한 반도체장치 제조 방법
KR20120127009A (ko) 반도체장치 제조 방법
KR20130004809A (ko) 매립비트라인을 구비한 반도체장치 및 그 제조 방법
KR101096167B1 (ko) 매립워드라인을 구비한 반도체장치 제조 방법
KR20130094018A (ko) 반도체장치 제조 방법
JP2000252445A (ja) 集積回路素子製造方法
KR101062862B1 (ko) 측벽접합을 구비한 반도체장치 제조 방법
KR20120131048A (ko) 측벽오픈부를 갖는 반도체장치 제조 방법
KR101116356B1 (ko) 플라즈마 도핑 방법 및 그를 이용한 반도체장치 제조 방법
KR101202690B1 (ko) 반도체장치의 측벽콘택 형성 방법
KR20120057141A (ko) 반도체장치의 측벽콘택 형성 방법
KR20130023767A (ko) 싱글사이드콘택을 이용한 반도체장치 제조 방법
KR20120048818A (ko) 측벽콘택을 구비한 반도체장치 제조 방법
KR101149054B1 (ko) 측벽접합을 구비한 반도체장치 제조 방법
JP2011103436A (ja) 半導体素子及びその製造方法
KR20110060864A (ko) 매립비트라인을 구비한 반도체장치 및 그 제조 방법
KR20120064903A (ko) 측벽콘택을 구비한 반도체장치 제조 방법
KR20140028762A (ko) 반도체장치 제조 방법
KR101127228B1 (ko) 반도체장치의 수직셀의 접합 형성 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid