KR101062889B1 - 측벽접합을 구비한 반도체장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 측벽접합의 과도한 확산에 의한 플로팅바디를 방지할 수 있는 반도체장치 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 기판 내에 이온주입을 통해 확산방지영역을 형성하는 단계; 상기 확산방지영역이 분리되는 깊이까지 상기 기판을 식각하여 트렌치에 의해 분리되고 양측벽이 노출된 상기 확산방지영역을 포함하는 복수의 바디를 형성하는 단계; 상기 확산방지영역의 어느 하나의 측벽을 노출시킨 측벽콘택을 갖는 절연막을 형성하는 단계; 상기 트렌치를 갭필하는 도우프드막을 형성하는 단계; 상기 도우프드막을 어닐하여 상기 확산방지영역 내에 측벽접합을 형성하는 단계; 및 상기 측벽접합과 연결되며 상기 트렌치를 부분 매립하는 매립비트라인을 형성하는 단계를 포함하고, 상술한 본 발명은 측벽접합이 형성될 영역에 미리 확산방지영역을 형성하므로써 후속 측벽접합의 과도한 확산을 억제하여 플로팅바디를 방지할 수 있는 효과가 있다.

Description

측벽접합을 구비한 반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH SIDE―JUNCTION AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체장치 제조 방법에 관한 것으로, 특히 측벽접합을 구비한 반도체장치 및 그 제조 방법에 관한 것이다.
수직트랜지스터(Vertical Transistor) 구조의 셀(Cell)에서 매립비트라인(Buried bitline; BBL)을 사용하는 경우 하나의 매립비트라인(BBL)에 2개의 셀이 인접하게 된다. 하나의 매립비트라인(BBL)에 하나의 셀이 구동하기 위해서는 어느 하나의 활성영역은 절연시키면서 다른 하나의 활성영역에 콘택을 형성하는 OSC(One-Side-Contact) 공정이 필요하다. 이하, 'OSC 공정'은 측벽콘택 공정이라 약칭하기로 한다. 측벽콘택 공정을 이용한 수직트랜지스터 구조의 셀에서 활성영역은 트렌치에 의해 분리된 바디(body) 및 바디 상에 형성된 필라(pillar)로 이루어진다. 매립비트라인(BBL)은 바디 사이의 트렌치를 매립하고, 워드라인(또는 수직게이트)은 필라의 측벽에 인접하여 매립비트라인과 교차하는 방향으로 연장된다. 워드라인에 의해 수직방향의 채널이 형성된다.
측벽콘택 공정은 활성영역과 매립비트라인(BBL)간의 연결을 위해 바디의 어느 하나의 측벽(One sidewall) 일부를 노출시켜야 한다. 그리고, 노출된 바디의 어느 하나의 측벽 일부에 도펀트를 주입 또는 확산시켜 접합을 형성하고, 매립비트라인(BBL)과 바디는 접합(Junction)을 통해 전기적으로 연결된다. 바디의 어느 하나의 측벽에 접합이 형성되므로, 이 접합을 'OSJ(One-Side-Junction)'라 한다. OSJ는 '측벽접합'이라 약칭하기로 한다.
매립비트라인(BBL)과 측벽접합(OSJ) 사이에 확산장벽(diffusion barrier)을 형성하는 경우에는 응집(agglomeration)이 발생할 수 있다. 따라서, 확산장벽을 형성하지 않고 직접 도우프드 폴리실리콘(Doped polysilicon) 공정을 이용하여 측벽접합(OSJ)을 형성하는 방법이 제안되었다.
도 1a 내지 도 1c는 종래기술에 따른 측벽콘택 공정을 이용한 반도체장치 제조 방법을 도시한 도면이다.
도 1a에 도시된 바와 같이, 기판(101) 상에 트렌치(102)에 의해 분리된 복수의 바디(103)를 형성한다. 바디(103)의 상부에는 하드마스크막(104)이 형성되어 있다. 하드마스크막(104)은 활성영역(103) 형성시 식각 장벽 역할을 한다.
바디(103)의 양쪽 측벽, 바디(103) 사이의 기판(101) 표면 및 하드마스크막(104)의 표면 상에 절연막이 형성되어 있다. 절연막은 라이너산화막(105)과 라이너질화막(106)을 포함한다.
절연막의 일부가 제거되어 측벽콘택(107)이 형성된다. 측벽콘택(107)은 바디(103)의 어느 하나의 측벽 일부를 선택적으로 노출시키는 OSC(One-Side- Contact) 구조이다.
도 1b에 도시된 바와 같이, 측벽콘택(107) 및 트렌치(102)를 갭필하도록 전면에 도우프드 폴리실리콘(108)을 형성한다. 이때, 도우프드 폴리실리콘(108)은 측벽접합을 형성하기 위한 도펀트가 도핑되어 있다. 예를 들어, 도우프드 폴리실리콘(108)에 도핑되어 있는 도펀트는 인(Ph) 등의 N형 불순물을 포함할 수 있다.
도 1c에 도시된 바와 같이, 도우프드 폴리실리콘(108)을 평탄화 및 에치백한다. 이에 따라, 도우프드 폴리실리콘(108)은 트렌치(102)를 일부 갭필하는 형태가 되며, 적어도 측벽콘택과 접하는 높이를 갖는다.
다음으로, 어닐(Anneal, 109)을 실시한다. 이때, 도우프드 폴리실리콘(108)에 도핑되어 있는 도펀트가 측벽콘택에 의해 노출되어 있는 바디(103)의 어느 하나의 측벽 내로 확산하여 측벽접합(110)이 형성된다.
그러나, 도우프드 폴리실리콘 공정 적용시 도펀트가 과도하게 확산될 경우 플로팅바디(floating body, 111)가 초래되고, 이에 따라 포텐셜(potential)이 증가하여 문턱전압 저하(Vt drop) 등 셀트랜지스터 동작에 문제가 발생할 수 있다.
본 발명은 측벽접합의 과도한 확산에 의한 플로팅바디를 방지할 수 있는 반도체장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 트렌치에 의해 분리되고 양측벽이 노출된 확산방지영역을 포함하는 복수의 바디를 형성하는 단계; 상기 트렌치를 갭필하는 도우프드막을 형성하는 단계; 상기 도우프드막을 어닐하여 상기 확산방지영역 내에 측벽접합을 형성하는 단계; 및 상기 측벽접합과 연결되며 상기 트렌치를 부분 매립하는 도전성라인을 형성하는 단계를 포함하는 것을 특징으로 한다. 상기 복수의 바디를 형성하는 단계는, 기판 내에 이온주입을 통해 상기 확산방지영역을 형성하는 단계; 및 상기 확산방지영역이 분리되는 깊이까지 상기 기판을 식각하여 상기 트렌치를 형성하는 단계를 포함하는 것을 특징으로 한다. 상기 확산방지영역은 침입형 불순물을 포함하고, 상기 침입형 불순물은 탄소를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 기판 내에 이온주입을 통해 확산방지영역을 형성하는 단계; 상기 확산방지영역이 분리되는 깊이까지 상기 기판을 식각하여 트렌치에 의해 분리되고 양측벽이 노출된 상기 확산방지영역을 포함하는 복수의 바디를 형성하는 단계; 상기 확산방지영역의 어느 하나의 측벽을 노출시킨 측벽콘택을 갖는 절연막을 형성하는 단계; 상기 트렌치를 갭필하는 도우프드막을 형성하는 단계; 상기 도우프드막을 어닐하여 상기 확산방지영역 내에 측벽접합을 형성하는 단계; 및 상기 측벽접합과 연결되며 상기 트렌치를 부분 매립하는 매립비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다. 상기 매립비트라인을 형성하는 단계 이후에, 상기 바디의 상부를 식각하여 복수의 필라를 형성하는 단계; 및 상기 필라의 측벽에 인접하여 상기 매립비트라인과 교차하는 방향으로 연장된 수직워드라인을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 본 발명의 반도체장치는 트렌치에 의해 분리되고 양측벽이 노출된 확산방지영역을 포함하는 복수의바디;
상기 확산방지영역의 어느 하나의 측벽 일부를 노출시킨 측벽콘택을 갖고 상기 바디를 덮는 절연막; 상기 확산방지영역 내에 형성된 측벽접합; 상기 트렌치를 매립하며 상기 측벽접합과 연결된 매립비트라인; 상기 바디 상에 형성된 필라; 및 상기 필라의 측벽에 인접하여 상기 매립비트라인과 교차하는 방향으로 연장된 수직워드라인을 포함하는 것을 특징으로 한다.
상술한 본 발명은 측벽접합이 형성될 영역에 미리 확산방지영역을 형성하므로써 후속 측벽접합의 과도한 확산을 억제하여 플로팅바디를 방지할 수 있는 효과가 있다.
도 1a 내지 도 1c는 종래기술에 따른 측벽콘택 공정을 이용한 반도체장치 제조 방법을 도시한 도면이다.
도 2는 본 발명의 실시예에 따른 반도체장치를 도시한 구조 단면도이다.
도 3a 내지 도 3g는 도 2에 도시된 반도체장치의 제조 방법을 도시한 공정 단면도이다.
도 4a 내지 도 4k는 본발명의 실시예에 따른 측벽콘택의 형성 방법의 일예를 도시한 도면이다.
도 5a 내지 도 5e는 매립비트라인 이후의 제조 방법을 도시한 공정단면도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 측벽접합이 형성될 위치에 미리 과도확산을 방지하기 위한 불순물을 주입한다. 불순물은 탄소(C)와 같은 침입형 불순물을 포함한다. 이와 같이, 불순물을 미리 주입하면 후속 도우프드 폴리실리콘 공정시 도펀트가 과도하게 확산하는 것을 억제한다. 이에 따라, 플로팅바디를 방지한다.
도 2는 본 발명의 실시예에 따른 반도체장치를 도시한 구조 단면도이다.
도 2를 참조하면, 확산방지영역(23A)을 포함하고 확산방지영역(23A)이 노출되는 측벽을 갖는 복수의 바디(201)가 형성된다. 측벽 일부를 노출시킨 측벽콘택을 갖고 바디(201)를 덮는 절연막이 형성된다. 노출된 측벽 일부의 확산방지영역(23A) 내에 측벽접합(38)이 형성된다. 복수의 바디(201) 사이에 형성되어 측벽접합(38)과 연결된 도전성라인(Conductive line)이 형성된다. 도전성라인은 매립비트라인(39)을 포함한다. 매립비트라인(39)은 금속막으로 형성된 금속비트라인(Metal bitline)이다.
자세히 살펴보면 다음과 같다.
기판(21) 상에 트렌치(26)에 의해 분리된 복수의 바디(201)가 형성된다. 기판(21)은 실리콘기판을 포함한다. 바디(201)는 기판(21)을 식각하므로써 형성된다. 기판(21)이 실리콘기판을 포함하므로, 바디(201)는 실리콘바디(Silicon body)를 포함한다. 바디(201)는 기판(21)의 표면으로부터 수직방향으로 연장된다. 바디(201)는 수직트랜지스터의 채널영역, 소스영역 및 드레인영역이 형성되는 영역이다. 바디(201)는 2개의 측벽을 갖는다. 바디(201)는 '활성바디(Active body)'라고 일컫는다.
바디(201)의 상부에는 하드마스크막패턴(24)이 형성되어 있다. 하드마스크막패턴(24)은 바디(201) 형성시 식각 장벽 역할을 한다. 하드마스크막패턴(24)은 산화막(Oxide), 질화막(Nitride)과 같은 절연물질(Dielectric material)을 포함한다. 실시예에서, 질화막이 하드마스크막패턴(24)으로 사용된다. 하드마스크막패턴(24)은 실리콘질화막(Silicon nitride)을 포함한다.
바디(201)의 양쪽 측벽, 바디(201) 사이의 트렌치(26) 표면 및 하드마스크막패턴(24)의 표면 상에 절연막이 형성되어 있다. 절연막은 라이너산화막패턴(27A)과 라이너질화막패턴(29A)을 포함한다. 라이너산화막패턴(27A)은 바디(201)의 양쪽 측벽 및 트렌치(26) 표면에 형성된다. 라이너질화막패턴(29A)은 라이너산화막패턴(27A)의 일부 표면에 형성된다.
절연막의 일부가 제거되어 측벽콘택(도 4k의 35 참조)이 형성된다. 측벽콘택(35)은 바디(201)의 어느 하나의 측벽 일부를 선택적으로 노출시키는 OSC 구조이다. 측벽콘택(35)은 바디(201)의 측벽을 따라 연장된 라인 형태의 오프닝(Line type opening)을 포함한다.
상술한 절연막에 의해 바디(201)의 측벽 일부를 노출시키는 측벽콘택(35)이 제공된다. 측벽콘택(35)의 형성 방법은 후술하는 도 4a 내지 도 4k를 참조하기로 한다.
도 2에 따르면, 측벽접합(38)이 확산방지영역(23A) 내에 형성되며, 이에 따라 측벽접합(38)의 과도한 확산을 방지한다.
확산방지영역(23A)은 침입형 불순물을 포함한다. 바람직하게, 확산방지영역(23A)은 탄소를 포함한다. 측벽접합(38)은 인(Ph)을 포함한다.
도 3a 내지 도 3g는 도 2에 도시된 반도체장치의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 기판(21)에 제1불순물을 이온주입(22)한다. 기판(21)은 실리콘기판을 포함한다. 이온주입(22)에 의해 접합예정영역에 제1불순물이 주입되어 확산방지영역(23)이 형성된다.
이온주입(22)은 탄소(Carbon)를 제1불순물로 하여 진행한다. 기판(21)이 실리콘기판이므로, 탄소는 기판(21) 내에서 침입형 불순물(Interstitial impurity)이 된다. 후속의 도우프드 폴리실리콘에 도핑된 도펀트가 인(Ph)을 포함하는 경우, 인(Ph)은 침입형 사이트를 통해 확산하는 도펀트이다. 따라서, 탄소가 미리 주입되어 침입형 사이트(Interstitial site)에 미리 확산되어 있으면 인(Ph)의 과도한 확산을 억제할 수 있다. 한편, 탄소는 측벽접합의 도전성에 영향을 미치지 않는다.
탄소를 이온주입하면 확산방지영역(23)은 실리콘카바이드(SiC)가 된다.
도 3b에 도시된 바와 같이, 기판(21) 상에 하드마스크막패턴(24)을 형성한다. 하드마스크막패턴(24)은 하드마스크막을 형성한 후 감광막패턴(25)을 식각장벽으로 하여 형성한다. 감광막패턴(25)은 라인 앤드 스페이스 패턴으로서, BBL(Buried Bitline Line) 마스크라고도 일컫는다. 하드마스크막패턴(24)은 산화막 또는 질화막을 단독으로 형성한다. 또한, 하드마스크막패턴(24)은 산화막과 질화막을 적층하여 형성할 수 있다. 실시예에서는 하드마스크막패턴(24)으로서 질화막이 사용되며, 바람직하게 하드마스크막패턴(24)은 실리콘질화막(Silicon nitride)을 포함한다.
도 3c에 도시된 바와 같이, 감광막패턴(25)을 스트립한 후, 하드마스크막패턴(24)을 식각장벽으로 기판(21)을 일정 깊이 식각하여 복수의 트렌치(26)를 형성한다. 복수의 트렌치(26)에 의해 복수의 바디(201)가 기판(21) 상에 형성된다. 바디(201)는 기판(21)의 표면으로부터 수직방향으로 연장된다. 바디(201)는 두개의 측벽(Both sidewall)을 갖는다. 수직셀 구조에서 바디(201)는 트랜지스터의 채널영역, 소스영역 및 드레인영역이 형성되는 활성영역이다.
바디(201)의 측벽은 수직프로파일(Vertical profile)을 갖는 것이 바람직하다. 바디(201) 및 트렌치(26)를 형성하기 위한 식각 공정은 플라즈마를 이용한 건식식각(Dry etch)을 이용할 수 있다.
상술한 바와 같이 기판(21)을 식각하여 바디(201)를 형성하면, 바디(201)는 확산방지영역(23A)이 노출되는 측벽을 갖는다. 기판(21)이 실리콘기판이므로, 바디(201)는 실리콘바디(Silicon body)라 약칭할 수 있다.
도 3d에 도시된 바와 같이, 바디(201)의 어느 하나의 측벽 일부, 즉 확산방지영역(23A)의 일부를 노출시키는 측벽콘택(35)을 형성한다.
측벽콘택(35)은 절연막에 의해 제공된다. 절연막은 라이너산화막(27A)과 라이너질화막(29A)을 포함한다. 라이너산화막(27A)은 바디(201)의 양쪽 측벽 및 기판(21) 표면에 형성된다. 라이너질화막(29A)은 라이너산화막(27A)의 일부 표면에 형성된다. 절연막의 일부가 제거되어 측벽콘택(35)이 형성된다. 측벽콘택(35)은 바디(201)의 어느 하나의 측벽 일부를 선택적으로 노출시키는 OSC 구조이다. 측벽콘택(35)은 라인 형태의 오프닝(Line type opening)을 포함한다.
상술한 절연막에 의해 바디(201)의 측벽 일부, 특히 접합예정영역에 형성된 확산방지영역(23A)을 노출시키는 측벽콘택(35)이 제공된다. 측벽콘택(35)의 형성 방법은 후술하는 도 4a 내지 도 4k를 참조하기로 한다.
도 3e에 도시된 바와 같이, 바디(201) 사이의 트렌치(26)를 갭필하는 도우프드막을 형성한다. 도우프드막은 접합을 형성하기 위한 불순물이 주입되어 있다. 바람직하게, 도우프드막은 도우프드 폴리실리콘막(36)을 포함한다. 도우프드 폴리실리콘막(36)은 단차피복성이 우수하여 트렌치(26)를 보이드 없이 갭필(Void free gapfill)이 가능하며, 이에 따라 후속 접합의 도즈 균일도가 좋다. 도우프드 폴리실리콘막(36)은 접합을 형성하기 위한 도펀트가 도핑되어 있다. 도우프드 폴리실리콘막(36)에 도핑되어 있는 도펀트는 인(Ph) 등의 N형 불순물을 포함할 수 있다. 도우프드 폴리실리콘막(36)은 화학기상증착법(Chemical Vapor Deposition; CVD)을 이용하여 형성할 수 있다. 도우프드 폴리실리콘막(36)에 도핑된 도펀트는 1×1015∼1×1017atoms/cm2의 도즈를 포함한다. 실시예에서는, 도우프드 폴리실리콘막(36)을 적용하였으나, 다른 실시예에서는 접합 형성을 위한 불순물이 도핑된 다른 물질을 사용할 수도 있다. 예컨대, PSG(Phospho Silicate Glass)와 같은 산화막을 사용할 수도 있다.
도 3f에 도시된 바와 같이, 도우프드 폴리실리콘막(36)에 대해 평탄화 및 에치백을 순차적으로 실시한다. 이에 따라, 도우프드 폴리실리콘막(36A)은 트렌치(26)를 일부 갭필하는 형태가 되며, 적어도 측벽콘택(35)을 매립하는 높이를 갖는다. 이와 같이, 평탄화 및 에치백을 수행하여 높이를 낮추므로써 후속 어닐공정시 측벽콘택을 제외한 나머지 영역으로 도펀트가 확산하는 것을 방지할 수 있다.
다음으로, 어닐(Anneal, 37)을 실시한다. 이때, 도우프드 폴리실리콘막(36A)에 도핑되어 있는 도펀트가 측벽콘택(35)에 의해 노출되어 있는 확산방지영역(23A) 내로 확산하여 측벽접합(38)이 형성된다. 도우프드 폴리실리콘막(36A)에 도핑된 도펀트가 N형 불순물인 경우, 측벽접합(38)은 N형 접합(N type junction)이 된다.
바람직하게, 어닐(37)은 퍼니스어닐(Furnace anneal) 또는 급속열어닐(Rapid Thermal Anneal) 방식 중 어느 한 방식을 적용하거나 두 방식을 함께 적용한다. 어닐 온도는 750∼1200℃로 한다. 측벽접합(38)은 적어도 1×1020atoms/cm3 이상의 도핑농도(Doping concentration)를 갖는다.
이와 같이, 도우프드 폴리실리콘막(36A) 형성 및 어닐(37)을 통한 열확산(Thermal diffusion)에 의해 측벽접합(38)을 형성하므로써 측벽접합(38)의 깊이를 얕게 제어할 수 있고, 또한, 도펀트의 농도 조절이 용이하다.
확산방지영역(23A)에 주입된 탄소에 의해 어닐(37) 공정시 측벽접합(38)의 도펀트가 과도하게 확산하는 것을 억제할 수 있다. 이로써, 플로팅바디를 방지한다. 측벽접합(38)의 과도한 확산이 억제된 형태를 '바디타이드(Body-tied)' 구조라 한다.
도 3g에 도시된 바와 같이, 도우프드 폴리실리콘막(36A)을 제거한다. 이때, 도우프드 폴리실리콘막(36A)은 습식 또는 건식식각으로 제거할 수 있다. 건식식각은 HBr, Cl2 계열의 화합물을 이용하며, 추가로 O2, N2, He, Ar 등을 첨가한다. 습식식각을 이용하는 경우는 질화막 및 산화막과 고선택비를 이용하는 세정액을 이용한다.
이어서, 측벽접합(38)과 전기적으로 연결되는 도전성라인, 예컨대, 매립비트라인(39)을 형성한다.
매립비트라인(39)을 형성하는 방법은 다음과 같다.
먼저, 트렌치(26)를 갭필할때까지 전면에 비트라인도전막을 형성한다. 비트라인도전막은 티타늄질화막(TiN), 텅스텐막(W) 등의 금속막을 포함한다. 예를 들어, 비트라인도전막은 티타늄질화막과 텅스텐막을 적층(TiN/W)하여 형성할 수 있다. 비트라인도전막이 금속막인 경우 실리콘 재질인 측벽접합(38)과 금속막간에 오믹콘택(Ohmic contact)이 필요하다. 오믹콘택은 티타늄실리사이드와 같은 금속실리사이드를 포함한다.
다음으로, 평탄화 공정 및 에치백 공정을 순차적으로 진행하여 비트라인도전막을 일부 제거한다. 이에 따라, 측벽접합(38)과 전기적으로 연결되는 매립비트라인(39)이 형성된다. 매립비트라인(39)은 금속막으로 형성된 금속비트라인이다.
도 4a 내지 도 4k는 본발명의 실시예에 따른 측벽콘택의 형성 방법의 일예를 도시한 도면이다. 도 3c까지 진행한 후에 측벽콘택 형성 방법을 도시한 도면이다.
도 4a에 도시된 바와 같이, 바디(201)를 포함한 전면에 절연막으로서 라이너산화막(27)을 형성한다. 라이너산화막(27)은 실리콘산화막 등의 산화막을 포함한다.
라이너산화막(25) 상에 트렌치(26)를 갭필하는 제1갭필막(26)을 형성한다. 제1갭필막(28)은 언도우프드 폴리실리콘(Undoped polysilicon) 또는 비정질실리콘(Amorphous silicon)을 포함한다.
도 4b에 도시된 바와 같이, 하드마스크막패턴(24)의 표면이 드러날때까지 제1갭필막(28)을 평탄화한다. 제1갭필막(28)의 평탄화는 화학적기계적연마(Chmiecal Mechanical Polishing; CMP) 공정을 포함한다. 연속하여 에치백 공정(Etch-back process)을 진행한다. 이와 같은 에치백 공정 후에 제1갭필막패턴(28A)은 제1리세스(R1)를 제공한다. 화학적기계적연마 공정시 하드마스크막패턴(24) 상의 라이너산화막(27)이 연마될 수 있다. 이에 따라, 하드마스크막패턴(24)과 트렌치(26)의 양쪽 측벽을 덮는 라이너산화막패턴(27A)이 잔류한다. 라이너막산화막패턴(27A)은 트렌치(26)의 바닥도 덮는다.
이어서, 습식식각을 이용하여 라이너산화막패턴(27A)을 슬리밍(slimming)한다.
도 4c에 도시된 바와 같이, 제1갭필막패턴(28A)을 포함한 전면에 절연막으로서 라이너질화막(29)을 형성한다. 라이너질화막(29)은 실리콘질화막 등의 질화막을 포함한다.
도 4d에 도시된 바와 같이, 라이너질화막(29)을 식각한다. 이에 따라 라이너질화막패턴(29A)이 형성된다. 계속해서 라이너질화막패턴(29A)을 식각장벽으로 하여 제1갭필막패턴(28A)을 일정 깊이 리세스시킨다. 이에 따라, 제2리세스(R2)가 형성된다. 제2리세스(R2)가 형성된 제1갭필막패턴은 도면부호 '28B'가 된다.
도 4e에 도시된 바와 같이, 제2리세스(R2)를 포함한 전면에 컨포멀하게 금속질화막을 형성한다. 이후, 스페이서식각을 실시하여 스페이서(30)를 형성한다. 스페이서(30)는 바디(201)의 양쪽 측벽, 즉 제2리세스의 양쪽 측벽에 형성된다. 스페이서(30)는 티타늄질화막(TiN)을 포함한다.
스페이서(30)가 형성된 제2리세스(R2)를 갭필하는 제2갭필막(31)을 형성한다. 제2갭필막(31)은 산화막을 포함한다. 제2갭필막(31)은 스핀온절연막(Spin On Dielectric; SOD)을 포함한다.
도 4f에 도시된 바와 같이, 제2갭필막(31)을 평탄화한 후 에치백한다. 이에 따라, 리세스된 제2갭필막패턴(31A)이 형성된다.
제2갭필막패턴(31A)을 포함한 전면에 식각장벽막(32)을 형성한다. 식각장벽막(32)은 언도우프드 폴리실리콘을 포함한다.
도 4g에 도시된 바와 같이, 틸트이온주입(33)을 진행한다.
틸트이온주입(33)은 일정 각도로 틸트를 주어 도펀트(Dopnat)를 이온주입한다. 식각장벽막(33)의 일부에 도펀트가 주입된다.
틸트이온주입(33) 공정은 소정 각도를 갖고 진행된다. 소정각도는 약 5∼30°를 포함한다. 이온빔(Ion beam)은 하드마스크막패턴(24)에 의해 일부가 새도우(Shadow)된다. 따라서, 식각장벽막(32)의 일부는 도핑되지만 나머지는 언도우프드로 잔류한다. 예를 들어, 이온주입되는 도펀트는 P형 도펀트, 바람직하게 보론(Boron)이며, 보론을 이온주입하기 위해 도펀트소스는 BF2를 사용한다. 그 결과, 식각장벽막(32)의 일부는 언도우프드로 잔류하는데, 이 부분은 하드마스크막패턴(24)의 왼쪽에 인접하는 부분이다.
이와 같은 도펀트의 틸트이온주입(33)에 의해 식각장벽막 중 하드마스크막패턴(24)의 상부면에 형성된 부분과 하드마스크막패턴(24)의 오른쪽에 인접하는 일부는 도펀트가 도핑된 도우프드 식각장벽막(Doped etch barrier, 32A)이 된다. 도펀트가 주입되지 않은 식각장벽막은 언도우프드 식각장벽막(32B)이 된다.
도 4h에 도시된 바와 같이, 언도우프드 식각장벽막(32B)을 제거한다. 여기서, 식각장벽막으로 사용된 폴리실리콘은 도펀트의 도핑 유무에 따라 식각속도의 차이가 발생한다. 특히, 도펀트가 주입되지 않은 언도우프드 폴리실리콘은 습식식각속도가 빠르다. 따라서, 언도우프드 폴리실리콘만을 습식식각할 수 있는 선택비가 높은 케미컬을 이용하여 언도우프드 폴리실리콘을 선택적으로 제거한다. 언도우프드 식각장벽막(32B)은 습식식각(Wet etching) 또는 습식세정(Wet cleaning)을 이용하여 제거한다.
위와 같이 언도우프드 식각장벽막(32B)을 제거하면, 도우프드 식각장벽막(32A)만 잔류한다.
도 4i에 도시된 바와 같이, 스페이서(30) 중 어느 하나를 제거한다. 이에 따라, 갭(Gap, 34)이 형성된다. 스페이서(30)는 습식식각을 이용하여 제거한다. 이에 따라, 하나의 스페이서(30A)가 잔류한다.
도 4j에 도시된 바와 같이, 바디(201)의 어느 하나의 측벽 일부를 노출시키기 위해 세정 공정(Cleaning process)을 진행한다.
세정 공정은 습식세정(Wet cleaning)을 포함한다. 습식세정은 불산(HF), BOE(Buffered Oxide Etchant) 등을 이용한다. 습식세정을 이용하면, 라이너산화막패턴(27A)의 일부가 제거되어 측벽콘택(35)이 형성된다. 측벽콘택(35) 형성시 제2갭필막패턴(31A)도 제거된다.
상술한 바와 같이, 하드마스크막패턴(24), 라이너산화막패턴(27A), 라이너질화막패턴(29A)을 통틀어 '절연막'이라 약칭한다. 따라서, 절연막은 바디(201)의 어느 하나의 측벽 일부를 노출시키는 측벽콘택(35)을 제공한다.
도 4k에 도시된 바와 같이, 스페이서(30A) 및 도우프드 식각장벽막(32A)을 제거한다. 식각장벽막(32A) 제거시에 제1갭필막패턴(28B)도 동시에 제거된다.
도 5a 내지 도 5e는 매립비트라인 이후의 제조 방법을 도시한 도면이다. 도 5a 내지 도 5e는 도 3g의 B-B'선 및 C-C'선에 따른 공정 단면도를 동시에 도시하고 있다.
도 5a에 도시된 바와 같이, 제1층간절연막(41)을 형성한다. 이어서, 하드마스크막패턴(24)의 표면이 노출될때까지 제1층간절연막(41)을 평탄화한다.
도 5b에 도시된 바와 같이, 워드라인트렌치(42)를 형성한다. 워드라인트렌치(42)를 형성하기 위해 미도시된 감광막패턴이 사용된다. 감광막패턴을 식각장벽으로 하여 제1층간절연막(41)을 일정 깊이 식각한다. 제1층간절연막(41) 식각시 하드마스크막패턴(24) 및 바디(201)도 일정 깊이 식각한다. 이에 따라, 바디(201B) 위에 필라(201A)가 형성된다. 바디(201B)와 필라(201A)는 활성영역이 된다. 바디(201B)는 측벽접합(38)이 형성된 부분으로서, 매립비트라인(39)과 동일한 방향으로 연장된 라인 형태이다. 필라(201A)는 바디(201B) 상에서 수직방향으로 연장된 필라이다. 필라(201A)는 셀 단위로 형성된다. 제1층간절연막(41)의 잔류 두께(R1)는 매립비트라인(39)과 수직워드라인간 분리막 역할을 한다.
도 5c에 도시된 바와 같이, 워드라인트렌치(도 5b의 42)를 갭필하도록 워드라인도전막(44)을 형성한다. 이후, 평탄화 및 에치백을 진행하여 워드라인트렌치(42)를 일부 갭필하는 높이로 워드라인도전막(44)을 잔류시킨다. 워드라인도전막(44) 형성전에 게이트절연막(43)을 형성한다.
도 5d에 도시된 바와 같이, 질화막 증착후 에치백을 실시하여 스페이서(45)를 형성한다. 스페이서(45)를 식각장벽으로 하여 워드라인도전막(44)을 식각한다. 이에 따라, 필라(201A)의 측벽에 인접하는 수직워드라인(44A)이 형성된다. 수직워드라인(44A)은 수직게이트를 겸한다. 다른 실시예에서, 필라(201A)를 에워싸는 환형의 수직게이트를 형성한 후에 이웃하는 수직게이트들을 서로 연결하는 수직워드라인(44A)을 형성할 수도 있다. 수직워드라인(44A)은 매립비트라인(39)과 교차하는 방향으로 형성된다.
도 5e에 도시된 바와 같이, 수직워드라인(44A)을 포함한 전면에 제2층간절연막(46)을 형성한다.
스토리지노드콘택식각을 실시하여 필라(201A)의 상부를 노출시킨다. 이후, 스토리지노드콘택플러그(SNC, 48)를 형성한다. 스토리지노드콘택플러그(48)를 형성하기 전에 이온주입을 실시하여 드레인(Drain, 47)을 형성할 수 있다. 이에 따라, 드레인(47), 측벽접합(38) 및 수직워드라인(44A)에 의해 수직채널트랜지스터가 형성된다. 수직워드라인(44A)에 의해 드레인(47)과 측벽접합(38) 사이에 수직방향의 채널(VC)이 형성된다. 측벽접합(38)은 수직채널트랜지스터의 소스가 된다.
스토리지노드콘택플러그(48) 상에 스토리지노드(Storage node, 49)를 형성한다. 스토리지노드(49)는 실린더(Cylinder) 형태가 될 수 있다. 다른 실시예에서, 스토리지노드(49)는 필라(Pillar) 또는 콘케이브(Concave) 형태가 될 수도 있다. 후속하여 유전막 및 상부전극을 형성한다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
21 : 기판 23, 23A : 확산방지영역
24 : 하드마스크막패턴 27A : 라이너산화막패턴
29A : 라이너질화막패턴 38 : 측벽접합
39 : 매립비트라인
201 : 바디

Claims (19)

  1. 트렌치에 의해 분리되고 양측벽이 노출된 확산방지영역을 포함하는 복수의 바디를 형성하는 단계;
    상기 트렌치를 갭필하는 도우프드막을 형성하는 단계;
    상기 도우프드막을 어닐하여 상기 확산방지영역 내에 측벽접합을 형성하는 단계; 및
    상기 측벽접합과 연결되며 상기 트렌치를 부분 매립하는 도전성라인을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. 제1항에 있어서,
    상기 복수의 바디를 형성하는 단계는,
    기판 내에 이온주입을 통해 상기 확산방지영역을 형성하는 단계; 및
    상기 확산방지영역이 분리되는 깊이까지 상기 기판을 식각하여 상기 트렌치를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  3. 제1항에 있어서,
    상기 확산방지영역은, 침입형 불순물을 포함하는 반도체장치 제조 방법.
  4. 제3항에 있어서,
    상기 침입형 불순물은 탄소를 포함하는 반도체장치 제조 방법.
  5. 제1항에 있어서,
    상기 도우프드막은 도우프드 폴리실리콘막을 포함하는 반도체장치 제조 방법.
  6. 제1항에 있어서,
    상기 도우프드막은 인(Ph)이 도핑된 폴리실리콘막을 포함하는 반도체장치 제조 방법.
  7. 제1항에 있어서,
    상기 복수의 바디를 형성하는 단계 이후에,
    상기 확산방지영역의 어느 하나의 측벽을 노출시킨 측벽콘택을 갖는 절연막을 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  8. 제1항에 있어서,
    상기 바디는 실리콘바디를 포함하고, 상기 도전성라인은 금속비트라인을 포함하는 반도체장치 제조 방법.
  9. 기판 내에 이온주입을 통해 확산방지영역을 형성하는 단계;
    상기 확산방지영역이 분리되는 깊이까지 상기 기판을 식각하여 트렌치에 의해 분리되고 양측벽이 노출된 상기 확산방지영역을 포함하는 복수의 바디를 형성하는 단계;
    상기 확산방지영역의 어느 하나의 측벽을 노출시킨 측벽콘택을 갖는 절연막을 형성하는 단계;
    상기 트렌치를 갭필하는 도우프드막을 형성하는 단계;
    상기 도우프드막을 어닐하여 상기 확산방지영역 내에 측벽접합을 형성하는 단계; 및
    상기 측벽접합과 연결되며 상기 트렌치를 부분 매립하는 매립비트라인을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  10. 제9항에 있어서,
    상기 매립비트라인을 형성하는 단계 이후에,
    상기 바디의 상부를 식각하여 복수의 필라를 형성하는 단계; 및
    상기 필라의 측벽에 인접하여 상기 매립비트라인과 교차하는 방향으로 연장된 수직워드라인을 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  11. 제9항에 있어서,
    상기 확산방지영역을 형성하는 단계는,
    상기 기판 내에 침입형 불순물을 이온주입하는 반도체장치 제조 방법.
  12. 제11항에 있어서,
    상기 침입형 불순물은 탄소를 포함하는 반도체장치 제조 방법.
  13. 제9항에 있어서,
    상기 도우프드막은 도우프드 폴리실리콘막을 포함하는 반도체장치 제조 방법.
  14. 제9항에 있어서,
    상기 도우프드막은 인(Ph)이 도핑된 폴리실리콘막을 포함하는 반도체장치 제조 방법.
  15. 제9항에 있어서,
    상기 바디는 실리콘바디를 포함하는 반도체장치 제조 방법.
  16. 트렌치에 의해 분리되고 양측벽이 노출된 확산방지영역을 포함하는 복수의 바디;
    상기 확산방지영역의 어느 하나의 측벽 일부를 노출시킨 측벽콘택을 갖고 상기 바디를 덮는 절연막;
    상기 확산방지영역 내에 형성된 측벽접합;
    상기 트렌치를 매립하며 상기 측벽접합과 연결된 매립비트라인;
    상기 바디 상에 형성된 필라; 및
    상기 필라의 측벽에 인접하여 상기 매립비트라인과 교차하는 방향으로 연장된 수직워드라인
    을 포함하는 반도체장치.
  17. 제16항에 있어서,
    상기 확산방지영역은 침입형 불순물을 포함하는 반도체장치.
  18. 제16항에 있어서,
    상기 확산방지영역은 탄소가 도핑되어 있는 반도체장치.
  19. 제16항에 있어서,
    상기 측벽접합은 인(Ph)이 도핑되어 있는 반도체장치.
KR1020100065264A 2010-07-07 2010-07-07 측벽접합을 구비한 반도체장치 및 그 제조 방법 KR101062889B1 (ko)

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