KR20120059003A - 측벽콘택을 구비한 반도체장치 제조 방법 - Google Patents

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Abstract

본 발명은 매립비트라인과 접합간의 연결을 위한 측벽콘택의 위치 및 높이를 균일하게 형성할 수 있는 반도체장치 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 기판을 식각하여 트렌치에 의해 분리되는 바디를 형성하는 단계; 상기 바디의 측벽을 덮는 라이너막과 상기 트렌치를 부분 갭필하는 희생막을 형성하는 단계; 상기 바디의 측벽에서 상기 라이너막을 덮는 스페이서를 형성하는 단계; 상기 희생막 상에서 상기 트렌치를 갭필하며 표면이 리세스된 갭필막을 형성하는 단계; 상기 어느 하나의 상기 스페이서와 상기 갭필막의 상부를 노출시키는 마스킹막을 형성하는 단계; 상기 희생막의 표면이 노출될때까지 상기 갭필막을 리세스시키는 단계; 상기 어느 하나의 스페이서를 제거하여 상기 라이너막의 측벽 일부를 노출시키는 단계; 및 상기 라이너막의 노출된 부분을 제거하여 측벽콘택을 형성하는 단계를 포함하고, 상술한 본 발명은 측벽콘택을 형성하기 전에 갭필막의 잔류량을 최소화하므로써 후속 측벽콘택 형성을 위한 식각시간을 줄여 측벽콘택의 위치 및 높이를 균일하게 형성할 수 있는 효과가 있다.

Description

측벽콘택을 구비한 반도체장치 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH SIDE?CONTACT}
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 측벽콘택(Side-contact)을 구비한 반도체장치 제조 방법에 관한 것이다.
수직트랜지스터(Vertical Transistor) 구조의 셀(Cell)에서 매립비트라인(Buried bitline; BBL)을 사용하는 경우 하나의 매립비트라인(BBL)에 2개의 셀이 인접하게 된다. 하나의 매립비트라인(BBL)에 하나의 셀이 구동하기 위해서는 어느 하나의 활성영역은 절연시키면서 다른 하나의 활성영역에 콘택을 형성하는 OSC(One-Side-Contact) 공정이 필요하다. 이하, 'OSC 공정'은 측벽콘택 공정이라 약칭하기로 한다. 측벽콘택 공정을 이용한 수직트랜지스터 구조의 셀에서 활성영역은 트렌치에 의해 분리된 바디(body) 및 바디 상에 형성된 필라(pillar)로 이루어진다. 매립비트라인(BBL)은 바디 사이의 트렌치를 매립하고, 워드라인(또는 수직게이트)은 필라의 측벽에 인접하여 매립비트라인과 교차하는 방향으로 연장된다. 워드라인에 의해 수직방향의 채널이 형성된다.
측벽콘택 공정은 활성영역과 매립비트라인(BBL)간의 연결을 위해 활성영역인 바디의 어느 하나의 측벽(One sidewall) 일부를 노출시켜야 한다. 그리고, 노출된 바디의 어느 하나의 측벽 일부에 도펀트를 주입 또는 확산시켜 접합을 형성하고, 매립비트라인(BBL)과 바디는 접합(Junction)을 통해 전기적으로 연결된다.
그러나, 활성영역이 높은 종횡비를 갖기 때문에 측벽콘택을 형성하기 위한 공정 공정 난이도가 높고 측벽콘택의 위치 및 높이를 균일하게 확보하기 어렵다. 이에 따라, 채널길이의 불균일, 접합 오버랩 마진 부족, 수직게이트와 매립비트라인간의 숏트 등을 초래한다.
본 발명은 매립비트라인과 접합간의 연결을 위한 측벽콘택의 위치 및 높이를 균일하게 형성할 수 있는 반도체장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 기판을 식각하여 트렌치에 의해 분리되는 바디를 형성하는 단계; 상기 바디의 측벽을 덮는 라이너막과 상기 트렌치를 부분 갭필하는 희생막을 형성하는 단계; 상기 바디의 측벽에서 상기 라이너막을 덮는 스페이서를 형성하는 단계; 상기 희생막 상에서 상기 트렌치를 갭필하며 표면이 리세스된 갭필막을 형성하는 단계; 상기 어느 하나의 상기 스페이서와 상기 갭필막의 상부를 노출시키는 마스킹막을 형성하는 단계; 상기 희생막의 표면이 노출될때까지 상기 갭필막을 리세스시키는 단계; 상기 어느 하나의 스페이서를 제거하여 상기 라이너막의 측벽 일부를 노출시키는 단계; 및 상기 라이너막의 노출된 부분을 제거하여 측벽콘택을 형성하는 단계를 포함하는 것을 특징으로 한다. 상기 마스킹막을 형성하는 단계는, 상기 갭필막을 포함한 전면에 질화막을 형성하는 단계; 상기 질화막 상에 상기 바디의 폭에 대응하는 감광막패턴을 형성하는 단계; 이온주입을 통해 상기 질화막을 이온주입영역과 비이온주입영역으로 분할하는 단계; 및 상기 이온주입영역을 제거하는 단계를 포함하는 것을 특징으로 한다. 상기 마스킹막을 형성하는 단계는, 실리콘질화막을 형성하는 단계; 틸트이온주입을 통해 상기 실리콘질화막의 일부를 실리콘보론질화막으로 변환시키는 단계; 및 상기 실리콘보론질화막을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명은 측벽콘택을 형성하기 전에 갭필막의 잔류량을 최소화하므로써 후속 측벽콘택 형성을 위한 식각시간을 줄여 측벽콘택의 위치 및 높이를 균일하게 형성할 수 있는 효과가 있다.
또한, 본 발명은 측벽콘택 형성시의 케미컬에 대해 고선택비를 갖는 질화막을 마스킹막으로 사용하므로써 측벽콘택의 불량 및 미오픈을 방지할 수 있다.
도 1a 내지 도 1l은 본발명의 실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1l은 본발명의 실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 하드마스크막패턴(24)을 식각배리어로 기판(21)을 식각하여 바디(Body, 22)를 형성한다. 바디(22)는 트랜지스터의 소스/드레인 및 채널이 형성되는 활성영역(Active region)이 된다. 기판(21)은 실리콘기판(Silicon substrate)을 포함하고, 이에 따라 바디(22)는 실리콘바디(Silicon body)를 포함한다. 바디(22)는 트렌치(Trench, 23)에 의해 분리된다. 바디(22)를 포함한 전면에 절연막으로서 제1라이너막(25)을 형성한다. 제1라이너막(25)은 실리콘산화막(Silicon oxide) 등의 산화막을 포함한다. 바디(22)는 라인(Line) 형태의 필라(Pillar) 구조이다. 바디(22) 및 하드마스크막패턴(24)의 구조를 필라구조체라 약칭하고, 복수의 필라구조체는 트렌치(23)에 의해 분리된다.
제1라이너막(25) 상에 트렌치(23)를 갭필하는 희생막(26)을 형성한다. 희생막(26)은 언도우프드 폴리실리콘(Undoped polysilicon) 또는 비정질실리콘(Amorphous silicon)을 포함한다.
도 1b에 도시된 바와 같이, 하드마스크막패턴(24)의 표면이 드러날때까지 희생막(26)을 평탄화한다. 희생막(26)의 평탄화는 화학적기계적연마(Chmiecal Mechanical Polishing; CMP) 공정을 포함한다. 연속하여 에치백 공정(Etch-back process)을 진행한다. 이와 같은 에치백 공정 후에 희생막패턴(26A)은 바디(22) 사이를 부분 갭필하는 형태로 잔류하여 제1리세스(R1)를 제공한다. 화학적기계적연마(CMP) 공정시 하드마스크막패턴(24) 상의 제1라이너막(25)이 연마될 수 있다. 이에 따라, 하드마스크막패턴(24)과 트렌치(23)의 양쪽 측벽을 덮는 제1라이너막패턴(25A)이 잔류한다. 제1라이너막패턴(25A)은 트렌치(23)의 바닥도 덮는다.
이어서, 습식식각(Wet etch)을 이용하여 제1라이너막패턴(25A)을 슬리밍(slimming)한다. 이때, 습식식각 시간을 조절하므로써 바디(22)의 측벽에서 제1라이너막패턴(25A)이 일정 두께를 갖고 잔류하도록 한다.
도 1c에 도시된 바와 같이, 희생막패턴(26A)을 포함한 전면에 절연막으로서 제2라이너막(27)을 형성한다. 제2라이너막(27)은 실리콘질화막 등의 질화막을 포함한다. 제2라이너막(27)은 제1라이너막패턴(25A)의 슬리밍된 두께와 동일하게 형성한다.
도 1d에 도시된 바와 같이, 제2라이너막(27)을 선택적으로 식각한다. 이에 따라 제1라이너막패턴(25A)의 슬리밍 영역에 제2라이너막패턴(27A)이 형성된다. 제2라이너막패턴(27A)을 형성하기 위해 에치백 공정을 적용할 수 있고, 이로써, 제2라이너막패턴(27A)은 스페이서 형태가 된다.
계속해서, 제2라이너막패턴(27A)을 식각장벽으로 하여 희생막패턴(26A)을 일정 깊이 리세스시킨다. 이에 따라, 제1라이너막패턴(25A)의 일부 표면을 노출시키는 제2리세스(R2)가 형성된다. 제2리세스(R2)를 형성시키는 희생막패턴(26A)은 도면부호 '26B'가 된다. 희생막패턴(26B)이 폴리실리콘을 포함하는 경우, 에치백 공정을 이용하여 리세스시킨다.
도 1e에 도시된 바와 같이, 제2리세스(R2)를 포함한 전면에 컨포멀하게 금속질화막을 형성한다. 이후, 스페이서식각을 실시하여 희생스페이서(28)를 형성한다. 희생스페이서(28)는 바디(22)의 양쪽 측벽에 형성된다. 희생스페이서(28)는 티타늄질화막(TiN)을 포함한다.
희생스페이서(28)가 형성된 제2리세스(R2)를 갭필하는 갭필막(29)을 형성한다. 갭필막(29)은 산화막을 포함한다. 갭필막(29)은 스핀온절연막(Spin On Dielectric; SOD)을 포함한다. 이어서, 하드마스크막패턴(24)의 표면이 노출되도록 갭필막(29)을 평탄화한다. 갭필막(29)의 평탄화는 CMP(Chemical Mechanical Polishing) 공정을 이용한다.
도 1f에 도시된 바와 같이, 에치백 공정을 실시하여 갭필막(29)과 희생스페이서(28)를 리세스시킨다. 이에 따라, 갭필막과 희생스페이서는 일정 높이가 리세스되어 각각 도면부호 '29A', '28A'와 같이 잔류한다.
리세스된 갭필막(29A)을 포함한 전면에 제3라이너막(30)을 형성한다. 제3라이너막(30)은 실리콘질화막(Si3N4) 등의 질화막을 포함한다. 제3라이너막(30)은 마스킹막(Masking layer)으로 사용된다.
도 1g에 도시된 바와 같이, 제3라이너막(30) 상에 감광막패턴(31)을 형성한다. 감광막패턴(31)은 측벽콘택마스크, 즉 OSC 마스크라 한다. 감광막패턴(31)은 측벽콘택이 형성될 부분을 오픈시키는 형태의 패턴으로서, 하드마스크막패턴(24)의 상부면을 덮고 바디(22) 사이를 오픈시킨다.
감광막패턴(31)을 이온주입배리어로 하여 틸트이온주입(32)을 진행한다. 틸트이온주입(32)은 일정 각도로 틸트를 주어 도펀트(Dopnat)를 이온주입한다. 제3라이너막(30) 중에서 일부에 도펀트가 주입된다. 틸트이온주입(32) 공정은 소정의 틸트각을 갖고 진행된다. 소정의 틸트각은 약 10°이하를 포함한다. 이온빔(Ion beam)은 감광막패턴(31)에 의해 일부가 새도우(Shadow)된다. 따라서, 제3라이너막(30)의 일부는 도핑되지만 나머지는 언도우프드로 잔류한다. 예를 들어, 이온주입되는 도펀트는 P형 도펀트, 바람직하게 보론(Boron)이며, 보론을 이온주입하기 위해 도펀트소스는 B11 또는 BF2를 사용한다. 그 결과, 제3라이너막(30)의 일부는 언도우프드로 잔류하는데, 이 부분은 하드마스크막패턴(24)의 오른쪽에 인접하는 부분과 감광막패턴(31)에 의해 덮힌 부분이다.
이와 같은 도펀트의 틸트이온주입(32)에 의해 제3라이너막(30) 중 하드마스크막패턴(24)의 왼쪽에 인접하는 일부는 도펀트가 도핑된 도우프드 제3라이너막(Doped liner, 30B)이 된다. 도펀트가 주입되지 않은 제3라이너막은 언도우프드 제3라이너막(30A)이 된다. 제3라이너막(30)이 질화막을 포함하는 경우, 도우프드 제3라이너막(30B)은 도우프드 질화막이 되고, 언도우프드 제3라이너막(30A)은 언도우프드 질화막이 된다. 도우프드 제3라이너막(30B)이 갭필막(29A)의 표면 대부분을 덮도록 한다. 특히, 언도우프드 제3라이너막(30A)의 단부는 측벽콘택이 형성되지 않는 부분의 희생스페이서(28A)의 상부를 덮는 길이를 갖도록 한다. 틸트각을 약 10°이하로 하여 틸트이온주입(32)을 진행하면 언도우프드 제3라이너막(30A)의 단부 길이를 조절할 수 있다. 이처럼 언도우프드 제3라이너막(30A)의 단부 길이를 짧게 하므로써, 후속 갭필막(29A)의 건식 에치백공정시 대부분의 갭필막(29A)을 제거할 수 있다. 틸트이온주입(32)이 보론을 함유하는 도펀트소스를 사용하므로, 도우프드 제3라이너막(30B)은 보론이 주입된 실리콘질화막, 즉 'SiBN'이 된다.
도 1h에 도시된 바와 같이, 도우프드 제3라이너막(30B)을 제거한다. 여기서, 제3라이너막(30)으로 사용된 질화막은 이온주입 유무에 따라 식각속도의 차이가 발생한다. 특히, 보론 등의 이온주입이 이루어진 질화막은 습식식각속도가 빠르다. 따라서, 도우프드 질화막만을 습식식각할 수 있는 선택비가 높은 케미컬을 이용하여 도우프드 질화막을 선택적으로 제거한다. 도우프드 제3라이너막(30B)은 습식식각(Wet etching)을 이용하여 제거한다. 예컨대, 도우프드 제3라이너막(30B)은 불산(HF) 또는 BOE(Buffered Oxide Etchant, NH4F:HF:H2O2) 케미컬을 이용하여 제거한다. 불산과 BOE 케미컬(NH4F:HF:H2O2)은 고농도 또는 저농도 모두 사용가능하다. 고농도 BOE 케미컬은 과수(H2O2)와 HF을 1:1 내지 500:1로 혼합한 케미컬이다. 일반적으로 100:1로 혼합하여 사용한다. 저농도 BOE 케미컬은 과수와 HF를 50:1 내지 1000:1, 바람직하게는 500:1로 혼합하여 사용한다.
일반적으로 Si3N4와 SiBN은 불소(Fluorine)가 함유된 케미컬에 대해 서로 다른 식각률을 갖는다. BOE 케미컬을 이용할 때, SiBN은 쉽게 식각되지만 Si3N4는 거의 식각되지 않는다. BOE 케미컬에 대해 SiBN와 Si3N4의 식각률 차이가 600:1 이상이다. 예컨대, BOE 케미컬을 이용하여 식각할 때, Si3N4는 1Å 정도 식각되지만 SiBN은 600Å 정도가 식각된다.
위와 같이 도우프드 제3라이너막(30B)을 제거하면, 언도우프드 제3라이너막(30A)만 잔류한다. 그리고, 도우프드 제3라이너막(30B)이 제거됨에 따라 희생스페이서(28A)의 상부 및 갭필막(29A)의 상부가 노출된다. 그리고, 감광막패턴(31)이 잔류한 상태에서 도우프드 제3라이너막(30B)을 제거하므로써 측벽콘택 이외 지역에서 언도우프드 제3라이너막(30A)이 제거되는 것을 방지한다.
도 1i에 도시된 바와 같이, 에치백, 특히 건식에치백을 통해 갭필막(29A)을 리세스시킨다. 갭필막(29A)은 희생스페이서(28A) 및 언도우프드 제3라이너막(30A)에 의해 정렬되면서 에치백된다. 따라서, 에치백후 잔류하는 갭필막(29B)에 의해 갭(33)이 형성된다. 갭(33)의 바닥에는 희생막패턴(26B)이 노출된다. 언도우프드 제3라이너막(30A)의 단부 길이에 따라 에치백되는 갭필막(29B)의 식각량이 다를 수 있으나, 건식에치백을 충분한 시간동안 진행해주므로써 갭필막(29B)의 잔류량을 최소화한다. 더욱이, 틸트이온주입(32)시에 틸트각을 작게 하여 언도우프드 제3라이너막(30A)의 단부 길이를 짧게 하였기 때문에, 갭필막(29B)의 잔류량을 최소화할 수 있다.
이와 같이, 갭필막(29B)의 잔류량을 최소화하면 후속 측벽콘택 형성을 위한 식각시간을 줄이므로써 측벽콘택의 위치 및 높이를 균일하게 형성할 수 있다.
도 1j에 도시된 바와 같이, 감광막패턴(31)을 제거한 후 노출된 희생스페이서(28A)를 제거한다. 이를 위해 SPM(Sulfric Peroxide Mixture, H2SO4/H2O2) 계열의 케미컬을 이용한다. 위와 같이, SPM 계열의 케미컬을 이용하면, 감광막패턴(31)과 희생스페이서(28A)만을 선택적으로 동시에 제거할 수 있으며, 갭필막패(29B)과 언도우프드 제3라이너막(30A)에 의해 피복되어 있는 다른 하나의 희생스페이서(28A)는 제거되지 않는다. 즉, 측벽콘택이 형성될 어느 하나의 측벽의 제1라이너막패턴(25A)을 선택적으로 노출(도면부호 '34' 참조)시킬 수 있다. SPM은 황산과 과수의 혼합비를 4:1?20:1로 하고, 케미컬온도는 100?200℃의 고온으로 한다.
도 1k에 도시된 바와 같이, 갭필막(29B)을 제거한다. 이때, 제1라이너막패턴(25A)의 일부가 제거되어 측벽콘택(35)이 형성된다. 갭필막(29B)과 제1라이너막패턴(25A)이 산화막이므로, 불산 또는 BOE 케미컬을 이용한다. 이때, BOE 케미컬은 저농도이며, 그 처리시간은 60초 이내로 한다. 이처럼, 저농도 BOE 케미컬을 사용하면 측벽콘택(35)의 위치 및 높이를 균일하게 형성할 수 있다. 또한, 제거되어야 하는 갭필막(29B)의 양이 적기 때문에 저농도 BOE 케미컬을 사용하여도 짧은 시간에 측벽콘택(35)을 형성할 수 있다.
측벽콘택(35)은 바디(22)의 어느 하나의 측벽 일부를 노출시키는 형태이다.
갭필막(29B)을 제거할 때, 언도우프드 제3라이너막(30A), 희생스페이서(28A), 제2라이너막패턴(27A)이 마스킹 역할을 한다.
도 1l에 도시된 바와 같이, 측벽콘택(35)에 의해 노출된 바디(22)의 어느 하나의 측벽에 접합영역(36)을 형성한다. 접합영역(36)은 이온주입방식, 플라즈마도핑방식을 이용하여 형성할 수 있다. 또한, 접합영역(36)은 도우프드 폴리실리콘과 같은 도우프드막을 갭필한 후 열처리를 실시하여 형성할 수도 있다. 도우프드막에 도핑된 도펀트는 인(Ph) 등의 N형 불순물을 포함할 수 있다. 따라서, 접합영역(36)은 N형 접합(N type junction)이 된다.
다음으로, 희생막패턴(26B), 언도우프드 제3라이너막(30A) 및 희생스페이서(28A)를 제거한다.
이어서, 접합영역(36)에 연결되며 트렌치(23)를 부분 매립하는 매립비트라인(37)을 형성한다. 매립비트라인(37)은 티타늄막(Ti), 티타늄질화막(TiN) 및 텅스텐막(W)을 포함한다. 예컨대, 매립비트라인(37)은 티타늄막과 티타늄질화막을 얇게 형성한 후, 텅스텐막을 갭필하여 형성한다. 이후, 평탄화 및 에치백을 진행하여 트렌치(23)를 부분 매립하는 높이가 되도록 한다. 티타늄막과 티타늄질화막은 배리어금속(Barrer metal)이다. 필요한 경우, 배리어금속을 형성한 이후에 접합영역(36)의 표면에 실리사이드(Slicide)를 형성할 수도 있다. 실리사이드는 접합영역(36)과 매립비트라인(37)간의 오믹콘택(Ohmic contact)으로서, 콘택저항을 낮추게 된다.
위와 같이, 매립비트라인(37)이 금속막으로 형성되므로 저항이 낮다. 또한, 하나의 접합영역(36)에 하나의 매립비트라인(37)만 연결되므로 고집적화가 유리하다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
21 : 기판 22 : 바디
23 : 트렌치 24 : 하드마스크막패턴
25A : 제1라이너막패턴 26B : 희생막패턴
27A : 제2라이너막패턴 28A : 희생스페이서
29B : 갭필막 30A : 언도우프드 제3라이너막
31 : 감광막패턴 35 : 측벽콘택

Claims (13)

  1. 기판을 식각하여 트렌치에 의해 분리되는 바디를 형성하는 단계;
    상기 바디의 측벽을 덮는 라이너막과 상기 트렌치를 부분 갭필하는 희생막을 형성하는 단계;
    상기 바디의 측벽에서 상기 라이너막을 덮는 스페이서를 형성하는 단계
    상기 희생막 상에서 상기 트렌치를 갭필하며 표면이 리세스된 갭필막을 형성하는 단계;
    상기 어느 하나의 상기 스페이서와 상기 갭필막의 상부를 노출시키는 마스킹막을 형성하는 단계;
    상기 희생막의 표면이 노출될때까지 상기 갭필막을 리세스시키는 단계;
    상기 어느 하나의 스페이서를 제거하여 상기 라이너막의 측벽 일부를 노출시키는 단계; 및
    상기 라이너막의 노출된 부분을 제거하여 측벽콘택을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. 제1항에 있어서,
    상기 마스킹막을 형성하는 단계는,
    상기 갭필막을 포함한 전면에 질화막을 형성하는 단계;
    상기 질화막 상에 상기 바디의 폭에 대응하는 감광막패턴을 형성하는 단계;
    이온주입을 통해 상기 질화막을 이온주입영역과 비이온주입영역으로 분할하는 단계; 및
    상기 이온주입영역을 제거하는 단계
    를 포함하는 반도체장치 제조 방법.
  3. 제2항에 있어서,
    상기 이온주입은, 틸트이온주입을 포함하는 반도체장치 제조 방법.
  4. 제2항에 있어서,
    상기 이온주입은, 도펀트소스로서 B11 또는 BF2를 사용하는 반도체장치 제조 방법.
  5. 제2항에 있어서,
    상기 질화막은 실리콘질화막을 포함하는 반도체장치 제조 방법.
  6. 제1항에 있어서,
    상기 이온주입영역을 제거하는 단계는,
    불산 또는 BOE 케미컬을 이용하여 진행하는 반도체장치 제조 방법.
  7. 제1항에 있어서,
    상기 희생막의 표면이 노출될때까지 상기 갭필막을 리세스시키는 단계는,
    건식에치백을 이용하는 반도체장치 제조 방법.
  8. 제1항에 있어서,
    상기 측벽콘택을 형성하는 단계는,
    불산 또는 BOE 케미컬을 이용하여 진행하는 반도체장치 제조 방법.
  9. 제1항 또는 제2항에 있어서,
    상기 스페이서는 티타늄질화막을 포함하고,
    상기 어느 하나의 스페이서를 제거하여 상기 라이너막의 측벽 일부를 노출시키는 단계는 SPM 계열의 케미컬을 이용하는 반도체장치 제조 방법.
  10. 제1항에 있어서,
    상기 마스킹막을 형성하는 단계는,
    실리콘질화막을 형성하는 단계;
    틸트이온주입을 통해 상기 실리콘질화막의 일부를 실리콘보론질화막으로 변환시키는 단계; 및
    상기 실리콘보론질화막을 선택적으로 제거하는 단계
    를 포함하는 반도체장치 제조 방법.
  11. 제10항에 있어서,
    상기 틸트이온주입은,
    상기 실리콘질화막 상에 상기 바디의 폭에 대응하는 감광막패턴을 형성하는 단계 이후에 진행하는 반도체장치 제조 방법.
  12. 제10항에 있어서,
    상기 틸트이온주입은, 도펀트소스로서 B11 또는 BF2를 사용하는 반도체장치 제조 방법.
  13. 제10항에 있어서,
    상기 실리콘보론질화막을 제거하는 단계는,
    불산 또는 BOE 케미컬을 이용하여 진행하는 반도체장치 제조 방법.
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