KR20120077511A - 매립비트라인을 구비한 반도체장치 제조 방법 - Google Patents
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Abstract
본 발명은 매립비트라인의 저항과 접촉저항을 낮출 수 있는 반도체장치 제조 방법을 제공하기 위한 것으로서, 본 발명의 반도체장치 제조 방법은 기판을 식각하여 트렌치에 의해 분리되는 활성영역을 형성하는 단계; 상기 활성영역의 어느 하나의 측벽 일부를 오픈시키는 오픈부를 갖는 절연막을 형성하는 단계; 상기 절연막 상에 상기 트렌치를 부분 갭필하며 상기 오픈부를 매립하는 실리콘막패턴을 형성하는 단계; 상기 실리콘막패턴 상에 금속막을 형성하는 단계; 및 상기 금속막과 실리콘막패턴을 반응시켜 매립비트라인이 되는 금속실리사이드막을 형성하는 단계를 포함하고, 금속실리사이드막을 이용하여 매립비트라인을 형성하므로써 매립비트라인 저항을 낮출 수 있으며, 활성영역의 직접적인 실리사이드반응에 기인된 접합누설이 폴리실리콘의 완충 역할에 의해 완화될 수 있는 효과가 있다.
Description
본 발명은 반도체장치 제조 방법에 관한 것으로서, 매립비트라인을 구비한 반도체장치 제조 방법에 관한 것이다.
DRAM의 집적도가 증가함에 따라 2차원(2 Dimension; 2D) 구조의 한계가 크게 대두되고 있다. 그 해결 방법으로 수직게이트(Vertical gate; VG) 구조의 3차원 DRAM(이하 'VG DRAM'이라 약칭함)을 연구 개발하고 있다.
수직게이트 구조의 3차원 DRAM은 바디(Body)와 바디 상에 형성된 필라(Pillar)로 이루어진 바디(Active region), 매립비트라인(Buried Bitline; BBL) 및 수직게이트(Vertical gate; VG)를 포함한다. 이웃하는 바디의 바디는 트렌치(Trench)에 의해 분리되며, 트렌치 내부를 부분 매립하는 매립비트라인(BBL)이 형성된다. 매립비트라인(BBL)은 바디의 어느 하나의 측벽과 전기적으로 연결된다. 매립비트라인 상부에 형성되는 수직게이트(VG)는 필라(Pillar)의 측벽에 형성되고, 필라의 내부에는 소스(Source)와 드레인(Drain)이 형성된다. 수직게이트(VG)에 의해 소스와 드레인 사이에 수직방향의 채널(Channel)이 형성된다.
하나의 매립비트라인(BBL)에 하나의 셀이 구동하기 위해서는 OSC(One-Side-Contact) 공정이 필요하다. OSC 공정은 SSC(Single-Side-contact) 공정이라고도 한다. 이하, OSC 공정을 '측벽콘택 공정'이라 약칭하기로 한다. 측벽콘택 공정은 이웃하는 바디 중 어느 하나의 바디은 절연시키면서 다른 하나의 바디에 콘택을 형성하는 공정이다.
위와 같은 수직게이트 구조의 3차원 DRAM은 비트라인이 매립구조를 갖기 때문에 매립비트라인의 면적은 제한적일 수밖에 없다. 따라서, 낮은 비트라인 저항을 구현하기 위해서는 매립비트라인으로서 금속막(Metal)을 사용해야 한다. 아울러, 깊이가 깊은 트렌치 내부에 보이드(Void) 없이 금속막을 매립하기 위해서는 CVD(Chemical vapor deposition) 또는 ALD(Atomic layer deposition) 증착 방법을 적용해야 한다.
일반적으로 매립비트라인은 티타늄질화막(TiN)과 텅스텐막(W)으로 이루어진다. 티타늄질화막(TiN)과 텅스텐막(W)은 화학기상증착법(CVD)을 이용하여 증착한다.
그러나, 매립비트라인의 선폭이 감소하면 매립비트라인에서 텅스텐(W)이 차지하는 부분(portion)은 감소하고 티타늄질화막(TiN)의 필요 두께는 일정하게 유지되기 때문에 매립비트라인의 저항이 급격히 증가하는 문제가 있다.
또한, 화학기상증착법(CVD)에 의한 텅스텐막은 매우 거칠기 때문에 보이드와 심(seam)이 존재할 수 밖에 없다.
또한, 일정 두께의 비트라인 높이(bit line height)를 얻기 위해 후속 에치백(etchback) 공정을 진행하면 매립비트라인이 절단되거나, 하부 기판까지 뚫려서 제품 불량을 초래한다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 매립비트라인의 저항을 감소시킬 수 있는 반도체장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 기판을 식각하여 트렌치에 의해 분리되는 활성영역을 형성하는 단계; 상기 활성영역의 어느 하나의 측벽 일부를 오픈시키는 오픈부를 갖는 절연막을 형성하는 단계; 상기 절연막 상에 상기 트렌치를 부분 갭필하며 상기 오픈부를 매립하는 실리콘막패턴을 형성하는 단계; 상기 실리콘막패턴 상에 금속막을 형성하는 단계; 및 상기 금속막과 실리콘막패턴을 반응시켜 매립비트라인이 되는 금속실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 기판을 식각하여 트렌치에 의해 분리되는 활성영역을 형성하는 단계; 상기 활성영역의 어느 하나의 측벽 일부를 오픈시키는 오픈부를 갖는 절연막을 형성하는 단계; 상기 절연막 상에 상기 트렌치를 부분 갭필하는 실리콘막을 형성하는 단계; 상기 실리콘막에 의해 노출된 상기 절연막의 측벽에 스페이서를 형성하는 단계; 상기 스페이서를 식각장벽으로 상기 실리콘막을 식각하는 단계; 잔류하는 상기 실리콘막 상에 금속막을 형성하는 단계; 및 상기 금속막과 실리콘막을 반응시켜 매립비트라인이 되는 금속실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명은 금속실리사이드막을 이용하여 매립비트라인을 형성하므로써 매립비트라인 저항을 낮출 수 있으며, 바디의 직접적인 실리사이드반응에 기인된 접합누설이 폴리실리콘의 완충 역할에 의해 완화될 수 있는 효과가 있다.
결국, 접합누설과 비트라인 저항이 감소되기 때문에 장치의 동작속도가 빨라져 신뢰성 향상의 효과가 있다.
도 1a 내지 도 1f는 본 발명의 제1실시예에 따른 반도체장치 제조 방법을 도시한 도면이다.
도 2a 내지 도 2f는 본 발명의 제2실시예에 따른 반도체장치 제조 방법을 도시한 도면이다.
도 3a 내지 도 3h는 본 발명의 제3실시예에 따른 반도체장치 제조 방법을 도시한 도면이다.
도 4a 내지 도 4j는 본 발명의 실시예들에 따른 오픈부 형성 방법의 일예를 도시한 도면이다.
도 2a 내지 도 2f는 본 발명의 제2실시예에 따른 반도체장치 제조 방법을 도시한 도면이다.
도 3a 내지 도 3h는 본 발명의 제3실시예에 따른 반도체장치 제조 방법을 도시한 도면이다.
도 4a 내지 도 4j는 본 발명의 실시예들에 따른 오픈부 형성 방법의 일예를 도시한 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1f는 본 발명의 제1실시예에 따른 반도체장치 제조 방법을 도시한 도면이다.
도 1a에 도시된 바와 같이, 기판(201) 상에 복수의 트렌치(202)에 의해 분리된 복수의 바디(203)를 형성한다. 기판(201)은 실리콘기판을 포함한다. 기판(201)을 일정 깊이 식각하여 복수의 트렌치(202)를 형성한다. 트렌치(202)에 의해 바디(203)가 형성된다. 기판(201)이 실리콘기판을 포함하므로, 바디(203)은 실리콘바디(Silicon body)가 된다. 바디(203)는 기판(201)의 표면으로부터 수직방향으로 연장된다. 바디(203)는 활성영역(Active region)으로 사용된다. 잘 알려진 바와 같이, 활성영역은 트랜지스터의 채널, 소스 및 드레인이 형성되는 영역이다. 바디(203)는 복수개의 측벽(Sidewall)을 갖는다. 적어도 2개의 횡대향 측벽을 갖는 라인형 바디(Line type body)이다. 바디(203)는 '활성바디(Active body)'라고도 일컫는다.
바디(203)의 상부에는 하드마스크막(204)이 형성되어 있다. 하드마스크막(204)은 트렌치(202) 형성을 위한 기판(201) 식각시 식각 장벽(Etch barrier) 역할을 한다. 하드마스크막(204)은 산화막(Oxide), 질화막(Nitride) 등과 같은 절연물질(Dielectric material)을 포함한다. 제1실시예에서, 질화막이 하드마스크막(204)으로 사용된다. 하드마스크막(204)은 실리콘질화막(Silicon nitride)을 포함한다.
바디(203)의 양쪽 측벽, 바디(203) 사이의 트렌치(202) 표면 및 하드마스크막(204)의 측벽 상에 절연막이 형성되어 있다. 절연막은 라이너산화막(Liner oxide, 205)과 라이너질화막(Liner nitride, 206)을 포함한다. 라이너산화막(205)은 바디(203)의 양쪽 측벽 및 기판(201) 표면에 형성된다. 라이너질화막(206)은 라이너산화막(205)의 일부 표면에 형성된다.
절연막의 일부가 제거되어 오픈부(207)가 형성된다. 오픈부(207)는 바디(203)의 어느 하나의 측벽 일부를 선택적으로 노출시키는 OSC(One-Side-contact) 구조이다. 오픈부(207)는 라인 형태의 콘택(Line type contact)이다. 즉, 오픈부(207)는 바디(203)의 연장 방향을 따라 라인형태로 바디(203)의 측벽 일부를 오픈시킨다.
상술한 절연막에 의해 바디(203)의 측벽 일부를 노출시키는 오픈부(207)가 제공된다.
도시하지 않았지만, 오픈부(207) 형성 이후에, 바디(203)의 측벽 일부에 접합(Junction)을 형성할 수 있다. 접합을 형성하는 방법은 틸트 이온주입(Tilt implant), 플라즈마도핑법(Plasma doping) 또는 도우프드막을 이용한 열확산법(Thermal diffustion)을 적용할 수 있다. 접합은 적어도 1×1020atoms/cm3 이상의 도핑농도(Doping concentration)를 갖는다. 접합은 인(Ph) 또는 비소(As)가 도핑되어 있다. 이에 따라, 접합은 N형 접합(N type junction)이 된다. 플라즈마도핑법 또는 열확산법을 적용하면 접합의 깊이를 얕게 제어할 수 있고, 또한, 도펀트의 농도 조절이 용이하다. 접합은 수직채널트랜지스터의 소스 또는 드레인이 된다.
도 1b에 도시된 바와 같이, 트렌치(202)를 갭필하도록 폴리실리콘막(208)을 형성한다. 폴리실리콘막(208)은 원자층증착법(ALD) 또는 화학기상증착법(CVD)을 이용하여 형성하며, 이로써 트렌치(202)를 보이드없이 갭필할 수 있다.
도 1c에 도시된 바와 같이, 폴리실리콘막(208)을 선택적으로 제거하여 트렌치(202)를 부분 매립시킨다. 이에 따라, 폴리실리콘막패턴(208A)이 트렌치(202) 내부에 형성된다. 폴리실리콘막패턴(208A)은 오픈부(207)를 매립하며 트렌치(202)를 부분 매립한다. 아울러, 폴리실리콘막패턴(208A)은 오픈부(207)를 노출시키지 않는 높이가 되도록 한다.
폴리실리콘막패턴(208A)을 형성하기 위해 에치백공정을 진행하거나, 또는 화학적기계적연마(CMP)를 이용하여 평탄화한 후에 에치백 공정을 진행할 수 있다.
도 1d에 도시된 바와 같이, 금속막(209)을 형성한다. 금속막은 실리사이드 반응이 가능한 금속을 포함한다. 예컨대, 금속막(209)은 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 텅스텐(W), 백금(Pt) 또는 팔라듐(Pd) 중에서 선택된 어느 하나를 포함한다. 제1실시예에서 금속막(209)은 코발트막이 사용된다.
금속막(209)은 화학기상증착법(CVD) 또는 원자층증차법(ALD)을 이용하여 형성한다. 금속막(209)은 사용되는 프리커서에 따라 공정온도, 압력, 유량 등이 가변적일 수 있으며, 증착두께는 50?500Å의 범위를 사용한다.
도 1e에 도시된 바와 같이, 어닐(210)을 실시한다. 이에 따라, 폴리실리콘막패턴(208A)과 금속막(209)이 반응하여 금속실리사이드막(211)이 형성된다. 금속실리사이드막(211)은 코발트실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 니켈실리사이드, 텅스텐실리사이드, 백금실리사이드 또는 팔라듐실리사이드 중에서 선택된 어느 하나를 포함한다. 어닐(210)은 급속어닐(Rapid Thermal Anneal)을 포함한다.
금속실리사이드막(211) 형성후에는 미반응 금속막(209A)이 잔류한다.
도 1f에 도시된 바와 같이, 미반응 금속막(209A)을 제거한다. 이때, 미반응 금속막(209A)은 습식식각을 이용하여 제거한다.
한편, 금속막이 코발트막인 경우 코발트실리사이드막을 형성하기 위해 적어도 2회의 어닐을 실시한다. 예컨대, 1차 어닐과 2차 어닐을 실시한다. 1차 어닐은 400?600℃의 온도에서 진행하고, 2차 어닐은 600?800℃의 온도에서 진행한다. 1차 어닐에 의해 'CoSix(x=0.1?1.5)'상을 갖는 코발트실리사이드가 형성된다. 2차 어닐에 의해 'CoSi2 상'의 코발트실리사이드로 변환된다. 코발트실리사이드 중에서 'CoSi2' 상을 갖는 코발트실리사이드가 비저항이 가장 낮다. 1차 어닐과 2차 어닐 사이에 미반응 코발트막을 제거해준다. 미반응 코발트막은 황산(H2SO4)과 과수(H2O2)의 혼합케미컬을 이용하여 제거한다.
상술한 제1실시예에 따른 금속실리사이드막(211)은 오픈부(207)를 통해 바디(203)와 연결되는 매립비트라인(BBL)이 된다. 금속실리사이드막(211)을 매립비트라인으로 사용하므로써 매립비트라인의 저항을 낮출 수 있다. 또한, 바디(203)에서 실리사이드반응이 일어나지 않으므로 접합누설이 감소한다. 이는 폴리실리콘막패턴(208A)이 완충역할을 하기 때문이다.
결국, 매립비트라인의 저항이 감소되기 때문에 장치의 동작속도가 빨라진다.
도 2a 내지 도 2f는 본 발명의 제2실시예에 따른 반도체장치 제조 방법을 도시한 도면이다.
도 2a에 도시된 바와 같이, 기판(301) 상에 트렌치(302)에 의해 분리된 복수의 바디(Body, 303)를 형성한다. 기판(301)은 실리콘기판을 포함한다. 기판(301)을 일정 깊이 식각하여 트렌치(302)를 형성한다. 트렌치(302)에 의해 바디(303)가 형성된다. 기판(301)이 실리콘기판을 포함하므로, 바디(303)는 실리콘바디(Silicon body)가 된다. 바디(303)는 기판(301)의 표면으로부터 수직방향으로 연장된다. 바디(303)는 활성영역(Active region)으로 사용된다. 잘 알려진 바와 같이, 활성영역은 트랜지스터의 채널, 소스 및 드레인이 형성되는 영역이다. 바디(303)는 복수개의 측벽(Sidewall)을 갖는다. 적어도 2개의 횡대향 측벽을 갖는 라인형 바디(Line type body)이다. 바디(303)는 '활성바디(Active body)'라고도 일컫는다.
바디(303)의 상부에는 하드마스크막(304)이 형성되어 있다. 하드마스크막(304)은 트렌치(302) 형성을 위한 기판(301) 식각시 식각 장벽(Etch barrier) 역할을 한다. 하드마스크막(304)은 산화막(Oxide), 질화막(Nitride) 등과 같은 절연물질(Dielectric material)을 포함한다. 제2실시예에서, 질화막이 하드마스크막(304)으로 사용된다. 하드마스크막(304)은 실리콘질화막(Silicon nitride)을 포함한다.
바디(303)의 양쪽 측벽, 바디(303) 사이의 트렌치(302) 표면 및 하드마스크막(304)의 측벽 상에 절연막이 형성되어 있다. 절연막은 라이너산화막(Liner oxide, 305)과 라이너질화막(Liner nitride, 306)을 포함한다. 라이너산화막(305)은 바디(303)의 양쪽 측벽 및 기판(301) 표면에 형성된다. 라이너질화막(306)은 라이너산화막(305)의 일부 표면에 형성된다.
절연막의 일부가 제거되어 오픈부(307)가 형성된다. 오픈부(307)는 바디(303)의 어느 하나의 측벽 일부를 선택적으로 노출시키는 OSC(One-Side-contact) 구조이다. 오픈부(307)는 라인 형태의 콘택(Line type contact)이다. 즉, 오픈부(307)는 바디(303)의 연장 방향을 따라 라인형태로 바디(303)의 측벽 일부를 오픈시킨다.
상술한 절연막에 의해 바디(303)의 측벽 일부를 노출시키는 오픈부(307)가 제공된다.
도시하지 않았지만, 오픈부(307) 형성 이후에, 바디(303)의 측벽 일부에 접합(Junction)을 형성할 수 있다. 접합을 형성하는 방법은 틸트 이온주입(Tilt implant), 플라즈마도핑법(Plasma doping) 또는 도우프드막을 이용한 열확산법(Thermal diffustion)을 적용할 수 있다. 접합은 적어도 1×1020atoms/cm3 이상의 도핑농도(Doping concentration)를 갖는다. 접합은 인(Ph) 또는 비소(As)가 도핑되어 있다. 이에 따라, 접합은 N형 접합(N type junction)이 된다. 플라즈마도핑법 또는 열확산법을 적용하면 접합의 깊이를 얕게 제어할 수 있고, 또한, 도펀트의 농도 조절이 용이하다. 접합은 수직채널트랜지스터의 소스 또는 드레인이 된다.
도 2b에 도시된 바와 같이, 트렌치(302)를 갭필하도록 폴리실리콘막(308)을 형성한다. 폴리실리콘막(308)은 원자층증착법(ALD) 또는 화학기상증착법(CVD)을 이용하여 증착한다. 폴리실리콘막(308) 형성시 심(Seam, S)이 발생하도록 제어한다. 심(309)이 발생하도록 하기 위해 폴리실리콘막(308) 증착시 단차피복성이 나쁘고 비정질이 아닌 다결정으로 성장되도록 조건을 제어한다. 예컨대, 600?900℃의 온도에서 폴리실리콘막(308)을 증착하면 심(309)을 유도할 수 있다.
도 2c에 도시된 바와 같이, 폴리실리콘막(308)을 선택적으로 제거하여 트렌치(302)를 부분 매립시킨다. 이에 따라, 폴리실리콘막패턴(308A)이 트렌치(302) 내부에 형성된다. 폴리실리콘막패턴(308A)은 오픈부(307)를 매립하며 트렌치(302)를 부분 매립한다. 아울러, 폴리실리콘막패턴(308A)은 오픈부(307)를 노출시키지 않는 높이가 되도록 한다.
폴리실리콘막패턴(308A)을 형성하기 위해 에치백공정을 진행하거나, 또는 화학적기계적연마(CMP)를 이용하여 평탄화한 후에 에치백 공정을 진행할 수 있다.
폴리실리콘막(308) 내부에 심(309)이 발생되어 있으므로, 에치백공정을 진행할 때, 심(309)이 노출된다. 따라서, 폴리실리콘막패턴(308A)은 U자 모양을 갖고, 이로써 폴리실리콘막패턴(308A)의 표면적이 증가한다.
위와 같이, 폴리실리콘막 형성시 심을 유도하고, 후속 에치백 공정을 진행하면, 후속 실리사이드 공정시 과도한 실리사이드 반응에 의해 바디(303)에서 실리사이드가 형성되는 것을 방지한다.
도 2d에 도시된 바와 같이, 금속막(310)을 형성한다. 금속막(310)은 실리사이드 반응이 가능한 금속을 포함한다. 예컨대, 금속막(310)은 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 텅스텐(W), 백금(Pt) 또는 팔라듐(Pd) 중에서 선택된 어느 하나를 포함한다. 제2실시예에서 금속막(310)은 코발트막이 사용된다.
금속막(310)은 화학기상증착법(CVD) 또는 원자층증차법(ALD)을 이용하여 형성한다. 금속막(310)은 사용되는 프리커서에 따라 공정온도, 압력, 유량 등이 가변적일 수 있으며, 증착두께는 10?300Å의 범위를 사용한다.
도 2e에 도시된 바와 같이, 어닐(311)을 실시한다. 이에 따라, 폴리실리콘막패턴(308A)과 금속막(310)이 반응하여 금속실리사이드막(312)이 형성된다. 금속실리사이드막(312)은 코발트실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 니켈실리사이드, 텅스텐실리사이드, 백금실리사이드 또는 팔라듐실리사이드 중에서 선택된 어느 하나를 포함한다. 어닐(311)은 급속어닐(Rapid Thermal Anneal)을 포함한다.
금속실리사이드막(312) 형성후에는 미반응 금속막(310A)이 잔류한다.
도 2f에 도시된 바와 같이, 미반응 금속막(310A)을 제거한다. 이때, 미반응 금속막(310A)은 습식식각을 이용하여 제거한다.
한편, 금속막(310)이 코발트막인 경우 코발트실리사이드막을 형성하기 위해 적어도 2회의 어닐을 실시한다. 예컨대, 1차 어닐과 2차 어닐을 실시한다. 1차 어닐은 400?600℃의 온도에서 진행하고, 2차 어닐은 600?800℃의 온도에서 진행한다. 1차 어닐에 의해 'CoSix(x=0.1?1.5)'상을 갖는 코발트실리사이드가 형성된다. 2차 어닐에 의해 'CoSi2 상'의 코발트실리사이드로 변환된다. 코발트실리사이드 중에서 'CoSi2' 상을 갖는 코발트실리사이드가 비저항이 가장 낮다. 1차 어닐과 2차 어닐 사이에 미반응 코발트막을 제거해준다. 미반응 코발트막은 황산(H2SO4)과 과수(H2O2)의 혼합케미컬을 이용하여 제거한다.
상술한 제2실시예에 따른 금속실리사이드막(312)은 오픈부(307)를 통해 바디(303)와 연결되는 매립비트라인이 된다. 금속실리사이드막(312)을 매립비트라인으로 사용하므로써 매립비트라인의 저항을 낮출 수 있다. 또한, 바디(303)에서 실리사이드반응이 일어나지 않으므로 접합누설이 감소한다. 이는 폴리실리콘막패턴(308A)이 완충역할을 하기 때문이다.
결국, 매립비트라인의 저항이 감소되기 때문에 장치의 동작속도가 빨라진다.
제2실시예를 적용하면, 보다 얇은 두께의 금속실리사이드막(312)을 형성할 수 있으며, 폴리실리콘막(308) 하부 또는 측면에서의 계면 보이드가 발생하지 않고, 바디(303)의 실리사이드 반응을 방지할 수 있다.
도 3a 내지 도 3h는 본 발명의 제3실시예에 따른 반도체장치 제조 방법을 도시한 도면이다.
도 3a에 도시된 바와 같이, 기판(401) 상에 트렌치(402)에 의해 분리된 복수의 바디(Body, 403)를 형성한다. 기판(401)은 실리콘기판을 포함한다. 기판(401)을 일정 깊이 식각하여 트렌치(402)를 형성한다. 트렌치(402)에 의해 바디(403)가 형성된다. 기판(401)이 실리콘기판을 포함하므로, 바디(403)는 실리콘바디(Silicon body)가 된다. 바디(403)는 기판(401)의 표면으로부터 수직방향으로 연장된다. 바디(403)는 활성영역(Active region)으로 사용된다. 잘 알려진 바와 같이, 활성영역은 트랜지스터의 채널, 소스 및 드레인이 형성되는 영역이다. 바디(403)는 복수개의 측벽(Sidewall)을 갖는다. 적어도 2개의 횡대향 측벽을 갖는 라인형 바디(Line type body)이다. 바디(403)는 '활성바디(Active body)'라고도 일컫는다.
바디(403)의 상부에는 하드마스크막(404)이 형성되어 있다. 하드마스크막(404)은 트렌치(402) 형성을 위한 기판(21) 식각시 식각 장벽(Etch barrier) 역할을 한다. 하드마스크막(404)은 산화막(Oxide), 질화막(Nitride) 등과 같은 절연물질(Dielectric material)을 포함한다. 제3실시예에서, 질화막이 하드마스크막(404)으로 사용된다. 하드마스크막(404)은 실리콘질화막(Silicon nitride)을 포함한다.
바디(403)의 양쪽 측벽, 바디(403) 사이의 트렌치(402) 표면 및 하드마스크막(404)의 측벽 상에 절연막이 형성되어 있다. 절연막은 라이너산화막(Liner oxide, 405)과 라이너질화막(Liner nitride, 406)을 포함한다. 라이너산화막(405)은 바디(403)의 양쪽 측벽 및 기판(401) 표면에 형성된다. 라이너질화막(406)은 라이너산화막(405)의 일부 표면에 형성된다.
절연막의 일부가 제거되어 오픈부(407)가 형성된다. 오픈부(407)는 바디(403)의 어느 하나의 측벽 일부를 선택적으로 노출시키는 OSC(One-Side-contact) 구조이다. 오픈부(407)는 라인 형태의 콘택(Line type contact)이다. 즉, 오픈부(407)는 바디(403)의 연장 방향을 따라 라인형태로 바디(403)의 측벽 일부를 오픈시킨다.
상술한 절연막에 의해 바디(403)의 측벽 일부를 노출시키는 오픈부(407)가 제공된다.
도시하지 않았지만, 오픈부(407) 형성 이후에, 바디(403)의 측벽 일부에 접합(Junction)을 형성할 수 있다. 접합을 형성하는 방법은 틸트 이온주입(Tilt implant), 플라즈마도핑법(Plasma doping) 또는 도우프드막을 이용한 열확산법(Thermal diffustion)을 적용할 수 있다. 접합은 적어도 1×1020atoms/cm3 이상의 도핑농도(Doping concentration)를 갖는다. 접합은 인(Ph) 또는 비소(As)가 도핑되어 있다. 이에 따라, 접합은 N형 접합(N type junction)이 된다. 플라즈마도핑법 또는 열확산법을 적용하면 접합의 깊이를 얕게 제어할 수 있고, 또한, 도펀트의 농도 조절이 용이하다. 접합은 수직채널트랜지스터의 소스 또는 드레인이 된다.
도 3b에 도시된 바와 같이, 트렌치(402)를 갭필하는 폴리실리콘막(408)을 형성한다. 폴리실리콘막(408)은 원자층증착법(ALD) 또는 화학기상증착법(CVD)을 이용하여 형성하며, 이로써 트렌치(402)를 보이드없이 갭필할 수 있다.
도 3c에 도시된 바와 같이, 폴리실리콘막(408)을 리세스시켜 트렌치(402)를 부분 매립시킨다. 이에 따라, 폴리실리콘막패턴(408A)이 트렌치(402) 내부에 형성된다. 폴리실리콘막패턴(408A)은 오픈부(407)를 매립하며 트렌치(402)를 부분 매립한다. 아울러, 폴리실리콘막패턴(408A)은 오픈부(407)를 노출시키지 않는 높이가 되도록 한다.
폴리실리콘막패턴(408A)을 형성하기 위해 에치백공정을 진행하거나, 또는 화학적기계적연마(CMP)를 이용하여 평탄화한 후에 에치백 공정을 진행할 수 있다.
도 3d에 도시된 바와 같이, 폴리실리콘막패턴(408A)에 의해 노출된 라이너질화막(406)의 측벽에 스페이서(409)를 형성한다. 스페이서(409)는 후속 금속실리사이드막 형성후 제거가 가능한 물질 또는 절연물질로 형성하고, 아울러, 후속 고온 열공정에서 금속막과 반응하지 않는 성질을 갖는 물질로 형성한다. 예컨대, 스페이서(409)는 스페이서막을 증착한 후 에치백하여 형성한다. 스페이서는 실리콘막, 실리콘산화막, 실리콘질화막, TiN, TiAlN, TiW, TiO2, WSi2, WN, TaN, TaW 또는 Ta2O5 중에서 선택된 어느 하나를 포함한다. 스페이서(409)로 사용되는 물질 중 도전막들은 후속 금속실리사이드막 형성 후에 제거한다.
이어서, 스페이서(409)를 식각장벽으로 하여 폴리실리콘막패턴(408A)을 부분 에치백한다. 따라서, 폴리실리콘막패턴(408B)은 U자 모양을 갖고, 이로써 폴리실리콘막패턴(408B)의 표면적이 증가한다. 여기서, U자 모양은 오픈부(407)를 매립하면서 트렌치(402)의 바닥과 측벽에 폴리실리콘막패턴(408B)이 잔류한다. 다른 실시예에서, 폴리실리콘막패턴(408B)은 오픈부(407)를 매립하면서 트렌치(402)의 측벽에만 잔류할 수도 있다.
위와 같이, 스페이서(409)를 이용하여 폴리실리콘막패턴(408B)을 형성하면, 후속 실리사이드 공정시 과도한 실리사이드 반응에 의해 바디(403)에서 실리사이드가 형성되는 것을 방지한다.
도 3e에 도시된 바와 같이, 금속막(410)을 형성한다. 금속막(410)은 실리사이드화 반응이 가능한 금속을 포함한다. 예컨대, 금속막(410)은 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 텅스텐(W), 백금(Pt) 또는 팔라듐(Pd) 중에서 선택된 어느 하나를 포함한다. 제3실시예에서 금속막(410)은 코발트막이 사용된다.
금속막(410)은 화학기상증착법(CVD) 또는 원자층증차법(ALD)을 이용하여 형성한다. 금속막(410)은 사용되는 프리커서에 따라 공정온도, 압력, 유량 등이 가변적일 수 있으며, 증착두께는 10?300Å의 범위를 사용한다.
도 3f에 도시된 바와 같이, 어닐(411)을 실시한다. 이에 따라, 폴리실리콘막패턴(408B)과 금속막(410)이 반응하여 금속실리사이드막(412)이 형성된다. 금속실리사이드막(412)은 코발트실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 니켈실리사이드, 텅스텐실리사이드, 백금실리사이드 또는 팔라듐실리사이드 중에서 선택된 어느 하나를 포함한다. 어닐(411)은 급속어닐(Rapid Thermal Anneal)을 포함한다.
금속실리사이드막(412) 형성후에는 미반응 금속막(410A)이 잔류한다.
도 3g에 도시된 바와 같이, 미반응 금속막(410A)을 제거한다. 이때, 미반응 금속막(410A)은 습식식각을 이용하여 제거한다.
한편, 금속막(410)이 코발트막인 경우 코발트실리사이드막을 형성하기 위해 적어도 2회의 어닐을 실시한다. 예컨대, 1차 어닐과 2차 어닐을 실시한다. 1차 어닐은 400?600℃의 온도에서 진행하고, 2차 어닐은 600?800℃의 온도에서 진행한다. 1차 어닐에 의해 'CoSix(x=0.1?1.5)'상을 갖는 코발트실리사이드가 형성된다. 2차 어닐에 의해 'CoSi2 상'의 코발트실리사이드로 변환된다. 코발트실리사이드 중에서 'CoSi2' 상을 갖는 코발트실리사이드가 비저항이 가장 낮다. 1차 어닐과 2차 어닐 사이에 미반응 코발트막을 제거해준다. 미반응 코발트막은 황산(H2SO4)과 과수(H2O2)의 혼합케미컬을 이용하여 제거한다.
도 3h에 도시된 바와 같이, 스페이서(409)를 제거한다. 이때, 스페이서(409)는 습식식각을 이용하여 제거한다. 스페이서(409)가 TiN인 경우, 1차 어닐과 2차 어닐 사이에 진행하는 황산(H2SO4)과 과수(H2O2)의 혼합케미컬에 의해 제거될 수 있다. 다른 실시예에서, 스페이서(409)가 절연물질인 경우에는 스페이서(409)를 제거하지 않아도 된다.
상술한 제3실시예에 따른 금속실리사이드막(412)은 오픈부(407)를 통해 바디(403)와 연결되는 매립비트라인이 된다. 금속실리사이드막(412)을 매립비트라인으로 사용하므로써 매립비트라인의 저항을 낮출 수 있다. 또한, 바디(403)에서 실리사이드반응이 일어나지 않으므로 접합누설이 감소한다. 이는 폴리실리콘막패턴(408B)이 완충역할을 하기 때문이다.
결국, 매립비트라인의 저항이 감소되기 때문에 장치의 동작속도가 빨라진다.
상술한 제3실시예를 적용하면, 폴리실리콘막패턴의 폭 및 깊이에 대한 조절이 용이하다.
도 4a 내지 도 4j는 본 발명의 실시예들에 따른 오픈부의 형성 방법을 도시한 도면이다.
도 4a에 도시된 바와 같이, 기판(21) 상에 하드마스크막(24)을 형성한다. 기판(21)은 실리콘기판을 포함한다. 하드마스크막(24)은 질화막을 포함한다. 또한, 하드마스크막(24)은 산화막과 질화막을 포함하는 다층 구조일 수 있다. 예를 들어, 하드마스크막(24)은 하드마스크질화막(HM Nitride)과 하드마스크산화막(HM Oxide)의 순서로 적층될 수 있다. 또한, 하드마스크막(24)은 하드마스크질화막, 하드마스크산화막, 하드마스크실리콘산화질화막(HM SiON) 및 하드마스크카본막(HM Carbon)의 순서로 적층될 수도 있다. 하드마스크질화막을 포함하는 경우에는 기판(21)과 하드마스크막(24) 사이에 패드산화막(Pad oixde)이 더 형성될 수 있다. 하드마스크막(24)은 미도시된 감광막패턴을 이용하여 형성된다.
이어서, 하드마스크막(24)을 식각장벽으로 하여 트렌치 식각 공정(Trench etch process)을 진행한다. 예컨대, 하드마스크막(24)을 식각장벽으로 기판(21)을 일정 깊이 식각하여 바디(22)를 형성한다. 바디(22)는 트렌치(23)에 의해 서로 분리된다. 바디(22)는 트랜지스터가 형성되는 바디을 포함한다. 바디(22)는 2개의 측벽(Both Sidewall)을 갖는다. 트렌치 식각 공정은 비등방성식각(Anisotropic etch)을 포함한다. 기판(21)이 실리콘기판인 경우, 비등방성식각은 Cl2 또는 HBr 가스를 단독으로 사용하거나, 또는 이들 가스를 혼합하여 사용하는 플라즈마 건식식각(Plasma dry etch)을 포함할 수 있다. 상술한 트렌치(23)에 의해 복수의 바디(22)가 기판(21) 상에 형성된다. 바디(22)는 라인형 필라를 포함하며, 라인형의 활성필라를 포함한다. 활성필라는 필라형 바디을 일컫는다.
절연막으로서 제1라이너막(25)을 형성한다. 제1라이너막(25)은 실리콘산화막 등의 산화막을 포함한다.
제1라이너막(25) 상에 바디(22) 사이의 트렌치(23)를 갭필하는 희생막(26)을 형성한다. 희생막(26)은 언도우프드 폴리실리콘(Undoped polysilicon) 또는 비정질실리콘(Amorphous silicon)을 포함한다.
도 4b에 도시된 바와 같이, 하드마스크막(24)의 표면이 드러날때까지 희생막(26)을 평탄화한다. 희생막(26)의 평탄화는 화학적기계적연마(Chmiecal Mechanical Polishing; CMP) 공정을 포함한다. 연속하여 에치백 공정(Etch-back process)을 진행한다. 이와 같은 에치백 공정 후에 제1리세스(R1)를 제공하는 희생막(26A)이 형성된다. 화학적기계적연마 공정시 하드마스크막(24) 상의 제1라이너막(25)이 연마될 수 있다. 이에 따라, 하드마스크막(24)과 트렌치(23)의 양쪽 측벽을 덮는 제1라이너막패턴(25A)이 형성된다. 제1라이너막패턴(25A)은 트렌치(23)의 바닥도 덮는다.
이어서, 습식식각(Wet etch)을 이용하여 제1라이너막패턴(25A)을 슬리밍(slimming)한다. 이때, 습식식각 시간을 조절하므로써 바디(22)의 측벽에서 제1라이너막패턴(25A)이 일정 두께를 갖고 잔류하도록 한다.
도 4c에 도시된 바와 같이, 희생막패턴(26A)을 포함한 전면에 절연막으로서 제2라이너막(27)을 형성한다. 제2라이너막(27)은 실리콘질화막 등의 질화막을 포함한다. 제2라이너막(27)은 제1라이너막패턴(25A)의 슬리밍된 두께와 동일하게 형성한다.
도 4d에 도시된 바와 같이, 제2라이너막(27)을 선택적으로 식각한다. 이에 따라 제1라이너막패턴(25A)의 슬리밍 영역에 제2라이너막패턴(27A)이 형성된다. 제2라이너막패턴(27A)을 형성하기 위해 에치백 공정을 적용할 수 있고, 이로써, 제2라이너막패턴(27A)은 스페이서 형태가 된다.
계속해서, 제2라이너막패턴(27A)을 식각장벽으로 하여 희생막패턴(26A)을 일정 깊이 리세스시킨다. 이에 따라, 제1라이너막패턴(25A)의 일부 표면을 노출시키는 제2리세스(R2)가 형성된다. 제2리세스(R2)를 형성시키는 희생막패턴(26A)은 도면부호 '26B'가 된다. 희생막패턴(26B)이 폴리실리콘을 포함하는 경우, 에치백 공정을 이용하여 리세스시킨다.
도 4e에 도시된 바와 같이, 제2리세스(R2)를 포함한 전면에 컨포멀하게 금속질화막을 형성한다. 이후, 스페이서식각을 실시하여 희생스페이서(28)를 형성한다. 희생스페이서(28)는 바디(22)의 양쪽 측벽에 형성된다. 희생스페이서(28)는 티타늄질화막(TiN)을 포함한다.
도 4f에 도시된 바와 같이, 희생스페이서(28)가 형성된 제2리세스(R2)를 갭필하는 갭필막(29)을 형성한다. 갭필막(29)은 산화막을 포함한다. 갭필막(28)은 스핀온절연막(Spin On Dielectric; SOD)을 포함한다.
이어서, 갭필막(28)을 평탄화한 후 에치백한다. 이에 따라, 리세스된 갭필막(29)이 형성된다.
갭필막(29)을 포함한 전면에 제3라이너막(30)을 형성한다. 제3라이너막(30)은 언도우프드 폴리실리콘을 포함한다.
도 4g에 도시된 바와 같이, 틸트이온주입(31)을 진행한다.
틸트이온주입(31)은 일정 각도로 틸트를 주어 도펀트(Dopnat)를 이온주입한다. 제3라이너막(30) 중에서 일부에 도펀트가 주입된다.
틸트이온주입(31) 공정은 소정 각도를 갖고 진행된다. 소정각도는 약 5?30°를 포함한다. 이온빔(Ion beam)은 하드마스크막(24)에 의해 일부가 새도우(Shadow)된다. 따라서, 제3라이너막(30)의 일부는 도핑되지만 나머지는 언도우프드로 잔류한다. 예를 들어, 이온주입되는 도펀트는 P형 도펀트, 바람직하게 보론(Boron)이며, 보론을 이온주입하기 위해 도펀트소스는 BF2를 사용한다. 그 결과, 제3라이너막(30)의 일부는 언도우프드로 잔류하는데, 이 부분은 하드마스크막(24)의 오른쪽에 인접하는 부분이다.
이와 같은 도펀트의 틸트이온주입(31)에 의해 제3라이너막 중 하드마스크막(24)의 상부면에 형성된 부분과 하드마스크막(24)의 왼쪽에 인접하는 일부는 도펀트가 도핑된 도우프드 제3라이너막(30A)이 된다. 도펀트가 주입되지 않은 제3라이너막은 언도우프드 제3라이너막(30B)이 된다.
도 4h에 도시된 바와 같이, 언도우프드 제3라이너막(30B)을 제거한다. 여기서, 제3라이너막으로 사용된 폴리실리콘은 도펀트의 도핑 유무에 따라 식각속도의 차이가 발생한다. 특히, 도펀트가 주입되지 않은 언도우프드 폴리실리콘은 습식식각속도가 빠르다. 따라서, 언도우프드 폴리실리콘만을 습식식각할 수 있는 선택비가 높은 케미컬을 이용하여 언도우프드 폴리실리콘을 선택적으로 제거한다. 언도우프드 제3라이너막(30B)은 습식식각(Wet etching) 또는 습식세정(Wet cleaning)을 이용하여 제거한다.
위와 같이 언도우프드 제3라이너막(30B)을 제거하면, 도우프드 제3라이너막(30A)만 잔류한다.
이어서, 희생스페이서(28) 중 어느 하나를 제거한다. 이에 따라, 갭필막(29)과 제2라이너막패턴(27A) 사이에 갭(도면부호 생략)이 형성된다. 희생스페이서(28)은 습식식각을 이용하여 제거한다. 이에 따라, 하나의 희생스페이서(28A)가 잔류한다.
도 4i에 도시된 바와 같이, 측벽 일부를 노출시키기 위해 세정 공정(Cleaning process)을 진행한다.
세정 공정은 습식세정(Wet cleaning)을 포함한다. 습식세정은 불산(HF), BOE(Buffered Oxide Etchant) 등을 이용한다. 습식세정을 이용하면, 희생막(26B), 희생스페이서(28A), 및 제2라이너막패턴(27A)을 손상시키지 않고 제1라이너막패턴(25A)을 선택적으로 제거할 수 있다.
상술한 바와 같이, 하드마스크막(24), 제1라이너막패턴(25A), 제2라이너막패턴(27A), 희생막(26B) 및 희생스페이서(28A)을 통틀어 '절연막'이라 약칭한다. 따라서, 절연막은 바디(22)의 어느 하나의 측벽 일부를 노출시키는 오픈부(32)를 제공한다.
오픈부(32)는 실시예들에 따른 오픈부에 대응한다.
도 4j에 도시된 바와 같이, 도우프드 제3라이너막(30A)을 제거한다. 이때, 도우프드 제3라이너막(30A)과 희생막(26B)이 동일하게 폴리실리콘이므로, 동시에 제거된다.
이어서, 희생스페이서(28A)를 제거한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
201 : 기판 202 : 트렌치
203 : 바디 204 : 하드마스크막
205 : 라이너산화막 206 : 라이너질화막
207 : 오픈부 208A : 폴리실리콘막패턴
209 : 금속막 211 : 금속실리사이드막
203 : 바디 204 : 하드마스크막
205 : 라이너산화막 206 : 라이너질화막
207 : 오픈부 208A : 폴리실리콘막패턴
209 : 금속막 211 : 금속실리사이드막
Claims (23)
- 기판을 식각하여 트렌치에 의해 분리되는 활성영역을 형성하는 단계;
상기 활성영역의 어느 하나의 측벽 일부를 오픈시키는 오픈부를 갖는 절연막을 형성하는 단계;
상기 절연막 상에 상기 트렌치를 부분 갭필하며 상기 오픈부를 매립하는실리콘막패턴을 형성하는 단계;
상기 실리콘막패턴 상에 금속막을 형성하는 단계; 및
상기 금속막과 실리콘막패턴을 반응시켜 매립비트라인이 되는 금속실리사이드막을 형성하는 단계
를 포함하는 반도체장치 제조 방법.
- 제1항에 있어서,
상기 실리콘막패턴을 형성하는 단계는,
상기 오픈부를 갖는 절연막 상에 상기 트렌치를 갭필하는 실리콘막을 형성하는 단계; 및
상기 오픈부를 매립하는 높이를 갖도록 상기 실리콘막을 식각하는 단계
를 포함하는 반도체장치 제조 방법.
- 제1항에 있어서,
상기 실리콘막패턴을 형성하는 단계는,
상기 오픈부를 갖는 절연막 상에 상기 트렌치를 갭필하며 내부에 심을 갖는 실리콘막을 형성하는 단계; 및
상기 오픈부를 매립하는 높이를 갖도록 상기 실리콘막을 식각하는 단계
를 포함하는 반도체장치 제조 방법.
- 제3항에 있어서,
상기 실리콘막은 600?900℃의 온도에서 증착하는 반도체장치 제조 방법.
- 제1항에 있어서,
상기 실리콘막패턴을 형성하는 단계는,
상기 오픈부를 갖는 절연막 상에 상기 트렌치를 갭필하는 실리콘막을 형성하는 단계;
상기 실리콘막을 1차 식각하는 단계;
상기 1차 식각 후에 노출된 상기 절연막의 측벽에 스페이서를 형성하는 단계; 및
상기 스페이서를 식각장벽으로 상기 실리콘막을 2차 식각하는 단계
를 포함하는 반도체장치 제조 방법.
- 제1항에 있어서,
상기 실리콘막패턴을 형성하는 단계는,
원자층증착법(ALD) 또는 화학기상증착법(CVD)을 이용하여 실리콘막을 증착하는 단계; 및
상기 실리콘막을 식각하는 단계
를 포함하는 반도체장치 제조 방법.
- 제1항에 있어서,
상기 실리콘막패턴은,
폴리실리콘막을 포함하는 반도체장치 제조 방법.
- 제1항에 있어서,
상기 금속막을 형성하는 단계에서,
상기 금속막은 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 텅스텐(W), 백금(Pt) 또는 팔라듐(Pd) 중에서 선택된 어느 하나를 포함하는 반도체장치 제조 방법.
- 제1항에 있어서,
상기 금속실리사이드막을 형성하는 단계는,
급속어닐을 이용하는 반도체장치 제조 방법.
- 기판을 식각하여 트렌치에 의해 분리되는 활성영역을 형성하는 단계;
상기 활성영역의 어느 하나의 측벽 일부를 오픈시키는 오픈부를 갖는 절연막을 형성하는 단계;
상기 절연막 상에 상기 트렌치를 부분 갭필하는 실리콘막을 형성하는 단계;
상기 실리콘막에 의해 노출된 상기 절연막의 측벽에 스페이서를 형성하는 단계;
상기 스페이서를 식각장벽으로 상기 실리콘막을 식각하는 단계;
잔류하는 상기 실리콘막 상에 금속막을 형성하는 단계; 및
상기 금속막과 실리콘막을 반응시켜 매립비트라인이 되는 금속실리사이드막을 형성하는 단계
를 포함하는 반도체장치 제조 방법. - 제10항에 있어서,
상기 스페이서를 형성하는 단계는,
상기 스페이서로 사용되는 스페이서막을 전면에 형성하는 단계; 및
상기 스페이서막을 에치백하는 단계
를 포함하는 반도체장치 제조 방법.
- 제10항에 있어서,
상기 스페이서는,
절연막, 금속막 또는 금속질화막 중에서 선택된 어느 하나를 포함하는 반도체장치 제조 방법.
- 제10항에 있어서,
상기 스페이서는,
실리콘막, 실리콘산화막, 실리콘질화막, TiN, TiAlN, TiW, TiO2, WSi2, WN, TaN, TaW 또는 Ta2O5 중에서 선택된 어느 하나를 포함하는 반도체장치 제조 방법.
- 제10항에 있어서,
상기 실리콘막을 형성하는 단계에서,
상기 실리콘막은 폴리실리콘막을 포함하는 반도체장치 제조 방법.
- 제10항에 있어서,
상기 실리콘막은 원자층증착법(ALD) 또는 화학기상증착법(CVD)을 이용하여 증착하는 반도체장치 제조 방법.
- 제10항에 있어서,
상기 금속막을 형성하는 단계에서,
상기 금속막은 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 텅스텐(W), 백금(Pt) 또는 팔라듐(Pd) 중에서 선택된 어느 하나를 포함하는 반도체장치 제조 방법.
- 제10항에 있어서,
상기 금속실리사이드막을 형성하는 단계는,
1차 어닐을 진행하여 상기 금속막과 실리콘막을 반응시키는 단계;
미반응하고 잔류하는 상기 금속막을 제거하는 단계; 및
2차 어닐을 진행하는 단계
를 포함하는 반도체장치 제조 방법.
- 제17항에 있어서,
상기 금속실리사이드막은 코발트실리사이드막을 포함하는 반도체장치 제조 방법.
- 제10항에 있어서,
상기 금속실리사이드막을 형성하는 단계는,
급속어닐을 이용하는 반도체장치 제조 방법.
- 제10항에 있어서,
상기 금속실리사이드막을 형성하는 단계는,
어닐을 진행하여 상기 금속막과 실리콘막을 반응시키는 단계; 및
미반응하고 잔류하는 상기 금속막을 제거하는 단계
를 포함하는 반도체장치 제조 방법.
- 제10항에 있어서,
상기 금속실리사이드막을 형성하는 단계 이후에,
상기 스페이서를 제거하는 단계를 더 포함하는 반도체장치 제조 방법.
- 제10항에 있어서,
상기 스페이서를 식각장벽으로 상기 실리콘막을 식각하는 단계에서,
상기 오픈부를 매립하면서 상기 트렌치의 바닥과 측벽에 상기 실리콘막을 잔류시키는 반도체장치 제조 방법.
- 제10항에 있어서,
상기 스페이서를 식각장벽으로 상기 실리콘막을 식각하는 단계에서,
상기 오픈부를 매립하면서 상기 트렌치의 측벽에 상기 실리콘막을 잔류시키는 반도체장치 제조 방법.
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