JP2023553124A - 半導体構造及びその製造方法 - Google Patents

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Abstract

Figure 2023553124000001
本開示の実施例は、半導体分野に関し、半導体構造及びその製造方法を提供する。半導体構造は、ベース（１１）と、ビット線（１０４）と、順に配置された第１ドーピング領域（Ｉ）、チャネル領域（ＩＩ）、及び第２ドーピング領域（ＩＩＩ）を含む半導体チャネルと、を含む。第１ドーピング領域（Ｉ）は、ビット線（１０４）に接触し、第１ドーピング領域（Ｉ）、チャネル領域（ＩＩ）、及び第２ドーピング領域（ＩＩＩ）に第１種類ドーピングイオンがドーピングされ、チャネル領域（ＩＩ）はさらに、第２種類ドーピングイオンがドーピングされ、それによって、チャネル領域（ＩＩ）における多数キャリアの濃度は、第１ドーピング領域（Ｉ）と第２ドーピング領域（ＩＩＩ）における多数キャリアの濃度より低く、第１種類ドーピングイオンは、Ｎ型イオンとＰ型イオンのうちの一方であり、第２種類ドーピングイオンは、Ｎ型イオンとＰ型イオンのうちの他方である。本開示の実施例は、半導体構造の電気性能を向上させることに有利である。

Description

（関連出願への相互参照）
本願は、２０２１年０７月１６日に提出された、出願番号が２０２１１０８０８６９７．５であり、発明の名称が「半導体構造及びその製造方法」である中国特許出願を引用し、その内容の全てが引用により本願に組み込まれる。
本開示の実施例は、半導体構造及びその製造方法に関するが、それらに限らない。
ダイナミック・メモリの集積密度の高密度化につれて、ダイナミック・メモリのアレイ構造におけるトランジスタの配置方式、及びダイナミック・メモリのアレイ構造における機能素子そのものの小型化に対して研究を行う同時に、小型の機能素子の電気性能を向上させる必要もある。
垂直のゲート・オールラウンド（ＧＡＡ：Ｇａｔｅ－Ａｌｌ－Ａｒｏｕｎｄ）トランジスタ構造をダイナミック・メモリ・アクセス・トランジスタ（ａｃｃｅｓｓ ｔｒａｎｓｉｓｔｏｒ）として利用する場合、その占有面積は４Ｆ２（Ｆが所定のプロセス条件で得られることができる最小のパターンサイズである）に達することができ、原則としてより高い密度効率を実現することができる。しかしながら、ドーピングプロセスの制約により、ＧＡＡトランジスタ構造における各領域において、多数キャリアの濃度が一致し、又はわずかに異なる。そのため、ＧＡＡトランジスタ構造における各領域の多数キャリアの濃度を調整して異ならせることは難しく、ＧＡＡトランジスタ構造及びダイナミック・メモリの電気性能をさらに向上させることは難しい。
本開示のいくつかの実施例に基づいて、本開示の実施例の一態様は、半導体構造を提供する。該半導体構造は、ベースと、前記ベースに位置するビット線と、前記ビット線の表面に位置する半導体チャネルと、を含み、前記ベースから前記ビット線に指す方向に沿って、前記半導体チャネルは、順に配置された第１ドーピング領域、チャネル領域、及び第２ドーピング領域を含み、前記第１ドーピング領域は、前記ビット線に接触し、前記第１ドーピング領域、前記チャネル領域、及び前記第２ドーピング領域に、第１種類ドーピングイオンがドーピングされ、前記チャネル領域にさらに、第２種類ドーピングイオンがドーピングされ、それによって、前記チャネル領域における多数キャリアの濃度を、前記第１ドーピング領域と前記第２ドーピング領域における多数キャリアの濃度より低くし、前記第１種類ドーピングイオンは、Ｎ型イオンとＰ型イオンのうちの一方であり、前記第２種類ドーピングイオンは、Ｎ型イオンとＰ型イオンのうちの他方である。
本開示のいくつかの実施例に基づいて、本開示の実施例の別の一態様はさらに、半導体構造の製造方法を提供する。該半導体構造の製造方法は、ベースを提供するステップと、前記ベース上に初期ビット線を形成し、前記初期ビット線の前記ベースから離れる表面に半導体チャネルを形成するステップであって、前記ベースから前記初期ビット線に指す方向に沿って、前記半導体チャネルは、順に配置された第１ドーピング領域、チャネル領域、及び第２ドーピング領域を含み、前記第１ドーピング領域、前記チャネル領域、及び前記第２ドーピング領域には、同じドーピング濃度の第１種類ドーピングイオンがドーピングされ、前記第１種類ドーピングイオンは、Ｎ型イオンとＰ型イオンのうちの一方である、ステップと、前記チャネル領域の側壁に第２種類ドーピングイオンがドーピングされた犠牲層を形成するステップであって、前記犠牲層は、少なくとも前記チャネル領域の側壁を覆い、前記第２種類ドーピングイオンは、Ｎ型イオンとＰ型イオンのうちの他方である、ステップと、アニール（焼鈍）プロセスを採用して、前記第２種類ドーピングイオンを前記チャネル領域に拡散させ、それによって、前記チャネル領域における多数キャリアの濃度を低減させるステップと、前記犠牲層を除去することによって、前記チャネル領域の側壁を露出させるステップと、を含む。
本開示の実施例は、少なくとも下記の有益な効果を奏する。
上記の技術的解決策において、チャネル領域には、第１種類ドーピングイオンがドーピングされ、第２種類ドーピングイオンもドーピングされ、それによって、チャネル領域における多数キャリアの濃度は、第１ドーピング領域における多数キャリアの濃度より低く、且つ、第２ドーピング領域における多数キャリアの濃度より低い。一方で、チャネル領域における多数キャリアの濃度が低いことは、チャネル領域のオン／オフ比例を向上させることに有利であり、それによって、チャネル領域のオン／オフに対する制御の感度を向上させることに有利であり、チャネル領域の速やかなオン・オフを保証する。もう一方で、第１ドーピング領域と第２ドーピング領域における多数キャリアの濃度がいずれも大きいことは、第１ドーピング領域と第２ドーピング領域の自身の抵抗を低減させることに有利であり、それによって、第１ドーピング領域、チャネル領域、及び第２ドーピング領域によって構成されるトランジスタの閾値電圧を低減させること、及び該トランジスタの飽和電流を向上させることに有利である。そのため、本開示の実施例は、半導体構造の電気性能を向上させることに有利である。
本開示の実施例に提供される半導体構造の形成方法における各ステップに対応する構造概略図である。 本開示の実施例に提供される半導体構造の形成方法における各ステップに対応する構造概略図である。 本開示の実施例に提供される半導体構造の形成方法における各ステップに対応する構造概略図である。 本開示の実施例に提供される半導体構造の形成方法における各ステップに対応する構造概略図である。 本開示の実施例に提供される半導体構造の形成方法における各ステップに対応する構造概略図である。 本開示の実施例に提供される半導体構造の形成方法における各ステップに対応する構造概略図である。 本開示の実施例に提供される半導体構造の形成方法における各ステップに対応する構造概略図である。 本開示の実施例に提供される半導体構造の形成方法における各ステップに対応する構造概略図である。 本開示の実施例に提供される半導体構造の形成方法における各ステップに対応する構造概略図である。 本開示の実施例に提供される半導体構造の形成方法における各ステップに対応する構造概略図である。 本開示の実施例に提供される半導体構造の形成方法における各ステップに対応する構造概略図である。 本開示の実施例に提供される半導体構造の形成方法における各ステップに対応する構造概略図である。 本開示の実施例に提供される半導体構造の形成方法における各ステップに対応する構造概略図である。 本開示の実施例に提供される半導体構造の形成方法における各ステップに対応する構造概略図である。 本開示の実施例に提供される半導体構造の形成方法における各ステップに対応する構造概略図である。 本開示の実施例に提供される半導体構造の形成方法における各ステップに対応する構造概略図である。 本開示の実施例に提供される半導体構造の形成方法における各ステップに対応する構造概略図である。 本開示の実施例に提供される半導体構造の形成方法における各ステップに対応する構造概略図である。 本開示の実施例に提供される半導体構造の形成方法における各ステップに対応する構造概略図である。 本開示の実施例に提供される半導体構造の形成方法における各ステップに対応する構造概略図である。 本開示の実施例に提供される半導体構造の形成方法における各ステップに対応する構造概略図である。 本開示の実施例に提供される半導体構造の形成方法における各ステップに対応する構造概略図である。 本開示の実施例に提供される半導体構造の形成方法における各ステップに対応する構造概略図である。 本開示の実施例に提供される半導体構造の形成方法における各ステップに対応する構造概略図である。 本開示の実施例に提供される半導体構造の形成方法における各ステップに対応する構造概略図である。 本開示の実施例に提供される半導体構造の形成方法における各ステップに対応する構造概略図である。 本開示の実施例に提供される半導体構造の形成方法における各ステップに対応する構造概略図である。 本開示の実施例に提供される半導体構造の形成方法における各ステップに対応する構造概略図である。 本開示の実施例に提供される半導体構造の形成方法における各ステップに対応する構造概略図である。 本開示の実施例に提供される半導体構造の形成方法における各ステップに対応する構造概略図である。 本開示の実施例に提供される半導体構造の形成方法における各ステップに対応する構造概略図である。 本開示の実施例に提供される半導体構造の形成方法における各ステップに対応する構造概略図である。 本開示の実施例に提供される半導体構造の形成方法における各ステップに対応する構造概略図である。 本開示の実施例に提供される半導体構造の形成方法における各ステップに対応する構造概略図である。 本開示の実施例に提供される半導体構造の形成方法における各ステップに対応する構造概略図である。 本開示の実施例に提供される半導体構造の形成方法における各ステップに対応する構造概略図である。
上記において、１つ又は複数の実施例は、それに対応する図面における図によって例示的に説明される。ここの例示的な説明は、実施例に対する制限を構成するものではない。特に明記しない限り、図面における図は、縮尺の制限を構成するものではない。
現在、半導体構造の電気性能を向上させる必要がある。
検討によれば、ＧＡＡトランジスタにおいて、第１ドーピング領域、チャネル領域、及び第２ドーピング領域は、順に積層して設けられ、プレーナ型トランジスタのように、イオン注入プロセスを利用してゲート構造を製造した後に、第１ドーピング領域と第２ドーピング領域の自己整合ドーピングプロセスを行うことは難しい。そのため、ＧＡＡトランジスタにおける第１ドーピング領域、チャネル領域、及び第２ドーピング領域は、通常、同一のドーピングプロセスによって形成され、それによって、第１ドーピング領域、チャネル領域、及び第２ドーピング領域における多数キャリアの濃度は基本的に一致しており、しかも、チャネル領域における多数キャリアの濃度は高すぎてはならない。チャネル領域における多数キャリアの濃度が高い場合、チャネル領域のオン／オフ比例が低減することになり、それによって、ゲートでチャネル領域のオフを制御することは難しい。しかしながら、チャネル領域における多数キャリアの濃度がチャネル領域に高いオン／オフ比例を有させるようになる場合、第１ドーピング領域と第２ドーピング領域における多数キャリアの濃度が低く、自身の抵抗が大きく、ＧＡＡトランジスタの閾値電圧を向上させ、ＧＡＡトランジスタの飽和電流を低減させ、それによって、ＧＡＡトランジスタの電気性能に悪影響を与える。
本開示の実施例は、半導体構造及びその製造方法を提供する。半導体構造において、チャネル領域には、第１種類ドーピングイオンがドーピングされ、第２種類ドーピングイオンもドーピングされ、それによって、チャネル領域における多数キャリアの濃度は、第１ドーピング領域における多数キャリアの濃度より低く、且つ、第２ドーピング領域における多数キャリアの濃度より低い。一方で、チャネル領域における多数キャリアの濃度が低いことは、チャネル領域のオン／オフ比例を向上させることに有利であり、それによって、チャネル領域のオン／オフに対する制御の感度を向上させることに有利であり、チャネル領域の速やかなオン・オフを保証する。もう一方で、第１ドーピング領域と第２ドーピング領域における多数キャリアの濃度がいずれも大きいことは、第１ドーピング領域と第２ドーピング領域の自身の抵抗を低減させることに有利であり、それによって、第１ドーピング領域、チャネル領域、及び第２ドーピング領域によって構成されるトランジスタの閾値電圧を低減させること、及び該トランジスタの飽和電流を向上させることに有利である。そのため、本開示の実施例は、チャネル領域の多数キャリアの濃度が低いことを保証する同時に、第１ドーピング領域と第２ドーピング領域の多数キャリアの濃度が高いことを保証し、それによって、半導体構造の電気性能を向上させることに有利である。
本開示の実施例の目的、技術的解決策及び利点をより明確にするために、以下では、図面を参照して本開示の各実施例について詳細に説明する。しかしながら、当業者が理解可能なこととして、本開示の各実施例において、読者に本開示をより良く理解させるために、多くの技術的詳細が提供される。しかしながら、これらの技術的詳細、及び下記の各実施例に基づく様々な変化と変更が無くても、本開示が主張する技術的解決策を実現することができる。
本開示の１つの実施例は、半導体構造を提供し、以下では、図面を参照して本開示の１つの実施例に提供される半導体構造について詳細に説明する。図１乃至図６は、本開示の１つの実施例に提供される半導体構造に対応する構造概略図。ここで、図１は、本開示の１つの実施例に提供される半導体構造の１つの構造概略図である。図２は、図１に示す構造における半導体チャネルの断面概略図である。図３は、第１断面方向ＡＡ１に沿った図１に示す構造の１つの断面概略図である。図４は、第１断面方向ＡＡ１に沿った図１に示す構造の別の１つの断面概略図である。図５は、第２断面方向ＢＢ１に沿った図１に示す構造の断面概略図である。図６は、本開示の１つの実施例に提供される半導体構造の別の１つの構造概略図である。
図１乃至図６を参照すると、半導体構造は、ベース１１と、ベース１１に位置するビット線１０４と、ビット線１０４の表面に位置する半導体チャネル１０５と、を含む。ベース１１からビット線１０４に指す方向に沿って、半導体チャネル１０５は、順に配置された第１ドーピング領域Ｉ、チャネル領域ＩＩ、及び第２ドーピング領域ＩＩＩを含む。第１ドーピング領域Ｉは、ビット線１０４に接触し、第１ドーピング領域Ｉ、チャネル領域ＩＩ、及び第２ドーピング領域ＩＩＩに、第１種類ドーピングイオンがドーピングされ、チャネル領域ＩＩにさらに、第２種類ドーピングイオンがドーピングされ、それによって、チャネル領域ＩＩにおける多数キャリアの濃度を、第１ドーピング領域Ｉと第２ドーピング領域ＩＩＩにおける多数キャリアの濃度より低くする。第１種類ドーピングイオンは、Ｎ型イオンとＰ型イオンのうちの一方であり、第２種類ドーピングイオンは、Ｎ型イオンとＰ型イオンのうちの他方である。
半導体構造はさらに、チャネル領域ＩＩの側壁の表面を覆う絶縁層１０６と、絶縁層１０６のチャネル領域ＩＩから離れる側壁の表面を覆うワード線１０７であって、隣接する第１ドーピング領域Ｉの側壁、隣接するワード線１０７の側壁、及び隣接する第２ドーピング領域ＩＩＩの側壁によって隙間を構成する、ワード線１０７と、隙間に位置する隔離層１０３であって、隔離層１０３のベース１１から離れる上面は、第２ドーピング領域ＩＩＩのベース１１から離れる上面より低くなく、隔離層１０３と、を含むことができる。
半導体構造は、垂直のＧＡＡトランジスタを含み、且つ、ビット線１０４は、ベース１１とＧＡＡトランジスタとの間に位置する。そのため、３Ｄ積層の記憶デバイスを構成することができ、半導体構造の集積密度を向上させることに有利である。
以下では、図１乃至図６を参照して、半導体構造についてさらに詳細に説明する。
ここで、ベース１１の材料の種類は、元素半導体材料又は結晶無機化合物半導体材料であり得る。元素半導体材料は、シリコン又はゲルマニウムであり得る。結晶無機化合物半導体材料は、炭化ケイ素、ゲルマニウム化ケイ素、ヒ化ガリウム、又はガリウム化インジウムなどであり得る。いくつかの実施例において、ベース１１には、第２種類ドーピングイオンがドーピングされることができる。
いくつかの実施例において、ベース１１、ビット線１０４、及び半導体チャネル１０５は、同じ半導体元素を有する。この場合、半導体チャネル１０５とビット線１０４は、同一の膜層構造を利用して形成されることができる。該膜層構造は、半導体元素によって構成され、半導体チャネル１０５とビット線１０４を一体構造させ、それによって、半導体チャネル１０５とビット線１０４との間の界面準位の欠陥を改善し、半導体構造の性能を改善する。
ここで、半導体元素は、シリコン、炭素、ゲルマニウム、ヒ素、ガリウム、及びインジウムのうちの少なくとも１つを含むことができる。１つの例において、ビット線１０４と半導体チャネル１０５はいずれもシリコンを含む。他の例において、ビット線と半導体チャネルはいずれも、ゲルマニウム、又は、シリコンとゲルマニウム、又は、シリコンと炭素、又は、ヒ素とガリウム、又は、ガリウムとインジウムを含むことができる。
いくつかの実施例において、ビット線１０４の材料はさらに、金属半導体化合物１１４を含むことができる。金属半導体化合物１１４は、金属化されていない半導体材料と比較すると、比較的に小さい抵抗率を有する。そのため、半導体チャネル１０５と比較すると、ビット線１０４の抵抗率はより小さく、それによって、ビット線１０４の抵抗を低減させ、且つ、ビット線１０４と第１ドーピング領域Ｉとの間の接触抵抗を低減させ、半導体構造の電気性能をさらに改善することに有利である。それ以外、ビット線１０４の抵抗率は、ベース１１の抵抗率より小さい。
いくつかの実施例において、第１ドーピング領域Ｉの真下に位置するビット線１０４の領域の材料は半導体材料であり、ビット線１０４の第１ドーピング領域Ｉに覆われていない部分領域の材料は金属半導体化合物である。理解可能なこととして、デバイスのサイズの継続的な縮小又は製造プロセスパラメータの調整につれて、ビット線１０４の第１ドーピング領域Ｉの真下に位置する部分領域の材料は半導体材料であり、ビット線１０４の第１ドーピング領域Ｉの真下に位置する他の領域の材料は金属半導体化合物でもあり得る。ここの「他の領域」の位置は、「部分領域」の外囲に位置する。
ここで、いくつかの実施例において、図３を参照すると、同一のビット線１０４における複数の金属半導体化合物１１４の間は相互に間隔をあけて配置され、他のいくつかの実施例において、図４を参照すると、同一のビット線１０４における複数の金属半導体化合物１１４の間は相互に連通されている。説明すべきこととして、図４は、隣接する金属半導体化合物１１４の間の縁がちょうど相互に接触して連通されている場合だけを例示し、実際の状況において、隣接する金属半導体化合物１１４の間が相互に接触する領域はより大きくても良い。本開示の実施例は、隣接する金属半導体化合物１１４の間が相互に接触する領域のサイズについて限定しない。
他の実施例において、ビット線全体の材料は、金属半導体化合物であり得る。
半導体元素がシリコンであることを例として、金属半導体化合物１１４は、ケイ化コバルト、ケイ化ニッケル、ケイ化モリブデン、ケイ化チタン、ケイ化タングステン、ケイ化タンタル、又はケイ化プラチナのうちの少なくとも１つを含む。
ここで、ベース１１上に間隔をあけて配置された複数のビット線１０４を形成することができ、各ビット線１０４は、少なくとも１つの第１ドーピング領域Ｉに接触することができる。図１乃至図５において、相互に間隔をあけて配置される４つのビット線１０４、及び各ビット線１０４が４つの第１ドーピング領域Ｉに接触することを例として、実際の電気需要に応じて、ビット線１０４の数量及び各ビット線１０４に接触する第１ドーピング領域Ｉの数量を合理的に設定することができる。
いくつかの実施例において、ビット線１０４に第１種類ドーピングイオンがドーピングされ、ベース１１に第２種類ドーピングイオンがドーピングされた場合、ビット線１０４とベース１１は、ＰＮ接合を構成し、該ＰＮ接合は、ビット線１０４の漏電を防止し、半導体構造の電気性能をさらに改善することに有利である。説明すべきこととして、他の実施例において、ベースには、第２種類ドーピングイオンがドーピングされなくても良い。
いくつかの実施例において、第１種類ドーピングイオンは、Ｎ型イオンであり、第２種類ドーピングイオンは、Ｐ型イオンである。具体的に、Ｎ型イオンは、ヒ素イオン、リンイオン、又はアンチモンイオンのうちの少なくとも１つを含み、Ｐ型イオンは、ホウ素イオン、インジウムイオン、又はガリウムイオンのうちの少なくとも１つを含む。他のいくつかの実施例において、第１種類ドーピングイオンは、Ｐ型イオンであり得、第２種類ドーピングイオンは、Ｎ型イオンであり得る。
いくつかの実施例において、第１種類ドーピングイオンは全部リンイオンであり得、第２種類ドーピングイオンは全部ホウ素イオンであり得る。他の実施例において、第１ドーピング領域における第１種類ドーピングイオンと第２ドーピング領域における第１種類ドーピングイオンは異なっても良い。
いくつかの実施例において、半導体チャネル１０５における第１ドーピング領域Ｉ、チャネル領域ＩＩ、及び第２ドーピング領域ＩＩＩには、いずれも第１種類ドーピングイオンがドーピングされている。それ以外、図２を参照すると、図２は、半導体チャネル１０５における破線とチャネル領域の外囲によって囲まれる拡散領域ＩＶに、第２種類ドーピングイオンがあることを示す。即ち、第２種類ドーピングイオンは、チャネル領域ＩＩに位置するだけでなく、第１ドーピング領域Ｉのチャネル領域ＩＩに近い領域及び第２ドーピング領域ＩＩＩのチャネル領域ＩＩに近い領域にも位置し、且つ、拡散領域ＩＶにおける第１種類ドーピングイオンのドーピング濃度は、拡散領域ＩＶにおける第２種類ドーピングイオンのドーピング濃度より高い。このようにして、拡散領域ＩＶにおける第１種類ドーピングイオンの有効ドーピング濃度を低減させることに有利である。さらに、本実施例において、第１種類ドーピングイオンの、チャネル領域ＩＩにおける有効ドーピング濃度は、第１ドーピング領域Ｉとチャネル領域ＩＩが接触する部分領域における有効ドーピング濃度より低く、第１種類ドーピングイオンの、チャネル領域ＩＩにおける有効ドーピング濃度は、第２ドーピング領域ＩＩＩとチャネル領域ＩＩが接触する部分領域における有効ドーピング濃度より低い。
説明すべきこととして、第１ドーピング領域Ｉとチャネル領域ＩＩが接触する部分領域における第１種類ドーピングイオンの有効ドーピング濃度は、具体的に、該部分領域における第１種類ドーピングイオンのドーピング濃度と第２種類ドーピングイオンのドーピング濃度との差である。第２ドーピング領域ＩＩＩとチャネル領域ＩＩが接触する部分領域における第１種類ドーピングイオンの有効ドーピング濃度は、具体的に、該部分領域における第１種類ドーピングイオンのドーピング濃度と第２種類ドーピングイオンのドーピング濃度との差である。
半導体チャネル１０５において、何かしらの領域について、該領域に第１種類ドーピングイオンだけではなく、第２種類ドーピングイオンもドーピングされている場合、第１種類ドーピングイオンと第２種類ドーピングイオンは共同で作用することで不純物補償現象が起こり、該領域における多数キャリアが減少する。該領域における第１種類ドーピングイオンのドーピング濃度が該領域における第２種類ドーピングイオンのドーピング濃度より高い場合、該領域における第１種類ドーピングイオンの有効ドーピング濃度は低くなり、該領域における多数キャリアの濃度は低くなる。
そのため、第１ドーピング領域Ｉとチャネル領域ＩＩが接触する部分領域における第１種類ドーピングイオンの有効ドーピング濃度が低減する場合、該領域における多数キャリアの濃度を低減させることに有利であり、それによって、第１ドーピング領域Ｉとチャネル領域ＩＩとの間の接合部の電界強度が弱くなり、それによって、半導体構造は衝突電離の影響を受けにくく、ゲート誘導ドレインリーク電流（ＧＩＤＬ：ｇａｔｅ－ｉｎｄｕｃｅｄ ｄｒａｉｎ ｌｅａｋａｇｅ）を低減させる。そのため、第２ドーピング領域ＩＩＩとチャネル領域ＩＩが接触する部分領域における第１種類ドーピングイオンの有効ドーピング濃度が低減する場合、半導体構造が衝突電離の影響を受けにくく、ＧＩＤＬを低減させることにさらに有利である。
いくつかの実施例において、チャネル領域ＩＩにおける第１種類ドーピングイオンのドーピング濃度は、チャネル領域ＩＩにおける第２種類ドーピングイオンのドーピング濃度より高く、且つ、第１種類ドーピングイオンの、チャネル領域ＩＩにおける有効ドーピング濃度は、第１ドーピング領域Ｉにおける有効ドーピング濃度より低く、第１種類ドーピングイオンの、チャネル領域ＩＩにおける有効ドーピング濃度は、第２ドーピング領域ＩＩＩにおける有効ドーピング濃度より低くても良い。
説明すべきこととして、チャネル領域ＩＩにおける第１種類ドーピングイオンの有効ドーピング濃度は、具体的に、チャネル領域ＩＩにおける第１種類ドーピングイオンのドーピング濃度とチャネル領域ＩＩにおける第２種類ドーピングイオンのドーピング濃度との差である。第１ドーピング領域Ｉにおける第１種類ドーピングイオンの有効ドーピング濃度は、具体的に、第１ドーピング領域Ｉにおける第１種類ドーピングイオンのドーピング濃度と第１ドーピング領域Ｉにおける第２種類ドーピングイオンのドーピング濃度との差である。第２ドーピング領域ＩＩＩにおける第１種類ドーピングイオンの有効ドーピング濃度は、具体的に、第２ドーピング領域ＩＩＩにおける第１種類ドーピングイオンのドーピング濃度と第２ドーピング領域ＩＩＩにおける第２種類ドーピングイオンのドーピング濃度との差である。
第１種類ドーピングイオンの、チャネル領域ＩＩにおける有効ドーピング濃度は、第１ドーピング領域Ｉにおける有効ドーピング濃度より低いだけでなく、第２ドーピング領域ＩＩＩにおける有効ドーピング濃度より低い。それによって、チャネル領域ＩＩにおける多数キャリアの濃度は、第１ドーピング領域Ｉにおける多数キャリアの濃度より低く、且つ、第２ドーピング領域ＩＩＩにおける多数キャリアの濃度より低い。このようにして、チャネル領域ＩＩの多数キャリアの濃度が低いことを保証する同時に、第１ドーピング領域Ｉと第２ドーピング領域ＩＩＩの多数キャリアの濃度が高いことを保証することに有利であり、それによって、チャネル領域ＩＩのオン／オフ比例を向上させる同時に、第１ドーピング領域Ｉ、チャネル領域ＩＩ、及び第２ドーピング領域ＩＩＩによって構成されるトランジスタの閾値電圧を低減させ、該トランジスタの飽和電流を向上させ、それによって、半導体構造の電気性能を向上させる。
いくつかの実施例において、チャネル領域ＩＩにおける第１種類ドーピングイオンの有効ドーピング濃度は、８×１０１８ａｔｏｍ／ｃｍ３～２×１０１９ａｔｏｍ／ｃｍ３であり得る。該濃度範囲において、チャネル領域ＩＩのオン／オフ比例が高く、チャネル領域ＩＩが速やかにオン・オフすることができることを保証する。
例えば、チャネル領域ＩＩにおける第１種類ドーピングイオンの有効ドーピング濃度は、１×１０１９ａｔｏｍ／ｃｍ３であり得る。チャネル領域ＩＩの高いオン／オフ比例を保証する同時に、チャネル領域ＩＩの高い導電性を保証することに有利である。
それ以外、第１ドーピング領域Ｉにおける第１種類ドーピングイオンの有効ドーピング濃度は、３×１０１９ａｔｏｍ／ｃｍ３～１×１０２０ａｔｏｍ／ｃｍ３であり、第２ドーピング領域ＩＩＩにおける第１種類ドーピングイオンの有効ドーピング濃度は、３×１０１９ａｔｏｍ／ｃｍ３～１×１０２０ａｔｏｍ／ｃｍ３であり得る。該濃度範囲において、第１ドーピング領域Ｉと第２ドーピング領域ＩＩＩにおける多数キャリアの濃度はいずれも高い。この場合、第１ドーピング領域Ｉと第２ドーピング領域ＩＩＩの自身の抵抗はいずれも低く、第１ドーピング領域Ｉ、チャネル領域ＩＩ、及び第２ドーピング領域ＩＩＩによって構成されるトランジスタが低い閾値電圧と高い飽和電流を有することを保証することに有利である。
例えば、第１ドーピング領域Ｉにおける第１種類ドーピングイオンの有効ドーピング濃度は、１×１０２０ａｔｏｍ／ｃｍ３であり得、第２ドーピング領域ＩＩＩにおける第２種類ドーピングイオンの有効ドーピング濃度も、１×１０２０ａｔｏｍ／ｃｍ３であり得、第１ドーピング領域Ｉと第２ドーピング領域ＩＩＩがいずれも高い導電性を有することを保証することに有利である。
いくつかの実施例において、ベース１１に沿ってビット線１０４に指す方向Ｚで、半導体チャネル１０５の高さは１００ｎｍ～１５０ｎｍであり、第１ドーピング領域Ｉ、チャネル領域ＩＩ、及び第２ドーピング領域ＩＩＩの高さは、いずれも３０ｎｍ～５０ｎｍである。
いくつかの実施例において、ベース１１へのチャネル領域ＩＩの正投影は、ベース１１への第２ドーピング領域ＩＩＩの正投影より小さく、且つ、ベース１１への第１ドーピング領域Ｉの正投影より小さくても良い。方向Ｚに垂直する断面に、断面面積がより小さいチャネル領域ＩＩを形成することに有利であり、チャネル領域ＩＩの側壁を取り囲むワード線１０７のチャネル領域ＩＩに対する制御能力を向上させることに有利であり、それによって、ＧＡＡトランジスタのオン又はオフに対する制御がより容易になる。他の実施例において、ベースへの第１ドーピング領域、チャネル領域、及び第２ドーピング領域の正投影は等しくても良く、又は、ベースへのチャネル領域と第２ドーピング領域の正投影は、いずれもベースへの第１ドーピング領域の正投影より小さい。
ここで、図３と図５を参照すると、方向Ｚに垂直する断面に、チャネル領域ＩＩの幅Ｗとチャネル領域ＩＩの長さＬは、いずれも１０ｎｍ以下であり得、ワード線１０７がチャネル領域ＩＩに対して良い制御能力を有することを保証することに有利である。
それ以外、隔離層１０３は、第２誘電体層１２３、第３誘電体層１３３、第４誘電体層１４３、及び第５誘電体層１５３を含むことができる。
ここで、第４誘電体層１４３は、隣接するビット線１０４の間隔に位置し、且つ、隣接するビット線１０４上の隣接する第１ドーピング領域Ｉの間隔に位置する。第５誘電体層１５３は、同一のビット線１０４上の隣接する第１ドーピング領域Ｉの側壁に位置し、且つ、第４誘電体層１４３の側壁に位置し、隣接する第５誘電体層１５３の間は第１隙間を有する。第４誘電体層１４３と第５誘電体層１５３は、隣接する第１ドーピング領域Ｉと隣接するビット線１０４との間の電絶縁を共同で実現する。
いくつかの実施例において、第４誘電体層１４３の材料と第５誘電体層１５３の材料は同じであり、例えば、第４誘電体層１４３の材料と第５誘電体層１５３の材料は、いずれも酸化ケイ素であり得る。他の実施例において、第４誘電体層の材料と第５誘電体層の材料は、異なっても良く、第４誘電体層の材料と第５誘電体層の材料が絶縁効果の良い材料であればよい。
隣接するワード線１０７の間は、第２隙間を有し、第２誘電体層１２３は、第２ドーピング領域ＩＩＩの側壁の表面を覆う。隣接する第２ドーピング領域ＩＩＩの側壁に位置する第２誘電体層１２３の間は、第３隙間を有する。第３誘電体層１３３は、第１隙間、第２隙間、及び第３隙間に位置する。
ここで、第１隙間と、第２隙間と、第３隙間との間は連通されている。いくつかの実施例において、図３乃至図５を参照すると、第３誘電体層１３３は、第１隙間、第２隙間、及び第３隙間に満杯に充填され、且つ、第３誘電体層１３３のベース１１から離れる上面は、第２ドーピング領域ＩＩＩのベース１１から離れる上面より高い。別のいくつかの実施例において、図６を参照すると、第２隙間に位置する第３誘電体層１３３は、第４隙間１０９を有し、即ち、隣接するワード線１０７の間は、第３誘電体層１３３以外、さらに第４隙間１０９を有し、隣接するワード線１０７の間に発生されたキャパシタを低減させ、それによって、半導体構造の電気的特性を向上させることに有利である。他の例において、第４隙間は、第２隙間に位置する第３誘電体層だけでなく、さらに、第１隙間に位置する第３誘電体層にも存在し、又は、第３隙間に位置する第３誘電体層にも存在することができる。
いくつかの実施例において、第４誘電体層１４３と第５誘電体層１５３は、第１隔離層１１３を共同で構成し、ベース１１への絶縁層１０６の外囲の正投影は、ベース１１への第１隔離層１１３の外囲の正投影より小さい。即ち、図３乃至図５を参照すると、絶縁層１０６の半導体チャネル１０５から離れる外壁は、第１隔離層１１３の半導体チャネル１０５から離れる外壁と比較すると、半導体チャネル１０５により近い。ここで、絶縁層１０６の材料は酸化ケイ素である。他の実施例において、絶縁層と第３誘電体層は、同一の膜層構造であり得、即ち、絶縁層と第３誘電体層は、同一のプロセスのステップによって形成させることができる。ここで、絶縁層の材料と第３誘電体層の材料は、酸化ケイ素又は窒化ケイ素のうちの少なくとも１つを含む。
半導体構造はさらに、第２ドーピング領域ＩＩＩのベース１１から離れる上面に位置する金属接触層１０８を含むことができ、金属半導体化合物１１４と金属接触層１０８は、同じ金属元素を有する。ここで、金属元素は、コバルト、ニッケル、モリブデン、チタン、タングステン、タンタル、又はプラチナのうちの少なくとも１つを含む。
金属接触層１０８が金属元素を有するため、後続で金属接触層１０８にキャパシタ構造の下部電極を形成するときに、金属接触層１０８と下部電極はオーミック接触を構成し、下部電極と半導体材料と直接接触することによってショットキー障壁接触を形成することを回避し、オーミック接触は、第２ドーピング領域ＩＩＩと下部電極との間の接触抵抗を低減させることに有利であり、それによって、半導体構造が動作するときのエネルギー消費を低減させ、ＲＣ遅延効果を改善し、それによって、半導体構造の電気性能を向上させる。それ以外、製造プロセスから見ると、金属接触層１０８と金属半導体化合物１１４は、同じ金属元素を有し、１つのプロセスステップにおいて、金属接触層１０８を形成し、且つ、ビット線１０４内に金属半導体化合物１１４を形成することに有利である。
ここで、ベース１１への金属接触層１０８の正投影は、ベース１１への第２ドーピング領域ＩＩＩの正投影を覆うことができ、金属接触層１０８と下部電極との間の接触面積を増加させることに有利であり、それによって、金属接触層１０８と下部電極との間の接触抵抗を低減させ、半導体構造の電気性能を向上させる。
半導体構造はさらに、第２ドーピング領域ＩＩＩと金属接触層１０８との間に位置する過渡層１１８を含むことができる。過渡層１１８は、第２ドーピング領域ＩＩＩの上面の一部に位置し、金属接触層１０８は、過渡層１１８の他の表面を包む。過渡層１１８と第２ドーピング領域ＩＩＩには、同じ種類のドーピングイオンがドーピングされ、且つ、ドーピングイオンの、過渡層１１８におけるドーピング濃度は、第２ドーピング領域ＩＩＩにおけるドーピング濃度より高い。この場合、過渡層１１８の抵抗は、第２ドーピング領域ＩＩＩの抵抗より小さく、第２ドーピング領域ＩＩＩと下部電極との間の伝送抵抗をさらに低減させることに有利である。
他の実施例において、半導体構造は、過渡層を含まなくても良く、第２ドーピング領域の上面は、金属接触層だけを有する。
半導体構造はさらに、キャパシタ構造（図示されていない）を含むことができる。キャパシタ構造は、金属接触層１０８と第３誘電体層１３３によって共同で構成される表面に位置する。
上記の通り、ベース１１に垂直のＧＡＡトランジスタが設けられ、該ＧＡＡトランジスタにおいて、チャネル領域ＩＩにおける多数キャリアの濃度は、第１ドーピング領域Ｉにおける多数キャリアの濃度より低く、且つ、第２ドーピング領域ＩＩＩにおける多数キャリアの濃度より低い。このようにして、チャネル領域ＩＩの多数キャリアの濃度が低いことを保証する同時に、第１ドーピング領域Ｉと第２ドーピング領域ＩＩＩの多数キャリアの濃度が高いことを保証することに有利であり、それによって、チャネル領域ＩＩのオン／オフ比例を向上させる同時に、第１ドーピング領域Ｉ、チャネル領域ＩＩ、及び第２ドーピング領域ＩＩＩによって構成されるトランジスタの閾値電圧を低減させ、該トランジスタの飽和電流を向上させ、それによって、半導体構造の電気性能を向上させる。
本開示の別の１つの実施例はさらに、半導体構造の製造方法を提供し、上記の半導体構造を形成するために用いられることができる。
図７乃至図３６は、本開示の別の１つの実施例に提供される半導体構造の製造方法における各ステップに対応する断面構造概略図である。以下では、図面を参照して本実施例に提供される半導体構造の製造方法について詳細に説明する。上記の実施例と同じ又は対応する部分は、以下では詳細な説明を繰り返さない。
図７乃至図１０を参照すると、ベース１１を提供し、ベース１１上に初期ビット線１２４を形成し、初期ビット線１２４のベース１１から離れる表面に半導体チャネル１０５を形成する。ベース１１から初期ビット線１２４に指す方向に沿って、半導体チャネル１０５は、順に配置された第１ドーピング領域Ｉ、チャネル領域ＩＩ、及び第２ドーピング領域ＩＩＩを含み、第１ドーピング領域Ｉ、チャネル領域ＩＩ、及び第２ドーピング領域ＩＩＩには、同じドーピング濃度の第１種類ドーピングイオンがドーピングされ、第１種類ドーピングイオンは、Ｎ型イオンとＰ型イオンのうちの一方である。
ここで、ベース１１を提供し、ベース１１上に初期ビット線１２４及び半導体チャネル１０５を形成するステップは、下記のステップを含む。
図７を参照すると、基板１１０を提供し、ここで、基板１１０の材料の種類は、元素半導体材料又は結晶無機化合物半導体材料であり得る。元素半導体材料は、シリコン又はゲルマニウムであり得る。結晶無機化合物半導体材料は、炭化ケイ素、ゲルマニウム化ケイ素、ヒ化ガリウム、又はガリウム化インジウムなどであり得る。
基板１１０は、ベース１１を含む。ベース１１に、第２種類ドーピングイオンがドーピングされ、第２種類ドーピングイオンは、Ｎ型イオンとＰ型イオンのうちの他方である。初期半導体層１０は、ベース１１上に設置される。
初期半導体層１０に対してドーピング処理及びアニール処理を行うことによって、初期半導体層１０に第１種類ドーピングイオンがドーピングされ、後続で初期半導体層１０をエッチングして初期ビット線１２４と半導体チャネル１０５を形成する。
ここで、ドーピング処理は、高温拡散又はイオン注入の方法を採用することができる。イオン注入の方式を採用して初期半導体層１０に対してドーピング処理を行った後に、アニール処理のアニール温度は、８００℃～１０００℃である。
いくつかの実施例において、初期半導体層１０における第１種類ドーピングイオンのドーピング濃度は、３×１０１９ａｔｏｍ／ｃｍ３～１×１０２０ａｔｏｍ／ｃｍ３であり、初期半導体層１０のベース１１に指す方向で、初期半導体層１０における第１種類ドーピングイオンのドーピング深さは、１５０ｎｍ～２５０ｎｍである。
いくつかの実施例において、第１種類ドーピングイオンは、Ｎ型イオンであり、第２種類ドーピングイオンは、Ｐ型イオンである。他の実施例において、第１種類ドーピングイオンは、Ｐ型イオンであり得、第２種類ドーピングイオンは、Ｎ型イオンであり得る。
初期半導体層１０のベース１１から離れる側に、バッファ層１２０とバリア層１３０を順に積層して形成する。いくつかの実施例において、堆積プロセスを採用してバッファ層１２０とバリア層１３０を形成することができる。バッファ層１２０の材料は、酸化ケイ素であり、バリア層１３０の材料は、窒化ケイ素である。
ここで、化学気相堆積プロセスを採用して窒化ケイ素を堆積することによって、バリア層１３０を形成することができる。窒化ケイ素膜層の酸化速度は非常に遅く、窒化ケイ素膜層の下に位置する基板１１０を保護し、基板１００の酸化を避けることに有利である。
いくつかの実施例において、基板１１０は、シリコン基板である。窒化ケイ素の格子定数と熱膨張係数、及びシリコン基板の格子定数と熱膨張係数のミスマッチ率がいずれも大きいため、シリコン基板に窒化ケイ素を直接的に形成すると、窒化ケイ素とシリコンの界面の欠陥密度は大きく、キャリアトラップと再結合中心になりやすく、シリコンのキャリアモビリティに影響し、それによって、半導体構造の性能と動作寿命に影響する。さらに、窒化ケイ素の薄膜応力は大きく、シリコン基板に直接的に堆積されると、亀裂現象が発生しやすい。そのため、シリコン基板に窒化ケイ素を堆積する前に、まず、バッファ層１２０として酸化ケイ素を形成することによって、半導体構造の性能と動作寿命を向上させることに有利である。
引き続き図７を参照すると、バリア層１３０に第１マスク層１０２を形成する。第１マスク層１０２は、相互に分離された複数の第１開口ｂを有する。第１開口ｂの延在方向Ｘで、第１開口ｂの長さは、後続で形成されるビット線の長さと一致する。
図８を参照すると、第１マスク層１０２をマスクとして、バリア層１３０、バッファ層１２０、及び初期半導体層１０をエッチングし、複数の第１トレンチａを形成し、第１マスク層１０２を除去する。
いくつかの実施例において、ベース１１の表面に垂直する方向Ｚに沿って、第１トレンチａの深さは、２５０ｎｍ～３００ｎｍである。第１トレンチａの深さは、初期半導体層１０における第１種類ドーピングイオンのドーピング深さより大きく、そのため、第１種類ドーピングイオンがドーピングされた初期半導体層１０を全部エッチングすることを保証することに有利であり、後続で第１種類ドーピングイオンのドーピング濃度が高い半導体チャネルとビット線を形成することに便利である。
図９を参照すると、第１トレンチａに第４誘電体層１４３を形成する。
いくつかの実施例において、下記のプロセスステップを採用して第４誘電体層１４３を形成することができる。堆積プロセスを行い、バリア層１３０の上面を覆い、且つ、第１トレンチａに満杯に充填される第４誘電体膜を形成し、バリア層１３０の上面を露出するまで第４誘電体膜に対して化学機械平坦化処理を行い、残りの第４誘電体膜を、第４誘電体層１４３とする。ここで、第４誘電体膜の材料は、酸化ケイ素を含む。
それ以外、第４誘電体層１４３と残りのバリア層１３０によって共同で構成される上面に第２マスク層１１２を形成する。第２マスク層１１２は、相互に分離された複数の第２開口ｃを有し、第２開口ｃの延在方向Ｙで、第２開口ｃの長さは、後続で形成されるワード線の長さと一致する。
いくつかの実施例において、図７と図９を参照すると、第１開口ｂの延在方向Ｘは、第２開口ｃの延在方向Ｙに垂直であり、それによって、最終的に形成される半導体チャネル１０５は、４Ｆ２の配置方式として呈し、半導体構造の集積密度をさらに向上させることに有利である。他の実施例において、第１開口の延在方向と第２開口の延在方向は交差し、その両方の間の角度は、９０°でなくても良い。
いくつかの実施例において、第１開口ｂの方向Ｙに沿った開口幅と第２開口ｃの方向Ｘに沿った開口幅との比率は、２～１であり得、それによって、後続でチャネル領域ＩＩの側壁を取り囲む初期第１誘電体層を露出する通孔を形成することを保証し、後続でワード線を自己整合で形成することに有利である。例えば、方向Ｙに沿った第１開口ｂの開口幅は、方向Ｘに沿った第２開口ｃの開口幅に等しくても良く、且つ、隣接する第１開口ｂの間の間隔は、隣接する第２開口ｃの間の間隔に等しい。一方で、後続で形成される複数の半導体チャネルを揃えて配置させ、半導体構造の集積密度をさらに向上させる。もう一方で、同一のマスク版を採用して第１マスク層１０２と第２マスク層１１２を形成することができ、半導体構造の製造コストを低減させることに有利である。
いくつかの実施例において、第１マスク層１０２と第２マスク層１１２を形成する方法は、いずれも自己整合四重パターニング（ＳＡＱＰ：Ｓｅｌｆ－Ａｌｉｇｎｅｄ Ｑｕａｄｒｕｐｌｅ Ｐａｔｔｅｒｎｉｎｇ）又は自己整合ダブルパターニング（ＳＡＤＰ：Ｓｅｌｆ－Ａｌｉｇｎｅｄ Ｄｏｕｂｌｅ Ｐａｔｔｅｒｎｉｎｇ）を含む。
図１０を参照すると、第２マスク層１１２をマスクとして、初期半導体層１０（図７を参照する）と第４誘電体層１４３をエッチングし、複数の第２トレンチｄ、初期ビット線１２４、及び半導体チャネル１０５を形成する。ベース１１の表面に垂直な方向Ｚで、第２トレンチｄの深さは、第１トレンチａの深さより小さく、初期ビット線１２４を形成する同時に、初期ビット線１２４のベース１１から離れる側に相互に分離された複数の半導体チャネル１０５を形成することに有利であり、初期ビット線１２４と半導体チャネル１０５の第１ドーピング領域Ｉは接触する。次に、第２マスク層１１２を除去する。
いくつかの実施例において、第２トレンチｄの深さは、１００ｎｍ～１５０ｎｍである。初期半導体層１０における第１種類ドーピングイオンのドーピング深さが１５０ｎｍ～２５０ｎｍであるために、第１種類ドーピングイオンがドーピングされた大部分又は全部の初期半導体層１０を、２回のエッチングによって半導体チャネル１０５に変化させることに有利である。
それ以外、基板１１０の材料は、シリコンであり、第４誘電体層１４３の材料は、酸化ケイ素である。第２マスク層１１２をマスクとして初期半導体層１０と第４誘電体層１４３をエッチングするステップにおいて、エッチングプロセスによる、酸化ケイ素に対するエッチング速度はシリコンに対するエッチング速度より大きく、そのため、初期ビット線１２４の側壁の一部は露出される。
隣接する初期ビット線１２４と隣接する半導体チャネル１０５との間の電絶縁を実現するために、第２マスク層１１２をマスクとして初期半導体層１０と第４誘電体層１４３をエッチングした後に、残りの第４誘電体層１４３は依然として、隣接する初期ビット線１２４の間隔及び隣接する半導体チャネル１０５の間隔に位置する。
いくつかの実施例において、半導体チャネル１０５が初期ビット線１２４に垂直する、ベース１１の上面から離れるＧＡＡトランジスタを形成し、３Ｄ積層の半導体構造を構成することができ、ＧＡＡトランジスタの電気性能に不利な影響を与えないことを前提として、サイズ特徴がより小さいＧＡＡトランジスタを設計し、それによって、半導体構造の集積密度を向上させることに有利である。
それ以外、第１マスク層１０２と第２マスク層１１２を利用して、２回のエッチングプロセスによって、初期ビット線１２４と半導体チャネル１０５を同時に形成する。一方で、第１開口ｂと第２開口ｃのサイズを調整することによって、半導体チャネル１０５のサイズを調整し、サイズ精度が高い半導体チャネル１０５を形成することに有利である。もう一方で、初期ビット線１２４と半導体チャネル１０５は、いずれも初期半導体層１０をエッチングすることによって形成され、即ち、初期ビット線１２４と半導体チャネル１０５は、同一の膜層構造を利用して形成され、初期ビット線１２４と半導体チャネル１０５を一体構造させ、それによって、初期ビット線１２４と半導体チャネル１０５との間の界面準位の欠陥を改善し、半導体構造の性能を改善する。
図１１乃至図３４を参照すると、第１ドーピング領域Ｉの側壁の表面を覆う第１隔離層１１３を形成し、同一の初期ビット線１２４において、隣接する第１ドーピング領域Ｉの側壁の第１隔離層１１３の間は、第１間隔を有し、第１間隔によって初期ビット線１２４が露出される。第２隔離層１６３を形成し、第２隔離層１６３は、第１間隔に位置し、ベ第２隔離層１６３のース１１から離れる上面は、第２ドーピング領域ＩＩＩのベース１１から離れる上面より低くなく、第２隔離層１６３とチャネル領域ＩＩとの間は、第２間隔を有する。第２ドーピング領域ＩＩＩの側壁の表面を覆う第３隔離層１７３を形成し、第３隔離層１７３は、第２隔離層１６３に接触し、隣接する初期ビット線１２４に位置する隣接する第２ドーピング領域ＩＩＩの側壁の第２隔離層１６３の間は、第３間隔を有し、第２間隔と第３間隔は、連通されている。
ここで、図１２は、図１１に示す構造が第１断面方向ＡＡ１に沿った断面概略図であり、図１３は、図１１に示す構造が第２断面方向ＢＢ１に沿った断面概略図である。説明すべきこととして、後続で、記載の便宜上、第１断面方向ＡＡ１に沿った断面概略図及び第２断面方向ＢＢ１に沿った断面概略図のうちの１つ又は２つを示す。１つの図面だけを参照する場合、図面は、第１断面方向ＡＡ１に沿った断面概略図である。２つの図面を同時に参照する場合、図面は、まず、第１断面方向ＡＡ１に沿った断面概略図であり、次に、第２断面方向ＢＢ１に沿った断面概略図である。
いくつかの実施例において、図１と図１１乃至図３３を参照して、第１隔離層１１３、第２隔離層１６３、第３隔離層１７３、絶縁層１０６、ワード線１０７、及び隔離層１０３を形成するステップは、下記のステップを含む。
図１１を参照すると、初期第１隔離層１１３ａを形成する。初期第１隔離層１１３ａは、半導体チャネル１０５の側壁を取り囲み、同一の初期ビット線１２４上の隣接する半導体チャネル１０５の側壁に位置する初期第１隔離層１１３ａの間は、第４間隔ｅを有する。
初期第１隔離層１１３ａを形成するステップは、下記のようであり得る。第１隔離膜を形成し、第１隔離膜は、第２トレンチｄ（図１０を参照する）の側壁と底部をその形状が保持されるように覆い、バリア層１３０と第４誘電体層１４３の上面に位置する。第１隔離膜に対して、バリア層１３０を露出するまで、ドライエッチングプロセスを行い、同じエッチング時間内にエッチングプロセスによって第１隔離膜の異なる領域をエッチングする厚さが同じであることを利用して、第５誘電体層１５３を形成する。
図１１乃至図１３を参照すると、第５誘電体層１５３は、第２トレンチｄ（図１０を参照する）の側壁に位置し、第４誘電体層１４３は、隣接する半導体チャネル１０５の間隔に位置し、第４誘電体層１４３と第５誘電体層１５３は、初期第１隔離層１１３ａを共同で構成し、第２トレンチｄの側壁に位置する第５誘電体層１５３の間は、第４間隔ｅを有する。
ここで、第４誘電体層１４３の材料と第５誘電体層１５３の材料は同じであり、後続でのエッチングプロセスによってチャネル領域ＩＩの側壁に対応する第４誘電体層１４３と第５誘電体層１５３を一緒に除去することに便利であり、それによって、チャネル領域ＩＩの側壁と後続での形成される第２隔離層との間に隙間を形成し、それによって、後続でワード線を製造する隙間を形成することに有利である。さらに、第４誘電体層１４３の材料と第５誘電体層１５３の材料は、いずれも酸化ケイ素である。
他の実施例において、第４誘電体層の材料と第５誘電体層の材料は、異なっても良く、第４誘電体層の材料と第５誘電体層の材料が絶縁効果の良い材料であればよい。次に、チャネル領域の側壁に対応する第４誘電体層と第５誘電体層をステップずつ除去することができる。
図１４を参照すると、第２隔離層１６３を形成する。第２隔離層１６３は、第４間隔ｅ（図１３を参照する）に満杯に充填され、第２隔離層１６３の材料と初期第１隔離層１１３ａの材料は異なる。ここで、第２隔離層１６３の材料は、窒化ケイ素を含む。
図１５を参照すると、初期第１隔離層１１３ａの一部を、第２ドーピング領域ＩＩＩの側壁を露出するようにエッチングする。
図１６乃至図１９を参照すると、ここで、図１７は、図１６の俯瞰概略図であり、図１８は、第３断面方向ＣＣ１に沿った断面概略図であり、図１９は、第２断面方向ＢＢ１に沿った断面概略図である。
第３隔離層１７３を形成する。第３隔離層１７３は、第２ドーピング領域ＩＩＩの側壁を取り囲み、第２隔離層１６３の側壁に位置する。第２ドーピング領域ＩＩＩの側壁に位置する第３隔離層１７３と第２隔離層１６３の側壁に位置する第３隔離層１７３は、通孔ｆを共同で構成する。通孔ｆの底部は、初期第１隔離層１１３ａから露出し、第３隔離層１７３の材料と初期第１隔離層１１３ａの材料は異なる。
図１８と図１９を参照すると、第３隔離層１７３は、第２ドーピング領域ＩＩＩの側壁を取り囲む同時に、第５誘電体層１５３の上面と第４誘電体層１４３の上面の一部を覆う。通孔ｆによって、第４誘電体層１４３の上面の一部が露出される。
いくつかの実施例において、下記のプロセスステップを採用して第３隔離層１７３を形成することができる。堆積プロセスを行い、半導体チャネル１０５、初期第１隔離層１１３ａ、及び第２隔離層１６３によって共同で構成されるの表面を、形状が保持されるように覆う第３隔離膜を形成する。第３隔離膜に対して、第２ドーピング領域ＩＩＩの上面を露出するまで、ドライエッチングプロセスを行い、同じエッチング時間内に、エッチングプロセスによって第３隔離膜の異なる領域をエッチングする厚さが同じであることを利用して、第２隔離層１６３を露出する第３隔離層１７３を形成する。ここで、第３隔離層１７３の材料は、窒化ケイ素を含む。
それ以外、上記の第１マスク層１０２と第２マスク層１１２において、方向Ｙに沿った第１開口ｂの開口幅と方向Ｘに沿った第２開口ｃの開口幅との比率は、２～１であり、第３隔離層１７３を形成するときに、第３隔離層１７３が同一の初期ビット線１２４上の隣接する半導体チャネル１０５の間の間隔に満杯に充填される同時に、隣接する初期ビット線１２４上の隣接する半導体チャネル１０５の間の隙間に満杯に充填されないことを保証することに有利である。それによって、第４誘電体層１４３の上面の一部を露出する通孔ｆを形成することを保証し、後続で通孔ｆを利用して初期第１隔離層１１３ａの一部を除去することに便利である。
図２０乃至図２２を参照すると、通孔ｆから露出される、チャネル領域ＩＩの側壁に位置する初期第１隔離層１１３ａを除去し、残りの初期第１隔離層１１３ａ（図１８を参照する）を、第１隔離層１１３とする。
通孔ｆから初期第１隔離層１１３ａの上面の一部が露出され、初期第１隔離層１１３ａの材料は、第２隔離層１６３と第３隔離層１７３の材料のいずれもと異なる。この場合、通孔ｆにエッチング溶液を注入し、ウェットエッチングプロセスによってチャネル領域ＩＩの側壁に位置する初期第１隔離層１１３ａを除去し、第１ドーピング領域Ｉの側壁に位置する初期第１隔離層１１３ａを第１隔離層１１３として保留することができる。
それ以外、第２隔離層１６３と第３隔離層１７３によって、支持骨組を共同で構成し、支持骨組は、第２ドーピング領域ＩＩＩに接触するように接続され、支持骨組の一部は、第１隔離層１１３に嵌め込まれる。ウェットエッチングプロセスを行うステップにおいて、一方で、支持骨組は、半導体チャネル１０５を支持して固定する作用を果たし、エッチング溶液が流れるときに半導体チャネル１０５への圧力が生じ、半導体チャネル１０５が圧力を受けて傾いたりずれたりすることを避けることに有利であり、それによって、半導体構造の安定性を向上させる。もう一方で、支持骨組は、第２ドーピング領域ＩＩＩの側壁を包み、エッチング溶液による第２ドーピング領域ＩＩＩの損傷を避けることに有利である。
チャネル領域ＩＩの側壁に位置する初期第１隔離層１１３ａを除去した後に、チャネル領域ＩＩと第２隔離層１６３との間に、第２隙間ｇが形成され、通孔ｆと第２隙間ｇによって、穴構造ｈが共同で形成される。
図２３と図２４を参照すると、チャネル領域ＩＩの側壁の表面に保護層１１９が形成され、保護層１１９は、チャネル領域ＩＩの側壁の表面を覆う。
半導体チャネル１０５の材料がシリコンであることを例として、露出されたチャネル領域ＩＩの側壁に対して熱酸化処理を行い、それによって、保護層１１９を形成し、保護層１１９は、残りのチャネル領域ＩＩの側壁の表面を覆い、保護層１１９と第２隔離層１６３との間は、第５間隔ｉを有する。具体的に、チャネル領域ＩＩの側壁に垂直な方向で、保護層１１９の厚さは１ｎｍ～２ｎｍである。他の実施例において、保護層は、堆積プロセスによって形成されることもできる。
一方で、後続で犠牲層を形成するときに、保護層１１９は、犠牲層とチャネル領域ＩＩを隔離するために用いられ、犠牲層を形成するときにチャネル領域ＩＩに対する汚染を避けるためである。もう一方で、後続で犠牲層と保護層１１９を除去するときに、保護層１１９は、エッチングバッファの作用を果たし、チャネル領域ＩＩの側壁に対する過エッチングを避けるためである。
熱酸化処理の過程において、第２ドーピング領域ＩＩＩの上面も露出される。この場合、第２ドーピング領域ＩＩＩの上面に近い部分領域とチャネル領域ＩＩの側壁は、いずれも保護層１１９に変化する。
図２５と図２６を参照すると、保護層１１９のチャネル領域ＩＩから離れる側壁に、第２種類ドーピングイオンがドーピングされた犠牲層１２９を形成し、犠牲層１２９は少なくとも、チャネル領域ＩＩの側壁を覆う。
いくつかの実施例において、堆積プロセスを採用して通孔ｆと第５間隔Ｉに満杯に充填される犠牲層１２９を形成することができる。即ち、犠牲層１２９は、隣接する保護層１１９の間隔に満杯に充填され、隣接する第２ドーピング領域ＩＩＩの間隔に位置する。このように形成された犠牲層１２９の体積が大きく、後続でアニールプロセスを行うときに、多くの第２種類ドーピングイオンを提供することに有利であり、それによって、より多くの第２種類ドーピングイオンをチャネル領域ＩＩに拡散させ、チャネル領域ＩＩにおける多数キャリアの濃度を低減させる。
ここで、犠牲層１２９の材料は、ポリシリコンを含む。ポリシリコンにおける不純物が多いために、ポリシリコンを形成するときに、チャネル領域ＩＩと犠牲層１２９との間は、保護層１１９を有し、不純物によるチャネル領域ＩＩに対する汚染を避けることに有利である。第２種類ドーピングイオンは、ホウ素イオンであり得る。
いくつかの実施例において、犠牲層１２９における第２種類ドーピングイオンのドーピング濃度は、４×１０２０ａｔｏｍ／ｃｍ３～９×１０２０ａｔｏｍ／ｃｍ３である。例えば、犠牲層１２９における第２種類ドーピングイオンのドーピング濃度は、１×１０２１ａｔｏｍ／ｃｍ３であり、後続でアニールプロセスの後に、チャネル領域ＩＩにおける第１種類ドーピングイオンの有効ドーピング濃度範囲が８×１０１８ａｔｏｍ／ｃｍ３～２×１０１９ａｔｏｍ／ｃｍ３であることを保証することに有利である。
他の実施例において、チャネル領域の側壁に保護層を形成せず、チャネル領域の側壁の表面に、第２種類ドーピングイオンがドーピングされた犠牲層を直接的に形成することができる。
アニールプロセスを採用して、第２種類ドーピングイオンをチャネル領域ＩＩに拡散させ、それによって、チャネル領域ＩＩにおける多数キャリアの濃度を低減させる。上記のプロセスにおいて、第１ドーピング領域Ｉ、チャネル領域ＩＩ、及び第２ドーピング領域ＩＩＩに、いずれも第１種類ドーピングイオンがドーピングされる。そのため、第２種類ドーピングイオンがチャネル領域ＩＩに拡散するときに、第１種類ドーピングイオンの、チャネル領域ＩＩにおける有効ドーピング濃度は、第１ドーピング領域Ｉにおける有効ドーピング濃度より低く、且つ、第２ドーピング領域ＩＩＩにおける有効ドーピング濃度より低くなる。それによって、チャネル領域ＩＩにおける多数キャリアの濃度は、第１ドーピング領域Ｉにおける多数キャリアの濃度より低く、且つ、第２ドーピング領域ＩＩＩにおける多数キャリアの濃度より低くなる。それは、チャネル領域ＩＩのオン／オフ比例を向上させる同時に、第１ドーピング領域Ｉ、チャネル領域ＩＩ、及び第２ドーピング領域ＩＩＩによって構成されるトランジスタの閾値電圧を低減させ、該トランジスタの飽和電流を向上させることに有利である。
それ以外、アニールプロセスのステップにおいて、第２種類ドーピングイオンの拡散方向は、チャネル領域ＩＩから第１ドーピング領域Ｉに指す方向、又は、チャネル領域ＩＩから第２ドーピング領域ＩＩＩ指す方向である。このようにして、第１ドーピング領域Ｉとチャネル領域ＩＩが接触する部分領域における第１種類ドーピングイオンの有効ドーピング濃度は低くなり、第２ドーピング領域ＩＩＩとチャネル領域ＩＩが接触する部分領域における第１種類ドーピングイオンの有効ドーピング濃度は低くなり、半導体構造が衝突電離の影響を受けにくくなること、及びＧＩＤＬを低減させることに有利である。
それ以外、第２ドーピング領域ＩＩＩの側壁は、第３隔離層１７３によって保護され、第２ドーピング領域ＩＩＩの上面は、保護層１１９によって保護される。そのため、犠牲層１２９に対してエッチングを行う必要がなく、アニールプロセスを直接的に行えば、チャネル領域ＩＩへの第２種類ドーピングイオンの拡散目的を達成することができ、半導体構造の製造ステップを簡素化することに有利である。
図２７と図２８を参照すると、犠牲層１２９と保護層１１９を除去することによって、チャネル領域ＩＩの側壁を露出させ、通孔ｆと体積がより大きい第２間隔ｋを再び形成し、それによってベース１１へのチャネル領域ＩＩの正投影がベース１１への第２ドーピング領域ＩＩＩの正投影より小さく、ベース１１への第１ドーピング領域Ｉの正投影より小さくなる。本実施例において、犠牲層１２９の材料はポリシリコンであり、チャネル領域ＩＩの材料はシリコンであり、同一のエッチングプロセスによって犠牲層１２９とチャネル領域ＩＩに対するエッチング速度差は小さい。そのため、犠牲層１２９を除去するときに、保護層１１９は、エッチングバリア層として、チャネル領域ＩＩがエッチング損傷を受けることを防止することができる。
図２９乃至図３１を参照すると、チャネル領域ＩＩの側壁の表面を覆う絶縁層１０６を形成し、絶縁層１０６のチャネル領域ＩＩから離れる側壁の表面を覆うワード線１０７を形成する。ワード線１０７と絶縁層１０６は、第２間隔ｋに共同で充填される（図２８を参照する）。
いくつかの実施例において、露出されたチャネル領域ＩＩの側壁に対して熱酸化処理を行い、それによって、絶縁層１０６を形成する。さらに、ベース１１へのチャネル領域ＩＩの正投影がベース１１への第２ドーピング領域ＩＩＩの正投影より小さく、ベース１１への第１ドーピング領域Ｉの正投影より小さくする。それは、エッチングプロセスを採用しないことを前提で、方向Ｚに垂直する断面に、断面面積がより小さいチャネル領域ＩＩを形成することに有利であり、ワード線１０７のチャネル領域ＩＩに対する制御能力を向上させることに有利であり、それによって、ＧＡＡトランジスタのオン又はオフに対する制御がより容易になる。ここで、絶縁層１０６の材料は酸化ケイ素である。他の実施例において、堆積プロセスによってチャネル領域の側壁の表面を覆う絶縁層を形成することもできる。
ワード線１０７を形成するステップは、下記のステップを含む。初期ワード線を形成し、初期ワード線は、第２間隔ｋと通孔ｆに満杯に充填される。通孔ｆに位置する初期ワード線を除去し、残りの初期ワード線を、ワード線１０７とする。ここで、堆積プロセスによって初期ワード線を形成することができる。初期ワード線の材料は、ポリシリコン、窒化チタン、窒化タンタル、銅、又はタングステンのうちの少なくとも１つを含む。
初期ワード線は、第２間隔ｋと通孔ｆに自己整合で満杯に充填される。通孔ｆに位置する初期ワード線を除去した後に、サイズが正確であるワード線１０７を自己整合で形成することに有利であり、エッチングプロセスによってワード線１０７のサイズを設計する必要がなく、ワード線１０７の形成ステップを簡素化することに有利である。さらに、第２間隔ｋのサイズを調整することによって、サイズが小さいワード線１０７を得ることができる。
図３２を参照すると、ワード線１０７を形成した後に、さらに、第４隔離層１８３を形成する。第４隔離層１８３は、通孔ｆに充填される（図３０を参照する）。
いくつかの実施例において、第４隔離層１８３の材料は、第２隔離層１６３と第３隔離層１７３の材料と同じであり、いずれも窒化ケイ素を含む。他の実施例において、第３隔離膜に対して、第２ドーピング領域の上面を露出するまで化学機械平坦化処理を行い、即ち、第２ドーピング領域の上面に位置する絶縁層を同期的に除去し、残りの第３隔離膜は、第３隔離層とされる。
引き続き図３２を参照すると、第２ドーピング領域ＩＩＩの上面に位置する絶縁層１０６を除去し（図２９を参照する）、エピタキシャル成長プロセスを採用して、第２ドーピング領域ＩＩＩの上面に初期過渡層１２８を形成する。ベース１１への初期過渡層１２８の正投影は、ベース１１への第２ドーピング領域ＩＩＩの正投影を覆う。
それ以外、エピタキシャル成長のプロセスステップにおいて、初期過渡層１２８には、さらに、第１種類ドーピングイオンがドーピングされ、第１種類ドーピングイオンの、初期過渡層１２８におけるドーピング濃度は、第２ドーピング領域ＩＩＩにおけるドーピング濃度より高い。この場合、初期過渡層１２８の抵抗は、第２ドーピング領域ＩＩＩの抵抗より小さい。
一方で、エピタキシャル成長プロセスを採用することによって、第２ドーピング領域ＩＩＩと初期過渡層１２８との間の連続性を向上させ、異なる結晶格子特性又は結晶格子ズレによる接触欠陥を低減させ、接触欠陥による接触抵抗を低減させ、キャリアの伝送能力と移動速度を向上させることに有利であり、それによって、第２ドーピング領域ＩＩＩと初期過渡層１２８との間の導電性能を向上させ、半導体構造の動作過程における発熱を低減させる。もう一方で、エピタキシャル成長プロセスを採用することは、ベース１１への初期過渡層１２８の正投影を拡大することに有利であり、ベース１１への初期過渡層１２８の正投影面積がベース１１への第２ドーピング領域ＩＩＩの正投影面積より大きくすることに有利である。後続で、初期過渡層１２８をマスクとして、第２ドーピング領域ＩＩＩの側壁を取り囲む第２誘電体層が第２ドーピング領域ＩＩＩを露出するまでエッチングされることを避け、それによって、後続で形成される第２誘電体層の第２ドーピング領域ＩＩＩに対する良い保護効果を保証する。
図３２と図３３を参照すると、初期過渡層１２８をマスクとして、第２隔離層１６３、第３隔離層１７３、及び第４隔離層１８３をエッチングし、それによって、第２ドーピング領域ＩＩＩの側壁を露出させ、残りの第２隔離層１６３の上面は、ワード線１０７の上面より高くない。ここで、ベース１１への初期過渡層１２８の正投影は、ベース１１への第２ドーピング領域ＩＩＩの正投影を覆い、該ステップにおいて半導体チャネル１０５がエッチング損傷を受けることを避けることに有利である。
次に、初期過渡層１２８の表面、第２ドーピング領域ＩＩＩの側壁、ワード線１０７の上面、及び第２隔離層１６３の上面を形状が保持されるように覆う第２誘電体膜を形成する。第２誘電体膜に対して、初期過渡層１２８の表面を露出するまで化学機械平坦化処理を行い、初期過渡層１２８をマスクとして残りの第２誘電体膜をエッチングする。ベース１１上の初期過渡層１２８の正投影面積は、ベース１１への第２ドーピング領域ＩＩＩの正投影面積より大きく、そのため、初期過渡層１２８の表面、第２隔離層１６３の上面、及びワード線１０７の上面の一部に位置する第２誘電体膜を除去する同時に、ベース１１への初期過渡層１２８の正投影に正対する第２誘電体膜がエッチングされることを避けることに有利である。それによって、第２ドーピング領域ＩＩＩの側壁を取り囲む第２誘電体層１２３を形成し、第２誘電体層１２３による第２ドーピング領域ＩＩＩの良い保護効果を保証する。ここで、堆積プロセスを採用して第２誘電体膜を形成することができる。
次に、残りの第２隔離層１６３を除去することによって、初期ビット線１２４の上面を露出させる。
他の実施例において、初期過渡層をマスクとして、第２隔離層、第３隔離層、及び第４隔離層をエッチングし、それによって、初期ビット線及び第２ドーピング領域の側壁を露出させる。次に、露出された第２ドーピング領域の側壁に対して熱酸化処理を行い、それによって、第２誘電体層を形成する。
図３３と図１乃至図５を参照すると、露出された初期ビット線１２４と初期過渡層１２８に対して金属化処理を行い、それによって、ビット線１０４を形成する。ビット線１０４の材料は、金属半導体化合物１１４を含む。
ここで、金属化処理は、下記のステップを含む。
初期過渡層１２８の表面と初期ビット線１２４の上面に金属層を形成し、金属層は、ビット線１０４を形成するために金属元素を提供する。金属層はさらに、第２誘電体層１２３、ワード線１０７、及び第１隔離層１１３の露出される表面に位置する。ここで、金属層の材料は、コバルト、ニッケル、モリブデン、チタン、タングステン、タンタル、又はプラチナのうちの少なくとも１つを含む。
アニール処理を行い、それによって、初期過渡層１２８の厚さの一部を金属接触層１０８に変化させ、初期ビット線１２４の厚さの一部をビット線１０４に変化させる。ビット線１０４を形成した後に、残りの金属層を除去する。
いくつかの実施例において、アニール処理の過程において、金属層は、初期過渡層１２８及び初期ビット線１２４と反応し、初期過渡層１２８の厚さの一部は金属接触層１０８に変化させ、初期ビット線１２４の厚さの一部はビット線１０４に変化する。具体的に、１つの例において、図３を参照すると、同一のビット線１０４における複数の金属半導体化合物１１４の間は相互に間隔をあける。別の１つの例において、図４を参照すると、同一のビット線１０４における複数の金属半導体化合物１１４の間は相互に接続されている。
他の実施例において、初期過渡層の厚さの全体を金属接触層に変化させることができる。初期ビット線の厚さの全体をビット線に変化させることができる。
他の実施例において、第２ドーピング領域の上面に初期過渡層が形成されていない時に、まず第２ドーピング領域の上面に位置する絶縁層を除去せず、後続で、初期ビット線だけに対して金属化処理を行い、ビット線を形成してから、第２ドーピング領域の上面に位置する絶縁層を除去する。又は、第２ドーピング領域の上面に初期過渡層が形成されていない時に、第２ドーピング領域の上面に位置する絶縁層を除去し、第２ドーピング領域の側壁を露出させた後に、第２ドーピング領域の上面と側壁、ワード線の上面、及び第２隔離層の上面を、形状が保持されるように覆う第２誘電体膜を形成し、次に、第２誘電体膜に対して垂直エッチングを行い、それによって、第２ドーピング領域の上面、第２隔離層の上面、及びワード線の上面の一部に位置する第２誘電体膜を除去し、第２ドーピング領域の側壁に位置する第２誘電体膜を第２誘電体層として保留する。
引き続き図３３と図１乃至図５を参照すると、第３誘電体層１３３を形成し、第３誘電体層１３３を、隣接する第１隔離層１１３の間の第１間隔、隣接するワード線１０７の間の第２隙間、及び隣接する第２誘電体層１２３の間の第３隙間に充填し、隣接する半導体チャネル１０５及び隣接するワード線１０７との間の電絶縁を実現する。いくつかの例において、図６を参照すると、第３誘電体層１３３を形成するときに、第２隙間に位置する第３誘電体層１３３はさらに、第４隙間１０９を有することができる。
ここで、第２誘電体層１２３、第３誘電体層１３３、第４誘電体層１４３、及び第５誘電体層１５３によって、隔離層１０３を共同で構成する。
別のいくつかの実施例において、図１１乃至図１と図３４乃至図３６を参照すると、第１隔離層１１３、絶縁層１０６、ワード線１０７、及び第３誘電体層１３３を形成するステップは、下記のステップを含む。
図１１乃至図１４を参照すると、初期第１隔離層１１３ａを形成し、初期第１隔離層１１３ａは、半導体チャネル１０５の側壁を取り囲み、同一の初期ビット線１２４上の隣接する半導体チャネル１０５の側壁に位置する初期第１隔離層１１３ａの間は、第４間隔ｅを有する。第２隔離層１６３を形成し、第２隔離層１６３は、第４間隔ｅに満杯に充填され、第２隔離層１６３の材料と初期第１隔離層１１３ａの材料は異なる。
ここで、初期第１隔離層１１３ａと第２隔離層１６３を形成するステップは、上記の例子と同じであり、ここで繰り返して記載しない。
図３４を参照すると、初期第１隔離層１１３ａの一部（図１４を参照する）を、第２ドーピング領域ＩＩＩの側壁とチャネル領域ＩＩの側壁を露出するようにエッチングし、残りの初期第１隔離層１１３ａを、第１隔離層１１３とする。さらに、第２ドーピング領域ＩＩＩの側壁とチャネル領域ＩＩの側壁を覆う保護層１１９を形成し、保護層１１９と第２隔離層１６３との間は、第６間隔ｍを有する。
半導体チャネル１０５の材料がシリコンであることを例として、露出された第２ドーピング領域ＩＩＩの側壁とチャネル領域ＩＩの側壁に対して熱酸化処理を行い、それによって、保護層１１９を形成し、保護層１１９は、残りの第２ドーピング領域ＩＩＩの側壁の表面と残りのチャネル領域ＩＩの側壁の表面を覆う。具体的に、方向Ｚに垂直な方向で、保護層１１９の厚さは１ｎｍ～２ｎｍである。他の実施例において、保護層は、堆積プロセスによって形成されることもできる。
一方で、後続で犠牲層を形成するときに、保護層１１９は、犠牲層を形成するときにチャネル領域ＩＩに対する汚染を避けるために、犠牲層とチャネル領域ＩＩを隔離するために用いられる。もう一方で、後続で犠牲層と保護層１１９を除去するときに、保護層１１９は、エッチングバッファの作用を果たし、チャネル領域ＩＩの側壁に対する過エッチングを避ける。
熱酸化処理の過程において、第２ドーピング領域ＩＩＩの上面も露出し、この場合、第２ドーピング領域ＩＩＩの上面に近い一部領域も保護層１１９に変化する。
図３５を参照すると、保護層１１９のチャネル領域ＩＩから離れる側壁に、第２種類ドーピングイオンがドーピングされた犠牲層１２９を形成し、犠牲層１２９は、チャネル領域ＩＩの側壁だけを覆う。犠牲層１２９を形成するステップは、下記のステップを含むことができ、即ち、堆積プロセスを採用して、第６間隔ｍに満杯に充填する初期犠牲層を形成し、初期犠牲層に対してリエッチング処理を行い、初期犠牲層がチャネル領域ＩＩの側壁だけに位置するように初期犠牲層の一部を除去する。このようにして、後続でアニールプロセスを行うときに、第２種類ドーピングイオンが第２ドーピング領域ＩＩＩの側壁を取り囲む保護層１１９によって第２ドーピング領域ＩＩＩに拡散することを避けることができる。
アニールプロセスを採用して、第２種類ドーピングイオンをチャネル領域ＩＩに拡散させ、それによって、チャネル領域ＩＩにおける多数キャリアの濃度を低減させる。
図３５と図３６を参照すると、保護層１１９と犠牲層１２９を除去し、それによって、第２ドーピング領域ＩＩＩの側壁とチャネル領域ＩＩの側壁を露出させる。第２ドーピング領域ＩＩＩの側壁とチャネル領域ＩＩの側壁を覆う初期絶縁層１１６を形成し、初期絶縁層１１６と第２隔離層１６３との間は隙間を有する。チャネル領域ＩＩの側壁の初期絶縁層１１６は、絶縁層１０６であり、第２ドーピング領域ＩＩＩの側壁を覆う保護層１１６は、第２誘電体層１２３である。ここで、初期絶縁層１１６を形成する方法は、熱酸化プロセス又は堆積プロセスを含む。
いくつかの実施例において、後続のプロセスステップにおいて、残りの第２ドーピング領域ＩＩＩの上面に位置する初期絶縁層１１６を除去する。他の実施例において、熱酸化処理の後に、残りの第２ドーピング領域の上面に位置する初期絶縁層を除去し、残りのチャネル領域及び残りの第２ドーピング領域の側壁の表面を覆う初期絶縁層だけを保留することができる。
ワード線１０７を形成し、ワード線１０７は、チャネル領域ＩＩの側壁に位置する絶縁層１０６の側壁だけを取り囲む。ワード線１０７を形成するステップは、上記の例と同じであり、ここで繰り返して記載しない。
ワード線１０７を形成した後に、第４隔離層を形成し、初期過渡層を形成し、金属接触層とビット線を形成するために初期過渡層と初期ビット線に対して金属化処理を行い、第３誘電体層を形成するステップは、上記の例と同じであり、ここで繰り返して記載しない。
金属接触層１０８と第３誘電体層１３３によって共同で構成される表面にキャパシタ構造（図示されていない）を形成する。他の実施例において、さらに、金属接触層を形成しなくても良く、第２ドーピング領域の上面に位置する絶縁層を除去した後に、第２ドーピング領域と第３誘電体層によって共同で構成される表面にキャパシタ構造を直接形成することができる。
上記の通り、特定の形の穴構造を形成することによって、熱酸化プロセスとアニールプロセスを採用して、第２種類ドーピングイオンを、第１種類ドーピングイオンがドーピングされたチャネル領域ＩＩに拡散させる。それによって、第１種類ドーピングイオンの、チャネル領域ＩＩにおける有効ドーピング濃度は、第１ドーピング領域Ｉにおける有効ドーピング濃度より低く、且つ、第２ドーピング領域ＩＩＩにおける有効ドーピング濃度より低い。このようにして、チャネル領域ＩＩの多数キャリアの濃度が低い同時に、第１ドーピング領域Ｉと第２ドーピング領域ＩＩＩの多数キャリアの濃度が高いことを保証し、それによって、チャネル領域ＩＩのオン／オフ比例を向上させる同時に、第１ドーピング領域Ｉ、チャネル領域ＩＩ、及び第２ドーピング領域ＩＩＩによって構成されるトランジスタの閾値電圧を低減させ、該トランジスタの飽和電流を向上させ、それによって、半導体構造の電気性能を向上させる。
当業者が理解可能なこととして、上記の各実施方式は、本開示を実現する具体的な実施例であり、実際の応用において、本開示の趣旨及び範囲から逸脱せずに、形態及び詳細における様々な変更が可能である。当業者であれば、本開示の趣旨及び範囲から逸脱しない限りに、独自で変更及び修正することができ、そのため、本開示の保護範囲は、特許請求の範囲によって決定されるべきである。

Claims (20)

  1. 半導体構造であって、
    ベースと、
    前記ベースに位置するビット線と、
    前記ビット線の表面に位置する半導体チャネルを含み、
    前記ベースから前記ビット線に指す方向に沿って、前記半導体チャネルは、順に配置された第１ドーピング領域、チャネル領域、及び第２ドーピング領域を含み、前記第１ドーピング領域は、前記ビット線に接触し、前記第１ドーピング領域、前記チャネル領域、及び前記第２ドーピング領域に、第１種類ドーピングイオンがドーピングされ、前記チャネル領域にさらに、第２種類ドーピングイオンがドーピングされ、それによって、前記チャネル領域における多数キャリアの濃度を、前記第１ドーピング領域と前記第２ドーピング領域における多数キャリアの濃度より低くし、前記第１種類ドーピングイオンは、Ｎ型イオンとＰ型イオンのうちの一方であり、前記第２種類ドーピングイオンは、Ｎ型イオンとＰ型イオンのうちの他方である、半導体構造。
  2. 前記第２種類ドーピングイオンはさらに、前記第１ドーピング領域の前記チャネル領域、及び前記第２ドーピング領域の前記チャネル領域に近い領域に位置する、
    請求項１に記載の半導体構造。
  3. 前記第１種類ドーピングイオンの前記チャネル領域における有効ドーピング濃度は、前記第１種類ドーピングイオンの前記第１ドーピング領域における有効ドーピング濃度より低く、前記第１種類ドーピングイオンの前記チャネル領域における有効ドーピング濃度は、第１種類ドーピングイオンの前記第２ドーピング領域における有効ドーピング濃度より低い、
    請求項１に記載の半導体構造。
  4. 前記チャネル領域における前記第１種類ドーピングイオンの有効ドーピング濃度は、８×１０１８ａｔｏｍ／ｃｍ３～２×１０１９ａｔｏｍ／ｃｍ３である、
    請求項３に記載の半導体構造。
  5. 前記第１ドーピング領域における前記第１種類ドーピングイオンの有効ドーピング濃度は、３×１０１９ａｔｏｍ／ｃｍ３～１×１０２０ａｔｏｍ／ｃｍ３であり、前記第２ドーピング領域における前記第１種類ドーピングイオンの有効ドーピング濃度は、３×１０１９ａｔｏｍ／ｃｍ３～１×１０２０ａｔｏｍ／ｃｍ３である、
    請求項３に記載の半導体構造。
  6. 前記ベースへの前記チャネル領域の正投影は、前記ベースへの前記第２ドーピング領域の正投影より小さく、且つ、前記ベースへの前記第１ドーピング領域の正投影より小さい、
    請求項１に記載の半導体構造。
  7. 前記ベース、前記ビット線、及び前記半導体チャネルは、同じ半導体元素を有する、
    請求項１に記載の半導体構造。
  8. 前記ビット線の材料はさらに、金属半導体化合物を含む、
    請求項７に記載の半導体構造。
  9. 前記半導体構造はさらに、
    前記第２ドーピング領域の前記ベースから離れる上面に位置する金属接触層を含み、前記金属半導体化合物と前記金属接触層は、同じ金属元素を有する、
    請求項８に記載の半導体構造。
  10. 前記半導体構造はさらに、
    前記チャネル領域の側壁の表面を覆う絶縁層と、
    前記絶縁層の前記チャネル領域から離れる側壁の表面を覆うワード線であって、隣接する前記第１ドーピング領域の側壁、隣接する前記ワード線の側壁、及び隣接する前記第２ドーピング領域の側壁によって隙間を構成する、ワード線と、
    前記隙間に位置する隔離層であって、前記隔離層の前記ベースから離れる上面は、前記第２ドーピング領域の前記ベースから離れる上面より低くない、隔離層と、を含む、
    請求項１に記載の半導体構造。
  11. 半導体構造の製造方法であって、
    ベースを提供するステップと、
    前記ベースに初期ビット線を形成し、前記初期ビット線の前記ベースから離れる表面に半導体チャネルを形成するステップであって、前記ベースから前記初期ビット線に指す方向に沿って、前記半導体チャネルは、順に配置された第１ドーピング領域、チャネル領域、及び第２ドーピング領域を含み、前記第１ドーピング領域、前記チャネル領域、及び前記第２ドーピング領域には、同じドーピング濃度の第１種類ドーピングイオンがドーピングされ、前記第１種類ドーピングイオンは、Ｎ型イオンとＰ型イオンのうちの一方である、ステップと、
    前記チャネル領域の側壁に第２種類ドーピングイオンがドーピングされた犠牲層を形成するステップであって、前記犠牲層は、少なくとも前記チャネル領域の側壁を覆い、前記第２種類ドーピングイオンは、Ｎ型イオンとＰ型イオンのうちの他方である、ステップと、
    アニールプロセスを採用して、前記第２種類ドーピングイオンを前記チャネル領域に拡散させ、それによって、前記チャネル領域における多数キャリアの濃度を低減させるステップと、
    前記犠牲層を除去することによって、前記チャネル領域の側壁を露出させるステップと、を含む、半導体構造の製造方法。
  12. 前記犠牲層における前記第２種類ドーピングイオンのドーピング濃度は、４×１０２０ａｔｏｍ／ｃｍ３～９×１０２０ａｔｏｍ／ｃｍ３である、
    請求項１１に記載の半導体構造の製造方法。
  13. 前記チャネル領域の側壁に第２種類ドーピングイオンがドーピングされた犠牲層を形成する前に、前記半導体構造の製造方法はさらに、
    前記チャネル領域の側壁の表面に保護層を形成するステップを含み、前記保護層は、前記チャネル領域の側壁の表面を覆い、
    前記犠牲層を除去した後に、前記半導体構造の製造方法はさらに、前記保護層を除去するステップを含む、
    請求項１１に記載の半導体構造の製造方法。
  14. 前記犠牲層が隣接する前記保護層の間隔に充填され、隣接する前記第２ドーピング領域の間隔に位置する、
    請求項１３に記載の半導体構造の製造方法。
  15. 前記アニールプロセスのステップにおいて、前記第２種類ドーピングイオンの拡散方向は、前記チャネル領域から前記第１ドーピング領域に指す方向、又は、前記チャネル領域から前記第２ドーピング領域に指す方向である、
    請求項１１に記載の半導体構造の製造方法。
  16. 前記チャネル領域の側壁に第２種類ドーピングイオンがドーピングされた犠牲層を形成する前に、前記半導体構造の製造方法はさらに、
    前記第１ドーピング領域の側壁の表面を覆う第１隔離層を形成するステップであって、同一の前記初期ビット線における隣接する前記第１ドーピング領域の側壁の前記第１隔離層の間は、第１間隔を有し、前記第１間隔から前記初期ビット線が露出される、ステップと、
    第２隔離層を形成するステップであって、前記第２隔離層は、前記第１間隔に位置し、前記第２隔離層の前記ベースから離れる上面は、前記第２ドーピング領域の前記ベースから離れる上面より低くなく、前記第２隔離層と前記チャネル領域との間は、第２間隔を有する、ステップと、
    前記第２ドーピング領域の側壁の表面を覆う第３隔離層を形成するステップであって、前記第３隔離層は、前記第２隔離層に接触し、隣接する前記初期ビット線に位置する隣接する前記第２ドーピング領域の側壁の前記第２隔離層の間は、第３間隔を有し、前記第２間隔と前記第３間隔は、接続されている、ステップと、を含む、
    請求項１１に記載の半導体構造の製造方法。
  17. 前記犠牲層を除去した後に、前記半導体構造の製造方法はさらに、
    前記チャネル領域の側壁の表面を覆う絶縁層を形成するステップと、
    前記絶縁層の前記チャネル領域から離れる側壁の表面を覆うワード線を形成するステップであって、前記ワード線と前記絶縁層によって、前記第２間隔が満杯にされる、ステップと、を含む、
    請求項１６に記載の半導体構造の製造方法。
  18. 前記ワード線を形成した後に、前記半導体構造の製造方法はさらに、
    前記第２隔離層と前記第３隔離層を除去し、それによって、前記初期ビット線を露出させるステップと、
    露出された前記初期ビット線に対して金属化処理を行い、それによって、ビット線を形成するステップであって、前記ビット線の材料は、金属半導体化合物を含む、ステップと、を含む、
    請求項１７に記載の半導体構造の製造方法。
  19. 前記ワード線を形成した後に、前記第２隔離層と前記第３隔離層を除去する前に、前記半導体構造の製造方法はさらに、
    エピタキシャル成長プロセスを採用して、前記第２ドーピング領域の前記ベースから離れる上面に初期過渡層を形成するステップを含み、前記初期過渡層には、前記第１種類ドーピングイオンがドーピングされ、前記第１種類ドーピングイオンの前記初期過渡層におけるドーピング濃度は、前記第１種類ドーピングイオンの前記第２ドーピング領域における有効ドーピング濃度より大きく、前記ベースへの前記初期過渡層の正投影は、前記ベースへの前記第２ドーピング領域の正投影を覆う、
    請求項１８に記載の半導体構造の製造方法。
  20. 前記初期ビット線に対して前記金属化処理を行うステップは、さらに、前記初期過渡層に対して金属化処理を行うステップを含む、
    請求項１９に記載の半導体構造の製造方法。
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