CN116615026A - 半导体结构及其形成方法 - Google Patents

Abstract

本公开实施例提供一种半导体结构及其形成方法，半导体结构包括：基底；位于所述基底上的外延层和限定所述外延层的隔离结构，所述外延层沿第一方向延伸；沿第二方向延伸的字线沟槽和位于所述字线沟槽内的字线结构，所述字线沟槽穿过所述外延层和所述隔离结构，所述字线沟槽包括位于所述外延层中的第一子沟槽和位于所述隔离结构中的第二子沟槽，沿所述基底指向所述外延层的方向上，所述第一子沟槽的底部高于所述第二子沟槽的底部，所述第二方向与所述第一方向相交；位于所述外延层内的埋入式绝缘层；其中，沿所述基底指向所述外延层的方向上，所述外延层沿所述第二方向上的尺寸逐渐变大。本公开实施例至少有利于提升半导体结构的电学性能。

Description

半导体结构及其形成方法

技术领域

本公开实施例涉及半导体技术领域，特别涉及一种半导体结构及其形成方法。

背景技术

在半导体结构中，如动态随机存储器(Dynamic Random Access Memory，DRAM)中，通常由一个晶体管结构和一个电容结构组成一个存储单元，随着集成电路的发展，半导体器件的集成密度随之增加，半导体结构的尺寸不断减小。为了在更小的面积内增大晶体管结构的沟道长度，通常采用埋入式字线(Buried Word line)结构以改善短沟道效应。

然而，随着半导体器件尺寸的进一步减小，具有埋入式字线结构的晶体管的关态漏电流变得越来越大，其开关比(开态电流I_on与关态电流I_off之比)减小，导致器件性能下降。

发明内容

本公开实施例提供一种半导体结构及其形成方法，至少有利于提升半导体结构的电学性能。

本公开实施例一方面提供一种半导体结构，包括：基底；位于基底上的外延层和限定外延层的隔离结构，外延层沿第一方向延伸；沿第二方向延伸的字线沟槽和位于字线沟槽内的字线结构，字线沟槽穿过外延层和隔离结构，字线沟槽包括位于外延层中的第一子沟槽和位于隔离结构中的第二子沟槽，沿基底指向外延层的方向上，第一子沟槽的底部高于第二子沟槽的底部，第二方向与第一方向相交；位于外延层内的埋入式绝缘层；其中，沿基底指向外延层的方向上，外延层沿第二方向上的尺寸逐渐变大。

在一些实施例中，沿基底指向外延层的方向上，埋入式绝缘层的顶面的最低点与第二子沟槽的底部齐平。

在一些实施例中，沿第一方向上，埋入式绝缘层未延伸至外延层的端部，沿第二方向上，埋入式绝缘层延伸至外延层的端部。

在一些实施例中，隔离结构包括：第一介质层和至少位于第一介质层与外延层之间的第二介质层。

在一些实施例中，第一介质层的材料包括氧化物，第二介质层的材料包括氮化物。

在一些实施例中，字线结构包括：沿第二方向延伸的栅导电层以及至少位于栅导电层与外延层之间的栅介质层。

本公开实施例另一方面还提供一种半导体结构的形成方法用于形成上述任一实施例提供的半导体结构，半导体结构的形成方法包括：提供基底；在基底上形成隔离结构，其中，隔离结构中设置有暴露基底的开口，开口沿第一方向延伸，开口沿垂直于第一方向的截面形状为倒梯形；在开口内形成外延层；刻蚀外延层和隔离结构，以形成沿第二方向延伸的字线沟槽，其中，字线沟槽包括位于外延层中的第一子沟槽和位于隔离结构中的第二子沟槽，沿基底指向外延层的方向上，第一子沟槽的底部高于第二子沟槽的底部，第二方向与第一方向相交；对外延层进行离子注入，以在外延层内形成埋入式绝缘层；在字线沟槽内形成字线结构。

在一些实施例中，沿基底指向外延层的方向上，埋入式绝缘层的顶面的最低点与第二子沟槽的底部齐平。

在一些实施例中，在基底上形成隔离结构，包括：在基底上形成第一介质层；刻蚀第一介质层，以形成初始开口，其中，初始开口暴露出基底，初始开口沿第一方向延伸，初始开口沿垂直于第一方向的截面的形状为倒梯形；形成覆盖第一介质层和初始开口的第二介质层；去除位于基底的顶表面上的第二介质层，并得到开口；其中，剩余的第一介质层和剩余的第二介质层构成隔离结构。

在一些实施例中，第一介质层的材料包括氧化物，第二介质层的材料包括氮化物。

在一些实施例中，刻蚀外延层和隔离结构，以形成沿第二方向延伸的字线沟槽，包括：在外延层和隔离结构上形成具有刻蚀窗口的掩膜层；通过刻蚀窗口刻蚀外延层和隔离结构，以形成字线沟槽。

在一些实施例中，对外延层进行离子注入，以在外延层中形成埋入式绝缘层的步骤包括：通过刻蚀窗口进行离子注入，以在外延层中形成埋入式绝缘层，其中，沿第一方向上，埋入式绝缘层未延伸至外延层的端部，沿第二方向上，埋入式绝缘层延伸至外延层的端部。

在一些实施例中，在字线沟槽内形成字线结构包括：形成栅介质层，栅介质层至少覆盖字线沟槽露出的外延层的表面；在字线沟槽内填充栅导电层，栅导电层和栅介质层构成字线结构。

在一些实施例中，沿基底指向外延层的方向上，字线结构的顶面低于外延层的顶面，半导体结构的形成方法还包括：形成字线覆盖层，字线覆盖层位于字线结构的顶面，且字线覆盖层的顶面与外延层的顶面齐平。

本公开实施例提供的技术方案至少具有以下优点：

本公开实施例提供的半导体结构中，外延层用于形成晶体管的有源区，与字线结构正对的外延层用于形成晶体管的沟道区，由于穿过隔离结构和外延层的字线沟槽包括第一子沟槽和第二子沟槽，且第一子沟槽的底部高于第二子沟槽的底部，如此，字线结构以马鞍状包裹位于字线结构下方的部分外延层，构成鳍式场效应晶体管，有利于提升字线结构对晶体管的沟道区的控制能力，进而有利于提升半导体结构的性能。沿基底指向外延层的方向上，外延层沿第二方向上的尺寸逐渐变大，使得字线结构以马鞍状包裹的沟道区的形貌为上宽下窄的形状，进而使得沟道区较宽的表面与字线结构正对，距离字线结构较远的沟道区的尺寸较小，有利于提升字线结构对沟道区的控制能力，提高晶体管的开态电流，且位于外延层内的埋入式绝缘层可以限缩载流子泄露通道，进而有利于减小关态漏电流，从而提高晶体管的开关比，提升器件性能，进而有利于提升半导体结构的电学性能。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为相关技术提供的包括鳍式场效应晶体管的半导体结构的结构示意图；

图2为图1所示的半导体结构沿a-a1方向的剖面示意图；

图3为本公开实施例提供的一种半导体结构的部分结构示意图；

图4为本公开实施例提供的一种半导体结构的俯视示意图；

图5为本公开实施例提供的一种半导体结构的部分剖面示意图；

图6为本公开实施例提供的一种半导体结构中外延层的结构示意图；

图7为本公开实施例提供的一种半导体结构的结构示意图；

图8为本公开实施例提供的一种半导体结构的沿图7所示的b-b1方向的剖面示意图；

图9为本公开实施例提供的一种半导体结构的沿图7所示的c-c1方向的剖面示意图(未示出字线结构)；

图10为本公开实施例提供的一种半导体结构的沿图7所示的c-c1方向的剖面示意图；

图11至图24为本公开实施例提供的一种半导体结构的形成方法的各步骤示意图。

具体实施方式

由背景技术可知，目前半导体结构中晶体管的性能有待提升。

为了提升晶体管的栅控能力，相较于平面晶体管，鳍式场效应晶体管(FinFET)中，栅极与沟道区正对的面积更大，因此，鳍式场效应晶体管具有更优的栅控能力。图1为相关技术提供的包括鳍式场效应晶体管的半导体结构的结构示意图；图2为图1所示的半导体结构沿a-a1方向的剖面示意图。参考图1和图2，相关技术提供的半导体结构包括沿第一方向B延伸的晶体管的有源区10以及沿第二方向A延伸的栅极结构20，有源区包括栅极结构20所覆盖的沟道区11，其中，与栅极结构20正对的沟道区11的表面的面积可以通过沟道区11的截面形状的尺寸体现，在沿垂直于第一方向B以及第二方向A所在的平面的方向上(即图2所示的a-a1处)，沟道区11的截面形状中，第一尺寸L1可以表征与栅极结构20正对的沟道区11的顶面的面积、第二尺寸L2可以表征与栅极结构20正对的沟道区11的一个侧面的面积、第三尺寸L3可以表征与栅极结构20正对的沟道区11的另一个侧面的面积、第四尺寸L4可以表征远离栅极结构20的沟道区11的尺寸。

继续参考图1和图2，经过分析发现，可以通过L4/(L1+L2+L3+L4)比值的大小来表示漏电的程度。通常来说，L2和L3越大，整个沟道区11就越大，晶体管的开启电压会越大，沟道导通电流越小，沟道关闭电流越小，但是通常希望沟道导通电流增加，沟道关闭电流降低，从而提高器件的开关速度，降低晶体管的功耗。

因此，可以通过保持L2和L3不变，减小L4，以改善晶体管沟道区的漏电现象，即减小关态漏电流，同时，增大L1，以增大沟道区宽度，提高晶体管的开态电流，从而提高晶体管的开关比，改善器件性能。本公开实施例提供了一种半导体结构及其形成方法，半导体结构中，外延层用于形成晶体管的有源区，与字线结构正对的外延层用于形成晶体管的沟道区，由于穿过隔离结构和外延层的字线沟槽包括第一子沟槽和第二子沟槽，且第一子沟槽的底部高于第二子沟槽的底部，如此，字线结构以马鞍状包裹位于字线结构下方的部分外延层，构成鳍式场效应晶体管，有利于提升字线结构对晶体管的沟道区的控制能力，进而有利于提升半导体结构的性能。沿基底指向外延层的方向上，外延层沿第二方向上的尺寸逐渐变大，使得字线结构以马鞍状包裹的沟道区的形貌为上宽下窄的形状，进而使得沟道区较宽的表面与字线结构正对，距离字线结构较远的沟道区的尺寸较小，有利于提升字线结构对沟道区的控制能力，提高晶体管的开态电流，且位于外延层内的埋入式绝缘层可以限缩载流子泄露通道，进而有利于减小关态漏电流，从而提高晶体管的开关比，提升器件性能，进而有利于提升半导体结构的电学性能。

下面将结合附图对本公开各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开实施例而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开实施例所要求保护的技术方案。

图3为本公开实施例提供的一种半导体结构的部分结构示意图；图4为本公开实施例提供的一种半导体结构的俯视示意图；图5为本公开实施例提供的一种半导体结构的部分剖面示意图；图6为本公开实施例提供的一种半导体结构中外延层的结构示意图；图7为本公开实施例提供的一种半导体结构的结构示意图；图8为本公开实施例提供的一种半导体结构的沿图7所示的b-b1方向的剖面示意图；图9为本公开实施例提供的一种半导体结构的沿图7所示的c-c1方向的剖面示意图(未示出字线结构)；图10为本公开实施例提供的一种半导体结构的沿图7所示的c-c1方向的剖面示意图。

参考图3至图10，本公开实施例提供的半导体结构包括：基底100；位于基底100上的外延层140和限定外延层140的隔离结构130，外延层140沿第一方向Y延伸；沿第二方向X延伸的字线沟槽160和位于字线沟槽160内的字线结构180，字线沟槽160穿过外延层140和隔离结构130，字线沟槽160包括位于外延层140中的第一子沟槽162和位于隔离结构130中的第二子沟槽161，沿基底100指向外延层140的方向上，第一子沟槽162的底部高于第二子沟槽161的底部，第二方向X与第一方向Y相交；位于外延层140内的埋入式绝缘层170；其中，沿基底100指向外延层140的方向上，外延层140沿第二方向X上的尺寸逐渐变大。

其中，外延层140用于形成晶体管的有源区，与字线结构180正对的外延层140用于形成晶体管的沟道区，由于穿过隔离结构130和外延层140的字线沟槽160包括第一子沟槽162和第二子沟槽161，且沿基底100指向外延层140的方向上，即沿图中所示的第三方向Z上，第一子沟槽162的底部高于第二子沟槽161的底部，如此，字线结构180以马鞍状包裹位于字线结构180下方的部分外延层140，构成鳍式场效应晶体管，有利于提升字线结构180对晶体管的沟道区的控制能力，进而有利于提升半导体结构的性能。沿基底100指向外延层140的方向上，即沿图中所示的第三方向Z上，外延层140沿第二方向X上的尺寸逐渐变大，使得字线结构180以马鞍状包裹的沟道区的形貌为上宽下窄的形状，进而使得沟道区较宽的表面与字线结构180正对，距离字线结构180较远的沟道区的尺寸较小，有利于提升字线结构180对沟道区的控制能力，提高晶体管的开态电流，且位于外延层140内的埋入式绝缘层170可以限缩载流子泄露通道，进而有利于减小关态漏电流，从而提高晶体管的开关比，提升器件性能，进而有利于提升半导体结构的电学性能。

基底100用于承载半导体结构，在一些实施例中，基底100为硅基底，基于硅基底的外延工艺较成熟，有利于降低形成外延层140的工艺难度。在另一些实施例中，基底100的材料也可以为绝缘衬底上的硅(SOI)。

外延层140可以为在基底100上采用选择性外延工艺形成的半导体层，外延层140用于作为晶体管的有源区。参考图5，沿第三方向Z上，外延层140沿第二方向X上的尺寸逐渐变大，沿第三方向Z上，字线结构180所覆盖的沟道区沿第二方向X上的尺寸逐渐变大，在沿垂直于第一方向Y以及第二方向X所在的平面的方向上，沟道区的截面形状为倒梯形，相较于图2所示的半导体结构，通过保持L2和L3不变，减小L4，以改善晶体管沟道区的漏电现象，即减小关态漏电流，同时，增大L1，以增大沟道区宽度，提高晶体管的开态电流，从而提高晶体管的开关比，改善器件性能，进而有利于提升半导体结构的电学性能。

需要说明的是，在一些实施例中，外延层140的侧面连接处不具备棱状结构，且外延层140的各个表面的连接处均形成弧状连接，如此，有利于避免外延层140的外侧壁出现尖端放电现象，进而有利于提高半导体结构的性能。

在一些实施例中，外延层140中具有多个掺杂区。在一些实施例中，外延层140可以包括沟道区和位于沟道区两侧的掺杂区。在一个例子中，一个沿第一方向Y延伸的外延层140可以包括沿第一方向Y间隔排布的两个沟道区(未示出)，以及包括沿第一方向Y间隔排布的三个掺杂区(未示出)，位于两个沟道区之间的掺杂区为两个晶体管共用的掺杂区，掺杂区用于形成晶体管的源极或者漏极，沟道区用于形成晶体管的源极与漏极之间的导电沟道。在一些实施例中，掺杂区中的掺杂离子类型可以与沟道区中的掺杂离子的类型不同。具体地，在一个例子中，掺杂区中的掺杂离子可以为N型离子，沟道区中的掺杂离子可以为P型离子，P型离子可以是硼离子、铟离子或者镓离子中的至少一种，N型离子可以是砷离子、磷离子或者锑离子中的至少一种。在另一个例子中，掺杂区中的掺杂离子可以为P型离子，沟道区中的掺杂离子可以为N型离子。在另一些实施例中，掺杂区中的掺杂离子类型也可以与沟道区中的掺杂离子类型相同，即外延层140可以用于形成无结场效应晶体管。

在一些实施例中，参考图4，半导体结构包括沿第一方向Y延伸的多个外延层140，多个外延层140可以在基底100上阵列排布，用于形成阵列排布的晶体管，多个外延层140中行的排列方向可以为第二方向X，列的排列方向可以为第一方向Y，第一方向Y与第二方向X不同，且第一方向Y与第二方向X相交。需要说明的是，“行”和“列”的定义是相对的，即也可以将列的排列方向定义为第二方向X，以及将行的排列方向定义为第一方向Y。

隔离结构130用于限定外延层140，并用于实现相邻外延层140之间的隔离，隔离结构130的材料为绝缘材料。在一些实施例中，参考图8，隔离结构130包括：第一介质层110和至少位于第一介质层110与外延层140之间的第二介质层120。其中，第一介质层110可以为形成方法较为简单且形成工艺成熟的介质层，第二介质层120可以为有利于外延层140生长的介质层。如此，不仅有利于降低隔离结构130的制备难度，还有利于降低外延层140的形成难度。

在一些实施例中，第一介质层110的材料包括氧化物，第二介质层120的材料包括氮化物。相较于氧化物，氮化物更有利于外延层140的生长，因此，将与外延层140相接触的隔离结构130设置为氮化物，有利于降低外延层140的形成难度，以及有利于形成性能较佳且缺陷更少的外延层140，进而有利于提升半导体结构的性能。

在一些实施例中，外延层140的材料为硅，第一介质层110的材料为氧化硅，第二介质层120的材料为氮化硅。若外延层140的材料为硅，将与外延层140相接触的隔离结构130设置为氮化硅，有利于降低外延层140的形成难度，以及有利于形成性能较佳且缺陷更少的外延层140，进而有利于提升半导体结构的性能。

参考图7、图9和图10，字线沟槽160用于设置字线结构180，使字线结构180为埋入式字线，有利于提升字线结构180对晶体管的驱动能力，提升半导体结构的电学性能。此外，字线沟槽160包括位于外延层140中的第一子沟槽162和位于隔离结构130中的第二子沟槽161，沿第三方向Z上，第一子沟槽162的底部高于第二子沟槽161的底部，如此，设置在第一子沟槽162内的字线结构180与沟道区的顶面相接触，设置在第二子沟槽161内的字线结构180与沟道区的沿第一方向Y延伸的侧面相接触，构成鳍式场效应晶体管，有利于进一步提升字线结构180对晶体管的驱动能力，进而有利于提升半导体结构的电学性能。

字线结构180作为晶体管的栅极，用于基于控制信号导通沟道区，实现源极与漏极之间载流子的传输。在一些实施例中，参考图4，半导体结构包括沿第二方向X延伸且沿第一方向Y间隔排布的多个字线结构180，沿第二方向X延伸的字线结构180可以与沿第二方向X排布的一行外延层140所形成的沟道区相接触。

在一些实施例中，参考图7和图10，字线结构180包括：沿第二方向X延伸的栅导电层182以及至少位于栅导电层182与外延层140之间的栅介质层181。其中，栅导电层182的材料为导电材料，在一些实施例中，栅导电层182的材料可以包括多晶硅、钨、钼、钛、钴或者钌中的至少一者。在一些实施例中，栅介质层181的材料可以为氧化硅，采用热氧工艺形成氧化硅的工艺成熟，有利于降低栅介质层181的制备难度。在另一些实施例中，栅介质层181的材料也可以包括氮化硅或者氮氧化硅。

本公开实施例提供的半导体结构中，参考图6和图9，外延层140内还包括埋入式绝缘层170。在一些实施例中，埋入式绝缘层170至少位于字线结构180所覆盖的沟道区的底部，埋入式绝缘层170可以限缩载流子泄露通道，进而有利于减小关态漏电流，从而提高晶体管的开关比，提升器件性能。

在一些实施例中，参考图9，沿第三方向Z上，埋入式绝缘层170的顶面的最低点与第二子沟槽161的底部齐平。如此，可以有效的限缩载流子泄露通道，进而有利于减小关态漏电流，提升半导体结构的电学性能。

在一些实施例中，参考图6和图9，沿第一方向Y上，埋入式绝缘层170未延伸至外延层140的端部，沿第二方向X上，埋入式绝缘层170延伸至外延层140的端部。如此，可以有效的限缩载流子泄露通道，进而有利于减小关态漏电流，从而提高晶体管的开关比，提升器件性能。

在一些实施例中，埋入式绝缘层170的材料为绝缘材料。在一些实施例中，埋入式绝缘层170的材料为氧化物。在一些实施例中，外延层140的材料为硅，埋入式绝缘层170的材料为氧化硅，如此，可以在外延层140中采用氧离子注入的方式形成埋入式绝缘层170，有利于降低埋入式绝缘层170的制备难度，且氧化硅也具有较优的绝缘性，有利于有效的限缩载流子泄露通道，进而减小关态漏电流。

在一些实施例中，参考图7，字线沟槽160内的字线结构180未填充满字线沟槽160，字线结构180的顶面低于位于字线结构180的在第一方向Y的两侧的外延层140的顶面，半导体结构还包括字线覆盖层190，字线覆盖层190位于字线结构180的顶面，字线覆盖层190和字线结构180填充满字线沟槽160，字线覆盖层190的顶面与位于字线结构180的在第一方向Y的两侧的外延层140的顶面平齐。

上述实施例提供的半导体结构中，外延层140用于形成晶体管的有源区，与字线结构180正对的外延层140用于形成晶体管的沟道区，由于穿过隔离结构130和外延层140的字线沟槽160包括第一子沟槽162和第二子沟槽161，且沿基底100指向外延层140的方向上，即沿图中所示的第三方向Z上，第一子沟槽162的底部高于第二子沟槽161的底部，如此，字线结构180以马鞍状包裹位于字线结构180下方的部分外延层140，构成鳍式场效应晶体管，有利于提升字线结构180对晶体管的沟道区的控制能力，进而有利于提升半导体结构的性能。沿基底100指向外延层140的方向上，即沿图中所示的第三方向Z上，外延层140沿第二方向X上的尺寸逐渐变大，使得字线结构180以马鞍状包裹的沟道区的形貌为上宽下窄的形状，进而使得沟道区较宽的表面与字线结构180正对，距离字线结构180较远的沟道区的尺寸较小，有利于提升字线结构180对沟道区的控制能力，提高晶体管的开态电流，且位于外延层140内的埋入式绝缘层170可以限缩载流子泄露通道，进而有利于减小关态漏电流，从而提高晶体管的开关比，提升器件性能，进而有利于提升半导体结构的电学性能。

本公开实施例另一方面还提供一种半导体结构的形成方法，用于形成上述任一实施例提供的半导体结构，需要说明的是，与前述实施例相同或者相应的部分，可参考前述实施例的详细说明，以下将不做赘述。

图11至图24为本公开实施例提供的一种半导体结构的形成方法的各步骤示意图。

半导体结构的形成方法包括：参考图11，提供基底100；在一些实施例中，基底100可以为硅基底。

参考图12至图17，在基底100上形成隔离结构130，其中，隔离结构130中设置有暴露基底100的开口131，开口131沿第一方向Y延伸，开口131沿垂直于第一方向Y的截面形状为倒梯形，如此，在开孔内形成的外延层沿垂直于第一方向Y的截面形状为倒梯形，使得字线结构所覆盖的沟道区沿垂直于第一方向Y的截面形状为倒梯形，使得沟道区较宽的表面与字线结构正对，距离字线结构较远的沟道区的尺寸较小，有利于提升字线结构对沟道区的控制能力，提高晶体管的开态电流，提升晶体管的电学性能，进而提升半导体结构的电学性能。此外，在形成外延层之前形成隔离结构130，避免了先形成外延层，再对外延层进行刻蚀，形成隔离结构130，即有利于避免形成隔离结构130的工艺对作为有源区的外延层造成损伤，先形成隔离结构130，再形成外延层，有利于形成性能更优的外延层，进而有利于形成性能较优的半导体结构。

在一些实施例中，在基底100上形成隔离结构130包括：参考图12，在基底100上形成第一介质层110；参考图15，刻蚀第一介质层110，以形成初始开口113，其中，初始开口113暴露出基底100，初始开口113沿第一方向Y延伸，初始开口113沿垂直于第一方向Y的截面的形状为倒梯形。如此，后续在隔离结构130中形成的开口131沿垂直于第一方向Y的截面的形状为倒梯形，进而使得在开口131内形成的外延层沿垂直于第一方向Y的截面的形状为倒梯形，有利于降低外延层的形成难度。

在一些实施例中，第一介质层110的材料为氧化硅。

在一些实施例中，可以采用原子层沉积工艺或者化学气相沉积工艺等沉积工艺形成第一介质层110。

在一些实施例中，刻蚀第一介质层110以形成初始开口113的步骤包括：参考图12，在基底100上形成第一介质层110后，在第一介质层110远离基底100的顶面依次形成掩膜层111以及光刻胶层112，参考图13，对光刻胶层112进行曝光以及显影处理，以对光刻胶层进行图形化处理，形成具有刻蚀窗口的光刻胶层，参考图14，利用光刻胶层112的刻蚀窗口对掩膜层111进行刻蚀，以形成具有刻蚀窗口的掩膜层111并去除光刻胶层112，参考图15，利用掩膜层111的刻蚀窗口对第一介质层110进行刻蚀处理，以形成初始开口113，并去除剩余的掩膜层111。

参考图16和图17，形成覆盖第一介质层110和初始开口113的第二介质层120；去除位于基底100的顶表面上的第二介质层120，并得到开口131；其中，剩余的第一介质层110和剩余的第二介质层120构成隔离结构130。去除基底100顶表面上的第二介质层120的原因在于：使开口131露出基底100，如此，有利于后续在开口131内通过选择性外延的方式形成外延层。

在一些实施例中，第一介质层110的材料包括氧化物，第二介质层120的材料包括氮化物。相较于氧化物，氮化物更有利于外延层的生长，因此，将与外延层相接触的隔离结构130设置为氮化物，有利于降低外延层的形成难度，以及有利于形成性能较佳且缺陷更少的外延层，进而有利于提升半导体结构的性能。

在一些实施例中，后续在开口131内形成的外延层的材料为硅，第一介质层110的材料为氧化硅，第二介质层120的材料为氮化硅，氮化硅有利于缓解字线结构的漏电，且若外延层的材料为硅，将与外延层相接触的隔离结构130设置为氮化硅，有利于降低外延层的形成难度，以及有利于形成性能较佳且缺陷更少的外延层，进而有利于提升半导体结构的性能。

参考图18，在开口131内形成外延层140，外延层140用于作为晶体管的有源区。沿第三方向Z上，外延层140沿第二方向X上的尺寸逐渐变大，沿第三方向Z上，后续形成的字线结构所覆盖的沟道区沿第二方向X上的尺寸逐渐变大，在沿垂直于第一方向Y以及第二方向X所在的平面的方向上，沟道区的截面形状为倒梯形，如此，有利于提升字线结构对沟道区的控制能力，提高晶体管的开态电流，提升晶体管的电学性能，进而提升半导体结构的电学性能。

在一些实施例中，开口131露出的基底100的材料为硅，可以采用选择性外延的方式，在开口131内形成单晶硅层，并通过氢热处理工艺，修复外延生长形成的单晶硅层，以作为外延层140，同时，氢热处理工艺使单晶硅层中的硅重分布，进而与隔离结构130实现良好的接触。

参考图19至图20，刻蚀外延层140和隔离结构130，以形成沿第二方向X延伸的字线沟槽160，字线沟槽160用于设置字线结构，使字线结构为埋入式字线，有利于提升字线结构对晶体管的驱动能力，提升半导体结构的电学性能。

在一些实施例中，刻蚀外延层140和隔离结构130，以形成沿第二方向X延伸的字线沟槽160，包括：参考图19，在外延层140和隔离结构130上形成具有刻蚀窗口151的掩膜层150；参考图20，通过刻蚀窗口151刻蚀外延层140和隔离结构130，以形成字线沟槽160。需要说明的是，形成字线沟槽160的刻蚀工艺应满足：对隔离结构130的刻蚀速率大于对外延层140的刻蚀速率，如此，即可采用一步刻蚀工艺形成包括第一子沟槽162和第二子沟槽161的字线沟槽160，有利于降低字线沟槽160的形成难度。

需要说明的是，字线沟槽160包括位于外延层140中的第一子沟槽162和位于隔离结构130中的第二子沟槽161，沿基底100指向外延层140的方向上，第一子沟槽162的底部高于第二子沟槽161的底部，第二方向X与第一方向Y相交，如此，后续设置在第一子沟槽162内的字线结构与沟道区的顶面相接触，设置在第二子沟槽161内的字线结构与沟道区的沿第一方向Y延伸的侧面相接触，构成鳍式场效应晶体管，有利于进一步提升字线结构180对晶体管的驱动能力，进而有利于提升半导体结构的电学性能。

参考图21和图9，形成字线沟槽160后，半导体结构的形成方法还包括：对外延层140进行离子注入，以在外延层140内形成埋入式绝缘层170。埋入式绝缘层170至少位于字线结构180所覆盖的沟道区的底部，埋入式绝缘层170可以限缩载流子泄露通道，进而有利于减小关态漏电流，从而提高晶体管的开关比，提升器件性能，提升半导体结构的电学性能。

在一些实施例中，参考图9，沿第三方向Z上，埋入式绝缘层170的顶面的最低点与第二子沟槽161的底部齐平。

在一些实施例中，对外延层140进行离子注入，以在外延层140中形成埋入式绝缘层170的步骤包括：参考图21和图9，通过刻蚀窗口151进行离子注入，以在外延层140中形成埋入式绝缘层170，其中，沿第一方向Y上，埋入式绝缘层170未延伸至外延层140的端部，沿第二方向X上，埋入式绝缘层170延伸至外延层140的端部。利用刻蚀窗口151进行离子注入，即可在位于字线结构底部的部分外延层140内的特定深度内选择性的形成埋入式绝缘层170，有利于降低埋入式绝缘层170的形成难度。

在一些实施例中，外延层140的材料为硅，可以在外延层140中注入氧离子形成埋入式绝缘层170，注入的氧会与外延层140中的硅反应形成氧化硅层，以作为埋入式绝缘层170。

参考图22，形成埋入式绝缘层170后，可以去除掩膜层。参考图23至图24，在字线沟槽160内形成字线结构180。在一些实施例中，在字线沟槽160内形成字线结构180包括：形成栅介质层181，栅介质层181至少覆盖字线沟槽160露出的外延层140的表面。在字线沟槽160内填充栅导电层182，栅导电层182和栅介质层181构成字线结构180。在一些实施例，参考图23，也可以采用整面沉积的方式形成栅介质层181，即在字线沟槽160露出隔离结构130的表面、外延层140的表面以及字线沟槽160以外的隔离结构130的顶面以及外延层140的顶面形成栅介质层181，再在栅介质层181上采用整面沉积的方式形成栅导电层182。参考图24，再刻蚀去除字线沟槽160以外的隔离结构130的顶面以及外延层140的顶面的栅介质层181以及栅导电层182。

在一些实施例中，形成栅导电层182的步骤可以包括：形成依次堆叠的氮化钛阻挡层、钨导电层以及多晶硅层。

在一些实施例中，沿基底100指向外延层140的方向上，字线结构180的顶面低于外延层140的顶面。即可以在去除字线沟槽160以外的隔离结构130的顶面以及外延层140的顶面的栅介质层181以及栅导电层182的同时，去除字线沟槽160内部分厚度的栅介质层181以及栅导电层182，以使字线结构180的顶面低于外延层140的顶面，需要说明的是，此处外延层140的顶面指的是字线沟槽160以外的外延层140的顶面。

在一些实施例中，参考图24和图7，沿基底100指向外延层140的方向上，字线结构180的顶面低于外延层140的顶面，半导体结构的形成方法还包括：形成字线覆盖层190，字线覆盖层190位于字线结构180的顶面，且字线覆盖层190的顶面与外延层140的顶面齐平。字线覆盖层190用于对字线结构180进行保护，以及用于为后续形成的膜层提供支撑。

在一些实施例中，可以采用化学气相沉积或者原子层沉积的方式形成字线覆盖层190。在一些实施例中，字线覆盖层190的材料可以是氮化硅。

上述实施例提供的半导体结构的形成方法中，先形成隔离结构130，再在隔离结构130的开孔内形成的外延层140，使外延层140沿垂直于第一方向Y的截面形状为倒梯形，进而使得字线结构180所覆盖的沟道区沿垂直于第一方向Y的截面形状为倒梯形，使得沟道区较宽的表面与字线结构180正对，距离字线结构180较远的沟道区的尺寸较小，有利于提升字线结构180对沟道区的控制能力，提高晶体管的开态电流，提升晶体管的电学性能，进而提升半导体结构的电学性能。此外，在形成外延层140之前形成隔离结构130，避免了先形成外延层140，再对外延层140进行刻蚀形成隔离结构130，即有利于避免形成隔离结构130的工艺对作为有源区的外延层140造成损伤，先形成隔离结构130，再形成外延层140，有利于形成性能更优的外延层140，进而有利于形成性能较优的半导体结构。此外，在外延层140内形成埋入式绝缘层170，可以限缩载流子泄露通道，进而有利于减小关态漏电流，从而提高晶体管的开关比，提升器件性能，提升半导体结构的电学性能。

本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。任何本领域技术人员，在不脱离本公开的精神和范围内，均可作各种变动与修改，因此本公开的保护范围应当以权利要求限定的范围为准。

Claims (14)

1.一种半导体结构，其特征在于，包括：

基底；

位于所述基底上的外延层和限定所述外延层的隔离结构，所述外延层沿第一方向延伸；沿第二方向延伸的字线沟槽和位于所述字线沟槽内的字线结构，所述字线沟槽穿过所述外延层和所述隔离结构，所述字线沟槽包括位于所述外延层中的第一子沟槽和位于所述隔离结构中的第二子沟槽，沿所述基底指向所述外延层的方向上，所述第一子沟槽的底部高于所述第二子沟槽的底部，所述第二方向与所述第一方向相交；

位于所述外延层内的埋入式绝缘层；

其中，沿所述基底指向所述外延层的方向上，所述外延层沿所述第二方向上的尺寸逐渐变大。

2.根据权利要求1所述的半导体结构，其特征在于，沿所述基底指向所述外延层的方向上，所述埋入式绝缘层的顶面的最低点与所述第二子沟槽的底部齐平。

3.根据权利要求1或2所述的半导体结构，其特征在于，沿所述第一方向上，所述埋入式绝缘层未延伸至所述外延层的端部，沿所述第二方向上，所述埋入式绝缘层延伸至所述外延层的端部。

4.根据权利要求1或2所述的半导体结构，其特征在于，所述隔离结构包括：第一介质层和至少位于所述第一介质层与所述外延层之间的第二介质层。

5.根据权利要求4所述的半导体结构，其特征在于，所述第一介质层的材料包括氧化物，所述第二介质层的材料包括氮化物。

6.根据权利要求1或2所述的半导体结构，其特征在于，所述字线结构包括：沿所述第二方向延伸的栅导电层以及至少位于所述栅导电层与所述外延层之间的栅介质层。

7.一种半导体结构的形成方法，其特征在于，包括：

提供基底；

在所述基底上形成隔离结构，其中，所述隔离结构中设置有暴露所述基底的开口，所述开口沿第一方向延伸，所述开口沿垂直于所述第一方向的截面形状为倒梯形；

在所述开口内形成外延层；

刻蚀所述外延层和所述隔离结构，以形成沿第二方向延伸的字线沟槽，其中，所述字线沟槽包括位于所述外延层中的第一子沟槽和位于所述隔离结构中的第二子沟槽，沿所述基底指向所述外延层的方向上，所述第一子沟槽的底部高于所述第二子沟槽的底部，所述第二方向与所述第一方向相交；

对所述外延层进行离子注入，以在所述外延层内形成埋入式绝缘层；

在所述字线沟槽内形成字线结构。

8.根据权利要求7所述的半导体结构的形成方法，其特征在于，沿所述基底指向所述外延层的方向上，所述埋入式绝缘层的顶面的最低点与所述第二子沟槽的底部齐平。

9.根据权利要求7所述的半导体结构的形成方法，其特征在于，在所述基底上形成所述隔离结构，包括：

在所述基底上形成第一介质层；

刻蚀所述第一介质层，以形成初始开口，其中，所述初始开口暴露出所述基底，所述初始开口沿所述第一方向延伸，所述初始开口沿垂直于所述第一方向的截面的形状为倒梯形；

形成覆盖所述第一介质层和所述初始开口的第二介质层；

去除位于所述基底的顶表面上的所述第二介质层，并得到所述开口；

其中，剩余的所述第一介质层和剩余的所述第二介质层构成所述隔离结构。

10.根据权利要求9所述的半导体结构的形成方法，其特征在于，所述第一介质层的材料包括氧化物，所述第二介质层的材料包括氮化物。

11.根据权利要求9所述的半导体结构的形成方法，其特征在于，刻蚀所述外延层和所述隔离结构，以形成沿所述第二方向延伸的所述字线沟槽，包括：

在所述外延层和所述隔离结构上形成具有刻蚀窗口的掩膜层；

通过所述刻蚀窗口刻蚀所述外延层和所述隔离结构，以形成所述字线沟槽。

12.根据权利要求11所述的半导体结构的形成方法，其特征在于，对所述外延层进行离子注入，以在所述外延层中形成所述埋入式绝缘层的步骤包括：

通过所述刻蚀窗口进行所述离子注入，以在所述外延层中形成所述埋入式绝缘层，其中，沿所述第一方向上，所述埋入式绝缘层未延伸至所述外延层的端部，沿所述第二方向上，所述埋入式绝缘层延伸至所述外延层的端部。

13.根据权利要求7至12任一项所述的半导体结构的形成方法，其特征在于，在所述字线沟槽内形成所述字线结构包括：

形成栅介质层，所述栅介质层至少覆盖所述字线沟槽露出的所述外延层的表面；

在所述字线沟槽内填充栅导电层，所述栅导电层和所述栅介质层构成所述字线结构。

14.根据权利要求13所述的半导体结构的形成方法，其特征在于，沿所述基底指向所述外延层的方向上，所述字线结构的顶面低于所述外延层的顶面，所述半导体结构的形成方法还包括：形成字线覆盖层，所述字线覆盖层位于所述字线结构的顶面，且所述字线覆盖层的顶面与所述外延层的顶面齐平。