CN116033741A - 半导体结构及其制造方法 - Google Patents
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Abstract
本申请实施例涉及半导体领域，提供一种半导体结构及其制造方法，半导体结构包括：包括间隔排布的位线和半导体通道的基底，位线沿第一方向延伸，半导体通道位于位线的部分顶面，且在垂直于位线顶面的方向上，半导体通道包括依次排列的第一区、第二区和第三区；介质层，位于相邻位线之间且位于半导体通道表面；第一栅极层，环绕第二区的介质层且沿第二方向延伸，第一方向与第二方向不同；第二栅极层，环绕第三区的介质层，在垂直于位线顶面的方向上，第二栅极层与第一栅极层间隔设置；绝缘层，位于同一位线上的相邻半导体通道之间且隔离位于相邻介质层上的第一栅极层和第二栅极层。本申请实施例至少可以提高半导体结构的电学性能。
Description
技术领域
本申请实施例涉及半导体领域，特别涉及一种半导体结构及其制造方法。
背景技术
随着动态存储器的集成密度朝着更高的方向发展，在对动态存储器阵列结构中晶体管的排布方式以及如何缩小动态存储器阵列结构中单个功能器件的尺寸进行研究的同时，也需要考虑小尺寸的功能器件对半导体结构整体电学性能的影响。
利用垂直的全环绕栅极(GAA，Gate-All-Around)晶体管结构作为动态存储器选择晶体管(access transistor)时，其占据的面积可以达到4F2(F：在给定工艺条件下可获得的最小图案尺寸)，原则上可以实现更高的密度效率，但是由于相邻小尺寸的功能器件间的间隔较小，相邻功能器件间的相互作用效果不易控制，从而会影响半导体结构整体的电学性能。
发明内容
本申请实施例提供一种半导体结构及其制造方法，至少有利于提高半导体结构的电学性能问题。
根据本申请一些实施例，本申请实施例一方面提供一种半导体结构，包括：基底，所述基底包括间隔排布的位线和半导体通道，所述位线沿第一方向延伸，所述半导体通道位于所述位线的部分顶面，且在垂直于所述位线顶面的方向上，所述半导体通道包括依次排列的第一区、第二区以及第三区；介质层，位于相邻所述位线之间且位于所述半导体通道表面；第一栅极层，环绕所述第二区的所述介质层且沿第二方向延伸，所述第一方向与所述第二方向不同；第二栅极层，环绕所述第三区的所述介质层，在垂直于所述位线顶面的方向上，所述第二栅极层与所述第一栅极层间隔设置；绝缘层，位于同一所述位线上的相邻所述半导体通道之间且隔离位于相邻所述介质层上的所述第一栅极层和所述第二栅极层。
在一些实施例中，在垂直于所述半导体通道侧壁的平面中，所述第一栅极层环绕的所述半导体通道具有第一截面，所述第二栅极层环绕的所述半导体通道具有第二截面，所述第一截面的面积大于所述第二截面的面积。
在一些实施例中，在所述位线指向所述半导体通道的方向上，所述第一栅极层的长度大于所述第二栅极层的长度。
在一些实施例中，在垂直于所述半导体通道侧壁的方向上，所述第一栅极层的厚度大于所述第二栅极层的厚度。
在一些实施例中，单一所述第一栅极层沿所述第二方向延伸，且环绕相邻所述位线上的相邻所述半导体通道，单一所述第二栅极层仅环绕单一所述半导体通道。
在一些实施例中，所述第二栅极层中包括镧系元素中的至少一者和/或锆元素。
在一些实施例中，所述半导体结构还包括：电接触结构，位于所述第二栅极层远离所述基底的表面，以及位于部分所述第三区的所述介质层表面。
在一些实施例中，所述半导体结构还包括：金属半导体化合物结构，至少位于与所述绝缘层底面正对的所述位线中。
在一些实施例中，沿位于所述绝缘层两侧的所述半导体通道指向所述绝缘层的方向上，所述金属半导体化合物结构的深度逐渐增大。
在一些实施例中，在垂直于所述半导体通道侧壁的平面中，所述第一区的所述半导体通道的截面面积、所述第二区的所述半导体通道的截面面积以及所述第三区的所述半导体通道的截面面积依次减小。
在一些实施例中，所述介质层包括：第一介质层，位于相邻所述位线间，且位于相邻所述位线上的所述第一区的所述半导体通道间；第二介质层，位于所述第一区的所述半导体通道侧壁和所述第一区的所述第一介质层侧壁；第三介质层，环绕所述第二区的所述半导体通道侧壁；第四介质层，环绕所述第三区的所述半导体通道侧壁且位于所述半导体通道顶面。
在一些实施例中，所述第一栅极层至少位于所述第一介质层的部分顶面和所述第二介质层的部分顶面，所述第二栅极层至少位于所述第三介质层的部分顶面。
在一些实施例中，所述绝缘层包括：第一绝缘层，位于相邻所述半导体通道的所述介质层之间和所述第一栅极层之间，且沿所述第二方向延伸，所述第一绝缘层的顶面不低于所述第三区顶面；第二绝缘层，位于所述第一栅极层顶面，且位于所述第一绝缘层和所述第二栅极层之间；第三绝缘层，位于所述第二栅极层顶面，且位于所述第二绝缘层和所述介质层之间。
根据本申请一些实施例，本申请实施例另一方面还提供一种半导体结构的制造方法，包括：提供基底，所述基底包括间隔排布的位线和半导体通道，所述位线沿第一方向延伸，所述半导体通道位于所述位线的部分顶面，且在垂直于所述位线顶面的方向上，所述半导体通道包括依次排列的第一区、第二区以及第三区；形成介质层，所述介质层位于相邻所述位线之间且位于所述半导体通道表面；形成第一栅极层，所述第一栅极层环绕所述第二区的所述介质层；形成第二栅极层，所述第二栅极层环绕所述第三区的所述介质层，在垂直于所述位线顶面的方向上，所述第二栅极层与所述第一栅极层间隔设置；形成绝缘层，所述绝缘层位于同一所述位线上的相邻所述半导体通道之间。
在一些实施例中，提供基底的步骤包括：提供初始基底，所述初始基底内具有沿所述第一方向延伸的初始第一介质层；图形化所述初始基底和所述初始第一介质层，以形成间隔排布的所述位线和所述半导体通道，以及位于相邻位线间的所述初始第一介质层，且所述初始第一介质层顶面不低于所述半导体通道顶面，所述半导体通道侧壁、和所述初始第一介质层侧壁和所述位线的部分顶面围成沟槽，所述沟槽沿第二方向延伸。
在一些实施例中，形成所述介质层、所述第一栅极层、所述第二栅极层以及所述绝缘层的步骤包括：在相邻所述位线之间以及相邻所述位线上的所述第一区的所述半导体通道间形成第一介质层，在所述第一区的所述沟槽侧壁形成第二介质层；形成第一绝缘层，所述第一绝缘层位于所述沟槽内且隔离相邻所述第二介质层，所述第一绝缘层顶面不低于所述半导体通道顶面；在所述第二区的所述沟槽侧壁形成第三介质层和所述第一栅极层，所述第三介质层顶面高于所述第一栅极层顶面；形成第二绝缘层，所述第二绝缘层位于所述第一绝缘层和所述第三介质层之间；在所述第三区的所述沟槽侧壁形成第四介质层和所述第二栅极层，所述第四介质层顶面高于所述第二栅极层顶面；形成第三绝缘层，所述第三绝缘层位于所述第二绝缘层和所述第四介质层之间，所述第一介质层、所述第二介质层、所述第三介质层和所述第四介质层共同构成所述介质层；所述第一绝缘层、所述第二绝缘层和所述第三绝缘层共同构成所述绝缘层。
在一些实施例中，形成所述第一介质层、所述第二介质层和所述第一绝缘层的步骤包括：在所述沟槽侧壁形成初始第二介质层，相邻所述初始第二介质层间具有第一间隔；在所述第一间隔中形成所述第一绝缘层；以所述第一绝缘层为掩膜刻蚀所述初始第一介质层和所述初始第二介质层，以形成所述第一介质层和第二介质层。
在一些实施例中，在形成所述第一绝缘层之前，在形成所述初始第二介质层之后，对所述初始第二介质层露出的所述位线的部分顶面进行金属硅化处理，以形成金属半导体化合物结构。
在一些实施例中，形成所述第三介质层、所述第一栅极层和所述第二绝缘层的步骤包括：在所述第二区和所述第三区的所述半导体通道侧壁形成初始第三介质层，所述初始第三介质层和所述第一绝缘层间具有第二间隔；在所述第二区的部分所述第二间隔中形成所述第一栅极层；在剩余所述第二间隔中形成所述第二绝缘层；以所述第二绝缘层为掩膜刻蚀所述初始第三介质层，以形成所述第三介质层。
在一些实施例中，形成所述第四介质层、所述第二栅极层和所述第三绝缘层的步骤包括：在所述第三区侧壁形成第四介质层，所述第四介质层和所述第二绝缘层间具有第三间隔；在部分所述第三间隔中形成所述第二栅极层；在剩余所述第三间隔中形成所述第三绝缘层。
在一些实施例中，在形成所述第二栅极层之后，在形成所述第三绝缘层之前，还包括：在所述第二栅极层中掺入镧系元素中的至少一者和/或锆元素。
在一些实施例中，所述制备方法还包括，形成电接触结构，其中，形成所述电接触结构的步骤包括：图形化所述绝缘层以露出所述第二栅极层，并形成通孔；在所述通孔中形成所述电接触结构。
本申请实施例提供的技术方案至少具有以下优点：
上述技术方案中，在基底中形成垂直的GAA晶体管，且位线埋入基底中并位于半导体通道下方，因而可以构成3D堆叠的半导体结构，晶体管达到4F2的排列方式，以提高半导体结构的集成密度。而且，设计第一栅极层和第二栅极层分别控制同一半导体通道，使得第一栅极层和第二栅极层对半导体通道的控制能力相互弥补，在其中一个栅极层对半导体通道的控制能力较低会造成泄露电流过大时，通过另一栅极层对半导体通道的控制弥补该不足，有利于保证第一栅极层和第二栅极层整体上对半导体通道良好的控制能力，从而有利于降低半导体结构中的泄露电流，以提高半导体结构整体的电学性能。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制。
图1至图18为本申请另一实施例提供的半导体结构的制造方法中各步骤对应的剖面结构示意图。
具体实施方式
由背景技术可知，目前半导体结构的电学性能有待提高。
经分析发现，目前的GAA晶体管结构中，一个半导体通道对应一个栅极层，通过给栅极层施加电压来控制半导体通道的导通或者关断。然而，为实现更高的集成密度，栅电极层与半导体层之间间距的减小，且栅电极层自身的尺寸也让减小，两者均会增大栅诱导漏极泄漏电流(GIDL，gate-induced drain leakage)，且会降低半导体通道的导通/关断比例，使得栅电极层难以控制半导体通道的关断，从而降低半导体结构的电学性能。
本申请实施提供一种半导体结构及其制造方法，半导体结构中，第一栅极层和第二栅极层与同一半导体通道对应，且分别控制该半导体通道，使得第一栅极层和第二栅极层对半导体通道的控制能力相互弥补，有利于保证第一栅极层和第二栅极层整体上对半导体通道良好的控制能力，从而有利于降低半导体结构中的GIDL，通过调节施加给第一栅极层和第二栅极层的电压提高半导体通道的导通/关断比例，以在整体上提高控制半导体通道导通/关断的灵敏度，从而有利于提高半导体结构整体的电学性能。
下面将结合附图对本申请的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本申请各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
本申请一实施例提供一种半导体结构，以下将结合附图对本申请一实施例提供的半导体结构进行详细说明。图1至图4为本申请一实施例提供的半导体结构对应的结构示意图。其中，图1为本申请一实施例提供的半导体结构的俯视示意图，图2为图1所示半导体结构沿第一截面方向AA1的剖面示意图，图3为图1所示半导体结构沿第二截面方向BB1的剖面示意图，图4为半导体结构中第一栅极层环绕半导体通道和第二栅极层环绕半导体通道的剖面示意图。
参考图1至图4，半导体结构包括：基底100，基底100包括间隔排布的位线101和半导体通道102，位线101沿第一方向X延伸，半导体通道102位于位线101的部分顶面，且在垂直于位线101顶面的方向Z上，半导体通道102包括依次排列的第一区I、第二区II以及第三区III；介质层103，位于相邻位线101之间且位于半导体通道102表面；第一栅极层104，环绕第二区II的介质层103且沿第二方向Y延伸，第一方向X与第二方向Y不同；第二栅极层105，环绕第三区III的介质层103，在垂直于位线101顶面的方向上，第二栅极层105与第一栅极层104间隔设置；绝缘层106，位于同一位线101上的相邻半导体通道102之间且隔离位于相邻介质层103上的第一栅极层104和第二栅极层105。
其中，半导体通道102、环绕半导体通道102侧壁的介质层103、第一栅极层104以及第二栅极层105构成垂直的GAA晶体管，基底100包括衬底110，位线101位于衬底110与GAA晶体管之间，因而能够构成3D堆叠的半导体结构，有利于提高半导体结构的集成密度。
需要说明的是，第一区I和第三区III均可以作为GAA晶体管的源极或者漏极，第一栅极层104和第二栅极层105均用于控制GAA晶体管的导通或关断。
在一些实施例中，继续参考图1，第一方向X垂直于第二方向Y，使得半导体通道102呈现4F2(F：在给定工艺条件下可获得的最小图案尺寸)的排布方式，有利于提高半导体结构的集成密度。在其他实施例中，第一方向与第二方向相交，两者之间的夹角可以不为90°。
需要说明的是，在基底100中具有多个间隔排布的位线101，且每一位线101可与至少一个第一区I相接触，图2中以4个相互间隔的位线101，以及每一位线101与4个第一区I相接触作为示例，实际应用中，可根据电学需求，合理设置位线101的数量以及与每一位线101相接触的第一区I的数量。
以下将结合图1至图4对半导体结构进行更为详细的说明。
在一些实施例中，基底100的材料类型可以为元素半导体材料或者晶态无机化合物半导体材料。元素半导体材料可以硅或者锗；晶态无机化合物半导体材料可以为碳化硅、锗化硅、砷化镓或者镓化铟等。
在一些实施例中，基底100包括为位线101和半导体通道102，且基底100、位线101和半导体通道102可以具有相同的半导体元素，则半导体通道102与位线101可以利用同一膜层结构形成，该膜层结构由半导体元素构成，使得半导体通道102与位线101为一体结构，从而改善半导体通道102与位线101之间的界面态缺陷，改善半导体结构的电学性能。
其中，半导体元素可以包括硅、碳、锗、砷、镓、铟中的至少一种，后续以位线101与半导体通道102均包括硅元素进行示例性说明。
在一些实施例中，半导体结构中还可以包括：金属半导体化合物结构111，至少位于与绝缘层106底面正对的位线101中。
金属半导体化合物结构111相较于未金属化的半导体材料而言，具有相对较小的电阻率，因此，相较于半导体通道102而言，包含金属半导体化合物结构111的位线101的电阻率更小，从而有利于降低位线101自身的电阻，且降低位线101与第一区I的半导体通道102之间的接触电阻，进一步改善半导体结构的电学性能。此外，位线101的电阻率还小于衬底110的电阻率。
需要说明的是，在一些实施例中，位于第一区I正下方的位线101的区域的材料可以为半导体材料，未被第一区I覆盖的位线101的部分区域的材料为金属半导体化合物。可以理解的是，随着器件尺寸的不断缩小或者制造工艺参数的调整，位于第一区I正下方的位线101的部分区域的材料为半导体材料，位于第一区I正下方的位线101的其余区域的材料也可以为金属半导体化合物，此处的“其余区域”的位置位于“部分区域”的外围。
例如，参考图2，位线101中的多个金属半导体化合物结构111之间相互连通形成位线101的一部分，且金属半导体化合物结构111可以部分位于位线101中，部分位于第一区I的半导体通道102中。在其他实施例中，同一位线中的多个金属半导体化合物结构之间可以相互间隔。
图2中以与椭圆形相似的虚线框所限定的基底100的区域为金属半导体化合物结构111，在实际应用中，对相邻金属半导体化合物结构111之间相互接触的区域的大小不做限制。在其他实施例中，全部厚度的位线可以为金属半导体化合物结构111。
在一些实施例中，继续参考图2，对于单一金属半导体化合物结构111而言，沿位于绝缘层106两侧的半导体通道102指向绝缘层106的方向上，即沿C1和C2方向上，金属半导体化合物结构111的深度逐渐增大。
以半导体元素为硅为例，金属半导体化合物结构111的材料包括硅化钴、硅化镍、硅化钼、硅化钛、硅化钨、硅化钽或者硅化铂中的至少一种。
在一些实施例中，半导体通道102中可以具有掺杂元素，有利于提高半导体通道102的导电性，从而有利于降低第一区I和第三区III之间的导通电压，即降低GAA晶体管中源极与漏极之间的导通电压。其中，掺杂元素为P型掺杂元素或者N型掺杂元素，具体地，N型掺杂元素可以为砷元素、磷元素或者锑元素中的至少一种；P型掺杂元素可以为硼元素、铟元素或者镓元素中的至少一种。
在一些实施例中，GAA晶体管可以为无结晶体管，即第一区I、第二区II和第三区III中的掺杂元素的类型相同。其中，“无结”指的是无PN结，即第一区I、第二区II和第三区III中的掺杂元素的掺杂浓度相同，这样的好处包括：一方面，无需对第一区I和第三区III进行额外的掺杂，从而避免了对第一区I和第三区III的掺杂工艺难以控制的问题，尤其是随着晶体管尺寸进一步缩小，若额外对第一区I和第三区III进行掺杂，掺杂浓度更加难以控制；另一方面，由于器件为无结晶体管，有利于避免采用超陡峭源漏浓度梯度掺杂工艺，在纳米尺度范围内制作超陡峭PN结的现象，因而可以避免掺杂突变所产生的阈值电压漂移和漏电流增加等问题，还有利于抑制短沟道效应，因而有助于进一步提高半导体结构的集成密度和电学性能。可以理解的是，此处额外的掺杂指的是，为了让第一区I和第三区III的掺杂元素类型与第二区II的掺杂元素类型不同而进行的掺杂。
继续参考图2和图3，在垂直于半导体通道102侧壁的平面中，第一栅极层104环绕的半导体通道102具有第一截面，第二栅极层105环绕的半导体通道102具有第二截面，第一截面的面积大于第二截面的面积。如此，第二栅极层105环绕的半导体通道102的截面面积更小，有利于提高第二栅极层105对半导体通道102的控制能力，即所需要的阈值电压越小，从而更容易控制GAA晶体管的导通或者关断，也有利于通过调节第二栅极层105对半导体通道102的控制能力，以弥补第一栅极层104对半导体通道102的控制能力的不稳定性，从而保证整体上对半导体通道102良好的控制能力，以提高半导体结构整体的电学性能。
此外，第一栅极层104和第二栅极层105对半导体通道102的控制能力相互弥补，在其中一个栅极层对半导体通道102的关断能力欠缺会造成较大的泄露电流，例如GIDL时，提高另一栅极层实现对半导体通道102的关断，从而保证第一栅极层104和第二栅极层105整体上对半导体通道102良好的控制能力，从而有利于降低半导体结构中的泄露电流，以提高半导体结构整体的电学性能。
其中，第一截面的面积与第二截面的面积的比值可以为1.5～2.5。
在一些实施例中，在垂直于半导体通道102侧壁的平面中，第一区I的半导体通道102的截面面积、第二区II的半导体通道102的截面面积以及第三区III的半导体通道102的截面面积可以依次减小。
继续参考图2和图3，介质层103可以包括：第一介质层113，位于相邻位线101间，且位于相邻位线101上的第一区I的半导体通道102间；第二介质层123，位于第一区I的半导体通道102侧壁和第一区I的第一介质层113侧壁；第三介质层133，环绕第二区II的半导体通道102侧壁；第四介质层143，环绕第三区III的半导体通道102侧壁且位于半导体通道102顶面。
其中，位于相邻位线101间的第一介质层113用于实现相邻位线101间的电绝缘；位于相邻位线101上的第一区I的半导体通道102间的第一介质层113、第二介质层123以及绝缘层106共同作用，用于实现沿第一方向X间隔和/或沿第二方向Y间隔的第一区I的半导体通道102间的电绝缘；环绕第二区II的半导体通道102侧壁的第三介质层133可以用于隔离第一栅极层104与第二区II的半导体通道102；环绕第三区III的半导体通道102表面的第四介质层143和绝缘层106共同作用，用于实现沿第一方向X间隔和/或沿第二方向Y间隔的第三区III的半导体通道102间的电绝缘。
在一些实施例中，第三介质层133还可以位于第二介质层123的部分侧壁，有利于进一步保证第一栅极层104与半导体通道112之间的绝缘；第四介质层143还可以位于第三介质层133的部分侧壁，有利于进一步保证第二栅极层105与半导体通道112之间的绝缘。
在一些实施例中，第一介质层113的材料、第二介质层123的材料、第三介质层133的材料以及第四介质层143的材料可以相同，例如，均为氧化硅；在其他实施例中，第一介质层的材料、第二介质层的材料、第三介质层的材料以及第四介质层的材料可以不同，只需满足四者均为绝缘效果良好的材料。
在一些实施例中，第一区I、第二区II和第三区III的半导体通道102的截面面积依次减小，使得第四介质层143在衬底110上的正投影外围位于第三介质层133在衬底110上的正投影外围中，第三介质层133在衬底110上的正投影外围位于第二介质层123和第一介质层113在衬底110上的组合正投影外围中。其中，第一栅极层104至少位于第一介质层113的部分顶面和第二介质层123的部分顶面，第二栅极层105至少位于第三介质层133的部分顶面。如此，有利于避免第一栅极层104与第二栅极层105在方向z上正对，即避免第一栅极层104在衬底110上的正投影位于第二栅极层105在衬底110上的正投影中，有利于降低第一栅极层104与第二栅极层105之间的相互干扰。
在一些实施例中，参考图4，单一第一栅极层104沿第二方向Y延伸，且环绕相邻位线101上的相邻半导体通道102，单一第二栅极层105仅环绕单一半导体通道102，其中，第三介质层133在衬底110上的正投影外围可以与第二栅极层105在衬底110上的正投影外围重合，相邻第二栅极层105之间由绝缘层106间隔。
其中，第一栅极层104的材料和第二栅极层105的材料均可以包括多晶硅、氮化钛、氮化钽、铜或者钨中的至少一种。
在一些实施例中，第一栅极层104远离位线101的顶面与第二栅极层105靠近位线101的底面之间的垂直距离可以为20nm～60nm。如此，有利于避免第一栅极层104与第二栅极层105之间产生较大的寄生电容，降低第一栅极层104与第二栅极层105之间的相互干扰，从而有利于保证第一栅极层104与第二栅极层105对半导体通道102良好的控制能力。
在一些实施例中，在位线101指向半导体通道102的方向上，第一栅极层104的长度大于第二栅极层105的长度。如此，有利于保证第一栅极层104对半导体通道102的较大的环绕面积，有利于提高第一栅极层104对半导体通道102的控制能力。
其中，第一栅极层104的长度与第二栅极层105的长度的比值为1.5～4。
在一些实施例中，在垂直于半导体通道102侧壁的方向上，第一栅极层104的厚度大于第二栅极层105的厚度。如此，有利于增大第一栅极层104自身的体积。从而有利于保证第一栅极层104自身较小的电阻，以提高第一栅极层104对半导体通道102的控制能力。
其中，第一栅极层104的厚度与第二栅极层105的厚度的比值为1.2～2。
在一些实施例中，第二栅极层105中包括镧系元素中的至少一者和/或锆元素。如此，有利于提高第二栅极层105自身的电学性能，从而提高第二栅极层105对半导体通道102的控制能力。此外，在第二栅极层105的尺寸小于第一栅极层104的尺寸时，通过在第二栅极层105中掺入镧系元素中的至少一者和/或锆元素以提高第二栅极层105的导电性，从而弥补由于尺寸差异造成的第一栅极层104与第二栅极层105之间的导电性差异，以降低第一栅极层104和第二栅极层105对半导体通道102的控制能力的差异，从而提高半导体结构整体的稳定性。
在一些实施例中，绝缘层106包括：第一绝缘层116，位于相邻半导体通道102的介质层103之间和第一栅极层104之间，且沿第二方向Y延伸，第一绝缘层116的顶面不低于第三区III顶面；第二绝缘层126，位于第一栅极层104顶面，且位于第一绝缘层116和第二栅极层105之间；第三绝缘层136，位于第二栅极层105顶面，且位于第二绝缘层126和介质层103之间。
其中，第一绝缘层116、第二绝缘层126和第三绝缘层136共同作用，用于实现相邻半导体通道102之间的电绝缘、相邻第一栅极层104之间的电绝缘以及相邻第二栅极层105之间的电绝缘。此外，位于第一栅极层104顶面的第二绝缘层126可以实现第一栅极层104与其他导电结构之间的电绝缘，位于第二栅极层105顶面的第三绝缘层136可以实现第二栅极层105与其他导电结构之间的电绝缘。
在一些实施例中，第一绝缘层116的材料、第二绝缘层126的材料和第三绝缘层136的材料可以相同，例如，均为氮化硅；在其他实施例中，第一绝缘层的材料、第二绝缘层的材料和第四绝缘层的材料可以不同，只需满足三者均为绝缘效果良好的材料，且对于同一刻蚀工艺而言，绝缘层的材料与介质层的材料之间具有高的刻蚀选择比。
在一些实施例中，半导体结构还可以包括：电接触结构107，位于第二栅极层105远离位线101的部分表面，以及位于部分第三区III的介质层103表面。例如，电接触结构107可以位于第二栅极层105的部分顶面以及沿该部分顶面向下的第二栅极层105的部分侧壁，且还位于第四介质层143的部分顶面以及沿该部分顶面向下的第四介质层143的部分侧壁。
其中，电接触结构107用于控制第二栅极层105的电位，在一些实施例中，可以直接通过电接触结构107给第二栅极层105施加电压，则每一第二栅极层105均被单独控制。在其他实施例中，也可以通过形成图形化的导电层(未图示)，用导电层连接不同的电接触结构，以用同一电压控制不同的第二栅极层，实际应用中，可提高电学需求，控制同一导电层连接的电连接结构的数量。
在一些实施例中，半导体结构还可以包括：阻挡层108，环绕电接触结构107侧壁；掩膜层118，位于相邻阻挡层108之间，且覆盖暴露出的介质层103顶面和绝缘层106顶面。其中，阻挡层108的材料可以为氧化硅，掩膜层118的材料可以为光刻胶。
综上所述，同一半导体通道102侧壁环绕有第一栅极层104和第二栅极层105，使得第一栅极层104和第二栅极层105对半导体通道102的控制能力相互弥补，例如，在第一栅极层104对半导体通道102的控制能力较低会造成泄露电流过大时，通过第二栅极层105对半导体通道102的控制弥补该不足，从而保证第一栅极层104和第二栅极层105整体上对半导体通道102良好的控制能力，从而有利于降低半导体结构中的泄露电流，以提高半导体结构整体的电学性能。
本申请另一实施例还提供一种半导体结构的制造方法，可用于形成上述半导体结构。
图1至图18为本申请另一实施例提供的半导体结构的制造方法中各步骤对应的剖面结构示意图，以下将结合附图对本申请另一实施例提供的半导体结构的制造方法进行详细说明，与上述实施例相同或相应的部分，以下将不做详细赘述。
需要说明的是，为了便于描述以及清晰地示意出半导体结构制作方法的步骤，本实施例中的图1至图18均为半导体结构的局部结构示意图。
其中，图6为图5所示结构沿第一截面方向AA1的剖面示意图，图7为图5所示结构沿第二截面方向BB1的剖面示意图，需要说明的是，后续将根据表述需要设置沿第一截面方向AA1的剖面示意图、沿第二截面方向BB1的剖面示意图中的一者或者两者。
参考图5至图7，提供基底100，基底100包括间隔排布的位线101和半导体通道102，位线101沿第一方向X延伸，半导体通道102位于位线101的部分顶面，且在垂直于位线1-1顶面的方向Z上，半导体通道102包括依次排列的第一区I、第二区II以及第三区III；形成介质层103，介质层103位于相邻位线101之间且位于半导体通道102表面。
需要说明的是，第一区I和第三区III均可以作为后续形成的具有半导体通道102的GAA晶体管的源极或者漏极，部分第二区II与后续形成的GAA晶体管的第一栅极层104对应，部分第三区III与后续形成的GAA晶体管的第二栅极层105对应。
在一些实施例中，提供基底100可以包括如下步骤：
提供初始基底(未图示)，初始基底内具有沿第一方向X延伸的初始第一介质层(未图示)；参考图5至图7，图形化初始基底和初始第一介质层，以形成间隔排布的位线101和半导体通道102，以及位于相邻位线101间的初始第一介质层153，且初始第一介质层153顶面不低于半导体通道102顶面，半导体通道102侧壁、初始第一介质层153侧壁和位线101的部分顶面围成沟槽109，沟槽109沿第二方向Y延伸。
其中，初始基底的材料类型可以为元素半导体材料或者晶态无机化合物半导体材料。元素半导体材料可以硅或者锗；晶态无机化合物半导体材料可以为碳化硅、锗化硅、砷化镓或者镓化铟等。初始基底为形成位线101和半导体通道102的基础，且在图形化初始基底和初始第一介质层153以形成位线101和半导体通道102的同时，还形成衬底110。
其中，图形化初始基底和初始第一介质层的方法包括自对准多重曝光技术(SAQP，Self-Aligned Quadruple Patterning)或者自对准双重成像技术(SADP，Self-alignedDouble Patterning)。
在一些实施例中，还可以对初始基底进行掺杂处理以及退火处理，使得初始基底内掺杂有N型掺杂元素或P型掺杂元素，有利于提高以初始基底为基础形成的半导体通道102的导电性，从而有利于降低第一区I和第三区III之间的导通电压，即降低后续形成的GAA晶体管中源极与漏极之间的导通电压。此外，使得初始基底内掺杂有N型掺杂元素或P型掺杂元素，有利于提高以初始基底为基础形成的位线101的导电性，从而降低第一区I与位线101之间的接触电阻，从而提高半导体结构的电学性能。
其中，掺杂元素为P型掺杂元素或者N型掺杂元素，具体地，N型掺杂元素可以为砷元素、磷元素或者锑元素中的至少一种；P型掺杂元素可以为硼元素、铟元素或者镓元素中的至少一种。
参考图8至图18，形成第一栅极层104，第一栅极层104环绕第二区II的介质层103；形成第二栅极层105，第二栅极层105环绕第三区III的介质层103，在垂直于位线101顶面的方向Z上，第二栅极层105与第一栅极层104间隔设置；形成绝缘层106，绝缘层106位于同一位线101上的相邻半导体通道102之间。
在一些实施例中，当半导体通道102侧壁、初始第一介质层153侧壁和位线101的部分顶面围成沟槽109(参考图6)时，形成介质层103、第一栅极层104、第二栅极层105以及绝缘层106的可以包括如下步骤：
参考图8至图10，在相邻位线101之间以及相邻位线101上的第一区I的半导体通道102间形成第一介质层113；在第一区I的沟槽109侧壁形成第二介质层123；形成第一绝缘层116，第一绝缘层116位于沟槽109内且隔离相邻第二介质层123，第一绝缘层116顶面不低于半导体通道102顶面。
其中，第一绝缘层116顶面不低于半导体通道102顶面，有利于后续在第一绝缘层116和第二区II和第三区III的半导体通道102之间形成第二间隔，则后续可通过自对准的方式在第二间隔中形成尺寸精确的第一栅极层和第二栅极层，无需通过刻蚀工艺即可形成高尺寸精度的第一栅极层和第二栅极层，有利于简化第一栅极层和第二栅极层的形成步骤，且通过调控第二间隔的尺寸，即可获得小尺寸的第一栅极层和第二栅极层。
在一些实施例中，形成第一介质层113、第二介质层123和第一绝缘层116可以包括如下步骤：
参考图8，在沟槽109(参考图6)侧壁形成初始第二介质层163，相邻初始第二介质层163间具有第一间隔。在一些实施例中，可采用以下工艺步骤形成初始第二介质层163：进行沉积工艺，形成覆盖半导体通道102顶面和暴露出的所有侧壁的表面，还形成于初始第一介质层153暴露出的顶面和侧壁。其中，初始第二介质层163的材料包括氧化硅。
继续参考图8，在第一间隔中形成第一绝缘层116。在一些实施例中，可采用以下工艺步骤形成第一绝缘层116：形成覆盖初始第二介质层163顶面以及填充满第一间隔的第一绝缘膜；对第一绝缘膜进行化学机械平坦化处理至露出初始第二介质层163，剩余第一绝缘膜作为第一绝缘层116。其中，第一绝缘层116的材料包括氮化硅。
其中，初始第一介质层153的材料和初始第二介质层163的材料相同，有利于后续通过同一去除步骤去除部分初始第一介质层153和部分初始第二介质层163，以形成第二间隔。
在一些实施例中，继续参考图8，在形成第一绝缘层116之前，在形成初始第二介质层163之后，对初始第二介质层163露出的位线101的部分顶面进行金属硅化处理，以形成金属半导体化合物结构111。
其中，金属半导体化合物结构111相较于未金属化的半导体材料而言，具有相对较小的电阻率，因此，相较于半导体通道102而言，包含金属半导体化合物结构111的位线101的电阻率更小，从而有利于降低位线101自身的电阻，且降低位线101与第一区I的半导体通道102之间的接触电阻，进一步改善半导体结构的电学性能。
在一些实施例中，对初始第二介质层163露出的位线101的部分顶面进行金属硅化处理的步骤可以包括：在位线101露出的顶面形成金属层(未图示)，金属层为金属半导体化合物结构111提供金属元素。其中，金属层的材料包括钴、镍、钼、钛、钨、钽或者铂中的至少一种。
在其他实施例中，也可以不对位线露出的顶面进行金属硅化处理，直接在位线露出的顶面形成第一绝缘层。
然后，结合参考图8和图9至图10，以第一绝缘层116为掩膜刻蚀初始第一介质层153和初始第二介质层163，以形成第一介质层113和第二介质层123。
参考图11至图18，在第二区II的沟槽109(参考图6)侧壁形成第三介质层133和第一栅极层104，第三介质层133顶面高于第一栅极层104顶面；形成第二绝缘层126，第二绝缘层126位于第一绝缘层116和第三介质层133之间；在第三区III的沟槽109侧壁形成第四介质层143和第二栅极层105，第四介质层143顶面高于第二栅极层105顶面；形成第三绝缘层136，第三绝缘层136位于第二绝缘层126和第四介质层143之间，第一介质层113、第二介质层123、第三介质层133和第四介质层143共同构成介质层103；第一绝缘层116、第二绝缘层126和第三绝缘层136共同构成绝缘层106。
在一些实施例中，形成第三介质层133、第一栅极层104和第二绝缘层126可以包括如下步骤：
参考图11至图13，在第二区II和第三区III的半导体通道102侧壁形成初始第三介质层173，初始第三介质层173和第一绝缘层116间具有第二间隔129。在一些实施例中，可采用以下工艺步骤形成初始第三介质层173：对露出的第二区II和第三区III的半导体通道102表面进行热氧化处理，以形成初始第三介质层173。其中，初始第三介质层173的材料为氧化硅。在其他实施例中，也可以通过沉积工艺形成覆盖第二区和第三区的半导体通道表面的初始第三介质层。
参考图12和图13，在第二区II的第二间隔129(参考图11)中形成第一栅极层104。其中，形成第一栅极层104的步骤可以包括：参考图11，形成初始第一栅极层114，初始第一栅极层114填充满第二间隔129且位于初始第三介质层173顶面；参考图12，刻蚀去除环绕第三区III的半导体通道102侧壁、部分环绕第二区II的半导体通道102侧壁以及位于初始第三介质层173顶面的初始第一栅极层114，剩余初始第一栅极层114作为第一栅极层104，则第一栅极层104仅环绕部分第二区II的半导体通道102侧壁。
参考图14，在剩余第二间隔129中形成第二绝缘层126。在一些实施例中，可采用以下工艺步骤形成第二绝缘层126：进行沉积工艺，形成填充满剩余第二间隔129(参考图12)且覆盖初始第三介质层173顶面的第二绝缘膜；对第二绝缘膜和第一绝缘层116进行化学机械研磨，至露出初始第三介质层173，剩余第二绝缘膜作为第二绝缘层126。其中，第二绝缘膜的材料包括氮化硅。
结合参考图14和图15，以第二绝缘层126为掩膜刻蚀初始第三介质层173，以形成第三介质层133。
其中，在形成第三介质层133的步骤中，不仅露出半导体通道102顶面，还露出第三区III的半导体通道102侧壁，为后续形成第四介质层和第二栅极层做准备。在一些实施例中，在方向Z上，刻蚀初始第三介质层173的深度可以为10nm～30nm。
在一些实施例中，形成第四介质层143、第二栅极层105和第三绝缘层136可以包括如下步骤：
继续参考图15，在第三区III侧壁形成第四介质层143，第四介质层143和第二绝缘层126间具有第三间隔139；在部分第三间隔139中形成第二栅极层105。在一些例子中，第四介质层143还形成于第三区III顶面，可采用以下工艺步骤形成第四介质层143：对第三区III的半导体通道102表面进行热氧化处理，以形成第四介质层143。其中，第四介质层143的材料为氧化硅。在其他实施例中，也可以通过沉积工艺形成覆盖第三区的半导体通道表面的第四介质层。
其中，形成第二栅极层105的步骤可以包括：形成初始第二栅极层(未图示)，初始第二栅极层填充第三间隔139且位于第四介质层143顶面；刻蚀部分环绕第三区III的半导体通道102侧壁以及位于第四介质层143顶面的初始第二栅极层，剩余初始第二栅极层作为第二栅极层105，则第二栅极层105仅环绕部分第三区III的半导体通道102侧壁。
参考图17，在剩余第三间隔139(参考图15)中形成第三绝缘层136。在一些实施例中，可采用以下工艺步骤形成第三绝缘层136：进行沉积工艺，形成填充满剩余第三间隔139且覆盖第四介质层143顶面的第三绝缘膜；对第三绝缘膜和第一绝缘层116进行化学机械研磨，至露出第四介质层143，剩余第三绝缘膜作为第三绝缘层136。其中，第三绝缘层136的材料可以为氮化硅。
在一些实施例中，在形成第二栅极层105之后，在形成第三绝缘层136之前，制造方法还可以包括：在第二栅极层105中掺入镧系元素中的至少一者和/或锆元素。如此，有利于提高第二栅极层105自身的电学性能，从而提高第二栅极层105对半导体通道102的控制能力。此外，在第二栅极层105的尺寸小于第一栅极层104的尺寸时，通过在第二栅极层105中掺入镧元素和/或锆元素以提高第二栅极层105的导电性，从而弥补由于尺寸差异造成的第一栅极层104与第二栅极层105之间的导电性差异，以降低第一栅极层104和第二栅极层105对半导体通道102的控制能力的差异，从而提高半导体结构整体的稳定性。
其中，可采用以下工艺步骤在第二栅极层105中掺入镧系元素中的至少一者和/或锆元素：参考图16，在剩余第三间隔139(参考图15)中形成扩散层149，然后提高可知半导体结构所处环境的温度，利用扩散层149中金属元素的热扩散作用将金属元素掺杂至第二栅极层105中，需要说明的是，金属元素在第二栅极层105的掺杂深度随半导体结构所处环境的温度的升高而增大。其中，扩散层149的材料可以为氧化镧、氧化钪或氧化铈等镧系氧化物或氧化锆中的至少一者。
在第二栅极层105中掺入镧系元素中的至少一者和/或锆元素的工艺结束后，去除剩余的扩散层149，露出第二栅极层105，为后续在第二栅极层105顶面形成第三绝缘层136做准备。
在一些实施例中，参考图18和图1至图4，在形成第三绝缘层136之后，制造方法还可以包括：图形化绝缘层106以露出第二栅极层105，并形成通孔159；在159通孔中形成电接触结构108。
在一些实施例中，形成电接触结构108可以包括如下步骤：参考图18，在绝缘层106和第四介质层143共同构成的顶面形成具有开口的掩膜层118，且在方向Z上，部分开口与部分第二栅极层105正对，因此，在以掩膜层118为掩膜刻蚀绝缘层106时，会露出部分第二栅极层105，以形成通孔159。需要说明的是，参考图2，在形成通孔159之后，在形成电接触结构108之前，还可在通孔159的侧壁形成阻挡层108。其中，阻挡层108的材料可以为氧化硅，掩膜层118的材料可以为光刻胶。
综上所述，在第一绝缘层116和第二区II和第三区III的半导体通道102之间形成第二间隔129，有利于通过自对准的方式在第二间隔129中形成尺寸精确的第一栅极层104和第二栅极层105，无需通过刻蚀工艺即可形成高尺寸精度的第一栅极层104和第二栅极层105，且通过调控第二间隔129的尺寸，即可获得小尺寸的第一栅极层104和第二栅极层105。此外，在同一半导体通道102侧壁的不同区域分别形成第一栅极层104和第二栅极层105，使得第一栅极层104和第二栅极层105对半导体通道102的控制能力相互弥补，从而保证第一栅极层104和第二栅极层105整体上对半导体通道102良好的控制能力，从而有利于降低半导体结构中的泄露电流，以提高半导体结构整体的电学性能。
本领域的普通技术人员可以理解，上述各实施方式是实现本申请的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本申请的精神和范围。任何本领域技术人员，在不脱离本申请的精神和范围内，均可作各自更动与修改，因此本申请的保护范围应当以权利要求限定的范围为准。
Claims (22)
1.一种半导体结构，其特征在于，包括：
基底，所述基底包括间隔排布的位线和半导体通道，所述位线沿第一方向延伸，所述半导体通道位于所述位线的部分顶面，且在垂直于所述位线顶面的方向上，所述半导体通道包括依次排列的第一区、第二区以及第三区；
介质层，位于相邻所述位线之间且位于所述半导体通道表面；
第一栅极层，环绕所述第二区的所述介质层且沿第二方向延伸，所述第一方向与所述第二方向不同；
第二栅极层，环绕所述第三区的所述介质层，在垂直于所述位线顶面的方向上，所述第二栅极层与所述第一栅极层间隔设置；
绝缘层，位于同一所述位线上的相邻所述半导体通道之间且隔离位于相邻所述介质层上的所述第一栅极层和所述第二栅极层。
2.如权利要求1所述的半导体结构，其特征在于，在垂直于所述半导体通道侧壁的平面中，所述第一栅极层环绕的所述半导体通道具有第一截面，所述第二栅极层环绕的所述半导体通道具有第二截面，所述第一截面的面积大于所述第二截面的面积。
3.如权利要求1所述的半导体结构，其特征在于，在所述位线指向所述半导体通道的方向上，所述第一栅极层的长度大于所述第二栅极层的长度。
4.如权利要求1所述的半导体结构，其特征在于，在垂直于所述半导体通道侧壁的方向上，所述第一栅极层的厚度大于所述第二栅极层的厚度。
5.如权利要求1所述的半导体结构，其特征在于，单一所述第一栅极层沿所述第二方向延伸，且环绕相邻所述位线上的相邻所述半导体通道，单一所述第二栅极层仅环绕单一所述半导体通道。
6.如权利要求1所述的半导体结构，其特征在于，所述第二栅极层中包括镧系元素中的至少一者和/或锆元素。
7.如权利要求1所述的半导体结构，其特征在于，还包括：电接触结构，位于所述第二栅极层远离所述位线的表面，以及位于部分所述第三区的所述介质层表面。
8.如权利要求1所述的半导体结构，其特征在于，还包括：金属半导体化合物结构，至少位于与所述绝缘层底面正对的所述位线中。
9.如权利要求8所述的半导体结构，其特征在于，沿位于所述绝缘层两侧的所述半导体通道指向所述绝缘层的方向上，所述金属半导体化合物结构的深度逐渐增大。
10.如权利要求1所述的半导体结构，其特征在于，在垂直于所述半导体通道侧壁的平面中，所述第一区的所述半导体通道的截面面积、所述第二区的所述半导体通道的截面面积以及所述第三区的所述半导体通道的截面面积依次减小。
11.如权利要求10所述的半导体结构，其特征在于，所述介质层包括：
第一介质层，位于相邻所述位线间，且位于相邻所述位线上的所述第一区的所述半导体通道间；
第二介质层，位于所述第一区的所述半导体通道侧壁和所述第一区的所述第一介质层侧壁；
第三介质层，环绕所述第二区的所述半导体通道侧壁；
第四介质层，环绕所述第三区的所述半导体通道侧壁且位于所述半导体通道顶面。
12.如权利要求11所述的半导体结构，其特征在于，所述第一栅极层至少位于所述第一介质层的部分顶面和所述第二介质层的部分顶面，所述第二栅极层至少位于所述第三介质层的部分顶面。
13.如权利要求1所述的半导体结构，其特征在于，所述绝缘层包括：
第一绝缘层，位于相邻所述半导体通道的所述介质层之间和所述第一栅极层之间，且沿所述第二方向延伸，所述第一绝缘层的顶面不低于所述第三区顶面；
第二绝缘层，位于所述第一栅极层顶面，且位于所述第一绝缘层和所述第二栅极层之间；
第三绝缘层，位于所述第二栅极层顶面，且位于所述第二绝缘层和所述介质层之间。
14.一种半导体结构的制造方法，其特征在于，包括：
提供基底，所述基底包括间隔排布的位线和半导体通道，所述位线沿第一方向延伸，所述半导体通道位于所述位线的部分顶面，且在垂直于所述位线顶面的方向上，所述半导体通道包括依次排列的第一区、第二区以及第三区；
形成介质层，所述介质层位于相邻所述位线之间且位于所述半导体通道表面；
形成第一栅极层，所述第一栅极层环绕所述第二区的所述介质层；
形成第二栅极层，所述第二栅极层环绕所述第三区的所述介质层，在垂直于所述位线顶面的方向上，所述第二栅极层与所述第一栅极层间隔设置；
形成绝缘层，所述绝缘层位于同一所述位线上的相邻所述半导体通道之间。
15.如权利要求14所述的制造方法，其特征在于，提供基底的步骤包括：
提供初始基底，所述初始基底内具有沿所述第一方向延伸的初始第一介质层；
图形化所述初始基底和所述初始第一介质层，以形成间隔排布的所述位线和所述半导体通道，以及位于相邻位线间的所述初始第一介质层，且所述初始第一介质层顶面不低于所述半导体通道顶面，所述半导体通道侧壁、和所述初始第一介质层侧壁和所述位线的部分顶面围成沟槽，所述沟槽沿第二方向延伸。
16.如权利要求15所述的制造方法，其特征在于，形成所述介质层、所述第一栅极层、所述第二栅极层以及所述绝缘层的步骤包括：
在相邻所述位线之间以及相邻所述位线上的所述第一区的所述半导体通道间形成第一介质层，
在所述第一区的所述沟槽侧壁形成第二介质层；
形成第一绝缘层，所述第一绝缘层位于所述沟槽内且隔离相邻所述第二介质层，所述第一绝缘层顶面不低于所述半导体通道顶面；
在所述第二区的所述沟槽侧壁形成第三介质层和所述第一栅极层，所述第三介质层顶面高于所述第一栅极层顶面；
形成第二绝缘层，所述第二绝缘层位于所述第一绝缘层和所述第三介质层之间；
在所述第三区的所述沟槽侧壁形成第四介质层和所述第二栅极层，所述第四介质层顶面高于所述第二栅极层顶面；
形成第三绝缘层，所述第三绝缘层位于所述第二绝缘层和所述第四介质层之间，所述第一介质层、所述第二介质层、所述第三介质层和所述第四介质层共同构成所述介质层；所述第一绝缘层、所述第二绝缘层和所述第三绝缘层共同构成所述绝缘层。
17.如权利要求16所述的制造方法，形成所述第一介质层、所述第二介质层和所述第一绝缘层的步骤包括：
在所述沟槽侧壁形成初始第二介质层，相邻所述初始第二介质层间具有第一间隔；
在所述第一间隔中形成所述第一绝缘层；
以所述第一绝缘层为掩膜刻蚀所述初始第一介质层和所述初始第二介质层，以形成所述第一介质层和第二介质层。
18.如权利要求17所述的制造方法，其特征在于，在形成所述第一绝缘层之前，在形成所述初始第二介质层之后，对所述初始第二介质层露出的所述位线的部分顶面进行金属硅化处理，以形成金属半导体化合物结构。
19.如权利要求16所述的制造方法，其特征在于，形成所述第三介质层、所述第一栅极层和所述第二绝缘层的步骤包括：
在所述第二区和所述第三区的所述半导体通道侧壁形成初始第三介质层，所述初始第三介质层和所述第一绝缘层间具有第二间隔；
在所述第二区的部分所述第二间隔中形成所述第一栅极层；
在剩余所述第二间隔中形成所述第二绝缘层；
以所述第二绝缘层为掩膜刻蚀所述初始第三介质层，以形成所述第三介质层。
20.如权利要求16所述的制造方法，其特征在于，形成所述第四介质层、所述第二栅极层和所述第三绝缘层的步骤包括：
在所述第三区侧壁形成第四介质层，所述第四介质层和所述第二绝缘层间具有第三间隔；
在部分所述第三间隔中形成所述第二栅极层；
在剩余所述第三间隔中形成所述第三绝缘层。
21.如权利要求20所述的制造方法，其特征在于，在形成所述第二栅极层之后，在形成所述第三绝缘层之前，还包括：在所述第二栅极层中掺入镧系元素中的至少一者和/或锆元素。
22.如权利要求15所述的制造方法，其特征在于，还包括，形成电接触结构，其中，形成所述电接触结构的步骤包括：
图形化所述绝缘层以露出所述第二栅极层，并形成通孔；
在所述通孔中形成所述电接触结构。
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