CN114784006A - 半导体结构及其制造方法 - Google Patents

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CN114784006A CN202210449990.1A CN202210449990A CN114784006A CN 114784006 A CN114784006 A CN 114784006A CN 202210449990 A CN202210449990 A CN 202210449990A CN 114784006 A CN114784006 A CN 114784006A
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文浚硕
肖德元
洪玟基
金若兰
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Abstract

本公开实施例涉及半导体领域，提供一种半导体结构及其制造方法，半导体结构包括：基底，基底具有阵列区和外围区，阵列区具有竖直晶体管结构，竖直晶体管结构在阵列区内呈阵列分布，外围区围绕阵列区；第一栅极层，环绕竖直晶体管结构且沿第一方向延伸；第二栅极层，环绕竖直晶体管结构，且沿第一方向上，第二栅极层与第一栅极层环绕同一竖直晶体管结构，第二栅极层与第一栅极层间隔设置，且第一栅极层和第二栅极层均延伸至外围区；电连接结构，位于外围区，且与第一栅极层和第二栅极层接触电连接。本公开实施例至少有利于在降低竖直晶体管结构的漏电流的同时，实现对第一栅极层电位和第二栅极层电位的控制。

Description

半导体结构及其制造方法
技术领域
本公开实施例涉及半导体领域，特别涉及一种半导体结构及其制造方法。
背景技术
随着动态存储器的集成密度朝着更高的方向发展，在对动态存储器阵列结构中晶体管的排布方式以及如何缩小动态存储器阵列结构中单个功能器件的尺寸进行研究的同时，也需要考虑小尺寸的功能器件对半导体结构整体电学性能的影响。
利用垂直的全环绕栅极(GAA，Gate-All-Around)晶体管结构作为动态存储器选择晶体管(access transistor)时，其占据的面积可以达到4F2(F：在给定工艺条件下可获得的最小图案尺寸)，原则上可以实现更高的密度效率，但是对小尺寸的功能器件之间的电位控制以及防漏电性能提出了更高的要求，对半导体结构整体的电学性能也提出了更高的要求。
发明内容
本公开实施例提供一种半导体结构及其制造方法，至少有利于在降低竖直晶体管结构的漏电流的同时，实现对第一栅极层电位和第二栅极层电位的控制。
根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，包括：基底，所述基底具有阵列区和外围区，所述阵列区具有竖直晶体管结构，所述竖直晶体管结构在所述阵列区内呈阵列分布，所述外围区围绕所述阵列区；第一栅极层，环绕所述竖直晶体管结构且沿第一方向延伸；第二栅极层，环绕所述竖直晶体管结构，且沿所述第一方向上，所述第二栅极层与所述第一栅极层环绕同一所述竖直晶体管结构，所述第二栅极层与所述第一栅极层间隔设置，且所述第一栅极层和所述第二栅极层均延伸至所述外围区；电连接结构，位于所述外围区，且与所述第一栅极层和所述第二栅极层接触电连接。
在一些实施例中，所述电连接结构包括：第一电连接结构，与延伸至所述外围区的所述第一栅极层接触电连接；第二电连接结构，与延伸至所述外围区的所述第二栅极层接触电连接，且所述第一电连接结构与所述第二电连接结构间隔设置。
在一些实施例中，所述阵列区具有相对的第一侧和第二侧，所述第一电连接结构位于靠近所述第一侧的所述外围区，所述第二电连接结构位于靠近所述第二侧的所述外围区。
在一些实施例中，所述阵列区具有相对的第一侧和第二侧，所述第一电连接结构和所述第二电连接结构均位于靠近所述第一侧或靠近所述第二侧的所述外围区。
在一些实施例中，沿所述第一方向上，所述第一栅极层在所述外围区的长度与所述第二栅极层在所述外围区的长度不等。
在一些实施例中，同一所述电连接结构与一所述第一栅极层和一所述第二栅极层接触电连接，其中，与同一所述电连接结构接触电连接的所述第一栅极层和所述第二栅极层位于同一相邻两个所述竖直晶体管结构的间隔中。
在一些实施例中，所述电连接结构包括：导电柱和导电层，所述导电柱沿垂直于所述基底顶面的方向延伸，其中，所述导电柱的一端与所述第一栅极层接触电连接，所述导电柱的另一端与所述导电层接触电连接，且所述导电柱贯穿所述第二栅极层。
在一些实施例中，所述电连接结构包括：第一导电柱和导电层，所述第一导电柱的一端与所述第一栅极层接触电连接，所述第一导电柱的另一端与所述导电层接触电连接；第二导电柱，所述第二导电柱的一端与所述第一栅极层接触电连接，所述第二导电柱的另一端与所述第二栅极层接触电连接，且所述第二导电柱与所述第一导电柱间隔设置。
在一些实施例中，所述电连接结构包括：导电柱和导电层，所述导电柱的一端与所述第一栅极层和/或所述第二栅极层接触电连接，所述导电柱的另一端与所述导电层接触电连接，其中，所述导电柱包括：连接柱以及包围所述连接柱侧壁的保护层，且所述连接柱的材料与所述保护层的材料不同。
在一些实施例中，位于所述阵列区的所述基底还包括间隔排布的位线，所述位线沿第二方向延伸，所述竖直晶体管结构位于所述位线的部分顶面，且在垂直于所述位线顶面的方向，所述竖直晶体管结构包括依次排列的第一区、第二区以及第三区，所述第一方向和所述第二方向不同；所述半导体结构还包括：介质层，位于相邻所述位线之间且位于所述竖直晶体管结构侧壁，其中，所述第一栅极层环绕所述第二区的所述介质层，所述第二栅极层环绕所述第三区的所述介质层。
在一些实施例中，所述半导体结构还包括：电连接层，覆盖所述第三区顶面且延伸至所述竖直晶体管结构的部分侧壁，所述电连接层和所述介质层共同覆盖所述竖直晶体管结构表面。
在一些实施例中，所述电连接层在所述位线上的正投影与所述第二栅极层在所述位线上的正投影不重合或部分重合。
在一些实施例中，所述半导体结构还包括：绝缘层，位于同一所述位线上的相邻所述竖直晶体管结构之间，所述绝缘层隔离位于相邻所述介质层上的所述第一栅极层和所述第二栅极层。
在一些实施例中，所述半导体结构还包括：金属半导体化合物结构，至少位于与所述绝缘层底面正对的所述位线中。
根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构的制造方法，包括：提供基底，所述基底具有阵列区和外围区，所述阵列区具有竖直晶体管结构，所述竖直晶体管结构在所述阵列区内呈阵列分布，所述外围区围绕所述阵列区；形成第一栅极层，所述第一栅极层环绕所述竖直晶体管结构且沿第一方向延伸；形成第二栅极层，所述第二栅极层环绕所述竖直晶体管结构，且沿垂直于所述基底顶面的方向上，所述第二栅极层与所述第一栅极层环绕同一所述竖直晶体管结构，所述第二栅极层与所述第一栅极层间隔设置，且所述第一栅极层和所述第二栅极层均延伸至所述外围区；在所述外围区中形成电连接结构，且所述电连接结构与所述第一栅极层和所述第二栅极层接触电连接。
在一些实施例中，形成所述电连接结构的步骤包括：在所述外围区中形成至少一个开口，单一所述开口露出所述第一栅极层和/或所述第二栅极层的部分区域；形成填充满所述开口的所述电连接结构。
本公开实施例提供的技术方案至少具有以下优点：
在基底中形成竖直晶体管结构，且第一栅极层和第二栅极层均环绕竖直晶体管结构，因而可以构成双栅的半导体结构，竖直晶体管结构达到4F2的排列方式，以提高半导体结构的集成密度。
而且，设计第一栅极层和第二栅极层共同控制同一竖直晶体管结构，使得第一栅极层和第二栅极层对竖直晶体管结构的控制能力相互弥补，在其中一个栅极层对竖直晶体管结构的控制能力较低时，通过另一栅极层对竖直晶体管结构的控制弥补该不足，有利于进一步增强第一栅极层和第二栅极层对竖直晶体管结构的控制，以有效的抑制短沟道效应，降低竖直晶体管结构中的漏电流，且有利于增大第一栅极层和第二栅极层整体对竖直晶体管结构的控制电流。此外，第一栅极层和第二栅极层均延伸至外围区，通过外围区的电连接结构对第一栅极层的电位和第二栅极层的电位进行控制，可实现对第一栅极层的电位和第二栅极层的电位的多样化控制，且不影响阵列区中竖直晶体管结构的布局空间。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1至图21为本公开另一实施例提供的半导体结构的制造方法中各步骤对应的剖面结构示意图。
具体实施方式
由背景技术可知，在降低半导体结构中的漏电流的同时，对如何控制小尺寸的功能器件之间的电位提出了更高的要求。
本公开实施提供一种半导体结构及其制造方法，半导体结构中，在基底中形成竖直晶体管结构，且第一栅极层和第二栅极层均环绕竖直晶体管结构，因而可以构成双栅的半导体结构，竖直晶体管结构达到4F2的排列方式，以提高半导体结构的集成密度。而且，设计第一栅极层和第二栅极层共同控制同一竖直晶体管结构，使得第一栅极层和第二栅极层对竖直晶体管结构的控制能力相互弥补，有利于进一步增强第一栅极层和第二栅极层对竖直晶体管结构的控制，以有效的抑制短沟道效应，降低竖直晶体管结构中的漏电流，且有利于增大第一栅极层和第二栅极层整体对竖直晶体管结构的控制电流。此外，第一栅极层和第二栅极层均延伸至外围区，通过外围区的电连接结构对第一栅极层的电位和第二栅极层的电位进行控制，可实现对第一栅极层的电位和第二栅极层的电位的多样化控制，且不影响阵列区中竖直晶体管结构的布局空间。
下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开实施例而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开实施例所要求保护的技术方案。
本申请一实施例提供一种半导体结构的制造方法，以下将结合附图对本申请一实施例提供的半导体结构的制造方法进行详细说明。
其中，图1为本公开一实施例提供的半导体结构的俯视示意图；图2为图1所示半导体结构沿第一截面方向AA1的一种剖面示意图；图3为图1所示半导体结构沿第二截面方向BB1的剖面示意图；图4、图6和图8为本公开一实施例提供的半导体结构沿第二截面方向BB1的另外三种剖面示意图；图5为与图3和图4中局部结构对应的电路示意图；图7为图6中局部结构对应的电路示意图；图9为图8中局部结构对应的电路示意图；图10为本公开一实施例提供的半导体结构中第一栅极层和第二栅极层环绕竖直晶体管结构的剖面示意图。需要说明的是，为了便于描述以及清晰地示意出半导体结构制作方法的步骤，本实施例中的图1至图10均为半导体结构的局部示意图，半导体结构中外围区的其他结构均未图示。
参考图1至图10，半导体结构包括：基底100，基底100具有阵列区110和外围区120，阵列区110具有竖直晶体管结构102，竖直晶体管结构102在阵列区110内呈阵列分布，外围区120围绕阵列区110；第一栅极层114，环绕竖直晶体管结构102且沿第一方向X延伸；第二栅极层124，环绕竖直晶体管结构102，且沿第一方向X上，第二栅极层124与第一栅极层114环绕同一竖直晶体管结构102，第二栅极层124与第一栅极层114间隔设置，且第一栅极层114和第二栅极层124均延伸至外围区120；电连接结构104，位于外围区120，且与第一栅极层114和第二栅极层124接触电连接。
其中，在基底100中形成竖直晶体管结构102，且第一栅极层114和第二栅极层124均环绕竖直晶体管结构102，有利于构成双栅的半导体结构，从而有利于提高半导体结构的集成密度。
此外，设计第一栅极层114和第二栅极层124控制同一竖直晶体管结构102，使得第一栅极层114和第二栅极层124对竖直晶体管结构102的控制能力相互弥补，在其中一个栅极层对竖直晶体管结构102的关断能力欠缺造成较大的泄露电流，例如GIDL(栅诱导漏极泄漏电流，gate-induced drain leakage)时，通过另一栅极层实现对竖直晶体管结构102的关断，从而保证第一栅极层114和第二栅极层124整体上对竖直晶体管结构102良好的控制能力，从而有利于降低半导体结构中的泄露电流，以提高半导体结构整体的电学性能。而且，第一栅极层114和第二栅极层124均延伸至外围区120，通过外围区120的电连接结构104对第一栅极层114的电位和第二栅极层124的电位进行控制，可实现对第一栅极层114的电位和第二栅极层124的电位的多样化控制，且不影响阵列区110中竖直晶体管结构102的布局空间。
以下将结合图1至图10对本公开实施例进行更为详细的说明。
在一些实施例中，基底100的材料类型可以为元素半导体材料或者晶态无机化合物半导体材料。元素半导体材料可以硅或者锗；晶态无机化合物半导体材料可以为碳化硅、锗化硅、砷化镓或者镓化铟等。
在一些实施例中，参考图3至图5，电连接结构104可以包括：第一电连接结构134，与延伸至外围区120的第一栅极层114接触电连接；第二电连接结构144，与延伸至外围区120的第二栅极层124接触电连接，且第一电连接结构134与第二电连接结构144间隔设置。如此，通过第一电连接结构134对第一栅极层114的电位进行控制，通过第二电连接结构144对第二栅极层124的电位进行控制，实现对第一栅极层114的电位和第二栅极层124的电位分别进行控制，有利于实现第一栅极层114和第二栅极层124之间的多种电位组合。
在一些实施例中，参考图3，阵列区110具有相对的第一侧和第二侧，第一电连接结构134可以位于靠近第一侧的外围区120，第二电连接结构144可以位于靠近第二侧的外围区120。如此，避免第一电连接结构134与第二电连接结构144之间存在正对面积，有利于避免第一电连接结构134与第二电连接结构144之间的寄生电容影响。
需要说明的是，图3中以第一侧为阵列区110的左侧、第二侧为阵列区110的右侧为示例，实际应用中，第一侧可以为阵列区110的右侧、第二侧可以为阵列区110的左侧。
在另一些实施例中，参考图4，阵列区110具有相对的第一侧和第二侧，第一电连接结构134和第二电连接结构144可以均位于靠近第一侧或靠近第二侧的外围区120。如此，沿第一方向X上，有利于节省第一电连接结构134和第二电连接结构144整体占用的布局面积。
在一些实施例中，沿第一方向X上，第一栅极层114在外围区120的长度与第二栅极层124在外围区120的长度不等。在其他实施例中，第一栅极层在外围区的长度与第二栅极层在外围区的长度也可以相等。
在一些实施例中，第一电连接结构134和第二电连接结构144均可以包括导电柱154和导电层164，导电柱154沿垂直于基底顶面的方向Z延伸，其中，对于第一电连接结构134而言，导电柱154的一端与第一栅极层114接触电连接，导电柱154的另一端与导电层164接触电连接；对于第二电连接结构144而言，导电柱154的一端与第二栅极层124接触电连接，导电柱154的另一端与导电层164接触电连接。此外，参考图5，第一电连接结构134和第二电连接结构144共同控制一竖直晶体管结构102。
在一些实施例中，参考图6至图9，同一电连接结构104也可以与一第一栅极层114和一第二栅极层124接触电连接，其中，与同一电连接结构104接触电连接的第一栅极层114和第二栅极层124位于同一相邻两个竖直晶体管结构102的间隔中。如此，有利于通过同一个电信号对第一栅极层114的电位和第二栅极层124的电位进行统一控制。
在一些实施例中，参考图6，电连接结构104可以包括：导电柱154和导电层164，导电柱154沿垂直于基底100顶面的方向Z延伸，其中，导电柱154的一端与第一栅极层114接触电连接，导电柱154的另一端与导电层164接触电连接，且导电柱154贯穿第二栅极层124。如此，通过同一电连接结构104控制第一栅极层114和第二栅极层124，有利于减少用于控制阵列区110中第一栅极层114和第二栅极层124的电连接结构104的数量，从而有利于节省电连接结构104在外围区120中的布局空间。
此外，参考图7，电连接结构104控制竖直晶体管结构102，且电连接结构104与第一栅极层114(参考图6)和第二栅极层124(参考图6)电连接。
在另一些实施例中，参考图8和图9，电连接结构104包括：第一导电柱174和导电层164，第一导电柱174的一端与第一栅极层114接触电连接，第一导电柱174的另一端与导电层164接触电连接；第二导电柱184，第二导电柱184的一端与第一栅极层114接触电连接，第二导电柱184的另一端与第二栅极层124接触电连接，且第二导电柱184与第一导电柱174间隔设置。
如此，第二导电柱184可以作为延时电阻，使得第一栅极层114先通过导电层164接收到电信号，然后通过第二导电柱184的延时作用使得第二栅极层124晚于第一栅极层114接收到电信号，后续利用竖直晶体管结构102读取数据时，有利于放大器的识别与处理以及有利于提高读取的数据的准确性。
此外，参考图9，电连接结构104控制竖直晶体管结构102，且电连接结构104先与第一栅极层114(参考图6)，后通过第二导电柱184与第二栅极层124(参考图6)电连接。
在另一些实施例中，电连接结构104包括：导电柱154和导电层164，导电柱154的一端与第一栅极层114和/或第二栅极层124接触电连接，导电柱154的另一端与导电层164接触电连接。需要说明的是，图8中的第一导电柱174和第二导电柱184均是导电柱154的一种具体表现形式。其中，导电柱154与第一栅极层114接触电连接时，可以是导电柱154的端面与第一栅极层114的表面接触电连接，也可以是导电柱154嵌入第一栅极层114的部分厚度或者全部厚度与第一栅极层114接触电连接；同理，导电柱154与第二栅极层124接触电连接时，可以是导电柱154的端面与第二栅极层124的表面接触电连接，也可以是导电柱154嵌入第二栅极层124的部分厚度或者全部厚度与第二栅极层124接触电连接，即本公开实施例中，对导电柱154与第一栅极层114和第二栅极层124接触电连接的具体形式不做限制。
其中，参考图3、图4、图6和图8，导电柱154包括：连接柱194以及包围连接柱194侧壁的保护层140，且连接柱194的材料与保护层140的材料不同。其中，连接柱194的材料可以为钨，保护层140的材料可以为氮化钛，如此，有利于防止钨元素的扩散，且制备利用钨材料制备连接柱194和利用氮化钛材料制备保护层140的工艺成熟，形成的导电柱154导电性能良好。
在一些实施例中，继续参考图1至图10，位于阵列区110的基底100还可以包括间隔排布的位线101，位线101沿第二方向Y延伸，竖直晶体管结构102位于位线101的部分顶面，且在垂直于位线101顶面的方向，竖直晶体管结构102包括依次排列的第一区I、第二区II以及第三区III，第一方向X和第二方向Y不同；半导体结构还可以包括：介质层103，位于相邻位线101之间且位于竖直晶体管结构102侧壁，其中，第一栅极层114环绕第二区II的介质层103，第二栅极层124环绕第三区III的介质层103。
在一些实施例中，继续参考图2至图8，介质层103可以包括：第一介质层113，位于相邻位线101间，且位于相邻位线101上的第一区I的竖直晶体管结构102间；第二介质层123，位于第一区I的竖直晶体管结构102侧壁和第一区I的第一介质层113侧壁；第三介质层133，环绕第二区II的竖直晶体管结构102侧壁；第四介质层143，位于第三介质层133和绝缘层106之间，且间隔在第一栅极层114与第二栅极层124之间；第五介质层153，与电连接层105共同覆盖第三区III的竖直晶体管结构102表面。
其中，位于相邻位线101间的第一介质层113用于实现相邻位线101间的电绝缘；位于相邻位线101上的第一区I的竖直晶体管结构102间的第一介质层113以及第二介质层123共同作用，用于实现沿第一方向X间隔和/或沿第二方向Y间隔的第一区I的竖直晶体管结构102间的电绝缘；环绕第二区II的竖直晶体管结构102侧壁的第三介质层133可以用于隔离第一栅极层114与第二区II的竖直晶体管结构102；第三介质层133和第四介质层143可以共同用于隔离第一栅极层114和第二栅极层124；环绕第三区III的竖直晶体管结构102表面的第五介质层153用于实现沿第一方向X间隔和/或沿第二方向Y间隔的第三区III的竖直晶体管结构102间的电绝缘。
在一些实施例中，第三介质层133还可以位于第二介质层123的部分侧壁，有利于进一步保证第一栅极层114与竖直晶体管结构102之间的绝缘；第五介质层153还可以位于第三介质层133的部分侧壁，有利于进一步保证第二栅极层124与竖直晶体管结构102之间的绝缘。
在一些实施例中，第一介质层113的材料、第二介质层123的材料、第三介质层133的材料、第四介质层143的材料以及第五介质层153的材料可以相同，例如，均为氧化硅；在其他实施例中，第一介质层的材料、第二介质层的材料、第三介质层的材料、第四介质层的材料以及第五介质层的材料可以不同，只需满足五者均为绝缘效果良好的材料。
其中，竖直晶体管结构102、环绕竖直晶体管结构侧壁的介质层103、第一栅极层114以及第二栅极层124构成垂直的GAA晶体管，基底100包括衬底130，位线101位于衬底130与GAA晶体管之间，因而能够构成双栅的半导体结构，有利于提高半导体结构的集成密度。
需要说明的是，第一区I和第三区III均可以作为GAA晶体管的源极或者漏极，第一栅极层114和第二栅极层124共同用于控制GAA晶体管的导通或关断。
在一些实施例中，第一方向X垂直于第二方向Y，使得竖直晶体管结构102呈现4F2(F：在给定工艺条件下可获得的最小图案尺寸)的排布方式，有利于提高半导体结构的集成密度，实际应用中，只需满足第一方向X与第二方向Y相交即可，两者之间的夹角可以不为90°。
需要说明的是，在基底100中具有多个间隔排布的位线101，且每一位线101可与至少一个第一区I相接触，图1至图4、图6和图8中以4个相互间隔的位线101，以及每一位线101与4个第一区I相接触作为示例，实际应用中，可根据电学需求，合理设置位线101的数量以及与每一位线101相接触的第一区I的数量。
在一些实施例中，基底100包括位线101和竖直晶体管结构102，且基底100、位线101和竖直晶体管结构102可以具有相同的半导体元素，则竖直晶体管结构102与位线101可以利用同一膜层结构形成，该膜层结构由半导体元素构成，使得竖直晶体管结构102与位线101为一体结构，从而改善竖直晶体管结构102与位线101之间的界面态缺陷，改善半导体结构的电学性能。
其中，半导体元素可以包括硅、碳、锗、砷、镓、铟中的至少一种，后续以位线101与竖直晶体管结构102均包括硅元素进行示例性说明。
在一些实施例中，竖直晶体管结构102中可以具有掺杂元素，有利于提高竖直晶体管结构102的导电性，从而有利于降低第一区I和第三区III之间的导通电压，即降低GAA晶体管中源极与漏极之间的导通电压。其中，掺杂元素为P型掺杂元素或者N型掺杂元素，具体地，N型掺杂元素可以为砷元素、磷元素或者锑元素中的至少一种；P型掺杂元素可以为硼元素、铟元素或者镓元素中的至少一种。
在一些实施例中，GAA晶体管可以为无结晶体管，即第一区I、第二区II和第三区III中的掺杂元素的类型相同。其中，“无结”指的是无PN结，即第一区I、第二区II和第三区III中的掺杂元素的掺杂浓度相同，这样的好处包括：一方面，无需对第一区I和第三区III进行额外的掺杂，从而避免了对第一区I和第三区III的掺杂工艺难以控制的问题，尤其是随着晶体管尺寸进一步缩小，若额外对第一区I和第三区III进行掺杂，掺杂浓度更加难以控制；另一方面，由于器件为无结晶体管，有利于避免采用超陡峭源漏浓度梯度掺杂工艺，在纳米尺度范围内制作超陡峭PN结的现象，因而可以避免掺杂突变所产生的阈值电压漂移和漏电流增加等问题，还有利于抑制短沟道效应，因而有助于进一步提高半导体结构的集成密度和电学性能。可以理解的是，此处额外的掺杂指的是，为了让第一区I和第三区III的掺杂元素类型与第二区II的掺杂元素类型不同而进行的掺杂。
关于第一栅极层114和第二栅极层124的具体情况，以下通过图2至图7进行详细描述。
在一些实施例中，参考图2至图8，在垂直于竖直晶体管结构102侧壁的平面中，第一栅极层114环绕的竖直晶体管结构102具有第一截面，即第二区II具有第一截面，第二栅极层124环绕的竖直晶体管结构102具有第二截面，即第三区III具有第二截面，第一截面的面积大于第二截面的面积。如此，第三区III的截面面积更小，有利于提高第二栅极层124对竖直晶体管结构102的控制能力，即所需要的阈值电压越小，从而更容易控制竖直晶体管结构102的导通或者关断，也有利于通过调节第二栅极层124对竖直晶体管结构102的控制能力，以弥补第一栅极层114对竖直晶体管结构102的控制能力的不稳定性，从而保证整体上对竖直晶体管结构102良好的控制能力，以提高半导体结构整体的电学性能。
其中，第一截面的面积与第二截面的面积的比值可以为1.5～2.5。
在一些实施例中，参考图2至图8，在垂直于竖直晶体管结构102侧壁的平面中，第一区I的竖直晶体管结构102的截面面积、第二区II的竖直晶体管结构102的截面面积以及第三区III的竖直晶体管结构102的截面面积依次减小。
其中，继续参考图2，沿第二方向Y上，第二栅极层124远离竖直晶体管结构102侧壁的侧面与第一栅极层114远离竖直晶体管结构102侧壁的侧面齐平。如此，有利于进一步增大第二栅极层124整体的体积，以提高第二栅极层124的导电性，以提高第二栅极层124对电信号的接收能力，实现通过给第二栅极层124施加更小的电压即可控制竖直晶体管结构102的导通/关断，以提高GAA晶体管的导通/关断灵敏度。
在一些实施例中，在垂直于竖直晶体管结构102侧壁的方向上，即沿第一方向X和第二方向Y上，第一栅极层114的厚度小于第二栅极层124的厚度。此外，沿位线101指向竖直晶体管结构的方向Z上，第一栅极层114的高度可以大于第二栅极层124的高度。如此，有利于合理的利用相邻竖直晶体管结构102之间的间隔，设计第一栅极层114和第二栅极层124的尺寸，以降低第一栅极层114的体积与第二栅极层124的体积之间的差值，使得第一栅极层114和第二栅极层124均具有合适大小的体积，有利于降低第一栅极层114的导电性和第二栅极层124的导电性之间的差异，以降低第一栅极层114和第二栅极层124对竖直晶体管结构102的控制能力的差异，以保证第一栅极层114和第二栅极层124整体上对竖直晶体管结构102良好的控制能力，从而有利于降低半导体结构中的泄露电流，以提高半导体结构整体的电学性能。
此外，沿方向Z上，第一栅极层114的高度可以大于第二栅极层124的高度，有利于保证第一栅极层114对竖直晶体管结构102的较大的环绕面积，有利于提高第一栅极层114对竖直晶体管结构102的控制能力。其中，第一栅极层114的长度与第二栅极层124的长度的比值可以为1.5～4。
在一些实施例中，参考图10，单一第一栅极层114沿第二方向Y延伸，且环绕相邻位线101上的相邻竖直晶体管结构102；单一第二栅极层124沿第二方向Y延伸，且环绕相邻位线101上的相邻竖直晶体管结构102。
其中，第一栅极层114的材料和第二栅极层124的材料均可以包括多晶硅、氮化钛、氮化钽、铜或者钨等会导电材料中的至少一种。
在一些实施例中，第一栅极层114远离位线101的顶面与第二栅极层124靠近位线101的底面之间的垂直距离可以为20nm～60nm。如此，有利于避免第一栅极层114与第二栅极层124之间产生较大的寄生电容，降低第一栅极层114与第二栅极层124之间的相互干扰，从而有利于保证第一栅极层114与第二栅极层124对竖直晶体管结构102良好的控制能力。
在一些实施例中，继续参考图1至图8，半导体结构还可以包括：电连接层105，覆盖第三区III顶面且延伸至竖直晶体管结构102的部分侧壁，电连接层105和介质层103共同覆盖竖直晶体管结构102表面。
其中，电连接层105不仅覆盖竖直晶体管结构102的第三区III顶面而且延伸至竖直晶体管结构102的部分侧壁，如此有利于增大电连接层105与第三区III之间的接触面积，以减小电连接层105与第三区III之间的接触电阻，有利于提高电信号在电连接层105与第三区III之间的传输性能，以改善半导体结构的电学性能。在一些实施例中，电连接层105的材料可以包括钛、氮化钛以及钨等导电材料中的至少一种。
在一些实施例中，沿位线101指向竖直晶体管结构102的方向Z上，位于第三区III顶面的电连接层105的厚度为5nm～50nm。如此，有利于在保证电连接层105具有良好的导电性的同时，具有合适的尺寸，避免电连接层105占用半导体结构中过多的空间。
在一些实施例中，沿垂直于竖直晶体管结构102侧壁的方向上，即第一方向X和第二方向Y上，位于竖直晶体管结构102侧壁的电连接层105的宽度与第三区III的竖直晶体管结构102的宽度的比值为1/5～3/5。在一个例子中，沿垂直于竖直晶体管结构102侧壁的方向上，位于竖直晶体管结构102侧壁的电连接层105的宽度可以为5nm～50nm。
在一些实施例中，沿位线101指向竖直晶体管结构102的方向Z上，位于竖直晶体管结构102侧壁的电连接层105的高度与第三区III的竖直晶体管结构102的高度的比值为1/5～3/5。在一个例子中，沿方向Z上，位于竖直晶体管结构102侧壁的电连接层105的高度可以为5nm～50nm。
在一些实施例中，电连接层105在位线101上的正投影与第二栅极层124在位线101上的正投影不重合或部分重合。在一个例子中，电连接层105在位线101上的正投影与第二栅极层124在位线101上的正投影不重合，有利于避免电连接层105与第二栅极层124在方向Z上正对，以降低电连接层105与第二栅极层124之间的相互干扰，例如降低电连接层105与第二栅极层124之间的寄生电容，从而有利于提高半导体结构的电学性能；在另一个例子中，电连接层105在位线101上的正投影与第二栅极层124在位线101上的正投影部分重合，有利于降低电连接层105与第二栅极层124在方向Z上的正对面积，以降低电连接层105与第二栅极层124之间的相互干扰，从而有利于提高半导体结构的电学性能。
在一些实施例中，参考图2至图8，半导体结构还可以包括：绝缘层106，位于同一位线101上的相邻竖直晶体管结构102之间，绝缘层106隔离位于相邻介质层103上的第一栅极层114和第二栅极层124。
需要说明的是，在半导体结构具有电连接层105时，绝缘层106隔离位于相邻介质层103上的电连接层105。
在一些实施例中，绝缘层106包括：第一绝缘层116，位于相邻竖直晶体管结构102的介质层103、第一栅极层114和第二栅极层124之间，且沿第一方向X延伸，第一绝缘层116的顶面不低于第三区III的竖直晶体管结构102的顶面；第二绝缘层126，位于第二栅极层124远离位线101的顶面，且位于第一绝缘层116和电连接层105之间。
其中，第一绝缘层116和第二绝缘层126共同作用，用于实现沿第二方向Y上，相邻竖直晶体管结构102之间的电绝缘、相邻第一栅极层114之间的电绝缘以及相邻第二栅极层124之间的电绝缘。此外，位于第二栅极层124顶面的第二绝缘层126可以实现第二栅极层124与其他导电结构之间的电绝缘。
在一些实施例中，第一绝缘层116的材料和第二绝缘层126的材料可以相同，例如，均为氮化硅；在其他实施例中，第一绝缘层的材料和第二绝缘层的材料可以不同，只需满足两者均为绝缘效果良好的材料，且对于同一刻蚀工艺而言，绝缘层106的材料与介质层103的材料之间具有高的刻蚀选择比。
在一些实施例中，参考图2至图8，半导体结构还可以包括：金属半导体化合物结构111，至少位于与绝缘层106底面正对的位线101中。金属半导体化合物结构111相较于未金属化的半导体材料而言，具有相对较小的电阻率，因此，相较于竖直晶体管结构102而言，包含金属半导体化合物结构111的位线101的电阻率更小，从而有利于降低位线101自身的电阻，且降低位线101与第一区I的竖直晶体管结构102之间的接触电阻，进一步改善半导体结构的电学性能。此外，位线101的电阻率还可以小于衬底130的电阻率。
需要说明的是，在一些实施例中，位于第一区I正下方的位线101的区域的材料可以为半导体材料，未被第一区I覆盖的位线101的部分区域的材料为金属半导体化合物。可以理解的是，随着器件尺寸的不断缩小或者制造工艺参数的调整，位于第一区I正下方的位线101的部分区域的材料为半导体材料，位于第一区I正下方的位线101的其余区域的材料也可以为金属半导体化合物，此处的“其余区域”的位置位于“部分区域”的外围。
例如，参考图2，位线101中的多个金属半导体化合物结构111之间相互连通形成位线101的一部分，且金属半导体化合物结构111可以部分位于位线101中，部分位于第一区I的竖直晶体管结构102中。在其他实施例中，同一位线中的多个金属半导体化合物结构之间可以相互间隔。
图2中以与椭圆形相似的虚线框所限定的基底100的区域为金属半导体化合物结构111，在实际应用中，对相邻金属半导体化合物结构111之间相互接触的区域的大小不做限制。在其他实施例中，全部厚度的位线可以为金属半导体化合物结构。
在一些实施例中，沿位于绝缘层106两侧的竖直晶体管结构102指向绝缘层106的方向上，即沿C1和C2方向上，金属半导体化合物结构111的深度逐渐增大。
以半导体元素为硅为例，金属半导体化合物结构111的材料包括硅化钴、硅化镍、硅化钼、硅化钛、硅化钨、硅化钽或者硅化铂中的至少一种。
综上所述，第一栅极层114和第二栅极层124共同控制同一竖直晶体管结构102，有利于有效的抑制短沟道效应，降低竖直晶体管结构中的漏电流，且有利于增大第一栅极层114和第二栅极层124整体对竖直晶体管结构102的控制电流。而且，第一栅极层114和第二栅极层124均延伸至外围区120，通过外围区120的电连接结构104对第一栅极层114的电位和第二栅极层124的电位进行控制，可实现对第一栅极层114的电位和第二栅极层124的电位的多样化控制，且不影响阵列区110中竖直晶体管结构102的布局空间。
本公开另一实施例还提供一种半导体结构的制造方法，用于制备前述实施例提供的半导体结构。以下将结合附图对本公开另一实施例提供的半导体结构的制造方法进行详细说明。
图11至图21为本公开另一实施例提供的半导体结构的制造方法中各步骤对应的剖面结构示意图，以下将结合附图对本公开另一实施例提供的半导体结构的制造方法进行详细说明。
需要说明的是，为了便于描述以及清晰地示意出半导体结构制作方法的步骤，本实施例中的图11至图21均为半导体结构的局部结构示意图，后续将根据表述需要设置沿第一截面方向AA1的剖面示意图、沿第二截面方向BB1的剖面示意图中的一者或者两者。此外，与前述实施例相同或相应的部分，在此不做赘述。
参考图11，半导体结构的制造方法包括：提供基底100，基底100具有阵列区110(参考图1)和外围区120(参考图1)，阵列区110具有竖直晶体管结构102，竖直晶体管结构102在阵列区110内呈阵列分布，外围区120围绕阵列区110。
在一些实施例中，参考图11，位于阵列区110的基底100还包括间隔排布的位线101，位线101沿第二方向Y延伸，竖直晶体管结构102位于位线101的部分顶面，且在垂直于位线101顶面的方向Y上，竖直晶体管结构102包括依次排列的第一区I、第二区II以及第三区III，第一方向X和第二方向Y不同。
需要说明的是，第一区I和第三区III均可以作为后续形成的具有竖直晶体管结构102的GAA晶体管的源极或者漏极，部分第二区II与后续形成的GAA晶体管的第一栅极层114对应，部分第三区III与后续形成的GAA晶体管的第二栅极层124对应。
其中，提供基底100的步骤可以包括：提供初始基底(未图示)，初始基底内具有沿第二方向Y延伸的初始第一介质层(未图示)；参考图11，图形化初始基底和初始第一介质层，以形成间隔排布的位线101和竖直晶体管结构102，以及位于相邻位线101间的初始第一介质层163，且初始第一介质层163顶面不低于竖直晶体管结构102顶面，竖直晶体管结构102侧壁、初始第一介质层163侧壁和位线101的部分顶面围成沟槽107，沟槽107沿所述第一方向X延伸。
在一些实施例中，还可以对初始基底进行掺杂处理以及退火处理，使得初始基底内掺杂有N型掺杂元素或P型掺杂元素，有利于提高以初始基底为基础形成的竖直晶体管结构102的导电性，从而有利于降低第一区I和第三区III之间的导通电压，即降低后续形成的GAA晶体管中源极与漏极之间的导通电压。此外，使得初始基底内掺杂有N型掺杂元素或P型掺杂元素，有利于提高以初始基底为基础形成的位线101的导电性，从而降低第一区I与位线101之间的接触电阻，从而提高半导体结构的电学性能。
参考图12至图21，形成第一栅极层114，第一栅极层114环绕竖直晶体管结构102且沿第一方向X延伸；形成第二栅极层124，第二栅极层124环绕竖直晶体管结构102，且沿垂直于基底100顶面的方向Z上，第二栅极层124与第一栅极层114环绕同一竖直晶体管结构102，第二栅极层124与第一栅极层114间隔设置，且第一栅极层114和第二栅极层124均延伸至外围区120；在外围区120中形成电连接结构104，且电连接结构104与第一栅极层114和第二栅极层124接触电连接。
在一些实施例中，参考图12至图15，形成第一栅极层114和第二栅极层124可以包括如下步骤：
参考图13，在第一区I的沟槽107(参考图11)侧壁形成第二介质层123；形成第一绝缘层116，第一绝缘层116位于沟槽107内且隔离相邻第二介质层123，第一绝缘层116顶面不低于竖直晶体管结构102顶面；其中，第一绝缘层116顶面不低于竖直晶体管结构102顶面，有利于后续在第一绝缘层116与第二区II和第三区III的竖直晶体管结构102之间形成第二间隔，则后续可通过自对准的方式在第二间隔中形成尺寸精确的第一栅极层和第二栅极层，无需通过刻蚀工艺即可形成高尺寸精度的第一栅极层和第二栅极层，有利于简化第一栅极层和第二栅极层的形成步骤，且通过调控第二间隔的尺寸，即可获得小尺寸的第一栅极层和第二栅极层。
在一些实施例中，参考图11至图12，在形成沟槽107之后，在形成第二介质层123之前，可以对沟槽107露出的位线101的部分顶面进行金属硅化处理，以形成金属半导体化合物结构111。其中，金属层的材料包括钴、镍、钼、钛、钨、钽或者铂中的至少一种。在其他实施例中，也可以不对位线露出的顶面进行金属硅化处理，直接在位线露出的顶面形成第二介质层和第一绝缘层。
然后，参考图14至图16，以第一绝缘层116为掩膜刻蚀初始第一介质层163(参考图13)和初始第二介质层173，以形成第一介质层113和第二介质层123。
参考图14和图15，在第二区II的沟槽107侧壁依次形成第三介质层133和第一栅极层114，第三介质层133顶面高于第一栅极层114顶面；形成第四介质层143，第四介质层143位于第一绝缘层116和第三介质层133之间；在第三区III的沟槽107侧壁依次形成第五介质层153和第二栅极层124，第五介质层153顶面高于第二栅极层124顶面。
在一些实施例中，形成第三介质层133和第一栅极层114可以包括如下步骤：
参考图14和图15，在第二区II和第三区III的竖直晶体管结构102侧壁形成初始第三介质层183，初始第三介质层183和第一绝缘层116间具有第二间隔108。其中，初始第三介质层183的材料为氧化硅；在第二区II的第二间隔108中形成第一栅极层114；在剩余第二间隔108中形成初始第四介质层(图中未示出)；以第一绝缘层116为掩膜刻蚀初始第三介质层183以及初始第四介质层，以形成第三介质层133和第四介质层143。
继续参考图15，在第三区III侧壁形成第五介质层153，第五介质层153和第一绝缘层116间具有第三间隔118；在部分第三间隔118中形成第二栅极层124。
参考图16，半导体结构的制造方法还可以包括：形成第二绝缘层126，第二绝缘层126位于第一绝缘层116和第五介质层153之间。
在一些实施例中，参考图16、图3和图4，形成电连接层105的步骤可以包括：以第一绝缘层116和第二绝缘层126为掩膜，刻蚀第五介质层153至露出第三区III顶面和部分侧壁，以在第二绝缘层126和第三区III之间形成凹槽117；形成填充满凹槽117的电连接层105。
在一些实施例中，结合参考图17至图21、图3、图4、图6以及图8，形成电连接结构104的步骤可以包括：在外围区120中形成至少一个开口109，单一开口109露出第一栅极层114和/或第二栅极层124的部分区域；形成填充满开口109的电连接结构104。需要说明的是，在一些实施例中，形成用于制备电连接结构104的开口和用于制备电连接层105的凹槽117可以在同一制备工艺中完成。
在一些实施例中，参考图17，阵列区110具有相对的第一侧和第二侧，在靠近阵列区110的第一侧的外围区120中形成第一开口119，第一开口119用于形成第一电连接结构134(参考图3)，在靠近阵列区110的第二侧的外围区120中形成第二开口129，第二开口129用于形成第二电连接结构144(参考图3)。需要说明的是，实际应用中，第一开口119和第二开口129可以在同一工艺步骤中形成。
其中，第一开口119包括露出部分第一栅极层114的第一通孔139以及与第一通孔139连通的第二凹槽149，第二开口129包括露出部分第二栅极层124的第一通孔139以及与第一通孔139连通的第二凹槽149，第一通孔139用于形成导电柱154(参考图3)，第二凹槽149用于形成导电层164(参考图3)。
在一些实施例中，结合参考图17和图3，先在第一通孔139的侧壁形成保护层140；然后形成填充满第一通孔139的连接柱194，保护层140和连接柱194共同构成导电柱154；然后形成填充满第二凹槽149的导电层164。
其中，可采用以下工艺步骤形成保护层140：进行沉积工艺，形成覆盖第二凹槽149和第一通孔139的保护膜；去除位于第二凹槽149侧壁以及底面的保护膜，剩余保护膜作为保护层140。在一些例子中，保护膜的材料可以为氮化钛。
在另一些实施例中，参考图18，阵列区110具有相对的第一侧和第二侧，在靠近阵列区110的第一侧的外围区120中形成第一开口119，第一开口119用于形成第一电连接结构134(参考图4)，其中，第一开口119包括露出部分第一栅极层114的第一通孔139以及与第一通孔139连通的第二凹槽149。
结合参考图18和图19，先在第一开口119中的第一通孔139的侧壁形成保护层140；然后形成填充满第一开口119中的第一通孔139的连接柱194，保护层140和连接柱194共同构成导电柱154；然后形成填充满第一开口119中的第二凹槽149的导电层164。
继续参考图19，在形成第一电连接结构134之后，在靠近阵列区110的第一侧的外围区120中形成第二开口129，第二开口129用于形成第二电连接结构144(参考图4)，其中，第二开口129包括露出部分第二栅极层124的第一通孔139以及与第一通孔139连通的第二凹槽149。
结合参考图19和图4，先在第二开口129中的第一通孔139的侧壁形成保护层140；然后形成填充满第二开口129中的第一通孔139的连接柱194，保护层140和连接柱194共同构成导电柱154；然后形成填充满第二开口129中的第二凹槽149的导电层164。
其中，可采用以下工艺步骤形成保护层140：进行沉积工艺，形成覆盖第二凹槽149和第一通孔139的保护膜；去除位于第二凹槽149侧壁以及底面的保护膜，剩余保护膜作为保护层140。在一些例子中，保护膜的材料可以为氮化钛。
在又一些实施例中，参考图20，在外围区120中形成第三开口159，第三开口159用于形成电连接结构104(参考图6)，其中，第三开口159包括贯穿第二栅极层124且露出部分第一栅极层114的第二通孔169以及与第二通孔169连通的第二凹槽149。
结合参考图20和图6，先在第三开口159中的第二通孔169的侧壁形成保护层140；然后形成填充满第三开口159中的第二通孔169的连接柱194，保护层140和连接柱194共同构成导电柱154；然后形成填充满第三开口159中的第二凹槽149的导电层164。
其中，可采用以下工艺步骤形成保护层140：进行沉积工艺，形成覆盖第二凹槽149和第二通孔169的保护膜；去除位于第二凹槽149侧壁以及底面的保护膜，剩余保护膜作为保护层140。在一些例子中，保护膜的材料可以为氮化钛。
在再一些实施例中，参考图21，在外围区120中形成第四开口179以及第五开口189，第四开口179用于形成电连接结构104(参考图8)，第五开口189用于形成第二导电柱184(参考图8)，其中，第四开口179包括露出部分第一栅极层114的第一通孔139以及与第一通孔139连通的第二凹槽149，第五开口189贯穿第二栅极层124且露出部分第一栅极层114，且第四开口179和第五开口189间隔设置。
结合参考图21和图6，先在第一通孔139的侧壁以及第五开口189的侧壁形成保护层140；然后形成填充满第一通孔139的连接柱194以及填充部分第五开口189的连接柱194，保护层140和填充满第一通孔139的连接柱194共同构成第一导电柱174，保护层140和填充部分第五开口189的连接柱194共同构成第二导电柱184；然后形成填充满第二凹槽149的导电层164。
其中，可采用以下工艺步骤形成保护层140：进行沉积工艺，形成覆盖第四开口179和第五开口189的保护膜；去除位于第二凹槽149侧壁以及底面的保护膜，剩余保护膜作为保护层140。在一些例子中，保护膜的材料可以为氮化钛。
需要说明的是，实际应用中，在第五开口189中形成第二导电柱184的步骤中，可以先形成填充满第五开口189的初始第二导电柱，然后对初始第二导电柱进行刻蚀至初始第二导电柱的顶面不高于第二栅极层124顶面，剩余初始第二导电柱作为第二导电柱184。
综上所述，第一栅极层114和第二栅极层124均延伸至外围区120，在外围区120中制备电连接结构104，通过电连接结构104对第一栅极层114的电位和第二栅极层124的电位进行控制，可实现对第一栅极层114的电位和第二栅极层124的电位的多样化控制，且不影响阵列区110中竖直晶体管结构102的布局空间。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开实施例的精神和范围。任何本领域技术人员，在不脱离本公开实施例的精神和范围内，均可作各自更动与修改，因此本公开实施例的保护范围应当以权利要求限定的范围为准。

Claims (16)

1.一种半导体结构，其特征在于，包括：
基底，所述基底具有阵列区和外围区，所述阵列区具有竖直晶体管结构，所述竖直晶体管结构在所述阵列区内呈阵列分布，所述外围区围绕所述阵列区；
第一栅极层，环绕所述竖直晶体管结构且沿第一方向延伸；
第二栅极层，环绕所述竖直晶体管结构，且沿所述第一方向上，所述第二栅极层与所述第一栅极层环绕同一所述竖直晶体管结构，所述第二栅极层与所述第一栅极层间隔设置，且所述第一栅极层和所述第二栅极层均延伸至所述外围区；
电连接结构，位于所述外围区，且与所述第一栅极层和所述第二栅极层接触电连接。
2.如权利要求1所述的半导体结构，其特征在于，所述电连接结构包括：
第一电连接结构，与延伸至所述外围区的所述第一栅极层接触电连接；
第二电连接结构，与延伸至所述外围区的所述第二栅极层接触电连接，且所述第一电连接结构与所述第二电连接结构间隔设置。
3.如权利要求2所述的半导体结构，其特征在于，所述阵列区具有相对的第一侧和第二侧，所述第一电连接结构位于靠近所述第一侧的所述外围区，所述第二电连接结构位于靠近所述第二侧的所述外围区。
4.如权利要求2所述的半导体结构，其特征在于，所述阵列区具有相对的第一侧和第二侧，所述第一电连接结构和所述第二电连接结构均位于靠近所述第一侧或靠近所述第二侧的所述外围区。
5.如权利要求1所述的半导体结构，其特征在于，沿所述第一方向上，所述第一栅极层在所述外围区的长度与所述第二栅极层在所述外围区的长度不等。
6.如权利要求1所述的半导体结构，其特征在于，同一所述电连接结构与一所述第一栅极层和一所述第二栅极层接触电连接，其中，与同一所述电连接结构接触电连接的所述第一栅极层和所述第二栅极层位于同一相邻两个所述竖直晶体管结构的间隔中。
7.如权利要求6所述的半导体结构，其特征在于，所述电连接结构包括：导电柱和导电层，所述导电柱沿垂直于所述基底顶面的方向延伸，其中，所述导电柱的一端与所述第一栅极层接触电连接，所述导电柱的另一端与所述导电层接触电连接，且所述导电柱贯穿所述第二栅极层。
8.如权利要求6所述的半导体结构，其特征在于，所述电连接结构包括：第一导电柱和导电层，所述第一导电柱的一端与所述第一栅极层接触电连接，所述第一导电柱的另一端与所述导电层接触电连接；第二导电柱，所述第二导电柱的一端与所述第一栅极层接触电连接，所述第二导电柱的另一端与所述第二栅极层接触电连接，且所述第二导电柱与所述第一导电柱间隔设置。
9.如权利要求1所述的半导体结构，其特征在于，所述电连接结构包括：导电柱和导电层，所述导电柱的一端与所述第一栅极层和/或所述第二栅极层接触电连接，所述导电柱的另一端与所述导电层接触电连接，其中，所述导电柱包括：连接柱以及包围所述连接柱侧壁的保护层，且所述连接柱的材料与所述保护层的材料不同。
10.如权利要求1所述的半导体结构，其特征在于，位于所述阵列区的所述基底还包括间隔排布的位线，所述位线沿第二方向延伸，所述竖直晶体管结构位于所述位线的部分顶面，且在垂直于所述位线顶面的方向，所述竖直晶体管结构包括依次排列的第一区、第二区以及第三区，所述第一方向和所述第二方向不同；
所述半导体结构还包括：介质层，位于相邻所述位线之间且位于所述竖直晶体管结构侧壁，其中，所述第一栅极层环绕所述第二区的所述介质层，所述第二栅极层环绕所述第三区的所述介质层。
11.如权利要求10所述的半导体结构，其特征在于，还包括：电连接层，覆盖所述第三区顶面且延伸至所述竖直晶体管结构的部分侧壁，所述电连接层和所述介质层共同覆盖所述竖直晶体管结构表面。
12.如权利要求11所述的半导体结构，其特征在于，所述电连接层在所述位线上的正投影与所述第二栅极层在所述位线上的正投影不重合或部分重合。
13.如权利要求10所述的半导体结构，其特征在于，还包括：绝缘层，位于同一所述位线上的相邻所述竖直晶体管结构之间，所述绝缘层隔离位于相邻所述介质层上的所述第一栅极层和所述第二栅极层。
14.如权利要求13所述的半导体结构，其特征在于，还包括：金属半导体化合物结构，至少位于与所述绝缘层底面正对的所述位线中。
15.一种半导体结构的制造方法，其特征在于，包括：
提供基底，所述基底具有阵列区和外围区，所述阵列区具有竖直晶体管结构，所述竖直晶体管结构在所述阵列区内呈阵列分布，所述外围区围绕所述阵列区；
形成第一栅极层，所述第一栅极层环绕所述竖直晶体管结构且沿第一方向延伸；
形成第二栅极层，所述第二栅极层环绕所述竖直晶体管结构，且沿垂直于所述基底顶面的方向上，所述第二栅极层与所述第一栅极层环绕同一所述竖直晶体管结构，所述第二栅极层与所述第一栅极层间隔设置，且所述第一栅极层和所述第二栅极层均延伸至所述外围区；
在所述外围区中形成电连接结构，且所述电连接结构与所述第一栅极层和所述第二栅极层接触电连接。
16.如权利要求15所述的制造方法，其特征在于，形成所述电连接结构的步骤包括：
在所述外围区中形成至少一个开口，单一所述开口露出所述第一栅极层和/或所述第二栅极层的部分区域；
形成填充满所述开口的所述电连接结构。
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