WO2015125205A1 - 半導体装置の製造方法、及び、半導体装置 - Google Patents

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広記 中村
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舛岡　富士雄
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    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/056—Making the transistor the transistor being a FinFET

Definitions

  • the present invention relates to a semiconductor device manufacturing method and a semiconductor device.
  • SGT Surrounding Gate Transistor
  • a silicon pillar in which a nitride film hard mask is formed in a columnar shape is formed using a mask for drawing a silicon pillar, and a silicon pillar is drawn using a mask for drawing a planar silicon layer.
  • a planar silicon layer is formed at the bottom, and a gate wiring is formed using a mask for drawing the gate wiring (see, for example, Patent Document 4). That is, a silicon pillar, a planar silicon layer, and a gate wiring are formed using three masks.
  • Non-Patent Document 1 a metal gate last process for creating a metal gate after the high temperature process is used.
  • an interlayer insulating film is deposited, then the polysilicon gate is exposed by chemical mechanical polishing, and after etching the polysilicon gate, a metal is deposited. Therefore, also in SGT, in order to make a metal gate process and a high temperature process compatible, it is necessary to use the metal gate last process which produces a metal gate after a high temperature process.
  • the upper part of the hole is narrower than the lower part of the hole, the upper part of the hole is buried first, and holes are generated.
  • the conventional MOS transistor uses the first insulating film.
  • FINFET Non-patent Document 2
  • a first insulating film is formed around one fin-like semiconductor layer, the first insulating film is etched back, the fin-like semiconductor layer is exposed, and the gate wiring and the substrate The parasitic capacitance between them is reduced. Therefore, also in SGT, it is necessary to use the first insulating film in order to reduce the parasitic capacitance between the gate wiring and the substrate.
  • SGT since there is a columnar semiconductor layer in addition to the fin-shaped semiconductor layer, a device for forming the columnar semiconductor layer is required.
  • the density of silicon is 5 ⁇ 10 22 pieces / cm 3 , so that it becomes difficult for impurities to exist in the silicon pillar.
  • the sidewall of the LDD region is formed of polycrystalline silicon having the same conductivity type as that of the low concentration layer, and the surface carrier of the LDD region is induced by the work function difference, so that the oxide film sidewall LDD type MOS It has been shown that the impedance of the LDD region can be reduced as compared with a transistor (see, for example, Patent Document 6).
  • the polycrystalline silicon sidewall is shown to be electrically insulated from the gate electrode. In the figure, it is shown that the polysilicon side wall and the source / drain are insulated by an interlayer insulating film.
  • JP-A-2-71556 Japanese Patent Laid-Open No. 2-188966 Japanese Patent Laid-Open No. 3-145761 JP 2009-182317 A JP 2004-356314 A JP-A-11-297984
  • the present invention provides a method of manufacturing SGT, which is a gate last process, and a structure of SGT obtained as a result of forming a fin-like semiconductor layer, a columnar semiconductor layer, a gate electrode, and a gate wiring with two masks. For the purpose.
  • the method for manufacturing a semiconductor device of the present invention includes a first step of forming a fin-like semiconductor layer on a semiconductor substrate and forming a first insulating film around the fin-like semiconductor layer, and after the first step, A second insulating film is formed around the fin-like semiconductor layer, a first polysilicon is deposited and planarized on the second insulating film, and a third insulating film is formed on the first polysilicon.
  • a second resist for forming a gate wiring and a columnar semiconductor layer is formed in a direction perpendicular to the direction of the fin-shaped semiconductor layer, and the third insulating film and the first poly Etching silicon, the second insulating film, and the fin-like semiconductor layer to form a columnar semiconductor layer, a first dummy gate made of the first polysilicon, and a first hard mask made of the third insulating film And a second step of forming the second process Thereafter, a fourth insulating film is formed around the columnar semiconductor layer and the first dummy gate, a second polysilicon is deposited around the fourth insulating film, planarized, and etched back.
  • the first hard mask is exposed, a sixth insulating film is deposited and etched to form a second hard mask on the side wall of the first hard mask, and the second polysilicon is formed.
  • Etching to leave the first dummy gate and the side walls of the columnar semiconductor layer to form a second dummy gate, and after the third step, around the second dummy gate And forming a sidewall made of a fifth insulating film, forming a second diffusion layer above the fin-like semiconductor layer and below the columnar semiconductor layer, and forming the second diffusion layer.
  • an interlayer insulating film is deposited to expose the second dummy gate and the upper portion of the first dummy gate, and the second dummy gate and the The first dummy gate is removed, a first gate insulating film is formed around the columnar semiconductor layer and inside the fifth insulating film, a first metal is deposited, and a gate electrode and a gate wiring are formed.
  • a second gate insulating film is deposited around the columnar semiconductor layer, on the gate electrode, and on the gate wiring, and a part of the second gate insulating film is formed on the gate wiring.
  • the gate insulating film is removed, a second metal is deposited, etch back is performed, the second gate insulating film on the columnar semiconductor layer is removed, a third metal is deposited, and the third metal is deposited. And etching a part of the second metal, the second metal Is connected to the first contact surrounding the upper side wall of the columnar semiconductor layer, the upper portion of the first contact, and the upper portion of the columnar semiconductor layer, and the second contact made of the second metal formed on the gate wiring. And a sixth step of forming the contact.
  • the area of the upper surface of the second dummy gate is larger than the area of the lower surface of the second dummy gate.
  • a second insulating film is formed around the fin-like semiconductor layer, and the first polysilicon is deposited and planarized on the second insulating film, and the gate wiring and A second resist for forming the columnar semiconductor layer is formed in a direction perpendicular to the direction of the fin-shaped semiconductor layer, and the first polysilicon, the second insulating film, and the fin-shaped semiconductor are formed.
  • the columnar semiconductor layer and the first dummy gate made of the first polysilicon are formed by etching a layer.
  • the fifth insulating film is formed around the second dummy gate, etched and left in a sidewall shape, and a sidewall made of the fifth insulating film is formed. And forming the second diffusion layer above the fin-like semiconductor layer and below the columnar semiconductor layer, and forming the compound of the metal and the semiconductor on the second diffusion layer.
  • an interlayer insulating film is deposited and chemically mechanically polished to expose the second dummy gate and the upper portion of the first dummy gate, and the second dummy gate and the first dummy are exposed. Removing the gate, removing the second insulating film and the fourth insulating film, forming a first gate insulating film around the columnar semiconductor layer and inside the fifth insulating film; The metal is deposited and etched back to form the gate electrode and the gate wiring.
  • the method further includes depositing a contact stopper film after the fourth step.
  • the method further includes a step of removing the first gate insulating film after the fifth step.
  • the metal work function of the first contact is between 4.0 eV and 4.2 eV.
  • the metal work function of the first contact is between 5.0 eV and 5.2 eV.
  • the semiconductor device of the present invention is formed on the fin-like semiconductor layer, the fin-like semiconductor layer formed on the semiconductor substrate, the first insulating film formed around the fin-like semiconductor layer, and the fin-like semiconductor layer.
  • the work function of the second metal of the first contact is between 4.0 eV and 4.2 eV.
  • the work function of the second metal of the first contact is between 5.0 eV and 5.2 eV.
  • a fin-like silicon layer, a columnar silicon layer, a gate electrode and a gate wiring are formed with two masks, and a method for producing SGT, which is a gate last process, and the resulting SGT structure are provided. be able to.
  • a first polysilicon is deposited and planarized on the second insulating film, a third insulating film is formed on the first polysilicon, and a gate wiring and a columnar semiconductor layer are formed.
  • a second resist is formed in a direction perpendicular to the direction of the fin-like semiconductor layer, and the third insulating film, the first polysilicon, the second insulating film, and the Etching the fin-like semiconductor layer to form a columnar semiconductor layer, a first dummy gate made of the first polysilicon, and a first hard mask made of the third insulating film;
  • the columnar semiconductor layer and the first Forming a fourth insulating film around the dummy gate, depositing a second polysilicon around the fourth insulating film, planarizing, etching back, exposing the first hard mask, 6 is deposited and etched to form a second hard mask on the side wall of the first hard mask, and the second polysilicon is etched to form the first dummy gate.
  • a third step of forming a second dummy gate which is left on the side wall of the columnar semiconductor layer, thereby forming a fin-shaped semiconductor layer, a columnar semiconductor layer, and a gate later by using two masks.
  • the first dummy gate and the second dummy gate that become the electrode and the gate wiring can be formed, and the number of steps can be reduced.
  • first and second hard masks prevent the metal and semiconductor compound from being formed on the first and second dummy gates, and the metal and semiconductor compound is formed only on the fin-like semiconductor layer. be able to.
  • the area of the upper surface of the second dummy gate can be made larger than the area of the lower surface of the second dummy gate.
  • the first dummy gate and the second dummy gate are made of polysilicon, and after that, an interlayer insulating film is deposited, and then the first dummy gate and the second dummy gate are exposed by chemical mechanical polishing. Since the conventional metal gate last manufacturing method of depositing metal after etching the gate can be used, the metal gate SGT can be easily formed.
  • the metal gate last process is applied to SGT, the upper part of the columnar semiconductor layer is covered with the polysilicon gate, so that it is difficult to form a diffusion layer on the upper part of the columnar semiconductor layer. Therefore, a diffusion layer is formed on the columnar semiconductor layer before forming the polysilicon gate.
  • the diffusion layer is not formed on the upper part of the columnar semiconductor layer, and the upper part of the columnar semiconductor layer can function as an n-type semiconductor layer or a p-type semiconductor layer depending on a work function difference between the metal and the semiconductor. Therefore, it is possible to reduce the step of forming the diffusion layer on the columnar semiconductor layer.
  • the gate electrode and the gate wiring can be insulated from the columnar semiconductor layer and the fin-shaped semiconductor layer by the first gate insulating film formed around and at the bottom of the gate electrode and the gate wiring.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG. FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
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  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
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  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
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  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the
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  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
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  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
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  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
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  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
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  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG.
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  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG.
  • the semiconductor substrate is silicon, but other semiconductors may be used as long as they are semiconductors.
  • a first resist 102 for forming a fin-like silicon layer is formed on the silicon substrate 101.
  • the silicon substrate 101 is etched to form a fin-like silicon layer 103.
  • the fin-like silicon layer is formed using a resist as a mask this time, a hard mask such as an oxide film or a nitride film may be used.
  • the first resist 102 is removed.
  • a first insulating film 104 is deposited around the fin-like silicon layer 103.
  • An oxide film formed by high-density plasma or an oxide film formed by low-pressure CVD (Chemical Vapor Deposition) may be used as the first insulating film.
  • the first insulating film 104 is etched back to expose the upper portion of the fin-like silicon layer 103.
  • the process up to here is the same as the manufacturing method of the fin-like silicon layer of Non-Patent Document 2.
  • the first step of forming the fin-like semiconductor layer on the semiconductor substrate and forming the first insulating film around the fin-like semiconductor layer is shown.
  • a second insulating film is formed around the fin-like semiconductor layer, a first polysilicon is deposited and planarized on the second insulating film, and a third is formed on the first polysilicon.
  • a second resist for forming a gate wiring and a columnar semiconductor layer is formed in a direction perpendicular to the direction of the fin-shaped semiconductor layer, and the third insulating film and the first insulating film are formed. 1 polysilicon, the second insulating film, and the fin-like semiconductor layer are etched, whereby a columnar semiconductor layer, a first dummy gate made of the first polysilicon, and a first insulating film made of the third insulating film.
  • the 2nd process of forming a hard mask is shown.
  • a second insulating film 105 is formed around the fin-like silicon layer 103.
  • the second insulating film 105 is preferably an oxide film.
  • a first polysilicon 106 is deposited on the second insulating film 105 and planarized.
  • a third insulating film 107 is formed on the first polysilicon 106.
  • the third insulating film 107 is preferably a nitride film.
  • a second resist 108 for forming a gate wiring and a columnar silicon layer is formed in a direction perpendicular to the direction of the fin-shaped silicon layer 103.
  • the third insulating film 107 As shown in FIG. 11, by etching the third insulating film 107, the first polysilicon 106, the second insulating film 105, and the fin-like silicon layer 103, the columnar silicon layer 109 and the first silicon layer 109 are etched.
  • a first dummy gate 106a made of one polysilicon and a first hard mask 107a made of a third insulating film are formed.
  • the second resist 108 is removed.
  • the second insulating film is formed around the fin-like semiconductor layer, the first polysilicon is deposited and planarized on the second insulating film, and the third polysilicon is formed on the first polysilicon.
  • a second resist for forming a gate wiring and a columnar semiconductor layer is formed in a direction perpendicular to the direction of the fin-shaped semiconductor layer, and the third insulating film and the first insulating film are formed. 1 polysilicon, the second insulating film, and the fin-like semiconductor layer are etched, whereby a columnar semiconductor layer, a first dummy gate made of the first polysilicon, and a first insulating film made of the third insulating film.
  • a second step of forming a hard mask is shown.
  • a fourth insulating film is formed around the columnar semiconductor layer and the first dummy gate, and second polysilicon is deposited around the fourth insulating film. Planarizing, etching back, exposing the first hard mask, depositing a sixth insulating film, and etching to form a second hard mask on a sidewall of the first hard mask; A third step of forming a second dummy gate by etching the second polysilicon to remain on the side walls of the first dummy gate and the columnar semiconductor layer is shown.
  • a fourth insulating film 110 is formed around the columnar silicon layer 109 and the first dummy gate 106a.
  • the fourth insulating film 110 is preferably an oxide film.
  • a second polysilicon 113 is deposited around the fourth insulating film 110 and planarized.
  • the second polysilicon 113 is etched back to expose the first hard mask 107a.
  • a sixth insulating film 114 is deposited.
  • the sixth insulating film 114 is preferably a nitride film.
  • a second hard mask 114a is formed on the sidewall of the first hard mask 107a.
  • the second polysilicon 113 is etched to remain on the side walls of the first dummy gate 106a and the columnar semiconductor layer 109, thereby forming a second dummy gate 113a.
  • the area of the upper surface of the second dummy gate 113a can be made larger than the area of the lower surface of the second dummy gate 113a by using reverse taper etching.
  • the fourth insulating film is formed around the columnar semiconductor layer and the first dummy gate, and the second polysilicon is deposited around the fourth insulating film. Planarizing, etching back, exposing the first hard mask, depositing a sixth insulating film, and etching to form a second hard mask on a sidewall of the first hard mask;
  • a third step is shown in which the second dummy gate is formed by etching the second polysilicon so as to remain on the side walls of the first dummy gate and the columnar semiconductor layer.
  • a sidewall made of a fifth insulating film is formed around the second dummy gate to form a sidewall made of a fifth insulating film, and the upper part of the fin-like semiconductor layer and the columnar semiconductor are formed.
  • a fourth step is shown in which a second diffusion layer is formed below the layer, and a compound of a metal and a semiconductor is formed on the second diffusion layer.
  • a fifth insulating film 115 is formed around the second dummy gate 113a.
  • the fifth insulating film 115 is preferably a nitride film.
  • the fifth insulating film 115 is etched and left in the shape of a sidewall to form a sidewall 115a made of the fifth insulating film.
  • impurities are introduced to form a second diffusion layer 116 above the fin-like silicon layer 103 and below the columnar silicon layer 109.
  • a second diffusion layer 116 above the fin-like silicon layer 103 and below the columnar silicon layer 109.
  • boron In the case of a p-type diffusion layer, it is preferable to introduce boron. Impurity introduction may be performed before the fifth insulating film is formed.
  • a metal-semiconductor compound 117 is formed on the second diffusion layer 116.
  • the first and second hard masks 107 a and 114 a prevent the formation of a compound of a metal and a semiconductor on the first and second dummy gates 106 a and 113 a, and the fin-like semiconductor layer 103 is formed. Only a compound of a metal and a semiconductor can be formed.
  • a sidewall made of a fifth insulating film is formed around the second dummy gate to form a sidewall made of the fifth insulating film, and the upper part of the fin-like semiconductor layer and the columnar semiconductor are formed.
  • a fourth step is shown in which a second diffusion layer is formed below the layer, and a metal and semiconductor compound is formed on the second diffusion layer.
  • an interlayer insulating film is deposited, the second dummy gate and the upper portion of the first dummy gate are exposed, and the second dummy gate and the first dummy gate are formed.
  • 5 shows a fifth step of removing, forming a first gate insulating film around the columnar semiconductor layer and inside the fifth insulating film, depositing a first metal, and forming a gate electrode and a gate wiring. .
  • a contact stopper film 118 is deposited, and an interlayer insulating film 119 is deposited.
  • the contact stopper film 118 is preferably a nitride film.
  • chemical mechanical polishing is performed to expose the upper portions of the second dummy gate 113a and the first dummy gate 106a.
  • the second dummy gate 113a and the first dummy gate 106a are removed.
  • the second insulating film 105 and the fourth insulating film 110 are removed.
  • a first gate insulating film 120 is formed around the columnar silicon layer 109 and inside the fifth insulating film 115a.
  • the first metal 121 is deposited.
  • the first metal 121 is etched back to expose the upper portion of the columnar silicon layer 109.
  • a gate electrode 121 a is formed around the columnar silicon layer 109.
  • the gate wiring 121b is formed.
  • the gate electrode 121a and the gate wiring 121b are insulated from the columnar silicon layer 109 and the fin-shaped silicon layer 103 by the first gate insulating film 120 formed around and at the bottom of the gate electrode 121a and the gate wiring 121b. be able to.
  • a fifth step is shown in which a first gate insulating film is formed around the columnar semiconductor layer and inside the fifth insulating film, a first metal is deposited, and a gate electrode and a gate wiring are formed. It was done.
  • a second gate insulating film is deposited around the columnar semiconductor layer, on the gate electrode, and on the gate wiring, and a part of the second gate insulating film on the gate wiring is formed.
  • Depositing a second metal performing etch back, removing the second gate insulating film on the columnar semiconductor layer, depositing a third metal, and depositing the third metal and the second metal
  • the second metal connects the first contact that surrounds the upper sidewall of the columnar semiconductor layer, the upper portion of the first contact, and the upper portion of the columnar semiconductor layer.
  • the exposed first gate insulating film 120 is removed.
  • the first gate insulating film 120 becomes the first gate insulating film 120a.
  • a second gate insulating film 122 is deposited around the columnar silicon layer 109, on the gate electrode 121a, and on the gate wiring 121b.
  • a third resist 123 for removing a part of the second gate insulating film 122 on the gate wiring 121b is formed.
  • the second metal 124 is deposited.
  • the metal work function of the second metal 124 is preferably between 4.0 eV and 4.2 eV when the transistor is n-type.
  • the work function of the second metal 124 is preferably between 5.0 eV and 5.2 eV when the transistor is p-type.
  • the second metal 124 is etched back to form contact lines 124a.
  • the second gate insulating film 122 on the columnar silicon layer 109 is removed.
  • the second gate insulating film 122 becomes the second gate insulating film 122a.
  • a fourth resist 125 for forming contact holes is formed.
  • the contact hole 126 is formed by etching the interlayer insulating film 119 and the contact stopper film 118.
  • the fourth resist 125 is removed.
  • a third metal 127 is deposited. Thereby, the third contact 128 is formed.
  • the third metal 127 and the contact line 124a are etched to form the second metal on the first contact 124b surrounding the columnar silicon layer 109 and the gate wiring 121b.
  • the second contact 124c made of the second metal and the metal wiring 127a, 128b, 128c are formed.
  • the upper part of the first contact 124b and the upper part of the columnar silicon layer 109 are connected by a metal wiring 127b.
  • a second gate insulating film is deposited around the columnar semiconductor layer, on the gate electrode, and on the gate wiring, and a part of the second gate insulating film on the gate wiring is formed.
  • Depositing a second metal performing etch back, removing the second gate insulating film on the columnar semiconductor layer, depositing a third metal, and depositing the third metal and the second metal
  • the second metal connects the first contact that surrounds the upper sidewall of the columnar semiconductor layer, the upper portion of the first contact, and the upper portion of the columnar semiconductor layer.
  • a method for manufacturing SGT which is a gate last process, was formed by forming a fin-like semiconductor layer, a columnar semiconductor layer, a gate electrode and a gate wiring with two masks.
  • FIG. 1 shows the structure of a semiconductor device obtained by the above manufacturing method.
  • the semiconductor device of FIG. 1 is formed on the fin-like silicon layer 103, the first insulating film 104 formed around the fin-like silicon layer, and the fin-like silicon layer 103.
  • Columnar silicon layer 109, first gate insulating film 120a formed around columnar silicon layer 109, gate electrode 121a made of metal formed around first gate insulating film 120a, Gate wiring 121b made of a metal extending in a direction orthogonal to the fin-like silicon layer 103 connected to the gate electrode 121a, and the first and second gate electrodes 121a and the gate wiring 121b are formed around and at the bottom.
  • the first contact 124b, the upper part of the first contact 124b, and the upper part of the columnar silicon layer 109 are connected, and the area of the upper surface of the gate electrode 121a and the gate wiring 121b is It is larger than the area of the lower surface of the gate electrode 121a and the gate wiring 121b.
  • the gate electrode 121a and the gate wiring 121b can be insulated from the columnar silicon layer 109 and the fin-shaped silicon layer 103 by the gate insulating film 120a formed around and at the bottom of the gate electrode 121a and the gate wiring 121b. it can.

Abstract

２個のマスクで、フィン状半導体層、柱状半導体層、ゲート電極とゲート配線を形成し、ゲートラストプロセスであるＳＧＴの製造方法とその結果得られるＳＧＴの構造を提供する。本発明の方法は、半導体基板上のフィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、柱状半導体層と第１のポリシリコンによる第１のダミーゲートと第３の絶縁膜による第１のハードマスクとを形成する第２工程と、第２のハードマスクを形成し、第２のダミーゲートを形成する第３工程と、第５の絶縁膜からなるサイドウォールを形成し、第２の拡散層を形成する第４工程と、ゲート電極及びゲート配線を形成する第５工程と、第２の金属が前記柱状半導体層上部側壁を取り囲む第１のコンタクトと、前記第１のコンタクトの上部と前記柱状半導体層上部とは接続され、前記ゲート配線上に形成された前記第２の金属からなる第２のコンタクトを形成する第６工程とを含む。

Description

半導体装置の製造方法、及び、半導体装置
　本発明は半導体装置の製造方法、及び、半導体装置に関する。
　半導体集積回路、特にＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。このようなＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。このような問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている（例えば、特許文献１、特許文献２、特許文献３を参照）。
　従来のＳＧＴの製造方法では、シリコン柱を描画するためのマスクを用いて窒化膜ハードマスクが柱状に形成されたシリコン柱を形成し、平面状シリコン層を描画するためのマスクを用いてシリコン柱底部に平面状シリコン層を形成し、ゲート配線を描画するためのマスクを用いてゲート配線を形成している（例えば特許文献４を参照）。
　すなわち、３つのマスクを用いてシリコン柱、平面状シリコン層、ゲート配線を形成している。
　また、従来のＭＯＳトランジスタにおいて、メタルゲートプロセスと高温プロセスを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスが用いられている(非特許文献１)。ポリシリコンでゲートを作成し、その後、層間絶縁膜を堆積後、化学機械研磨によりポリシリコンゲートを露出し、ポリシリコンゲートをエッチング後、メタルを堆積している。そのためＳＧＴにおいてもメタルゲートプロセスと高温プロセスを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスを用いる必要がある。
　また、メタルを埋め込む際、孔の下部より孔の上部が狭いと、孔の上部が先に埋まり、空孔が発生する。
　また、ゲート配線と基板間の寄生容量を低減するために、従来のＭＯＳトランジスタでは、第１の絶縁膜を用いている。例えばＦＩＮＦＥＴ（非特許文献２）では、１つのフィン状半導体層の周囲に第１の絶縁膜を形成し、第１の絶縁膜をエッチバックし、フィン状半導体層を露出し、ゲート配線と基板間の寄生容量を低減している。そのためＳＧＴにおいてもゲート配線と基板間の寄生容量を低減するために第１の絶縁膜を用いる必要がある。ＳＧＴではフィン状半導体層に加えて、柱状半導体層があるため、柱状半導体層を形成するための工夫が必要である。
　シリコン柱が細くなると、シリコンの密度は５×１０22個／ｃｍ3であるから、シリコン柱内に不純物を存在させることが難しくなってくる。
　従来のＳＧＴでは、チャネル濃度を１０17ｃｍ-3以下と低不純物濃度とし、ゲート材料の仕事関数を変えることによってしきい値電圧を決定することが提案されている（例えば、特許文献５を参照）。
　平面型ＭＯＳトランジスタにおいて、ＬＤＤ領域のサイドウォールが低濃度層と同一の導電型を有する多結晶シリコンにより形成され、ＬＤＤ領域の表面キャリアがその仕事関数差によって誘起され、酸化膜サイドウォールＬＤＤ型ＭＯＳトランジスタに比してＬＤＤ領域のインピーダンスが低減できることが示されている（例えば、特許文献６を参照）。その多結晶シリコンサイドウォールは電気的にゲート電極と絶縁されていることが示されている。また図中には多結晶シリコンサイドウォールとソース・ドレインとは層間絶縁膜により絶縁していることが示されている。
特開平２－７１５５６号公報 特開平２－１８８９６６号公報 特開平３－１４５７６１号公報 特開２００９－１８２３１７号公報 特開２００４－３５６３１４号公報 特開平１１－２９７９８４号公報
IEDM2007 K.Mistry et.al, pp 247-250 IEDM2010 CC.Wu, et. al, 27.1.1-27.1.4.
　そこで、本発明は、２個のマスクで、フィン状半導体層、柱状半導体層、ゲート電極とゲート配線を形成し、ゲートラストプロセスであるＳＧＴの製造方法とその結果得られるＳＧＴの構造を提供することを目的とする。
　本発明の半導体装置の製造方法は、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、前記第１のポリシリコン上に第３の絶縁膜を形成し、ゲート配線と柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第３の絶縁膜と前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと前記第３の絶縁膜による第１のハードマスクとを形成する第２工程と、前記第２工程の後、前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し平坦化し、エッチバックし、前記第１のハードマスクを露出し、第６の絶縁膜を堆積し、エッチングすることにより、前記第１のハードマスクの側壁に、第２のハードマスクを形成し、前記第２のポリシリコンをエッチングすることにより、前記第１のダミーゲートと前記柱状半導体層の側壁に残存させ、第２のダミーゲートを形成する第３工程と、前記第３工程の後、前記第２のダミーゲートの周囲に、サイドウォール状に残存させ、第５の絶縁膜からなるサイドウォールを形成し、前記フィン状半導体層上部と前記柱状半導体層下部に第２の拡散層を形成し、前記第２の拡散層上に金属と半導体の化合物を形成する第４工程と、前記第４工程の後、層間絶縁膜を堆積し、前記第２のダミーゲートと前記第１のダミーゲートの上部を露出し、前記第２のダミーゲートと前記第１のダミーゲートを除去し、第１のゲート絶縁膜を前記柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、第１の金属を堆積し、ゲート電極及びゲート配線を形成する第５工程と、前記第５工程の後、前記柱状半導体層周囲と前記ゲート電極と前記ゲート配線上に第２のゲート絶縁膜を堆積し、前記ゲート配線上の一部の前記第２のゲート絶縁膜を除去し、第２の金属を堆積し、エッチバックを行い、前記柱状半導体層上の前記第２のゲート絶縁膜を除去し、第３の金属を堆積し、前記第３の金属と前記第２の金属の一部をエッチングすることで、第２の金属が前記柱状半導体層上部側壁を取り囲む第１のコンタクトと、前記第１のコンタクトの上部と前記柱状半導体層上部とは接続され、前記ゲート配線上に形成された前記第２の金属からなる第２のコンタクトを形成する第６工程と、を有することを特徴とする。
　また、前記第２のダミーゲートの上面の面積は、前記第２のダミーゲートの下面の面積より大きいことを特徴とする。
　また、前記第２工程は、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に前記第１のポリシリコンを堆積し平坦化し、前記ゲート配線と前記柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、前記柱状半導体層と前記第１のポリシリコンによる前記第１のダミーゲートを形成することを特徴とする。
　また、前記第４工程は、前記第２のダミーゲートの周囲に、前記第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記フィン状半導体層上部と前記柱状半導体層下部に前記第２の拡散層を形成し、前記第２の拡散層上に前記金属と半導体の化合物を形成することを特徴とする。
　また、前記第５工程は、層間絶縁膜を堆積し化学機械研磨し、前記第２のダミーゲートと前記第１のダミーゲートの上部を露出し、前記第２のダミーゲートと前記第１のダミーゲートを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、第１のゲート絶縁膜を前記柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、第１の金属を堆積し、エッチバックを行い、前記ゲート電極及び前記ゲート配線を形成することを特徴とする。
　また、前記第４工程の後、コンタクトストッパ膜を堆積することをさらに有することを特徴とする。
　また、前記第５工程の後、前記第１のゲート絶縁膜を除去する工程をさらに有することを特徴とする。
　また、前記第１のコンタクトの金属の仕事関数は、４．０ｅＶから４．２ｅＶの間であることを特徴とする。
　また、前記第１のコンタクトの金属の仕事関数は、５．０ｅＶから５．２ｅＶの間であることを特徴とする。
　また、本発明の半導体装置は、半導体基板上に形成されたフィン状半導体層と、前記フィン状半導体層の周囲に形成された第１の絶縁膜と、前記フィン状半導体層上に形成された柱状半導体層と、前記柱状半導体層の周囲に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の周囲に形成された金属からなるゲート電極と、前記ゲート電極に接続された前記フィン状半導体層に直交する方向に延在する金属からなるゲート配線と、前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記第１のゲート絶縁膜と、前記フィン状半導体層の上部と前記柱状半導体層の下部に形成された第２の拡散層と、前記柱状半導体層の上部側壁の周囲に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の周囲に形成された第２の金属からなる第１のコンタクトと、を有し、前記ゲート電極と前記ゲート配線の上面の面積は前記ゲート電極と前記ゲート配線の下面の面積より大きく、前記第１のコンタクトの上部と前記柱状半導体層上部とは接続されることを特徴とする。
　また、前記ゲート配線上に形成された前記第２の金属からなる第２のコンタクトを有することを特徴とする。
　また、前記第１のコンタクトの第２の金属の仕事関数は、４．０ｅＶから４．２ｅＶの間であることを特徴とする。
　また、前記第１のコンタクトの第２の金属の仕事関数は、５．０ｅＶから５．２ｅＶの間であることを特徴とする。
　本発明によれば、２個のマスクで、フィン状シリコン層、柱状シリコン層、ゲート電極とゲート配線を形成し、ゲートラストプロセスであるＳＧＴの製造方法とその結果得られるＳＧＴの構造を提供することができる。
　半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、前記第１のポリシリコン上に第３の絶縁膜を形成し、ゲート配線と柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第３の絶縁膜と前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと前記第３の絶縁膜による第１のハードマスクとを形成する第２工程と、前記第２工程の後、前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し平坦化し、エッチバックし、前記第１のハードマスクを露出し、第６の絶縁膜を堆積し、エッチングすることにより、前記第１のハードマスクの側壁に、第２のハードマスクを形成し、前記第２のポリシリコンをエッチングすることにより、前記第１のダミーゲートと前記柱状半導体層の側壁に残存させ、第２のダミーゲートを形成する第３工程とを有することを特徴とすることにより、２個のマスクで、フィン状半導体層、柱状半導体層、後にゲート電極とゲート配線となる第１のダミーゲート及び第２のダミーゲートを形成することができ、工程数を削減することができる。
　また、第１と第２のハードマスクにより、第１と第２のダミーゲート上に金属と半導体の化合物が形成されることを防ぎ、フィン状半導体層上のみに金属と半導体の化合物を形成することができる。
　また、第２のポリシリコンをエッチングする際、逆テーパエッチングを用いることにより、前記第２のダミーゲートの上面の面積は、前記第２のダミーゲートの下面の面積より大きくすることができ、ゲートのための金属を埋め込む際、空孔が形成されないようにすることができる。
　柱状半導体層と、ゲート配線との合わせずれをなくすことができる。
　また、ポリシリコンで第１のダミーゲートと第２のダミーゲートを作成し、その後、層間絶縁膜を堆積後、化学機械研磨により第１のダミーゲートと第２のダミーゲートを露出し、ポリシリコンゲートをエッチング後、金属を堆積する従来のメタルゲートラストの製造方法を用いることができるため、メタルゲートＳＧＴを容易に形成できる。
　メタルゲートラストプロセスをＳＧＴに適用しようとすると、柱状半導体層上部がポリシリコンゲートに覆われるため、柱状半導体層上部に拡散層を形成することが難しい。従って、ポリシリコンゲート形成前に柱状半導体層上部に拡散層を形成することとなる。一方、本発明では、柱状半導体層上部に拡散層を形成せず、柱状半導体層上部を金属と半導体との仕事関数差によってｎ型半導体層もしくはｐ型半導体層として機能させることができる。従って、柱状半導体層上部に拡散層を形成する工程を削減することができる。
　また、前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記第１のゲート絶縁膜により、ゲート電極とゲート配線を、柱状半導体層とフィン状半導体層から絶縁することができる。
（ａ）は本発明に係る半導体装置の平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。
　以下に、本発明の実施形態に係るＳＧＴの構造を形成するための製造工程を、図２～図４４を参照して説明する。
　まず、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程を示す。本実施例では、半導体基板をシリコンとしたが、半導体であればシリコン以外のものでもよい。
　図２に示すように、シリコン基板１０１上にフィン状シリコン層を形成するための第１のレジスト１０２を形成する。
　図３に示すように、シリコン基板１０１をエッチングし、フィン状シリコン層１０３を形成する。今回はレジストをマスクとしてフィン状シリコン層を形成したが、酸化膜や窒化膜といったハードマスクを用いてもよい。
　図４に示すように、第１のレジスト１０２を除去する。
　図５に示すように、フィン状シリコン層１０３の周囲に第１の絶縁膜１０４を堆積する。第１の絶縁膜として高密度プラズマによる酸化膜や低圧CVD(Chemical Vapor Deposition)による酸化膜を用いてもよい。
　図６に示すように、第１の絶縁膜１０４をエッチバックし、フィン状シリコン層１０３の上部を露出する。ここまでは、非特許文献２のフィン状シリコン層の製法と同じである。
　以上により半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程が示された。
　次に、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、前記第１のポリシリコン上に第３の絶縁膜を形成し、ゲート配線と柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第３の絶縁膜と前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと前記第３の絶縁膜による第１のハードマスクとを形成する第２工程を示す。
　図７に示すように、前記フィン状シリコン層１０３の周囲に第２の絶縁膜１０５を形成する。第２の絶縁膜１０５は、酸化膜が好ましい。
　図８に示すように、前記第２の絶縁膜１０５の上に第１のポリシリコン１０６を堆積し平坦化する。
　図９に示すように、前記第１のポリシリコン１０６上に第３の絶縁膜１０７を形成する。第３の絶縁膜１０７は、窒化膜が好ましい。
　図１０に示すように、ゲート配線と柱状シリコン層を形成するための第２のレジスト１０８を、前記フィン状シリコン層１０３の方向に対して垂直の方向に形成する。
　図１１に示すように、前記第３の絶縁膜１０７と前記第１のポリシリコン１０６と前記第２の絶縁膜１０５と前記フィン状シリコン層１０３をエッチングすることにより、柱状シリコン層１０９と前記第１のポリシリコンによる第１のダミーゲート１０６ａと第３の絶縁膜による第１のハードマスク１０７ａを形成する。
　図１２に示すように、第２のレジスト１０８を除去する。
　以上により、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、前記第１のポリシリコン上に第３の絶縁膜を形成し、ゲート配線と柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第３の絶縁膜と前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと前記第３の絶縁膜による第１のハードマスクとを形成する第２工程が示された。
　次に、前記第２工程の後、前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し平坦化し、エッチバックし、前記第１のハードマスクを露出し、第６の絶縁膜を堆積し、エッチングすることにより、前記第１のハードマスクの側壁に、第２のハードマスクを形成し、前記第２のポリシリコンをエッチングすることにより、前記第１のダミーゲートと前記柱状半導体層の側壁に残存させ、第２のダミーゲートを形成する第３工程を示す。
　図１３に示すように、前記柱状シリコン層１０９と前記第１のダミーゲート１０６ａの周囲に第４の絶縁膜１１０を形成する。第４の絶縁膜１１０は、酸化膜が好ましい。
　図１４に示すように、前記第４の絶縁膜１１０の周囲に第２のポリシリコン１１３を堆積し平坦化する。
　図１５に示すように、第２のポリシリコン１１３をエッチバックし、前記第１のハードマスク１０７ａを露出する。
　図１６に示すように、第６の絶縁膜１１４を堆積する。第６の絶縁膜１１４は窒化膜が好ましい。
　図１７に示すように、第６の絶縁膜１１４をエッチングすることにより、前記第１のハードマスク１０７ａの側壁に、第２のハードマスク１１４ａを形成する。
　図１８に示すように、前記第２のポリシリコン１１３をエッチングすることにより、前記第１のダミーゲート１０６ａと前記柱状半導体層１０９の側壁に残存させ、第２のダミーゲート１１３ａを形成する。第２のポリシリコン１１３をエッチングする際、逆テーパエッチングを用いることにより、前記第２のダミーゲート１１３ａの上面の面積は、前記第２のダミーゲート１１３ａの下面の面積より大きくすることができ、ゲートのための金属を埋め込む際、空孔が形成されないようにすることができる。
　以上により、前記第２工程の後、前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し平坦化し、エッチバックし、前記第１のハードマスクを露出し、第６の絶縁膜を堆積し、エッチングすることにより、前記第１のハードマスクの側壁に、第２のハードマスクを形成し、前記第２のポリシリコンをエッチングすることにより、前記第１のダミーゲートと前記柱状半導体層の側壁に残存させ、第２のダミーゲートを形成する第３工程が示された。
　次に、前記第３工程の後、前記第２のダミーゲートの周囲に、サイドウォール状に残存させ、第５の絶縁膜からなるサイドウォールを形成し、前記フィン状半導体層上部と前記柱状半導体層下部に第２の拡散層を形成し、前記第２の拡散層上に金属と半導体の化合物を形成する第４工程を示す。
　図１９に示すように、前記第２のダミーゲート１１３ａの周囲に、第５の絶縁膜１１５を形成する。第５の絶縁膜１１５は、窒化膜が好ましい。
　図２０に示すように、第５の絶縁膜１１５をエッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォール１１５ａを形成する。
　図２１に示すように、不純物を導入し、前記フィン状シリコン層１０３上部と前記柱状シリコン層１０９下部に第２の拡散層１１６を形成する。ｎ型拡散層のときは、砒素やリンを導入することが好ましい。ｐ型拡散層のときは、ボロンを導入することが好ましい。不純物導入は、第５の絶縁膜形成前に行ってもよい。
　図２２に示すように、前記第２の拡散層１１６上に金属と半導体の化合物１１７を形成する。このとき、また、第１と第２のハードマスク１０７ａ、１１４ａにより、第１と第２のダミーゲート１０６ａ、１１３ａ上に金属と半導体の化合物が形成されることを防ぎ、フィン状半導体層１０３上のみに金属と半導体の化合物を形成することができる。
　以上により、前記第３工程の後、前記第２のダミーゲートの周囲に、サイドウォール状に残存させ、第５の絶縁膜からなるサイドウォールを形成し、前記フィン状半導体層上部と前記柱状半導体層下部に第２の拡散層を形成し、前記第２の拡散層上に金属と半導体の化合物を形成する第４工程が示された。
　次に、前記第４工程の後、層間絶縁膜を堆積し、前記第２のダミーゲートと前記第１のダミーゲートの上部を露出し、前記第２のダミーゲートと前記第１のダミーゲートを除去し、第１のゲート絶縁膜を前記柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、第１の金属を堆積し、ゲート電極及びゲート配線を形成する第５工程を示す。
　図２３に示すように、コンタクトストッパ膜１１８を堆積し、層間絶縁膜１１９を堆積する。コンタクトストッパ膜１１８として、窒化膜が好ましい。
　図２４に示すように、化学機械研磨し、前記第２のダミーゲート１１３ａと前記第１のダミーゲート１０６ａの上部を露出する。
　図２５に示すように、前記第２のダミーゲート１１３ａと前記第１のダミーゲート１０６ａを除去する。
　図２６に示すように、前記第２の絶縁膜１０５と前記第４の絶縁膜１１０を除去する。
　図２７に示すように、第１のゲート絶縁膜１２０を前記柱状シリコン層１０９の周囲と前記第５の絶縁膜１１５ａの内側に形成する。
　図２８に示すように、第１の金属１２１を堆積する。
　図２９に示すように、第１の金属１２１のエッチバックを行い、柱状シリコン層１０９上部を露出する。柱状シリコン層１０９の周囲にゲート電極１２１ａが形成される。また、ゲート配線１２１ｂが形成される。前記ゲート電極１２１ａと前記ゲート配線１２１ｂの周囲と底部に形成された前記第１のゲート絶縁膜１２０により、ゲート電極１２１ａとゲート配線１２１ｂとを、柱状シリコン層１０９とフィン状シリコン層１０３から絶縁することができる。
　以上により、前記第４工程の後、層間絶縁膜を堆積し、前記第２のダミーゲートと前記第１のダミーゲートの上部を露出し、前記第２のダミーゲートと前記第１のダミーゲートを除去し、第１のゲート絶縁膜を前記柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、第１の金属を堆積し、ゲート電極及びゲート配線を形成する第５工程が示された。
　次に、前記第５工程の後、前記柱状半導体層周囲と前記ゲート電極と前記ゲート配線上に第２のゲート絶縁膜を堆積し、前記ゲート配線上の一部の前記第２のゲート絶縁膜を除去し、第２の金属を堆積し、エッチバックを行い、前記柱状半導体層上の前記第２のゲート絶縁膜を除去し、第３の金属を堆積し、前記第３の金属と前記第２の金属の一部をエッチングすることで、第２の金属が前記柱状半導体層上部側壁を取り囲む第１のコンタクトと、前記第１のコンタクトの上部と前記柱状半導体層上部とは接続されるのであって、前記ゲート配線上に形成された前記第２の金属からなる第２のコンタクトを形成する第６工程を示す。
　図３０に示すように、露出した第１のゲート絶縁膜１２０を除去する。第１のゲート絶縁膜１２０は、第１のゲート絶縁膜１２０ａとなる。
　図３１に示すように、前記柱状シリコン層１０９周囲と前記ゲート電極１２１ａと前記ゲート配線１２１ｂ上に第２のゲート絶縁膜１２２を堆積する。
　図３２に示すように、前記ゲート配線１２１ｂ上の一部の前記第２のゲート絶縁膜１２２を除去するための第３のレジスト１２３を形成する。
　図３３に示すように、前記ゲート配線１２１ｂ上の一部の前記第２のゲート絶縁膜１２２を除去する。
　図３４に示すように、第３のレジスト１２３を除去する。
　図３５に示すように、第２の金属１２４を堆積する。第２の金属１２４の金属の仕事関数は、トランジスタがｎ型のときは、４．０ｅＶから４．２ｅＶの間であることが好ましい。また、第２の金属１２４の仕事関数は、トランジスタがｐ型のときは、５．０ｅＶから５．２ｅＶの間であることが好ましい。
　図３６に示すように、第２の金属１２４のエッチバックを行い、コンタクト線１２４ａを形成する。
　図３７に示すように、前記柱状シリコン層１０９上の前記第２のゲート絶縁膜１２２を除去する。第２のゲート絶縁膜１２２は、第２のゲート絶縁膜１２２ａとなる。
　図３８に示すように、コンタクト孔を形成するための第４のレジスト１２５を形成する。
　図３９に示すように、層間絶縁膜１１９、コンタクトストッパ膜１１８をエッチングすることにより、コンタクト孔１２６を形成する。
　図４０に示すように、第４のレジスト１２５を除去する。
　図４１に示すように、第３の金属１２７を堆積する。これにより、第３のコンタクト１２８が形成される。
　図４２に示すように、第５のレジスト１２９、１３０、１３１を形成する。
　図４３に示すように、第３の金属１２７とコンタクト線１２４ａをエッチングすることにより、第２の金属が前記柱状シリコン層１０９上部側壁を取り囲む第１のコンタクト１２４ｂと、前記ゲート配線１２１ｂ上に形成された前記第２の金属からなる第２のコンタクト１２４ｃと、金属配線１２７ａ、１２８ｂ、１２８ｃが形成される。第１のコンタクト１２４ｂの上部と柱状シリコン層１０９上部とは金属配線１２７ｂにより接続される。
　図４４に示すように、第５のレジスト１２９、１３０、１３１を除去する。
　以上により、前記第５工程の後、前記柱状半導体層周囲と前記ゲート電極と前記ゲート配線上に第２のゲート絶縁膜を堆積し、前記ゲート配線上の一部の前記第２のゲート絶縁膜を除去し、第２の金属を堆積し、エッチバックを行い、前記柱状半導体層上の前記第２のゲート絶縁膜を除去し、第３の金属を堆積し、前記第３の金属と前記第２の金属の一部をエッチングすることで、第２の金属が前記柱状半導体層上部側壁を取り囲む第１のコンタクトと、前記第１のコンタクトの上部と前記柱状半導体層上部とは接続されるのであって、前記ゲート配線上に形成された前記第２の金属からなる第２のコンタクトを形成する第６工程が示された。
　以上により、２個のマスクで、フィン状半導体層、柱状半導体層、ゲート電極とゲート配線を形成し、ゲートラストプロセスであるＳＧＴの製造方法が示された。
　上記製造方法によって得られる半導体装置の構造を図１に示す。
　図1の半導体装置は、シリコン基板１０１上に形成されたフィン状シリコン層１０３と、前記フィン状シリコン層の周囲に形成された第１の絶縁膜１０４と、前記フィン状シリコン層１０３上に形成された柱状シリコン層１０９と、前記柱状シリコン層１０９の周囲に形成された第１のゲート絶縁膜１２０ａと、前記第１のゲート絶縁膜１２０ａの周囲に形成された金属からなるゲート電極１２１ａと、前記ゲート電極１２１ａに接続された前記フィン状シリコン層１０３に直交する方向に延在する金属からなるゲート配線１２１ｂと、前記ゲート電極１２１ａと前記ゲート配線１２１ｂの周囲と底部に形成された前記第１のゲート絶縁膜１２０ａと、前記フィン状シリコン層１０３の上部と前記柱状シリコン層１０９の下部に形成された第２の拡散層１１６と、前記柱状シリコン層１０９の上部側壁の周囲に形成された第２のゲート絶縁膜１２２ａと、前記第２のゲート絶縁膜１２２ａの周囲に形成された第２の金属からなる第１のコンタクト１２４ｂと、前記第１のコンタクト１２４ｂの上部と前記柱状シリコン層１０９上部とは接続されるのであって、を有し、前記ゲート電極１２１ａと前記ゲート配線１２１ｂの上面の面積は前記ゲート電極１２１ａと前記ゲート配線１２１ｂの下面の面積より大きい。。
　また、前記ゲート配線１２１ｂ上に形成された前記第２の金属からなる第２のコンタクト１２４ｃと、を有する。
　セルフアラインで形成されるので、柱状シリコン層１０９と、ゲート配線１２１ｂとの合わせずれをなくすことができる。
　また、前記ゲート電極１２１ａと前記ゲート配線１２１ｂの周囲と底部に形成された前記ゲート絶縁膜１２０ａにより、ゲート電極１２１ａとゲート配線１２１ｂを、柱状シリコン層１０９とフィン状シリコン層１０３から絶縁することができる。
　なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
　例えば、上記実施例において、ｐ型（ｐ+型を含む。）とｎ型（ｎ+型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。
１０１．シリコン基板
１０２．第１のレジスト
１０３．フィン状シリコン層
１０４．第１の絶縁膜
１０５．第２の絶縁膜
１０６．第１のポリシリコン
１０６ａ．第１のダミーゲート
１０７．第３の絶縁膜
１０７ａ．第１のハードマスク
１０８．第２のレジスト
１０９．柱状シリコン層
１１０．第４の絶縁膜
１１３．第２のポリシリコン
１１３ａ．第２のダミーゲート
１１４．第６の絶縁膜
１１４ａ．第２のハードマスク
１１５．第５の絶縁膜
１１５ａ．サイドウォール
１１６．第２の拡散層
１１７．金属と半導体の化合物
１１８．コンタクトストッパ膜
１１９．層間絶縁膜
１２０．第１のゲート絶縁膜
１２０ａ．第１のゲート絶縁膜
１２１．第１の金属
１２１ａ．ゲート電極
１２１ｂ．ゲート配線
１２２．第２のゲート絶縁膜
１２２ａ．第２のゲート絶縁膜
１２３．第３のレジスト
１２４．第２の金属
１２４ａ．コンタクト線
１２４ｂ．第１のコンタクト
１２４ｃ．第２のコンタクト
１２５．第４のレジスト
１２６．コンタクト孔
１２７．第３の金属
１２７ａ．金属配線
１２７ｂ．金属配線
１２７ｃ．金属配線
１２８．第３のコンタクト
１２９．第５のレジスト
１３０．第５のレジスト
１３１．第５のレジスト

Claims (13)

  1. 　半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、
    　前記第１工程の後、
    　前記フィン状半導体層の周囲に第２の絶縁膜を形成し、
    　前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、前記第１のポリシリコン上に第３の絶縁膜を形成し、
    　ゲート配線と柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、
    　前記第３の絶縁膜と前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと前記第３の絶縁膜による第１のハードマスクとを形成する第２工程と、
    　前記第２工程の後、前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し平坦化し、エッチバックし、前記第１のハードマスクを露出し、第６の絶縁膜を堆積し、エッチングすることにより、前記第１のハードマスクの側壁に、第２のハードマスクを形成し、前記第２のポリシリコンをエッチングすることにより、前記第１のダミーゲートと前記柱状半導体層の側壁に残存させ、第２のダミーゲートを形成する第３工程と、
    　前記第３工程の後、前記第２のダミーゲートの周囲に、サイドウォール状に残存させ、第５の絶縁膜からなるサイドウォールを形成し、前記フィン状半導体層上部と前記柱状半導体層下部に第２の拡散層を形成し、前記第２の拡散層上に金属と半導体の化合物を形成する第４工程と、
    　前記第４工程の後、層間絶縁膜を堆積し、前記第２のダミーゲートと前記第１のダミーゲートの上部を露出し、前記第２のダミーゲートと前記第１のダミーゲートを除去し、第１のゲート絶縁膜を前記柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、第１の金属を堆積し、ゲート電極及びゲート配線を形成する第５工程と、
    　前記第５工程の後、前記柱状半導体層周囲と前記ゲート電極と前記ゲート配線上に第２のゲート絶縁膜を堆積し、前記ゲート配線上の一部の前記第２のゲート絶縁膜を除去し、第２の金属を堆積し、エッチバックを行い、前記柱状半導体層上の前記第２のゲート絶縁膜を除去し、第３の金属を堆積し、前記第３の金属と前記第２の金属の一部をエッチングすることで、第２の金属が前記柱状半導体層上部側壁を取り囲む第１のコンタクトと、前記第１のコンタクトの上部と前記柱状半導体層上部とは接続され、前記ゲート配線上に形成された前記第２の金属からなる第２のコンタクトを形成する第６工程と、を有することを特徴とする半導体装置の製造方法。
  2. 　前記第２のダミーゲートの上面の面積は、前記第２のダミーゲートの下面の面積より大きいことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 　前記第２工程は、
    　前記フィン状半導体層の周囲に第２の絶縁膜を形成し、
    　前記第２の絶縁膜の上に前記第１のポリシリコンを堆積し平坦化し、
    　前記ゲート配線と前記柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、
    　前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、前記柱状半導体層と前記第１のポリシリコンによる前記第１のダミーゲートを形成する、
    ことを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 　前記第４工程は、前記第２のダミーゲートの周囲に、前記第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記フィン状半導体層上部と前記柱状半導体層下部に前記第２の拡散層を形成し、前記第２の拡散層上に前記金属と半導体の化合物を形成する、ことを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 　前記第５工程せ、層間絶縁膜を堆積し化学機械研磨し、前記第２のダミーゲートと前記第１のダミーゲートの上部を露出し、前記第２のダミーゲートと前記第１のダミーゲートを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、第１のゲート絶縁膜を前記柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、第１の金属を堆積し、エッチバックを行い、前記ゲート電極及び前記ゲート配線を形成する、ことを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 　前記第４工程の後、コンタクトストッパ膜を堆積することをさらに有することを特徴とする請求項４に記載の半導体装置の製造方法。
  7. 　前記第５工程の後、前記第１のゲート絶縁膜を除去する工程をさらに有することを特徴とする請求項１に記載の半導体装置の製造方法。
  8. 　前記第１のコンタクトの金属の仕事関数は、４．０ｅＶから４．２ｅＶの間であることを特徴とする請求項１に記載の半導体装置の製造方法。
  9. 　前記第１のコンタクトの金属の仕事関数は、５．０ｅＶから５．２ｅＶの間であることを特徴とする請求項１に記載の半導体装置の製造方法。
  10. 　半導体基板上に形成されたフィン状半導体層と、　前記フィン状半導体層の周囲に形成された第１の絶縁膜と、
    　前記フィン状半導体層上に形成された柱状半導体層と、
    　前記柱状半導体層の周囲に形成された第１のゲート絶縁膜と、
    　前記第１のゲート絶縁膜の周囲に形成された金属からなるゲート電極と、
    　前記ゲート電極に接続された前記フィン状半導体層に直交する方向に延在する金属からなるゲート配線と、
    　前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記第１のゲート絶縁膜と、
    　前記フィン状半導体層の上部と前記柱状半導体層の下部に形成された第２の拡散層と、
    　前記柱状半導体層の上部側壁の周囲に形成された第２のゲート絶縁膜と、
    　前記第２のゲート絶縁膜の周囲に形成された第２の金属からなる第１のコンタクトと、
    を有し、
    　前記ゲート電極と前記ゲート配線の上面の面積は前記ゲート電極と前記ゲート配線の下面の面積より大きく、前記第１のコンタクトの上部と前記柱状半導体層上部とが接続されている、ことを特徴とする半導体装置。
  11. 　前記ゲート配線上に形成された前記第２の金属からなる第２のコンタクトをさらに有することを特徴とする請求項１０に記載の半導体装置。
  12. 　前記第１のコンタクトの第２の金属の仕事関数は、４．０ｅＶから４．２ｅＶの間であることを特徴とする請求項１０に記載の半導体装置。
  13. 　前記第１のコンタクトの第２の金属の仕事関数は、５．０ｅＶから５．２ｅＶの間であることを特徴とする請求項１０に記載の半導体装置。
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