WO2014199433A1 - 半導体装置の製造方法、及び、半導体装置 - Google Patents

半導体装置の製造方法、及び、半導体装置 Download PDF

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舛岡　富士雄
広記 中村
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    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts

Definitions

  • the present invention relates to a semiconductor device manufacturing method and a semiconductor device.
  • SGT Surrounding Gate Transistor
  • a silicon pillar in which a nitride film hard mask is formed in a columnar shape is formed using a mask for drawing a silicon pillar, and a silicon pillar is drawn using a mask for drawing a planar silicon layer.
  • a planar silicon layer is formed at the bottom, and a gate wiring is formed using a mask for drawing the gate wiring (see, for example, Patent Document 4). That is, a silicon pillar, a planar silicon layer, and a gate wiring are formed using three masks.
  • Non-patent Document 1 a metal gate last process for creating a metal gate after a high temperature process is used in an actual product in order to achieve both a metal gate process and a high temperature process.
  • an interlayer insulating film is deposited, then the polysilicon gate is exposed by chemical mechanical polishing, and after etching the polysilicon gate, a metal is deposited. Therefore, also in SGT, in order to make a metal gate process and a high temperature process compatible, it is necessary to use the metal gate last process which produces a metal gate after a high temperature process.
  • the conventional MOS transistor uses the first insulating film.
  • FINFET Non-patent Document 2
  • a first insulating film is formed around one fin-like semiconductor layer, the first insulating film is etched back, the fin-like semiconductor layer is exposed, and the gate wiring and the substrate The parasitic capacitance between them is reduced. Therefore, also in SGT, it is necessary to use the first insulating film in order to reduce the parasitic capacitance between the gate wiring and the substrate.
  • SGT since there is a columnar semiconductor layer in addition to the fin-shaped semiconductor layer, a device for forming the columnar semiconductor layer is required.
  • JP-A-2-71556 Japanese Patent Laid-Open No. 2-188966 Japanese Patent Laid-Open No. 3-145761 JP 2009-182317 A IEDM2007 K.Mistry et.al, pp 247-250 IEDM2010 CC.Wu, et. Al, 27.1.1-27.1.4.
  • an object of the present invention is to provide a method of manufacturing SGT which is a gate last process and a structure of SGT obtained as a result of forming a fin-like semiconductor layer, a columnar semiconductor layer, a gate electrode and a gate wiring with two masks. To do.
  • the method for manufacturing a semiconductor device of the present invention includes a first step of forming a fin-like semiconductor layer on a semiconductor substrate and forming a first insulating film around the fin-like semiconductor layer, and after the first step, A second insulating film is formed around the fin-shaped semiconductor layer, a first polysilicon is deposited on the second insulating film and planarized, and a second wiring for forming a gate wiring and a columnar semiconductor layer is formed.
  • the columnar semiconductor layer is formed by etching the first polysilicon, the second insulating film, and the fin-shaped semiconductor layer in a direction perpendicular to the direction of the fin-shaped semiconductor layer.
  • a second step of forming a first dummy gate made of the first polysilicon is
  • the method further includes depositing a first polysilicon on the second insulating film and planarizing the first polysilicon, and then forming a third insulating film on the first polysilicon.
  • a fourth insulating film is formed around the columnar semiconductor layer and the first dummy gate, and second polysilicon is deposited around the fourth insulating film, It has a third step of forming a second dummy gate by etching and remaining on the side walls of the first dummy gate and the columnar semiconductor layer.
  • a third resist is formed, etch back is performed, and the upper portion of the columnar semiconductor layer is exposed to expose the columnar semiconductor.
  • a first diffusion layer is formed on the upper layer.
  • a fifth insulating film is formed around the second dummy gate, etched, and left in a sidewall shape to form a sidewall made of the fifth insulating film, and the fin-like semiconductor
  • the method includes a fourth step of forming a second diffusion layer above the layer and below the columnar semiconductor layer, and forming a metal-semiconductor compound on the second diffusion layer.
  • a contact stopper film is deposited, an interlayer insulating film is deposited, and chemical mechanical polishing is performed to expose the second dummy gate and the upper portion of the first dummy gate, The dummy gate and the first dummy gate are removed, the second insulating film and the fourth insulating film are removed, and the gate insulating film is disposed around the columnar semiconductor layer and inside the fifth insulating film.
  • a fifth step of forming a gate electrode and a gate wiring by depositing a metal film, performing an etch back, and forming a gate electrode.
  • the semiconductor device of the present invention is formed on the fin-like semiconductor layer, the fin-like semiconductor layer formed on the semiconductor substrate, the first insulating film formed around the fin-like semiconductor layer, and the fin-like semiconductor layer.
  • the width of the columnar semiconductor layer and the width of the columnar semiconductor layer in the direction orthogonal to the fin-shaped semiconductor layer is the same as the width of the fin-shaped semiconductor layer in the direction orthogonal to the fin-shaped semiconductor layer, and is formed around the columnar semiconductor layer.
  • the gate insulating film formed on the periphery and bottom of the gate electrode and the gate wiring, and the width outside the gate electrode and the width of the gate wiring are the same, and is formed above the columnar semiconductor layer.
  • a fin-like silicon layer, a columnar silicon layer, a gate electrode and a gate wiring are formed with two masks, and a method for producing SGT, which is a gate last process, and the resulting SGT structure are provided. be able to.
  • a first polysilicon is deposited and planarized on the second insulating film, and a second resist for forming a gate wiring and a columnar semiconductor layer is formed on the fin-shaped semiconductor layer.
  • Forming the first polysilicon, the second insulating film, and the fin-like semiconductor layer by etching the first polysilicon, the second insulating film, and the fin-like semiconductor layer; A second step of forming a dummy gate; a fourth insulating film is formed around the columnar semiconductor layer and the first dummy gate; and a second polysilicon is deposited around the fourth insulating film.
  • the first dummy gate and the second dummy gate are made of polysilicon, and after that, an interlayer insulating film is deposited, and then the first dummy gate and the second dummy gate are exposed by chemical mechanical polishing. Since the conventional metal gate last manufacturing method of depositing metal after etching the gate can be used, the metal gate SGT can be easily formed.
  • the gate electrode and the gate wiring can be insulated from the columnar semiconductor layer and the fin-shaped semiconductor layer by the gate insulating film formed around and at the bottom of the gate electrode and the gate wiring.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG. FIG.
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  • a first step of forming a fin-like semiconductor layer on a semiconductor substrate and forming a first insulating film around the fin-like semiconductor layer is shown.
  • the silicon substrate is used, but a substrate made of another semiconductor may be used.
  • a first resist 102 for forming a fin-like silicon layer is formed on the silicon substrate 101.
  • the silicon substrate 101 is etched to form a fin-like silicon layer 103.
  • the fin-like silicon layer is formed using a resist as a mask this time, a hard mask such as an oxide film or a nitride film may be used.
  • the first resist 102 is removed.
  • a first insulating film 104 is deposited around the fin-like silicon layer 103.
  • an oxide film formed by high-density plasma or an oxide film formed by low-pressure CVD (Chemical Vapor Deposition) may be used.
  • the first insulating film 104 is etched back to expose the upper portion of the fin-like silicon layer 103.
  • the process up to here is the same as the manufacturing method of the fin-like silicon layer of Non-Patent Document 2.
  • the first step of forming the fin-like silicon layer 103 on the silicon substrate 101 and forming the first insulating film 104 around the fin-like silicon layer 103 has been shown.
  • a second insulating film is formed around the fin-shaped semiconductor layer, and first polysilicon is deposited and planarized on the second insulating film to form a gate wiring and a columnar semiconductor layer.
  • the second resist is formed in a direction perpendicular to the direction of the fin-shaped semiconductor layer, and the first polysilicon, the second insulating film, and the fin-shaped semiconductor layer are etched to form a columnar shape.
  • a second step of forming a semiconductor layer and a first dummy gate made of the first polysilicon is shown.
  • a second insulating film 105 is formed around the fin-like silicon layer 103.
  • the second insulating film 105 is preferably an oxide film.
  • a first polysilicon 106 is deposited on the second insulating film 105 and planarized.
  • a third insulating film 107 is formed on the first polysilicon 106.
  • the third insulating film 107 is preferably a nitride film.
  • a second resist 108 for forming a gate wiring and a columnar silicon layer is formed in a direction perpendicular to the direction of the fin-shaped silicon layer 103.
  • the third insulating film 107 As shown in FIG. 11, by etching the third insulating film 107, the first polysilicon 106, the second insulating film 105, and the fin-like silicon layer 103, the columnar silicon layer 109 and the first silicon layer 109 are etched. A first dummy gate 106 made of one polysilicon is formed.
  • the third insulating film 107 functions as a hard mask.
  • the third insulating film may not be used.
  • the second resist 108 is removed.
  • the second insulating film is formed around the fin-like semiconductor layer, the first polysilicon is deposited and planarized on the second insulating film, and the gate wiring and the columnar semiconductor layer are formed.
  • the second resist is formed in a direction perpendicular to the direction of the fin-shaped semiconductor layer, and the first polysilicon, the second insulating film, and the fin-shaped semiconductor layer are etched to form a columnar shape.
  • a second step of forming a semiconductor layer and a first dummy gate made of the first polysilicon is shown.
  • a fourth insulating film is formed around the columnar semiconductor layer and the first dummy gate, and second polysilicon is deposited around the fourth insulating film.
  • a fourth insulating film 110 is formed around the columnar silicon layer 109 and the first dummy gate 106.
  • the fourth insulating film 110 is preferably an oxide film.
  • a third resist 111 is formed and etched back to expose the upper part of the columnar silicon layer 109.
  • impurities are introduced to form a first diffusion layer 112 on the columnar silicon layer 109.
  • a first diffusion layer 112 In the case of an n-type diffusion layer, it is preferable to introduce arsenic or phosphorus. In the case of a p-type diffusion layer, it is preferable to introduce boron.
  • the third resist 111 is removed.
  • a second polysilicon 113 is deposited around the fourth insulating film 110.
  • the second polysilicon 113 is etched, and the remaining portion of the second polysilicon 113 is left on the side walls of the first dummy gate 106 and the columnar silicon layer 109 to form the second polysilicon 113.
  • the dummy gate 113 is formed.
  • the fourth insulating film is formed around the columnar semiconductor layer and the first dummy gate, and the second polysilicon is deposited around the fourth insulating film.
  • the third step of forming the second dummy gate by etching is left on the side walls of the first dummy gate and the columnar semiconductor layer.
  • a fifth insulating film is formed around the second dummy gate, etched, and left in a sidewall shape to form a sidewall made of the fifth insulating film, and the fin shape
  • a fourth step is shown in which a second diffusion layer is formed on the upper part of the semiconductor layer and the lower part of the columnar semiconductor layer, and a compound of metal and semiconductor is formed on the second diffusion layer.
  • a fifth insulating film 114 is formed around the second dummy gate 113.
  • the fifth insulating film 114 is preferably a nitride film.
  • the fifth insulating film 114 is etched and left in the shape of a sidewall to form a sidewall 114 made of the fifth insulating film.
  • impurities are introduced to form a second diffusion layer 115 above the fin-like silicon layer 103 and below the columnar silicon layer 109.
  • a second diffusion layer 115 above the fin-like silicon layer 103 and below the columnar silicon layer 109.
  • boron In the case of a p-type diffusion layer, it is preferable to introduce boron.
  • a metal-semiconductor compound 116 is formed on the second diffusion layer 115.
  • a metal-semiconductor compound 117 is also formed on the second dummy gate 113.
  • a fifth insulating film is formed around the second dummy gate, etched, and left in a sidewall shape to form a sidewall made of the fifth insulating film.
  • a fourth step is shown in which a second diffusion layer is formed in the upper part of the semiconductor layer and the lower part of the columnar semiconductor layer, and a compound of metal and semiconductor is formed on the second diffusion layer.
  • a contact stopper film is deposited, an interlayer insulating film is deposited, and chemical mechanical polishing is performed to expose the upper portions of the second dummy gate and the first dummy gate, and 2 dummy gates and the first dummy gate are removed, the second insulating film and the fourth insulating film are removed, and the gate insulating film is formed around the columnar semiconductor layer and the fifth insulating film.
  • a fifth step of forming a gate electrode and a gate wiring by forming metal, depositing an etch back, and forming a gate electrode and a gate wiring is shown.
  • a contact stopper film 118 is deposited, and an interlayer insulating film 119 is deposited.
  • the contact stopper film 118 is preferably a nitride film.
  • the second dummy gate 113 and the first dummy gate 106 are removed.
  • the second insulating film 105 and the fourth insulating film 110 are removed.
  • a gate insulating film 120 is formed around the pillar-shaped silicon layer 109 and inside the fifth insulating film 114, and a metal 121 is deposited.
  • a gate electrode 121 a is formed around the columnar silicon layer 109.
  • the gate wiring 121b is formed.
  • the gate electrode 121a and the gate wiring 121b are insulated from the columnar silicon layer 109 and the fin-shaped silicon layer 103 by the gate insulating film 120 formed around and at the bottom of the gate electrode 121a and the gate wiring 121b. Can do.
  • the metal 121 is etched back to expose the upper portion of the columnar silicon layer 109.
  • a contact stopper film is deposited, an interlayer insulating film is deposited and chemical mechanical polishing is performed, and the upper portions of the second dummy gate and the first dummy gate are exposed. 2 dummy gates and the first dummy gate are removed, the second insulating film and the fourth insulating film are removed, and the gate insulating film is formed around the columnar semiconductor layer and the fifth insulating film.
  • a fifth step is shown in which a gate electrode and a gate wiring are formed by depositing a metal, etching back, and forming a gate electrode and a gate wiring.
  • an oxide film 122 is deposited.
  • a fourth resist 123 for forming contact holes is formed.
  • the contact holes 124 and 125 are formed by etching the oxide film 122, the gate insulating film 120, and the interlayer insulating film 119.
  • the fourth resist 123 is removed.
  • a fifth resist 126 for forming a contact hole is formed.
  • the oxide film 122 and the gate insulating film 120 are etched to form a contact hole 127.
  • the fifth resist 126 is removed.
  • a metal 128 is deposited to form contacts 129, 130, and 131.
  • sixth resists 132, 133, and 134 are formed to form metal wiring.
  • the metal 128 is etched to form metal wirings 135, 136, and 137.
  • the sixth resists 132, 133, 134 are removed.
  • a method for manufacturing SGT which is a gate last process, was formed by forming a fin-like semiconductor layer, a columnar semiconductor layer, a gate electrode and a gate wiring with two masks.
  • FIG. 1 A structure of a semiconductor device obtained by the manufacturing method is shown in FIG.
  • the width of the columnar silicon layer 109 in the direction orthogonal to the fin-shaped semiconductor layer is the same as the width of the fin-shaped silicon layer 103 in the direction orthogonal to itself, and the gate formed around the columnar silicon layer 109.
  • the gate insulating film formed on the periphery and bottom of the wiring 121b, the gate electrode 121a, and the gate wiring 121b 20, the outer width W1 of the gate electrode 121a and the width W2 of the gate wiring 121b are the same, the first diffusion layer 112 formed on the columnar silicon layer 109, and the fin-like silicon layer 103. And a second diffusion layer 115 formed below the columnar silicon layer 109.
  • the gate electrode 121a and the gate wiring 121b are insulated from the columnar silicon layer 109 and the fin-shaped silicon layer 103 by the gate insulating film 120 formed around and at the bottom of the gate electrode 121a and the gate wiring 121b. can do.

Abstract

　２個のマスクで、フィン状半導体層、柱状半導体層、ゲート電極とゲート配線を形成し、ゲートラストプロセスであるＳＧＴの製造方法とその結果得られるＳＧＴの構造を提供することを課題とする。半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、ゲート配線と柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートを形成する第２工程とにより、上記課題を解決する。

Description

半導体装置の製造方法、及び、半導体装置
　本発明は半導体装置の製造方法、及び、半導体装置に関する。
　半導体集積回路、特にＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。このようなＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。このような問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている（例えば、特許文献１、特許文献２、特許文献３を参照）。
　従来のＳＧＴの製造方法では、シリコン柱を描画するためのマスクを用いて窒化膜ハードマスクが柱状に形成されたシリコン柱を形成し、平面状シリコン層を描画するためのマスクを用いてシリコン柱底部に平面状シリコン層を形成し、ゲート配線を描画するためのマスクを用いてゲート配線を形成している（例えば特許文献４を参照）。
　すなわち、３つのマスクを用いてシリコン柱、平面状シリコン層、ゲート配線を形成している。
　また、従来のＭＯＳトランジスタにおいて、メタルゲートプロセスと高温プロセスを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスが実際の製品で用いられている(非特許文献１)。ポリシリコンでゲートを作成し、その後、層間絶縁膜を堆積後、化学機械研磨によりポリシリコンゲートを露出し、ポリシリコンゲートをエッチング後、メタルを堆積している。そのためＳＧＴにおいてもメタルゲートプロセスと高温プロセスを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスを用いる必要がある。
　また、ゲート配線と基板間の寄生容量を低減するために、従来のＭＯＳトランジスタでは、第１の絶縁膜を用いている。例えばＦＩＮＦＥＴ（非特許文献２）では、１つのフィン状半導体層の周囲に第１の絶縁膜を形成し、第１の絶縁膜をエッチバックし、フィン状半導体層を露出し、ゲート配線と基板間の寄生容量を低減している。そのためＳＧＴにおいてもゲート配線と基板間の寄生容量を低減するために第１の絶縁膜を用いる必要がある。ＳＧＴではフィン状半導体層に加えて、柱状半導体層があるため、柱状半導体層を形成するための工夫が必要である。
特開平２－７１５５６号公報 特開平２－１８８９６６号公報 特開平３－１４５７６１号公報 特開２００９－１８２３１７号公報 IEDM2007 K.Mistry et.al, pp 247-250 IEDM2010 CC.Wu, et. al, 27.1.1-27.1.4.
　そこで、２個のマスクで、フィン状半導体層、柱状半導体層、ゲート電極とゲート配線を形成し、ゲートラストプロセスであるＳＧＴの製造方法とその結果得られるＳＧＴの構造を提供することを目的とする。
　本発明の半導体装置の製造方法は、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、ゲート配線と柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートを形成する第２工程と、を有することを特徴とする。
　また、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化後、前記第１のポリシリコン上に第３の絶縁膜を形成することをさらに含むことを特徴とする。
　また、前記第２工程の後、前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記柱状半導体層の側壁に残存させ、第２のダミーゲートを形成する第３工程を有することを特徴とする。
　また、前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成後、第３のレジストを形成し、エッチバックを行い、前記柱状半導体層上部を露出し、前記柱状半導体層上部に第１の拡散層を形成することを特徴とする。
　また、前記第２のダミーゲートの周囲に、第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記フィン状半導体層上部と前記柱状半導体層下部に第２の拡散層を形成し、前記第２の拡散層上に金属と半導体の化合物を形成する第４工程を有することを特徴とする。
　また、前記第４の工程の後、コンタクトストッパ膜を堆積し、層間絶縁膜を堆積し化学機械研磨し、前記第２のダミーゲートと前記第１のダミーゲートの上部を露出し、前記第２のダミーゲートと前記第１のダミーゲートを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、金属膜を堆積し、エッチバックを行い、ゲート電極及びゲート配線を形成する第５工程を有することを特徴とする。
　また、本発明の半導体装置は、半導体基板上に形成されたフィン状半導体層と、前記フィン状半導体層の周囲に形成された第１の絶縁膜と、前記フィン状半導体層上に形成された柱状半導体層と、ここで前記柱状半導体層のフィン状半導体層に直交する方向の幅は前記フィン状半導体層の自身に直交する方向の幅と同じであり、前記柱状半導体層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成された金属からなるゲート電極と、前記ゲート電極に接続された前記フィン状半導体層に直交する方向に延在する金属からなるゲート配線と、前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜と、ここで前記ゲート電極の外側の幅と前記ゲート配線の幅は同じであり、前記柱状半導体層の上部に形成された第１の拡散層と、前記フィン状半導体層の上部と前記柱状半導体層の下部に形成された第２の拡散層と、を有することを特徴とする。
　本発明によれば、２個のマスクで、フィン状シリコン層、柱状シリコン層、ゲート電極とゲート配線を形成し、ゲートラストプロセスであるＳＧＴの製造方法とその結果得られるＳＧＴの構造を提供することができる。
　半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、ゲート配線と柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートを形成する第２工程と、前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記柱状半導体層の側壁に残存させ、第２のダミーゲートを形成する第３工程を有することを特徴とすることにより、２個のマスクで、フィン状半導体層、柱状半導体層、後にゲート電極とゲート配線となる第１のダミーゲート及び第２のダミーゲートを形成することができ、工程数を削減することができる。
　柱状半導体層と、ゲート配線との合わせずれをなくすことができる。
　また、ポリシリコンで第１のダミーゲートと第２のダミーゲートを作成し、その後、層間絶縁膜を堆積後、化学機械研磨により第１のダミーゲートと第２のダミーゲートを露出し、ポリシリコンゲートをエッチング後、金属を堆積する従来のメタルゲートラストの製造方法を用いることができるため、メタルゲートＳＧＴを容易に形成できる。
　また、前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜により、ゲート電極とゲート配線とは、柱状半導体層とフィン状半導体層とから絶縁をすることができる。
（ａ）は本発明に係る半導体装置の平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。
　以下に、本発明の実施形態に係るＳＧＴの構造を形成するための製造工程を、図２～図４０を参照して説明する。
　まず、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程を示す。本実施例では、シリコン基板としたが、他の半導体からなる基板とすることもできる。
　図２に示すように、シリコン基板１０１上にフィン状シリコン層を形成するための第１のレジスト１０２を形成する。
　図３に示すように、シリコン基板１０１をエッチングし、フィン状シリコン層１０３を形成する。今回はレジストをマスクとしてフィン状シリコン層を形成したが、酸化膜や窒化膜といったハードマスクを用いてもよい。
　図４に示すように、第１のレジスト１０２を除去する。
　図５に示すように、フィン状シリコン層１０３の周囲に第１の絶縁膜１０４を堆積する。第１の絶縁膜１０４として、高密度プラズマによる酸化膜や低圧CVD(Chemical Vapor Deposition)による酸化膜を用いてもよい。
　図６に示すように、第１の絶縁膜１０４をエッチバックし、フィン状シリコン層１０３の上部を露出する。ここまでは、非特許文献２のフィン状シリコン層の製法と同じである。
　以上によりシリコン基板１０１上にフィン状シリコン層１０３を形成し、前記フィン状シリコン層１０３の周囲に第一の絶縁膜１０４を形成する第１工程が示された。
　次に、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、ゲート配線と柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートを形成する第２工程を示す。
　図７に示すように、前記フィン状シリコン層１０３の周囲に第２の絶縁膜１０５を形成する。第２の絶縁膜１０５は、酸化膜が好ましい。
　図８に示すように、前記第２の絶縁膜１０５の上に第１のポリシリコン１０６を堆積し平坦化する。
　図９に示すように、前記第１のポリシリコン１０６上に第３の絶縁膜１０７を形成する。第３の絶縁膜１０７は、窒化膜が好ましい。
　図１０に示すように、ゲート配線と柱状シリコン層を形成するための第２のレジスト１０８を、前記フィン状シリコン層１０３の方向に対して垂直の方向に形成する。
　図１１に示すように、前記第３の絶縁膜１０７と前記第１のポリシリコン１０６と前記第２の絶縁膜１０５と前記フィン状シリコン層１０３をエッチングすることにより、柱状シリコン層１０９と前記第１のポリシリコンによる第１のダミーゲート１０６を形成する。このとき、第２のレジストがエッチング中に除去された場合、第３の絶縁膜１０７がハードマスクとして機能する。第２のレジストがエッチング中に除去されないとき、第３の絶縁膜を使用しなくてもよい。
　図１２に示すように、第２のレジスト１０８を除去する。
　以上により、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、ゲート配線と柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートを形成する第２工程が示された。
　次に、前記第２工程の後、前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記柱状半導体層の側壁に残存させ、第２のダミーゲートを形成する第３工程を示す。
　図１３に示すように、前記柱状シリコン層１０９と前記第１のダミーゲート１０６の周囲に第４の絶縁膜１１０を形成する。第４の絶縁膜１１０は、酸化膜が好ましい。
　図１４に示すように、第３のレジスト１１１を形成し、エッチバックを行い、前記柱状シリコン層１０９上部を露出する。
　図１５に示すように、不純物を導入し、前記柱状シリコン層１０９上部に第１の拡散層１１２を形成する。ｎ型拡散層のときは、砒素やリンを導入することが好ましい。ｐ型拡散層のときは、ボロンを導入することが好ましい。
　図１６に示すように、第３のレジスト１１１を除去する。
　図１７に示すように、前記第４の絶縁膜１１０の周囲に第２のポリシリコン１１３を堆積する。
　図１８に示すように、第２のポリシリコン１１３をエッチングし、第２のポリシリコン１１３の残りの部分を前記第１のダミーゲート１０６と前記柱状シリコン層１０９の側壁に残存させて、第２のダミーゲート１１３を形成する。
　以上により、前記第２工程の後、前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記柱状半導体層の側壁に残存させ、第２のダミーゲートを形成する第３工程が示された。
　次に、前記第２のダミーゲートの周囲に、第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記フィン状半導体層上部と前記柱状半導体層下部に第２の拡散層を形成し、前記第２の拡散層上に金属と半導体の化合物を形成する第４工程を示す。
　図１９に示すように、前記第２のダミーゲート１１３の周囲に、第５の絶縁膜１１４を形成する。第５の絶縁膜１１４は、窒化膜が好ましい。
　図２０に示すように、第５の絶縁膜１１４をエッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォール１１４を形成する。
　図２１に示すように、不純物を導入し、前記フィン状シリコン層１０３上部と前記柱状シリコン層１０９下部に第２の拡散層１１５を形成する。ｎ型拡散層のときは、砒素やリンを導入することが好ましい。ｐ型拡散層のときは、ボロンを導入することが好ましい。
　図２２に示すように、前記第２の拡散層１１５上に金属と半導体の化合物１１６を形成する。このとき、第２のダミーゲート１１３上部にも金属と半導体の化合物１１７が形成される。
　以上により、前記第２のダミーゲートの周囲に、第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記フィン状半導体層上部と前記柱状半導体層下部に第２の拡散層を形成し、前記第２の拡散層上に金属と半導体の化合物を形成する第４工程が示された。
　次に、前記第４の工程の後、コンタクトストッパ膜を堆積し、層間絶縁膜を堆積し化学機械研磨し、前記第２のダミーゲートと前記第１のダミーゲートの上部を露出し、前記第２のダミーゲートと前記第１のダミーゲートを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、ゲート電極及びゲート配線を形成する第５工程を示す。
　図２３に示すように、コンタクトストッパ膜１１８を堆積し、層間絶縁膜１１９を堆積する。コンタクトストッパ膜１１８として、窒化膜が好ましい。
　図２４に示すように、化学機械研磨し、前記第２のダミーゲートと前記第１のダミーゲートの上部を露出する。このとき、第２のダミーゲート１１３上部に形成された金属と半導体の化合物１１７を除去する。
　図２５に示すように、前記第２のダミーゲート１１３と前記第１のダミーゲート１０６を除去する。
　図２６に示すように、前記第２の絶縁膜１０５と前記第４の絶縁膜１１０を除去する。
　図２７に示すように、ゲート絶縁膜１２０を前記柱状シリコン層１０９の周囲と前記第５の絶縁膜１１４の内側に形成し、金属１２１を堆積する。柱状シリコン層１０９の周囲にゲート電極１２１ａが形成される。また、ゲート配線１２１ｂが形成される。前記ゲート電極１２１ａと前記ゲート配線１２１ｂの周囲と底部に形成された前記ゲート絶縁膜１２０により、ゲート電極１２１ａとゲート配線１２１ｂとは、柱状シリコン層１０９とフィン状シリコン層１０３とから絶縁をすることができる。
　図２８に示すように、金属１２１のエッチバックを行い、柱状シリコン層１０９上部を露出する。
　以上により、前記第４の工程の後、コンタクトストッパ膜を堆積し、層間絶縁膜を堆積し化学機械研磨し、前記第２のダミーゲートと前記第１のダミーゲートの上部を露出し、前記第２のダミーゲートと前記第１のダミーゲートを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、ゲート電極及びゲート配線を形成する第５工程が示された。
　図２９に示すように、酸化膜１２２を堆積する。
　図３０に示すように、コンタクト孔を形成するための第４のレジスト１２３を形成する。
　図３１に示すように、酸化膜１２２、ゲート絶縁膜１２０、層間絶縁膜１１９をエッチングすることにより、コンタクト孔１２４、１２５を形成する。
　図３２に示すように、第４のレジスト１２３を除去する。
　図３３に示すように、コンタクト孔を形成するための第５のレジスト１２６を形成する。
　図３４に示すように、酸化膜１２２、ゲート絶縁膜１２０をエッチングし、コンタクト孔１２７を形成する。
　図３５に示すように、第５のレジスト１２６を除去する。
　図３６に示すように、コンタクト孔１２４下のコンタクトストッパ膜１１８を除去する。
　図３７に示すように、金属１２８を堆積し、コンタクト１２９、１３０、１３１を形成する。
　図３８に示すように、金属配線を形成するため第６のレジスト１３２、１３３、１３４を形成する。
　図３９に示すように、金属１２８をエッチングし、金属配線１３５、１３６、１３７を形成する。
　図４０に示すように、第６のレジスト１３２、１３３、１３４を除去する。
　以上により、２個のマスクで、フィン状半導体層、柱状半導体層、ゲート電極とゲート配線を形成し、ゲートラストプロセスであるＳＧＴの製造方法が示された。
　上記製造方法によって得られる半導体装置の構造を図１に示す。
　シリコン基板１０１上に形成されたフィン状シリコン層１０３と、前記フィン状シリコン層１０３の周囲に形成された第１の絶縁膜１０４と、前記フィン状シリコン層１０３上に形成された柱状シリコン層１０９と、前記柱状シリコン層１０９のフィン状半導体層に直交する方向の幅は前記フィン状シリコン層１０３の自身に直交する方向の幅と同じであり、前記柱状シリコン層１０９の周囲に形成されたゲート絶縁膜１２０と、前記ゲート絶縁膜１２０の周囲に形成された金属からなるゲート電極１２１ａと、前記ゲート電極１２１ａに接続された前記フィン状シリコン層１０９に直交する方向に延在する金属からなるゲート配線１２１ｂと、前記ゲート電極１２１ａと前記ゲート配線１２１ｂの周囲と底部に形成された前記ゲート絶縁膜１２０と、前記ゲート電極１２１ａの外側の幅Ｗ１と前記ゲート配線１２１ｂの幅Ｗ２は同じであり、前記柱状シリコン層１０９の上部に形成された第１の拡散層１１２と、前記フィン状シリコン層１０３の上部と前記柱状シリコン層１０９の下部に形成された第２の拡散層１１５と、を有する。
　セルフアラインで形成されるので、柱状シリコン層１０９と、ゲート配線１２１ｂとの合わせずれをなくすことができる。
　また、前記ゲート電極１２１ａと前記ゲート配線１２１ｂの周囲と底部に形成された前記ゲート絶縁膜１２０により、ゲート電極１２１ａとゲート配線１２１ｂとは、柱状シリコン層１０９とフィン状シリコン層１０３とから絶縁をすることができる。
　なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
　例えば、上記実施例において、ｐ型（ｐ+型を含む。）とｎ型（ｎ+型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。
１０１．シリコン基板
１０２．第１のレジスト
１０３．フィン状シリコン層
１０４．第１の絶縁膜
１０５．第２の絶縁膜
１０６．第１のポリシリコン、第１のダミーゲート
１０７．第３の絶縁膜
１０８．第２のレジスト
１０９．柱状シリコン層
１１０．第４の絶縁膜
１１１．第３のレジスト
１１２．第１の拡散層
１１３．第２のポリシリコン、第２のダミーゲート
１１４．第５の絶縁膜、第５の絶縁膜からなるサイドウォール
１１５．第２の拡散層
１１６．金属と半導体の化合物
１１７．金属と半導体の化合物
１１８．コンタクトストッパ膜
１１９．層間絶縁膜
１２０．ゲート絶縁膜
１２１．金属
１２１ａ．ゲート電極
１２１ｂ．ゲート配線
１２２．酸化膜
１２３．第４のレジスト
１２４．コンタクト孔
１２５．コンタクト孔
１２６．第５のレジスト
１２７．コンタクト孔
１２８．金属
１２９．コンタクト
１３０．コンタクト
１３１．コンタクト
１３２．第６のレジスト
１３３．第６のレジスト
１３４．第６のレジスト
１３５．金属配線
１３６．金属配線
１３７．金属配線

Claims (7)

  1. 　半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、
    　前記第１工程の後、
    　前記フィン状半導体層の周囲に第２の絶縁膜を形成し、
    　前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、
    　ゲート配線と柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、
    　前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートを形成する第２工程と、
    　を有することを特徴とする半導体装置の製造方法。
  2. 　前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化後、前記第１のポリシリコン上に第３の絶縁膜を形成することをさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 　前記第２工程の後、前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記柱状半導体層の側壁に残存させ、第２のダミーゲートを形成する第３工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 　前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成後、第３のレジストを形成し、エッチバックを行い、前記柱状半導体層上部を露出し、前記柱状半導体層上部に第１の拡散層を形成することを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 　前記第２のダミーゲートの周囲に、第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記フィン状半導体層上部と前記柱状半導体層下部に第２の拡散層を形成し、前記第２の拡散層上に金属と半導体の化合物を形成する第４工程を有することを特徴とする請求項３に記載の半導体装置の製造方法。
  6. 　前記第４の工程の後、コンタクトストッパ膜を堆積し、層間絶縁膜を堆積し化学機械研磨し、前記第２のダミーゲートと前記第１のダミーゲートの上部を露出し、前記第２のダミーゲートと前記第１のダミーゲートを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、ゲート電極及びゲート配線を形成する第５工程を有することを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 　半導体基板上に形成されたフィン状半導体層と、
    前記フィン状半導体層の周囲に形成された第１の絶縁膜と、
    前記フィン状半導体層上に形成された柱状半導体層と、ここで、前記柱状半導体層のフィン状半導体層に直交する方向の幅は前記フィン状半導体層の自身に直交する方向の幅と同じであり、
    前記柱状半導体層の周囲に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜の周囲に形成された金属からなるゲート電極と、
    前記ゲート電極に接続された前記フィン状半導体層に直交する方向に延在する金属からなるゲート配線と、
    前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜と、ここで、前記ゲート電極の外側の幅と前記ゲート配線の幅は同じであり、
    前記柱状半導体層の上部に形成された第１の拡散層と、
    前記フィン状半導体層の上部と前記柱状半導体層の下部に形成された第２の拡散層と、
    を有することを特徴とする半導体装置。
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