WO2013080378A1 - 半導体装置の製造方法と半導体装置 - Google Patents

半導体装置の製造方法と半導体装置 Download PDF

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WO2013080378A1
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fin
gate electrode
layer
columnar
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舛岡　富士雄
広記 中村
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ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
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    • H01L29/66666—Vertical transistors
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    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors

Definitions

  • This invention relates to a semiconductor device.
  • SGT Surrounding Gate Transistor
  • the post-process after forming the metal gate must always be a manufacturing process that considers metal contamination by the metal gate.
  • Non-patent Document 1 a metal gate last process for creating a metal gate after a high temperature process is used in an actual product in order to achieve both a metal gate process and a high temperature process.
  • an interlayer insulating film is deposited, then the polysilicon gate is exposed by chemical mechanical polishing, and after etching the polysilicon gate, a metal is deposited. Therefore, also in SGT, in order to make a metal gate process and a high temperature process compatible, it is necessary to use the metal gate last process which produces a metal gate after a high temperature process. In SGT, since the columnar silicon layer is higher than the gate, it is necessary to devise for using the metal gate last process.
  • the conventional MOS transistor uses the first insulating film.
  • FINFET Non-patent Document 2
  • a first insulating film is formed around one fin-like semiconductor layer, the first insulating film is etched back, the fin-like semiconductor layer is exposed, and the gate wiring and the substrate The parasitic capacitance between them is reduced. Therefore, also in SGT, it is necessary to use the first insulating film in order to reduce the parasitic capacitance between the gate wiring and the substrate.
  • SGT since there is a columnar semiconductor layer in addition to the fin-shaped semiconductor layer, a device for forming the columnar semiconductor layer is required.
  • a FINFET that forms two transistors from one dummy pattern is known (for example, Patent Document 4). Side walls are formed around the dummy pattern, and the substrate is etched using the side walls as a mask to form fins, thereby forming two transistors from one dummy pattern.
  • JP-A-2-71556 Japanese Patent Laid-Open No. 2-188966 Japanese Patent Laid-Open No. 3-145761 JP 2011-71235 A
  • an object of the present invention is to provide a method for manufacturing an SGT in which two transistors are formed from one dummy pattern and a SGT structure as a result, which is a gate last process, reducing parasitic capacitance between the gate wiring and the substrate.
  • a method for manufacturing a semiconductor device of the present invention includes: A first fin-like silicon layer and a second fin-like silicon layer are formed on a substrate, and the first fin-like silicon layer and the second fin-like silicon layer are connected at respective ends to form a closed loop. A first insulating film is formed around the first fin-shaped silicon layer and the second fin-shaped silicon layer, and a first columnar silicon layer is formed on the first fin-shaped silicon layer. A first step of forming a second pillar-shaped silicon layer on the second fin-shaped silicon layer; and a diameter of the first pillar-shaped silicon layer is the same as a width of the first fin-shaped silicon layer.
  • the diameter of the second columnar silicon layer is the same as the width of the second fin-shaped silicon layer, and after the first step, the upper portion of the first columnar silicon layer and the first Fin upper silicon layer and first columnar silicon layer Impurities are implanted into the region to form a diffusion layer, and impurities are implanted into the upper portion of the second columnar silicon layer, the upper portion of the second fin-shaped silicon layer, and the lower portion of the second columnar silicon layer to form a diffusion layer.
  • a third step of creating a gate insulating film, a first polysilicon gate electrode, a second polysilicon gate electrode, and a polysilicon gate wiring, and the gate insulating film Covers the periphery and top of the first columnar silicon layer and the second columnar silicon layer, the first polysilicon gate electrode and the second polysilicon gate electrode cover a gate insulating film,
  • the upper surface of the polysilicon after forming the polysilicon gate electrode, the second polysilicon gate electrode and the polysilicon gate wiring is above the diffusion layer above the first columnar silicon layer.
  • a second oxide film is deposited on the substrate to form a dummy pattern, a first resist for forming the dummy pattern is formed, and the second oxidation film is formed.
  • the film is etched to form a dummy pattern, the first resist is removed, a first nitride film is deposited, the first nitride film is etched and left in a sidewall shape, and the dummy pattern
  • a first nitride film sidewall is formed around the dummy pattern, the dummy pattern is removed, the silicon substrate is etched using the first nitride film sidewall as a mask, and connected at each end to form a closed loop.
  • first fin-like silicon layer and a second fin-like silicon layer Forming a first fin-like silicon layer and a second fin-like silicon layer; forming a first insulating film around the first fin-like silicon layer and the second fin-like silicon layer; 1 nitride film sidewall is removed, the first insulating film is etched back, and the upper portion of the first fin-like silicon layer and the upper portion of the second fin-like silicon layer are exposed.
  • a second resist is formed so as to be orthogonal to the fin-shaped silicon layer and the second fin-shaped silicon, the first fin-shaped silicon layer and the second fin-shaped silicon layer are etched, and the second The first columnar silicon layer is formed such that a portion where the first fin-shaped silicon layer and the second resist are orthogonal to each other becomes the first columnar silicon layer by removing the resist.
  • the second columnar silicon layer is formed so that a portion where the two fin-shaped silicon layers and the second resist are orthogonal to each other becomes the second columnar silicon layer.
  • a second oxide layer is formed on the entire structure after the first step by depositing a third oxide film to form a second nitride film, and the second nitride layer.
  • the film is etched and left in a sidewall shape, and impurities are implanted, and the first columnar silicon layer upper portion, the first fin-shaped silicon layer upper portion, the second columnar silicon layer upper portion, and the second fin-shaped A diffusion layer is formed on the silicon layer, the second nitride film and the third oxide film are removed, and heat treatment is performed.
  • a gate insulating film is formed so as to surround the silicon pillar, polysilicon is deposited, and the upper surface of the polysilicon after planarization is the first step. Planarization is performed so as to be higher than the gate insulating film on the diffusion layer above the columnar silicon layer and higher than the gate insulating film on the diffusion layer above the second columnar silicon layer, and the third nitriding is performed. A film is deposited, a third resist for forming a first polysilicon gate electrode, a second polysilicon gate electrode, and a polysilicon gate wiring is formed, the third nitride film is etched, and the poly-silicon film is etched. Etching the silicon to form the first polysilicon gate electrode, the second polysilicon gate electrode and the polysilicon gate wiring; etching the gate insulating film; and And removing the resist.
  • a fourth nitride film is deposited on the entire structure after the third step, the fourth nitride film is etched, left in a sidewall shape, a metal is deposited, and the silicide is deposited on the first structure. It is characterized by being formed on the upper part of the diffusion layer above the fin-like silicon layer and the second fin-like silicon layer.
  • a fifth nitride film is deposited on the entire structure after the fourth step, an interlayer insulating film is deposited, planarized by chemical mechanical polishing, and the first polysilicon gate electrode and the first polysilicon film are formed by chemical mechanical polishing.
  • 2 polysilicon gate electrodes and polysilicon gate wirings are exposed, the first polysilicon gate electrode and the second polysilicon gate electrode and the polysilicon gate wiring are etched, metal is deposited, and the first The metal is buried in a portion where the polysilicon gate electrode, the second polysilicon gate electrode, and the polysilicon gate wiring are present, the metal is etched, and gate insulation on the diffusion layer above the first columnar silicon layer is performed.
  • the film and the gate insulating film on the diffusion layer above the second columnar silicon layer are exposed, and the first metal gate electrode, the second metal gate electrode, and the metal gate are exposed. And forming a wiring.
  • a first fin-like silicon layer formed on the substrate and a second fin-like silicon layer formed on the substrate and connected to each end together with the first fin-like silicon layer to form a closed loop A first insulating film formed around the first fin-like silicon layer and the second fin-like silicon layer, and the first fin-like silicon layer formed on the first fin-like silicon layer.
  • a SGT manufacturing method in which two transistors are formed from one dummy pattern, and the resulting SGT structure is a gate last process, reducing parasitic capacitance between the gate wiring and the substrate. can do.
  • the substrate is etched using the sidewall as a mask, fins are formed, and two transistors are formed from one dummy pattern.
  • Two SGTs can be easily formed from one dummy pattern.
  • silicide is formed on the top of the columnar silicon layer.
  • the deposition temperature of polysilicon is higher than the temperature for forming silicide, the silicide must be formed after forming the polysilicon gate. If silicide is to be formed on the top of the pillar, after forming the polysilicon gate, a hole is formed in the upper portion of the polysilicon gate electrode, a sidewall of the insulating film is formed on the sidewall of the hole, silicide is then formed, and the hole is formed.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
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  • a first fin-like silicon layer and a second fin-like silicon layer on a substrate Forming a first fin-like silicon layer and a second fin-like silicon layer on a substrate; forming a first insulating film around the first fin-like silicon layer and the second fin-like silicon layer; A manufacturing method of forming a first columnar silicon layer on the first fin-shaped silicon layer and forming a second columnar silicon layer on the second fin-shaped silicon layer will be described.
  • a second oxide film 102 is deposited on the silicon substrate 101 to form a dummy pattern.
  • a nitride film or a laminated film of an oxide film and polysilicon may be used.
  • a first resist 103 for forming a dummy pattern is formed.
  • the second oxide film 102 is etched to form a dummy pattern 102.
  • the first resist 103 is removed.
  • a first nitride film 104 is deposited.
  • the first nitride film 104 is etched and left in a sidewall shape.
  • a first nitride film sidewall 104 was formed around the dummy pattern 102.
  • the first fin-like silicon layer 105 and the second fin-like silicon layer 106 that are connected at the respective ends to form a closed loop are etched by etching the silicon using the formed first nitride film sidewall 104. Will be formed.
  • the dummy pattern 102 is removed.
  • the silicon substrate 101 is etched using the first nitride film side wall 104 as a mask, and the first fin-like silicon layer 105 and the second fin-like shape connected at each end to form a closed loop are formed.
  • a silicon layer 106 is formed.
  • a first insulating film 107 is formed around the first fin-like silicon layer 105 and the second fin-like silicon layer 106.
  • An oxide film formed by high-density plasma or an oxide film formed by low-pressure chemical vapor deposition may be used as the first insulating film.
  • the first nitride film sidewall 104 is removed. If the first nitride film sidewall 104 is removed during silicon etching or oxide film deposition, this step is unnecessary.
  • the first insulating film 107 is etched back to expose the upper portion of the first fin-like silicon layer 105 and the upper portion of the second fin-like silicon layer 106.
  • a second resist 108 is formed so as to be orthogonal to the first fin-like silicon layer 105 and the second fin-like silicon 106.
  • a portion where the first fin-like silicon layer 105, the second fin-like silicon layer 106, and the resist 108 are orthogonal to each other is a portion that becomes a columnar silicon layer. Since a line-shaped resist can be used, the possibility that the resist falls after patterning is low, and the process is stable.
  • the first fin-like silicon layer 105 and the second fin-like silicon layer 106 are etched. A portion where the first fin-like silicon layer 105 and the second resist 108 are orthogonally becomes the first columnar silicon layer 109. A portion where the second fin-shaped silicon layer 106 and the second resist 108 are orthogonal to each other becomes the second columnar silicon layer 110. Therefore, the diameter of the first columnar silicon layer 109 is the same as the width of the first fin-shaped silicon layer 105. The diameter of the second columnar silicon layer 110 is the same as the width of the second fin-shaped silicon layer 106.
  • a first columnar silicon layer 109 is formed on top of the first fin-shaped silicon layer 105, a second columnar silicon layer 110 is formed on top of the second fin-shaped silicon layer 106, and the first fin-shaped silicon layer is formed.
  • the first insulating film 107 is formed around the layer 105 and the second fin-shaped silicon layer 106.
  • the second resist 108 is removed.
  • an impurity is implanted into the upper part of the first columnar silicon layer 109, the upper part of the first fin-like silicon layer 105, and the lower part of the first columnar silicon layer 109 to form a diffusion layer.
  • a manufacturing method for forming a diffusion layer by injecting impurities into the upper part of the columnar silicon layer 110, the upper part of the second fin-like silicon layer 106, and the lower part of the second columnar silicon layer 110 will be described. As shown in FIG. 16, the 3rd oxide film 111 is deposited and the 2nd nitride film 112 is formed. Later, since the upper part of the columnar silicon layer is covered with the gate insulating film and the polysilicon gate electrode, a diffusion layer is formed on the upper part of the columnar silicon layer before being covered.
  • the second nitride film 112 is etched and left in a sidewall shape.
  • the diffusion layer 113 is formed on the first columnar silicon layer 109, the diffusion layers 115 and 116 are formed on the first fin-shaped silicon layer 105, and the second columnar shape is formed.
  • a diffusion layer 114 is formed on the silicon layer 110 and diffusion layers 115 and 116 are formed on the second fin-like silicon layer 106.
  • the second nitride film 112 and the third oxide film 111 are removed.
  • Heat treatment is performed as shown in FIG.
  • the diffusion layers 115 and 116 on the first fin-shaped silicon layer 105 and the second fin-shaped silicon layer 106 are in contact with each other to form a diffusion layer 117.
  • impurities are implanted into the upper part of the first columnar silicon layer 109, the upper part of the first fin-like silicon layer 105, and the lower part of the first columnar silicon layer 109 to form diffusion layers 113 and 117
  • Diffusion layers 114 and 117 are formed by implanting impurities into the upper part of the second columnar silicon layer 110, the upper part of the second fin-like silicon layer 106, and the lower part of the second columnar silicon layer 110.
  • the first polysilicon gate electrode 119b, the second polysilicon gate electrode 119a, and the polysilicon gate wiring 119c with polysilicon in order to obtain the gate last will be described. Since the polysilicon gate electrode and the polysilicon gate wiring are exposed by chemical mechanical polishing after depositing an interlayer insulating film for gate last, it is necessary to prevent the upper portion of the columnar silicon layer from being exposed by chemical mechanical polishing. .
  • a gate insulating film 118 is formed, and polysilicon 119 is deposited and planarized.
  • the upper surface of the polysilicon 119 after the planarization is higher than the gate insulating film 118 on the diffusion layer 113 above the first columnar silicon layer 109, and the gate insulation on the diffusion layer 114 above the second columnar silicon layer 110.
  • the position is higher than the film 118.
  • a third nitride film 120 is deposited.
  • the third nitride film 120 has a first polysilicon gate electrode 119b and a second polysilicon gate. This is a film that inhibits formation of silicide on the electrode 119a and the polysilicon gate wiring 119c.
  • a third resist 121 for forming the first polysilicon gate electrode 119b, the second polysilicon gate electrode 119a, and the polysilicon gate wiring 119c is formed. It is desirable that a portion serving as a gate wiring be orthogonal to the first fin-shaped silicon layer 105 and the second fin-shaped silicon layer 106. This is because the parasitic capacitance between the gate wiring and the substrate is reduced.
  • the third nitride film 120 is etched, the polysilicon 119 is etched, and a first polysilicon gate electrode 119b, a second polysilicon gate electrode 119a, and a polysilicon gate wiring 119c are formed. .
  • the gate insulating film 118 is etched.
  • the 3rd resist 121 is removed.
  • a manufacturing method for forming the first polysilicon gate electrode 119b, the second polysilicon gate electrode 119a, and the polysilicon gate wiring 119c with polysilicon in order to obtain the gate last has been shown.
  • the upper surface of the polysilicon after the formation of the first polysilicon gate electrode 119b, the first polysilicon gate electrode 119a, and the polysilicon gate wiring 119c is a gate insulating film on the diffusion layer 113 above the first columnar silicon layer 109. It is higher than 118 and higher than the gate insulating film 118 on the diffusion layer 114 above the second columnar silicon layer 110.
  • the diffusion layer 113 on the first polysilicon gate electrode 119b, the second polysilicon gate 119a, the polysilicon gate wiring 119c, the first columnar silicon layer 109 and the diffusion layer 114 on the second columnar silicon layer 110 are formed. Is characterized in that no silicide is formed. If silicide is formed on the diffusion layer 113 above the first columnar silicon layer 109 and the diffusion layer 114 above the second columnar silicon layer 110, the number of manufacturing steps increases. As shown in FIG. 26, the 4th nitride film 122 is deposited.
  • the fourth nitride film 122 is etched and left in a sidewall shape.
  • a metal such as nickel or cobalt is deposited, and a silicide 123 is formed on the diffusion layer 117 above the first fin-like silicon layer 105 and the second fin-like silicon layer 106.
  • the first polysilicon gate electrode 119b, the second polysilicon gate electrode 119a, and the polysilicon gate wiring 119c are covered with the fourth nitride film 122 and the third nitride film 120, and the first columnar silicon is formed.
  • the diffusion layer 113 on the layer 109 and the diffusion layer 114 on the second columnar silicon layer 110 include a gate insulating film 118, a first polysilicon gate electrode 119b, a second polysilicon gate electrode 119a, and a polysilicon gate wiring. Since it is covered with 119c, no silicide is formed.
  • the manufacturing method for forming silicide on the diffusion layer 117 above the first fin-like silicon layer 105 and the diffusion layer 117 above the second fin-like silicon layer 106 has been described above.
  • an interlayer insulating film 125 is deposited, the first polysilicon gate electrode 119b, the second polysilicon gate electrode 119a, and the polysilicon gate wiring 119c are exposed, and the first polysilicon gate electrode 119b and the second polysilicon gate electrode 119b are exposed.
  • a metal 126 is deposited to form a first metal gate electrode 126b, a second metal gate electrode 126a, and a metal gate wiring 126c. Indicates. As shown in FIG. 29, in order to protect the silicide 123, a fifth nitride film 124 is deposited.
  • an interlayer insulating film 125 is deposited and planarized by chemical mechanical polishing.
  • the first polysilicon gate electrode 119b, the second polysilicon gate electrode 119a, and the polysilicon gate wiring 119c are exposed by chemical mechanical polishing.
  • the first polysilicon gate electrode 119b, the second polysilicon gate electrode 119a, and the polysilicon gate wiring 119c are etched. Wet etching is desirable.
  • the metal 126 is deposited and planarized, and the metal 126 is buried in the portion where the first polysilicon gate electrode 119b, the second polysilicon gate electrode 119a, and the polysilicon gate wiring 119c were present. It is preferred to use atomic layer deposition.
  • the metal 126 is etched, and the gate insulating film 118 on the diffusion layer 113 on the first columnar silicon layer 109 and the gate insulating film on the diffusion layer 114 on the second columnar silicon layer 110 are etched. 118 are exposed. A first metal gate electrode 126b, a second metal gate electrode 126a, and a metal gate wiring 126c are formed.
  • An interlayer insulating film 125 is deposited, the first polysilicon gate electrode 119b, the second polysilicon gate electrode 119a, and the polysilicon gate wiring 119c are exposed, and the first polysilicon gate electrode 119b and the second polysilicon gate are exposed.
  • a method of manufacturing a gate last is shown in which a metal 126 is deposited after etching the electrode 119a and the polysilicon gate wiring 119c to form a first metal gate electrode 126b, a second metal gate electrode 126a, and a metal gate wiring 126c. It was.
  • a fourth resist 128 for forming contact holes is formed on the first columnar silicon layer 109 and the second columnar silicon layer 110.
  • the interlayer insulating film 127 is etched to form contact holes 129.
  • a fifth resist 130 for forming contact holes is formed on the first fin-like silicon layer 105 and the second fin-like silicon layer 106 on the metal gate wiring 126c.
  • the interlayer insulating films 127 and 125 are etched to form contact holes 131 and 132.
  • the fifth resist 130 is removed.
  • the interlayer insulating film 127 and the gate insulating film 118 are etched to expose the silicide 123 and the diffusion layers 113 and 114.
  • metal 136 is deposited.
  • sixth resists 137, 138, and 139 for forming metal wirings are formed.
  • the metal 136 is etched to form metal wirings 140, 141, 142.
  • the sixth resists 137, 138, and 139 are removed.
  • a manufacturing method for forming a metal wiring layer has been shown.
  • the layers 106 are connected at their respective ends to form a closed loop, and the first insulating film 107 formed around the first fin-like silicon layer 105 and the second fin-like silicon layer 106, and the first Of the first columnar silicon layer 109 formed on the fin-shaped silicon layer 105, the second columnar silicon layer 110 formed on the second fin-shaped silicon layer 106, and the first columnar silicon layer 109.
  • the diameter is the same as the width of the first fin-shaped silicon layer 105
  • the diameter of the second columnar silicon layer 110 is the same as the width of the second fin-shaped silicon layer 106
  • the first fin-shaped silicon layer 105 is the same.
  • a diffusion layer 117 formed on the upper part of the silicon layer 105 and a lower part of the first columnar silicon layer 109; a diffusion layer 113 formed on the upper part of the first columnar silicon layer 109; and a second fin-like silicon layer 106 A diffusion layer 117 formed on the lower part of the second columnar silicon layer 110, a diffusion layer 114 formed on the upper part of the second columnar silicon layer 110, and an upper part of the first fin-like silicon layer 105, Silicide 123 formed on the diffusion layer 117 above the second fin-like silicon layer 106, a gate insulating film 118 formed around the first columnar silicon layer 109, and around the gate insulating film 118
  • the metal gate electrode 126a extends in a direction orthogonal to the first fin-like silicon layer 105 and the second fin-like silicon layer 106 connected to the first metal gate electrode 126b and the second metal gate electrode 126a.
  • the diffusion layer 113 formed on the first columnar silicon layer 109 and the contact 134 are directly connected to each other, and the diffusion layer 114 formed on the second columnar silicon layer 110 and the contact 134 are connected to each other. And have a direct connection structure. From the above, it is possible to provide an SGT manufacturing method in which two transistors are formed from one dummy pattern and the SGT structure as a result, which is a gate last process, reducing the parasitic capacitance between the gate wiring and the substrate.

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Abstract

　ゲートラストプロセスであり、一つのダミーパターンから２個のトランジスタを形成するＳＧＴの製造方法とその結果であるＳＧＴの構造を提供することを課題とする。　基板上に第１と第２のフィン状シリコン層を形成し、前記第１と第２のフィン状シリコン層の周囲に第一の絶縁膜を形成し、前記第１と第２のフィン状シリコン層の上部に第１と第２の柱状シリコン層を形成する工程と、前記第１と第２の柱状シリコン層上部と前記第１と第２のフィン状シリコン層上部と前記第１と第２の柱状シリコン層下部に不純物を注入し拡散層を形成する工程と、ゲート絶縁膜と第１と第２のポリシリコンゲート電極を作成する工程と、前記第１と前記第２のフィン状シリコン層上部の前記拡散層上部とにシリサイドを形成する工程と、層間絶縁膜を堆積し、前記第１と前記第２のポリシリコンゲート電極を露出し、前記第１と前記第２のポリシリコンゲート電極をエッチング後、金属を堆積し、第１と第２の金属ゲート電極とを形成する工程とを有することにより上記課題を解決する。

Description

半導体装置の製造方法と半導体装置
　この発明は半導体装置に関するものである。
　半導体集積回路、なかでもＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。ＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。この様な問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが柱状半導体層を取り囲む構造のＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）が提案された（例えば、特許文献１、特許文献２、特許文献３）。
　ゲート電極にポリシリコンではなくメタルを用いることにより、空乏化を抑制できかつ、ゲート電極を低抵抗化できる。しかし、メタルゲートを形成した後工程は常にメタルゲートによるメタル汚染を考慮した製造工程にする必要がある。
　また、従来のＭＯＳトランジスタにおいて、メタルゲートプロセスと高温プロセスを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスが実際の製品で用いられている(非特許文献１)。ポリシリコンでゲートを作成し、その後、層間絶縁膜を堆積後、化学機械研磨によりポリシリコンゲートを露出し、ポリシリコンゲートをエッチング後、メタルを堆積している。そのためＳＧＴにおいてもメタルゲートプロセスと高温プロセスを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスを用いる必要がある。ＳＧＴでは、柱状シリコン層がゲートより高い位置にあるため、メタルゲートラストプロセスを用いるための工夫が必要である。
　また、ゲート配線と基板間の寄生容量を低減するために、従来のＭＯＳトランジスタでは、第１の絶縁膜を用いている。例えばＦＩＮＦＥＴ（非特許文献２）では、１つのフィン状半導体層の周囲に第１の絶縁膜を形成し、第１の絶縁膜をエッチバックし、フィン状半導体層を露出し、ゲート配線と基板間の寄生容量を低減している。そのためＳＧＴにおいてもゲート配線と基板間の寄生容量を低減するために第１の絶縁膜を用いる必要がある。ＳＧＴではフィン状半導体層に加えて、柱状半導体層があるため、柱状半導体層を形成するための工夫が必要である。
　一方で、一つのダミーパターンから２個のトランジスタを形成するＦＩＮＦＥＴが知られている（例えば特許文献４）。ダミーパターンの周りに側壁を形成し、その側壁をマスクとして基板をエッチングすることで、フィンを形成し、一つのダミーパターンから２個のトランジスタを形成している。
特開平２－７１５５６号公報 特開平２－１８８９６６号公報 特開平３－１４５７６１号公報 特開２０１１－７１２３５号公報
IEDM2007 K.Mistry et.al, pp 247-250 IEDM2010 CC.Wu, et. al, 27.1.1-27.1.4.
　そこで、ゲート配線と基板間の寄生容量を低減し、ゲートラストプロセスであり、一つのダミーパターンから２個のトランジスタを形成するＳＧＴの製造方法とその結果であるＳＧＴの構造を提供することを目的とする。
　本発明の半導体装置の製造方法は、
　基板上に第１のフィン状シリコン層と第２のフィン状シリコン層を形成し、前記第１のフィン状シリコン層と第２のフィン状シリコン層はそれぞれの端で接続し閉ループを形成しており、前記第１のフィン状シリコン層と第２のフィン状シリコン層の周囲に第一の絶縁膜を形成し、前記第１のフィン状シリコン層の上部に第１の柱状シリコン層を形成し、前記第２のフィン状シリコン層の上部に第２の柱状シリコン層を形成する第１の工程と、前記第１の柱状シリコン層の直径は前記第１のフィン状シリコン層の幅と同じであって、前記第２の柱状シリコン層の直径は前記第２のフィン状シリコン層の幅と同じであって、前記第１の工程の後、前記第１の柱状シリコン層上部と前記第１のフィン状シリコン層上部と前記第１の柱状シリコン層下部に不純物を注入し拡散層を形成し、前記第２の柱状シリコン層上部と前記第２のフィン状シリコン層上部と前記第２の柱状シリコン層下部に不純物を注入し拡散層を形成する第２の工程と、前記第２の工程の後、ゲート絶縁膜と第１のポリシリコンゲート電極と第２のポリシリコンゲート電極とポリシリコンゲート配線を作成する第３の工程と、前記ゲート絶縁膜は前記第１の柱状シリコン層と前記第２の柱状シリコン層の周囲と上部を覆い、前記第１のポリシリコンゲート電極と前記第２のポリシリコンゲート電極はゲート絶縁膜を覆い、前記第１のポリシリコンゲート電極と前記第２のポリシリコンゲート電極及び前記ポリシリコンゲート配線形成後のポリシリコンの上面は、前記第１の柱状シリコン層上部の前記拡散層の上の前記ゲート絶縁膜と前記第２の柱状シリコン層上部の前記拡散層の上の前記ゲート絶縁膜より高い位置であって、前記第３の工程の後、前記第１のフィン状シリコン層上部の前記拡散層上部と前記第２のフィン状シリコン層上部の前記拡散層上部とにシリサイドを形成する第４の工程と、前記第４の工程の後、層間絶縁膜を堆積し、前記第１のポリシリコンゲート電極と前記第２のポリシリコンゲート電極及び前記ポリシリコンゲート配線を露出し、前記第１のポリシリコンゲート電極と前記第２のポリシリコンゲート電極及び前記ポリシリコンゲート配線をエッチング後、金属を堆積し、第１の金属ゲート電極と第２の金属ゲート電極と金属ゲート配線とを形成する第５の工程と、前記第１の金属ゲート電極と第２の金属ゲート電極に接続された前記第１のフィン状シリコン層と第２のフィン状シリコン層に直交する方向に延在する金属ゲート配線であって、前記第５の工程の後、コンタクトを形成する第６の工程と、前記第１の柱状シリコン層上部の前記拡散層と前記コンタクトとは直接接続するのであって、前記第２の柱状シリコン層上部の前記拡散層と前記コンタクトとは直接接続するのであって、を有することを特徴とする。
　また、前記第１の工程であって、基板上にダミーパターンを形成するために第２の酸化膜を堆積し、ダミーパターンを形成するための第１のレジストを形成し、前記第２の酸化膜をエッチングし、ダミーパターンを形成し、前記第１のレジストを除去し、第１の窒化膜を堆積し、前記第１の窒化膜をエッチングし、サイドウォール状に残存させ、前記ダミーパターンの周りに第１の窒化膜サイドウォールを形成し、前記ダミーパターンを除去し、前記第１の窒化膜サイドウォールをマスクとして前記シリコン基板をエッチングし、それぞれの端で接続し閉ループが形成された第１のフィン状シリコン層と第２のフィン状シリコン層を形成し、前記第１のフィン状シリコン層と第２のフィン状シリコン層の周囲に第一の絶縁膜を形成し、前記第１の窒化膜サイドウォールを除去し、前記第１の絶縁膜をエッチバックし、前記第１のフィン状シリコン層の上部と前記第２のフィン状シリコン層の上部を露出し、前記第１のフィン状シリコン層と前記第２のフィン状シリコンに直交するように第２のレジストを形成し、前記第１のフィン状シリコン層と前記第２のフィン状シリコン層とをエッチングし、前記第２のレジストを除去することにより、前記第１のフィン状シリコン層と前記第２のレジストとが直交する部分が第１の柱状シリコン層となるよう前記第１の柱状シリコン層を形成し、前記第２のフィン状シリコン層と前記第２のレジストとが直交する部分が前記第２の柱状シリコン層となるよう第２の柱状シリコン層を形成することを特徴とする。
　また、前記第１の工程後、前記第２の工程であって、第１の工程後の構造全体に第３の酸化膜を堆積し、第２の窒化膜を形成し、前記第２の窒化膜をエッチングし、サイドウォール状に残存させ、不純物を注入し、第１の柱状シリコン層上部と、第１のフィン状シリコン層上部と、第２の柱状シリコン層上部と、第２のフィン状シリコン層上部に拡散層を形成し、前記第２の窒化膜と前記第３の酸化膜を除去し、熱処理を行うことを特徴とする。
　前記第２の工程の後、前記第３の工程であって、シリコン柱を取り囲むようにゲート絶縁膜を形成し、ポリシリコンを堆積し、平坦化後の前記ポリシリコンの上面が前記第１の柱状シリコン層上部の拡散層の上の前記ゲート絶縁膜より高く、前記第２の柱状シリコン層上部の拡散層の上の前記ゲート絶縁膜より高い位置となるよう平坦化をし、第３の窒化膜を堆積し、第１のポリシリコンゲート電極と第２のポリシリコンゲート電極及びポリシリコンゲート配線を形成するための第３のレジストを形成し、前記第３の窒化膜をエッチングし、前記ポリシリコンをエッチングし、前記第１のポリシリコンゲート電極と前記第２のポリシリコンゲート電極及び前記ポリシリコンゲート配線を形成し、前記ゲート絶縁膜をエッチングし、前記第３のレジストを除去することを特徴とする。
　また、前記第３の工程の後の構造全体に、第４の窒化膜を堆積し、前記第４の窒化膜をエッチングし、サイドウォール状に残存させ、金属を堆積し、シリサイドを第１のフィン状シリコン層と第２のフィン状シリコン層の上部の拡散層の上部に形成することを特徴とする。
　また、前記第４の工程の後の構造全体に、第５の窒化膜を堆積し、層間絶縁膜を堆積し、化学機械研磨により平坦化し、化学機械研磨により第１のポリシリコンゲート電極と第２のポリシリコンゲート電極及びポリシリコンゲート配線を露出し、前記第１のポリシリコンゲート電極と前記第２のポリシリコンゲート電極及び前記ポリシリコンゲート配線をエッチングし、金属を堆積し、前記第１のポリシリコンゲート電極と前記第２のポリシリコンゲート電極及び前記ポリシリコンゲート配線があった部分に前記金属を埋めこみ、前記金属をエッチングし、第１の柱状シリコン層上部の拡散層上のゲート絶縁膜と、第２の柱状シリコン層上部の拡散層上のゲート絶縁膜とを露出し、第１の金属ゲート電極、第２の金属ゲート電極、金属ゲート配線を形成することを特徴とする。
　また、基板上に形成された第１のフィン状シリコン層と、基板上に形成された、前記第１のフィン状シリコン層と共にそれぞれの端で接続し閉ループを形成する第２のフィン状シリコン層と、前記第１のフィン状シリコン層と前記第２のフィン状シリコン層との周囲に形成された第１の絶縁膜と、前記第１のフィン状シリコン層上に形成された、前記第１のフィン状シリコン層の幅と同じ直径を有する第１のシリコン層と、前記第２のフィン状シリコン層上に形成された、前記第２のフィン状シリコン層の幅と同じ直径を有する第２のシリコン層と、前記第１のフィン状シリコン層上部と前記第１の柱状シリコン層の下部に形成された拡散層と、前記第１の柱状シリコン層の上部に形成された拡散層と、前記第２のフィン状シリコン層の上部と前記第２の柱状シリコン層の下部に形成された拡散層と、前記第２の柱状シリコン層の上部に形成された拡散層と、前記第１のフィン状シリコン層の上部と前記第２のフィン状シリコン層の上部の拡散層の上部に形成されたシリサイドと、前記第１の柱状シリコン層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成された第１の金属ゲート電極と、前記第２の柱状シリコン層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成された第２の金属ゲート電極と、前記第１の金属ゲート電極と前記第２の金属ゲート電極に接続された前記第１のフィン状シリコン層と前記第２のフィン状シリコン層に直交する方向に延在する金属ゲート配線と、前記第１の柱状シリコン層上部に形成された拡散層上に形成されたコンタクトと、前記第２の柱状シリコン層上部に形成された拡散層上に形成されたコンタクトと、を有し、前記第１の柱状シリコン層上部に形成された拡散層と前記コンタクトとは直接接続し、前記第２の柱状シリコン層上部に形成された拡散層と前記コンタクトとは直接接続することを特徴とする。
　本発明によれば、ゲート配線と基板間の寄生容量を低減し、ゲートラストプロセスであり、一つのダミーパターンから２個のトランジスタを形成するＳＧＴの製造方法とその結果であるＳＧＴの構造を提供することができる。
　ダミーパターンの周りに側壁を形成し、その側壁をマスクとして基板をエッチングすることで、フィンを形成し、一つのダミーパターンから２個のトランジスタを形成するという従来のＦＩＮＦＥＴの製造方法を元にしたため、一つのダミーパターンから２個のＳＧＴを容易に形成できる。
　加えて、従来は柱状シリコン層上部にシリサイドを形成していたが、ポリシリコンの堆積温度がシリサイドを形成するための温度より高いので、シリサイドはポリシリコンゲート形成後に形成しなければならないため、シリコン柱上部にシリサイドを形成しようとすると、ポリシリコンゲート形成後に、ポリシリコンゲート電極の上部に穴を開け、穴の側壁に絶縁膜のサイドウォールを形成した後、シリサイドを形成し、開けた穴に絶縁膜を埋めるという製造工程数の増加という欠点があったので、ポリシリコンゲート電極とポリシリコンゲート配線形成前に拡散層を形成し、柱状シリコン層をポリシリコンゲート電極で覆い、シリサイドをフィン状シリコン層上部にのみ形成することにより、ポリシリコンでゲートを作成し、その後、層間絶縁膜を堆積後、化学機械研磨によりポリシリコンゲートを露出し、ポリシリコンゲートをエッチング後、金属を堆積する従来のメタルゲートラストの製造方法を用いることができるため、メタルゲートＳＧＴを容易に形成できる。
（ａ）は本発明に係る半導体装置の平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。
　以下に、本発明の実施形態に係るＳＧＴの構造を形成するための製造工程を、図２～図４７を参照して説明する。
　基板上に第１のフィン状シリコン層と第２のフィン状シリコン層を形成し、前記第１のフィン状シリコン層と第２のフィン状シリコン層の周囲に第一の絶縁膜を形成し、前記第１のフィン状シリコン層の上部に第１の柱状シリコン層を形成し、前記第２のフィン状シリコン層の上部に第２の柱状シリコン層を形成する製造方法を示す。図２に示すように、シリコン基板１０１上にダミーパターンを形成するために第２の酸化膜１０２を堆積する。窒化膜や、酸化膜とポリシリコンといった積層膜でもよい。
　図３に示すように、ダミーパターンを形成するための第１のレジスト１０３を形成する。
　図４に示すように、第２の酸化膜１０２をエッチングし、ダミーパターン１０２を形成する。
　図５に示すように、第１のレジスト１０３を除去する。
　図６に示すように、第１の窒化膜１０４を堆積する。
　図７に示すように、第１の窒化膜１０４をエッチングし、サイドウォール状に残存させる。ダミーパターン１０２の周りに第１の窒化膜サイドウォール１０４が形成された。この形成された第１の窒化膜サイドウォール１０４を用いてシリコンをエッチングすることにより、それぞれの端で接続し閉ループが形成された第１のフィン状シリコン層１０５と第２のフィン状シリコン層１０６が形成されることとなる。
　図８に示すように、ダミーパターン１０２を除去する。
　図９に示すように、第１の窒化膜サイドウォール１０４をマスクとしてシリコン基板１０１をエッチングし、それぞれの端で接続し閉ループが形成された第１のフィン状シリコン層１０５と第２のフィン状シリコン層１０６を形成する。
　図１０に示すように、前記第１のフィン状シリコン層１０５と第２のフィン状シリコン層１０６の周囲に第一の絶縁膜１０７を形成する。
　第１の絶縁膜として高密度プラズマによる酸化膜や低圧化学気相堆積による酸化膜を用いてもよい。
　図１１に示すように、第１の窒化膜サイドウォール１０４を除去する。シリコンエッチング中や酸化膜堆積中に、第１の窒化膜サイドウォール１０４が除去された場合、この工程は不要である。
　図１２に示すように、第１の絶縁膜１０７をエッチバックし、第１のフィン状シリコン層１０５の上部と第２のフィン状シリコン層１０６の上部を露出する。
　図１３に示すように、第１のフィン状シリコン層１０５と第２のフィン状シリコン１０６に直交するように第２のレジスト１０８を形成する。第１のフィン状シリコン層１０５と第２のフィン状シリコン層１０６とレジスト１０８とが直交する部分が柱状シリコン層となる部分である。ライン状のレジストを用いることができるため、パターン後にレジストが倒れる可能性が低く、安定したプロセスとなる。
　図１４に示すように、第１のフィン状シリコン層１０５と第２のフィン状シリコン層１０６とをエッチングする。第１のフィン状シリコン層１０５と第２のレジスト１０８とが直交する部分が第１の柱状シリコン層１０９となる。第２のフィン状シリコン層１０６と第２のレジスト１０８とが直交する部分が第２の柱状シリコン層１１０となる。従って、第１の柱状シリコン層１０９の直径は、第１のフィン状シリコン層１０５の幅と同じとなる。第２の柱状シリコン層１１０の直径は、第２のフィン状シリコン層１０６の幅と同じとなる。
　第１のフィン状シリコン層１０５の上部に第１の柱状シリコン層１０９が形成され、第２のフィン状シリコン層１０６の上部に第２の柱状シリコン層１１０が形成され、第１のフィン状シリコン層１０５、第２のフィン状シリコン層１０６の周囲には第１の絶縁膜１０７が形成された構造となる。
　図１５に示すように、第２のレジスト１０８を除去する。
　次に、ゲートラストとするために、第１の柱状シリコン層１０９上部と第１のフィン状シリコン層１０５上部と第１の柱状シリコン層１０９下部に不純物を注入し拡散層を形成し、第２の柱状シリコン層１１０上部と第２のフィン状シリコン層１０６上部と第２の柱状シリコン層１１０下部に不純物を注入し拡散層を形成する製造方法を示す。
　図１６に示すように、第３の酸化膜１１１を堆積し、第２の窒化膜１１２を形成する。後に、柱状シリコン層上部は、ゲート絶縁膜及びポリシリコンゲート電極に覆われることとなるので、覆われる前に、柱状シリコン層上部に拡散層を形成する。
　図１７に示すように第２の窒化膜１１２をエッチングし、サイドウォール状に残存させる。
　図１８に示すように砒素やリンやボロンといった不純物を注入し、第１の柱状シリコン層１０９上部に拡散層１１３、第１のフィン状シリコン層１０５上部に拡散層１１５、１１６、第２の柱状シリコン層１１０上部に拡散層１１４、第２のフィン状シリコン層１０６上部に拡散層１１５、１１６、を形成する。
　図１９に示すように第２の窒化膜１１２と第３の酸化膜１１１を除去する。
　図２０に示すように熱処理を行う。第１のフィン状シリコン層１０５上部と第２のフィン状シリコン層１０６上部の拡散層１１５、１１６は接触し拡散層１１７となる。以上よりゲートラストとするために、第１の柱状シリコン層１０９上部と第１のフィン状シリコン層１０５上部と第１の柱状シリコン層１０９下部に不純物を注入し拡散層１１３、１１７が形成され、第２の柱状シリコン層１１０上部と第２のフィン状シリコン層１０６上部と第２の柱状シリコン層１１０下部に不純物を注入し拡散層１１４、１１７が形成された。
　次に、ゲートラストとするために、ポリシリコンで第１のポリシリコンゲート電極１１９ｂと第２のポリシリコンゲート電極１１９ａ及びポリシリコンゲート配線１１９ｃを作成する製造方法を示す。ゲートラストとするために層間絶縁膜を堆積後、化学機械研磨によりポリシリコンゲート電極及びポリシリコンゲート配線を露出するのであるから、化学機械研磨により柱状シリコン層上部が露出しないようにする必要がある。
　図２１に示すように、ゲート絶縁膜１１８を形成し、ポリシリコン１１９を堆積し、平坦化する。平坦化後のポリシリコン１１９の上面は、第１の柱状シリコン層１０９上部の拡散層１１３の上のゲート絶縁膜１１８より高く、第２の柱状シリコン層１１０上部の拡散層１１４の上のゲート絶縁膜１１８より高い位置とする。これにより、ゲートラストとするために層間絶縁膜を堆積後、化学機械研磨によりポリシリコンゲート電極及びポリシリコンゲート配線を露出したとき、化学機械研磨により柱状シリコン層上部が露出しないようになる。
　また、第３の窒化膜１２０を堆積する。この第３の窒化膜１２０は、シリサイドを第１のフィン状シリコン層１０５上部と第２のフィン状シリコン層１０６上部に形成するとき、第１のポリシリコンゲート電極１１９ｂと第２のポリシリコンゲート電極１１９ａ及びポリシリコンゲート配線１１９ｃ上部にシリサイドが形成されることを阻害する膜である。
　図２２に示すように、第１のポリシリコンゲート電極１１９ｂと第２のポリシリコンゲート電極１１９ａ及びポリシリコンゲート配線１１９ｃを形成するための第３のレジスト１２１を形成する。第１のフィン状シリコン層１０５と第２のフィン状シリコン層１０６とに対してゲート配線となる部分が直交することが望ましい。ゲート配線と基板間の寄生容量が低減するためである。
　図２３に示すように、第３の窒化膜１２０をエッチングし、ポリシリコン１１９をエッチングし、第１のポリシリコンゲート電極１１９ｂと第２のポリシリコンゲート電極１１９ａ及びポリシリコンゲート配線１１９ｃを形成する。
　図２４に示すように、ゲート絶縁膜１１８をエッチングする。
　図２５に示すように、第３のレジスト１２１を除去する。
　以上によりゲートラストとするために、ポリシリコンで第１のポリシリコンゲート電極１１９ｂと第２のポリシリコンゲート電極１１９ａ及びポリシリコンゲート配線１１９ｃを形成する製造方法が示された。第１のポリシリコンゲート電極１１９ｂと第１のポリシリコンゲート電極１１９ａ及びポリシリコンゲート配線１１９ｃ形成後のポリシリコンの上面は、第１の柱状シリコン層１０９上部の拡散層１１３の上のゲート絶縁膜１１８より高く、第２の柱状シリコン層１１０上部の拡散層１１４の上のゲート絶縁膜１１８より高い位置となっている。
　次に、第１のフィン状シリコン層１０５上部の拡散層１１７上部と第２のフィン状シリコン層１０６上部の拡散層１１７上部とにシリサイドを形成する製造方法を示す。
　第１のポリシリコンゲート電極１１９ｂと第２のポリシリコンゲート１１９ａ及びポリシリコンゲート配線１１９ｃ上部と第１の柱状シリコン層１０９上部の拡散層１１３と第２の柱状シリコン層１１０上部の拡散層１１４には、シリサイドを形成しないことが特徴である。第１の柱状シリコン層１０９上部の拡散層１１３と第２の柱状シリコン層１１０上部の拡散層１１４にシリサイドを形成しようとすると、製造工程が増大する。
　図２６に示すように、第４の窒化膜１２２を堆積する。
　図２７に示すように、第４の窒化膜１２２をエッチングし、サイドウォール状に残存させる。
　図２８に示すように、ニッケル、コバルトといった金属を堆積し、シリサイド１２３を第１のフィン状シリコン層１０５と第２のフィン状シリコン層１０６の上部の拡散層１１７の上部に形成する。このとき、第１のポリシリコンゲート電極１１９ｂと第２のポリシリコンゲート電極１１９ａ及びポリシリコンゲート配線１１９ｃは、第４の窒化膜１２２、第３の窒化膜１２０に覆われ、第１の柱状シリコン層１０９上の拡散層１１３と第２の柱状シリコン層１１０上の拡散層１１４とは、ゲート絶縁膜１１８と第１のポリシリコンゲート電極１１９ｂと第２のポリシリコンゲート電極１１９ａ及びポリシリコンゲート配線１１９ｃに覆われているので、シリサイドが形成されない。
　以上により第１のフィン状シリコン層１０５上部の拡散層１１７上部と第２のフィン状シリコン層１０６上部の拡散層１１７上部とにシリサイドを形成する製造方法が示された。
　次に、層間絶縁膜１２５を堆積し、第１のポリシリコンゲート電極１１９ｂと第２のポリシリコンゲート電極１１９ａ及びポリシリコンゲート配線１１９ｃを露出し、第１のポリシリコンゲート電極１１９ｂと第２のポリシリコンゲート電極１１９ａ及びポリシリコンゲート配線１１９ｃをエッチング後、金属１２６を堆積し、第１の金属ゲート電極１２６ｂと第２の金属ゲート電極１２６ａと金属ゲート配線１２６ｃとを形成するゲートラストの製造方法を示す。
　図２９に示すように、シリサイド１２３を保護するために、第５の窒化膜１２４を堆積する。
　図３０に示すように、層間絶縁膜１２５を堆積し、化学機械研磨により平坦化する。
　図３１に示すように、化学機械研磨により第１のポリシリコンゲート電極１１９ｂと第２のポリシリコンゲート電極１１９ａ及びポリシリコンゲート配線１１９ｃを露出する。
　図３２に示すように、第１のポリシリコンゲート電極１１９ｂと第２のポリシリコンゲート電極１１９ａ及びポリシリコンゲート配線１１９ｃをエッチングする。ウエットエッチングが望ましい。
　図３３に示すように金属１２６を堆積し、平坦化し、第１のポリシリコンゲート電極１１９ｂと第２のポリシリコンゲート電極１１９ａ及びポリシリコンゲート配線１１９ｃがあった部分に金属１２６を埋めこむ。原子層堆積を用いることが好ましい。
　図３４に示すように、金属１２６をエッチングし、第１の柱状シリコン層１０９上部の拡散層１１３上のゲート絶縁膜１１８と、第２の柱状シリコン層１１０上部の拡散層１１４上のゲート絶縁膜１１８と、を露出する。第１の金属ゲート電極１２６ｂ、第２の金属ゲート電極１２６ａ、金属ゲート配線１２６ｃが形成される。
　層間絶縁膜１２５を堆積し、第１のポリシリコンゲート電極１１９ｂと第２のポリシリコンゲート電極１１９ａ及びポリシリコンゲート配線１１９ｃを露出し、第１のポリシリコンゲート電極１１９ｂと第２のポリシリコンゲート電極１１９ａ及びポリシリコンゲート配線１１９ｃをエッチング後、金属１２６を堆積し、第１の金属ゲート電極１２６ｂと第２の金属ゲート電極１２６ａと金属ゲート配線１２６ｃとを形成するゲートラストの製造方法が示された。
　次に、コンタクトを形成するための製造方法を示す。第１の柱状シリコン層１０９上部の拡散層１１３と第２の柱状シリコン層１１０上部の拡散層１１４とにシリサイドを形成しないため、コンタクトと第１の柱状シリコン層１０９上部の拡散層１１３とが直接接続され、コンタクトと第２の柱状シリコン層１１０上部の拡散層１１４とが直接接続されることとなる。
　図３５に示すように、層間絶縁膜１２７を堆積し、平坦化する。
　図３６に示すように、第１の柱状シリコン層１０９上部と第２の柱状シリコン層１１０上部にコンタクト孔を形成するための第４のレジスト１２８を形成する。
　図３７に示すように、層間絶縁膜１２７をエッチングし、コンタクト孔１２９を形成する。
　図３８に示すように、第４のレジスト１２８を除去する。
　図３９に示すように、金属ゲート配線１２６ｃ上、第１のフィン状シリコン層１０５と第２のフィン状シリコン層１０６上にコンタクト孔を形成するための第５のレジスト１３０を形成する。
　図４０に示すように、層間絶縁膜１２７、１２５をエッチングし、コンタクト孔１３１、１３２を形成する。
　図４１に示すように、第５のレジスト１３０を除去する。
　図４２に示すように、層間絶縁膜１２７とゲート絶縁膜１１８をエッチングし、シリサイド１２３と拡散層１１３、１１４とを露出する。
　図４３に示すように、金属を堆積し、コンタクト１３３、１３４、１３５を形成する。　以上によりコンタクトを形成するための製造方法が示された。第１の柱状シリコン層１０９上部の拡散層１１３と第２の柱状シリコン層１１０上部の拡散層１１４にシリサイドを形成しないため、コンタクト１３４と第１の柱状シリコン層１０９上部の拡散層１１３とが直接接続され、コンタクト１３４と第２の柱状シリコン層１１０上部の拡散層１１４とが直接接続されることとなる。
　次に、金属配線層を形成するための製造方法を示す。
　図４４に示すように、金属１３６を堆積する。
　図４５に示すように、金属配線を形成するための第６のレジスト１３７、１３８、１３９を形成する。
　図４６に示すように、金属１３６をエッチングし、金属配線１４０、１４１、１４２を形成する。
　図４７に示すように、第６のレジスト１３７、１３８、１３９を除去する。
　以上により金属配線層を形成するための製造方法が示された。
　上記製造方法の結果を図１に示す。
　基板１０１上に形成された第１のフィン状シリコン層１０５と、基板１０１上に形成された第２のフィン状シリコン層１０６と、前記第１のフィン状シリコン層１０５と第２のフィン状シリコン層１０６はそれぞれの端で接続し閉ループを形成しており、第１のフィン状シリコン層１０５と第２のフィン状シリコン層１０６との周囲に形成された第１の絶縁膜１０７と、第１のフィン状シリコン層１０５上に形成された第１の柱状シリコン層１０９と、第２のフィン状シリコン層１０６上に形成された第２の柱状シリコン層１１０と、第１の柱状シリコン層１０９の直径は第１のフィン状シリコン層１０５の幅と同じであって、第２の柱状シリコン層１１０の直径は第２のフィン状シリコン層１０６の幅と同じであって、第１のフィン状シリコン層１０５の上部と第１の柱状シリコン層１０９の下部に形成された拡散層１１７と、第１の柱状シリコン層１０９の上部に形成された拡散層１１３と、第２のフィン状シリコン層１０６の上部と第２の柱状シリコン層１１０の下部に形成された拡散層１１７と、第２の柱状シリコン層１１０の上部に形成された拡散層１１４と、第１のフィン状シリコン層１０５の上部と第２のフィン状シリコン層１０６の上部の拡散層１１７の上部に形成されたシリサイド１２３と、第１の柱状シリコン層１０９の周囲に形成されたゲート絶縁膜１１８と、ゲート絶縁膜１１８の周囲に形成された第１の金属ゲート電極１２６ｂと、第２の柱状シリコン層１１０の周囲に形成されたゲート絶縁膜１１８と、ゲート絶縁膜１１８の周囲に形成された第２の金属ゲート電極１２６ａと、第１の金属ゲート電極１２６ｂと第２の金属ゲート電極１２６ａに接続された第１のフィン状シリコン層１０５と第２のフィン状シリコン層１０６に直交する方向に延在する金属ゲート配線１２６ｃと、第１の柱状シリコン層１０９上部に形成された拡散層１１３上に形成されたコンタクト１３４と、第２の柱状シリコン層１１０上部に形成された拡散層１１４上に形成されたコンタクト１３４と、を有し、第１の柱状シリコン層１０９上部に形成された拡散層１１３とコンタクト１３４とは直接接続し、第２の柱状シリコン層１１０上部に形成された拡散層１１４とコンタクト１３４とは直接接続する構造となる。
　以上から、ゲート配線と基板間の寄生容量を低減し、ゲートラストプロセスであり、一つのダミーパターンから２個のトランジスタを形成するＳＧＴの製造方法とその結果であるＳＧＴの構造が提供されうる。
１０１．シリコン基板
１０２．第２の酸化膜、ダミーパターン
１０３．第１のレジスト
１０４．第１の窒化膜、第１の窒化膜サイドウォール
１０５．第１のフィン状シリコン層
１０６．第２のフィン状シリコン層
１０７．第一の絶縁膜
１０８．第２のレジスト
１０９．第１の柱状シリコン層
１１０．第２の柱状シリコン層
１１１．第３の酸化膜
１１２．第２の窒化膜
１１３．拡散層
１１４．拡散層
１１５．拡散層
１１６．拡散層
１１７．拡散層
１１８．ゲート絶縁膜
１１９．ポリシリコン
１１９ａ．第２のポリシリコンゲート電極
１１９ｂ．第１のポリシリコンゲート電極
１１９ｃ．ポリシリコンゲート配線
１２０．第３の窒化膜
１２１．第３のレジスト
１２２．第４の窒化膜
１２３．シリサイド
１２４．第５の窒化膜
１２５．層間絶縁膜
１２６．金属
１２６ａ．第２の金属ゲート電極
１２６ｂ．第１の金属ゲート電極
１２６ｃ．金属ゲート配線
１２７．層間絶縁膜
１２８．第４のレジスト
１２９．コンタクト孔
１３０．第５のレジスト
１３１．コンタクト孔
１３２．コンタクト孔
１３３．コンタクト
１３４．コンタクト
１３５．コンタクト
１３６．金属
１３７．第６のレジスト
１３８．第６のレジスト
１３９．第６のレジスト
１４０．金属配線
１４１．金属配線
１４２．金属配線

Claims (7)

  1. 　基板上に第１のフィン状シリコン層と第２のフィン状シリコン層を形成し、前記第１のフィン状シリコン層と第２のフィン状シリコン層はそれぞれの端で接続し閉ループを形成しており、前記第１のフィン状シリコン層と第２のフィン状シリコン層の周囲に第一の絶縁膜を形成し、前記第１のフィン状シリコン層の上部に第１の柱状シリコン層を形成し、前記第２のフィン状シリコン層の上部に第２の柱状シリコン層を形成する第１の工程と、前記第１の柱状シリコン層の直径は前記第１のフィン状シリコン層の幅と同じであって、前記第２の柱状シリコン層の直径は前記第２のフィン状シリコン層の幅と同じであって、前記第１の工程の後、前記第１の柱状シリコン層上部と前記第１のフィン状シリコン層上部と前記第１の柱状シリコン層下部に不純物を注入し拡散層を形成し、前記第２の柱状シリコン層上部と前記第２のフィン状シリコン層上部と前記第２の柱状シリコン層下部に不純物を注入し拡散層を形成する第２の工程と、前記第２の工程の後、ゲート絶縁膜と第１のポリシリコンゲート電極と第２のポリシリコンゲート電極とポリシリコンゲート配線を作成する第３の工程と、前記ゲート絶縁膜は前記第１の柱状シリコン層と前記第２の柱状シリコン層の周囲と上部を覆い、前記第１のポリシリコンゲート電極と前記第２のポリシリコンゲート電極はゲート絶縁膜を覆い、前記第１のポリシリコンゲート電極と前記第２のポリシリコンゲート電極及び前記ポリシリコンゲート配線形成後のポリシリコンの上面は、前記第１の柱状シリコン層上部の前記拡散層の上の前記ゲート絶縁膜と前記第２の柱状シリコン層上部の前記拡散層の上の前記ゲート絶縁膜より高い位置であって、前記第３の工程の後、前記第１のフィン状シリコン層上部の前記拡散層上部と前記第２のフィン状シリコン層上部の前記拡散層上部とにシリサイドを形成する第４の工程と、前記第４の工程の後、層間絶縁膜を堆積し、前記第１のポリシリコンゲート電極と前記第２のポリシリコンゲート電極及び前記ポリシリコンゲート配線を露出し、前記第１のポリシリコンゲート電極と前記第２のポリシリコンゲート電極及び前記ポリシリコンゲート配線をエッチング後、金属を堆積し、第１の金属ゲート電極と第２の金属ゲート電極と金属ゲート配線とを形成する第５の工程と、前記第１の金属ゲート電極と第２の金属ゲート電極に接続された前記第１のフィン状シリコン層と第２のフィン状シリコン層に直交する方向に延在する金属ゲート配線であって、前記第５の工程の後、コンタクトを形成する第６の工程と、前記第１の柱状シリコン層上部の前記拡散層と前記コンタクトとは直接接続するのであって、前記第２の柱状シリコン層上部の前記拡散層と前記コンタクトとは直接接続するのであって、を有することを特徴とする半導体装置の製造方法。
  2. 　前記第１の工程であって、基板上にダミーパターンを形成するために第２の酸化膜を堆積し、ダミーパターンを形成するための第１のレジストを形成し、前記第２の酸化膜をエッチングし、ダミーパターンを形成し、前記第１のレジストを除去し、第１の窒化膜を堆積し、前記第１の窒化膜をエッチングし、サイドウォール状に残存させ、前記ダミーパターンの周りに第１の窒化膜サイドウォールを形成し、前記ダミーパターンを除去し、前記第１の窒化膜サイドウォールをマスクとして前記シリコン基板をエッチングし、それぞれの端で接続し閉ループが形成された第１のフィン状シリコン層と第２のフィン状シリコン層を形成し、前記第１のフィン状シリコン層と第２のフィン状シリコン層の周囲に第一の絶縁膜を形成し、前記第１の窒化膜サイドウォールを除去し、前記第１の絶縁膜をエッチバックし、前記第１のフィン状シリコン層の上部と前記第２のフィン状シリコン層の上部を露出し、前記第１のフィン状シリコン層と前記第２のフィン状シリコンに直交するように第２のレジストを形成し、前記第１のフィン状シリコン層と前記第２のフィン状シリコン層とをエッチングし、前記第２のレジストを除去することにより、前記第１のフィン状シリコン層と前記第２のレジストとが直交する部分が第１の柱状シリコン層となるよう前記第１の柱状シリコン層を形成し、前記第２のフィン状シリコン層と前記第２のレジストとが直交する部分が前記第２の柱状シリコン層となるよう第２の柱状シリコン層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 　前記第１の工程後、前記第２の工程であって、第１の工程後の構造全体に第３の酸化膜を堆積し、第２の窒化膜を形成し、前記第２の窒化膜をエッチングし、サイドウォール状に残存させ、不純物を注入し、第１の柱状シリコン層上部と、第１のフィン状シリコン層上部と、第２の柱状シリコン層上部と、第２のフィン状シリコン層上部に拡散層を形成し、前記第２の窒化膜と前記第３の酸化膜を除去し、熱処理を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 　前記第２の工程の後、前記第３の工程であって、シリコン柱を取り囲むようにゲート絶縁膜を形成し、ポリシリコンを堆積し、平坦化後の前記ポリシリコンの上面が前記第１の柱状シリコン層上部の拡散層の上の前記ゲート絶縁膜より高く、前記第２の柱状シリコン層上部の拡散層の上の前記ゲート絶縁膜より高い位置となるよう平坦化をし、第３の窒化膜を堆積し、第１のポリシリコンゲート電極と第２のポリシリコンゲート電極及びポリシリコンゲート配線を形成するための第３のレジストを形成し、前記第３の窒化膜をエッチングし、前記ポリシリコンをエッチングし、前記第１のポリシリコンゲート電極と前記第２のポリシリコンゲート電極及び前記ポリシリコンゲート配線を形成し、前記ゲート絶縁膜をエッチングし、前記第３のレジストを除去することを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 　前記第３の工程の後の構造全体に、第４の窒化膜を堆積し、前記第４の窒化膜をエッチングし、サイドウォール状に残存させ、金属を堆積し、シリサイドを第１のフィン状シリコン層と第２のフィン状シリコン層の上部の拡散層の上部に形成することを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 　前記第４の工程の後の構造全体に、第５の窒化膜を堆積し、層間絶縁膜を堆積し、化学機械研磨により平坦化し、化学機械研磨により第１のポリシリコンゲート電極と第２のポリシリコンゲート電極及びポリシリコンゲート配線を露出し、前記第１のポリシリコンゲート電極と前記第２のポリシリコンゲート電極及び前記ポリシリコンゲート配線をエッチングし、金属を堆積し、前記第１のポリシリコンゲート電極と前記第２のポリシリコンゲート電極及び前記ポリシリコンゲート配線があった部分に前記金属を埋めこみ、前記金属をエッチングし、第１の柱状シリコン層上部の拡散層上のゲート絶縁膜と、第２の柱状シリコン層上部の拡散層上のゲート絶縁膜とを露出し、第１の金属ゲート電極、第２の金属ゲート電極、金属ゲート配線を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 　基板上に形成された第１のフィン状シリコン層と、基板上に形成された、前記第１のフィン状シリコン層と共にそれぞれの端で接続し閉ループを形成する第２のフィン状シリコン層と、前記第１のフィン状シリコン層と前記第２のフィン状シリコン層との周囲に形成された第１の絶縁膜と、前記第１のフィン状シリコン層上に形成された、前記第１のフィン状シリコン層の幅と同じ直径を有する第１のシリコン層と、前記第２のフィン状シリコン層上に形成された、前記第２のフィン状シリコン層の幅と同じ直径を有する第２のシリコン層と、前記第１のフィン状シリコン層上部と前記第１の柱状シリコン層の下部に形成された拡散層と、前記第１の柱状シリコン層の上部に形成された拡散層と、前記第２のフィン状シリコン層の上部と前記第２の柱状シリコン層の下部に形成された拡散層と、前記第２の柱状シリコン層の上部に形成された拡散層と、前記第１のフィン状シリコン層の上部と前記第２のフィン状シリコン層の上部の拡散層の上部に形成されたシリサイドと、前記第１の柱状シリコン層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成された第１の金属ゲート電極と、前記第２の柱状シリコン層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成された第２の金属ゲート電極と、前記第１の金属ゲート電極と前記第２の金属ゲート電極に接続された前記第１のフィン状シリコン層と前記第２のフィン状シリコン層に直交する方向に延在する金属ゲート配線と、前記第１の柱状シリコン層上部に形成された拡散層上に形成されたコンタクトと、前記第２の柱状シリコン層上部に形成された拡散層上に形成されたコンタクトと、を有し、前記第１の柱状シリコン層上部に形成された拡散層と前記コンタクトとは直接接続し、前記第２の柱状シリコン層上部に形成された拡散層と前記コンタクトとは直接接続することを特徴とする半導体装置。
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