JP4487221B1 - 半導体装置 - Google Patents

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Abstract

【課題】柱状半導体層の周囲にゲート電極が形成される縦型トランジスタにおいては、各々の縦型トランジスタのゲート長より大きいゲート長を持つトランジスタを形成することが困難である。
【解決手段】基板上に形成された第１の拡散層上に２個の柱状半導体層によって形成された縦型トランジスタが隣接して形成されており、それらの縦型トランジスタは共通なゲート電極を備え、第１の柱状半導体層の上部に形成された第１の上部拡散層はソース電極に接続され、第２の柱状半導体層の上部に形成された第２の上部拡散層はドレイン電極に接続され、２個の縦型トランジスタが直列に接続されることによって、各々の縦型トランジスタの２倍のゲート長を持つトランジスタとして機能することを特徴とする半導体装置を提供する。
【選択図】図１

Description

本発明は半導体装置に関し、特に柱状半導体を有し、その側壁をチャネル領域とし、ゲート電極がチャネル領域を取り囲むように形成された縦型ＭＯＳトランジスタであるＳＧＴ(Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ)の構造に関する。
半導体装置の高集積化や高性能化を実現するため、半導体基板の表面に柱状半導体層を形成し、その側壁に柱状半導体層を取り囲むように形成されたゲートを有する縦型ゲートトランジスタであるＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）が提案された（例えば、特許文献１：特開平２−１８８９６６）。ＳＧＴではドレイン、ゲート、ソースが垂直方向に配置されるため、従来のプレーナー型トランジスタに比べて占有面積を大幅に縮小することができる。
特許文献１のＳＧＴを用いて構成されたＣＭＯＳインバーターの平面図を図５０（ａ）に、図５０（ａ）の平面図におけるＡ−Ａ’のカットラインの断面構造を図５０（ｂ）に示す。
図５０（ａ）、（ｂ）より、Ｓｉ基板２５０１上にＮウェル２５０２およびＰウェル２５０３が形成され、Ｓｉ基板表面にはＮウェル領域にＰＭＯＳを形成する柱状シリコン層２５０５が形成され、Ｐウェル領域にＮＭＯＳを形成する柱状シリコン層２５０６が形成され、それぞれの柱状シリコン層を取り囲むようにゲート２５０８が形成される。ＰＭＯＳを形成する柱状半導体の下部に形成されるＰ＋ドレイン拡散層２５１０およびＮＭＯＳを形成する柱状半導体の下部に形成されるＮ＋ドレイン拡散層２５１２は出力端子Ｖｏｕｔに接続され、ＰＭＯＳを形成する柱状シリコン層上部に形成されるソース拡散層２５０９は電源電位Ｖｃｃに接続され、ＮＭＯＳを形成する柱状シリコン層上部に形成されるソース拡散層２５１１は接地電位Ｖｓｓに接続され、ＰＭＯＳとＮＭＯＳの共通のゲート２５０８は入力端子Ｖｉｎに接続されることによりＣＭＯＳインバーターを形成する。
特開平２−１８８９６６号公報
ＳＧＴをＣＰＵなどの実際の製品に適用するためには、以下のような問題がある。ＣＰＵなどの製品においては、高速動作が要求されるロジック回路は最小のゲート寸法Ｌを持つトランジスタにより構成されるが、外部とデータを受け渡しするＩ／Ｏ部においては、通常ロジック回路部より高い動作電圧で動作するため、ロジック回路部に比べると長いゲート長を持つトランジスタが用いられる。例えば、ロジック部の電圧がＶ＝１．０Ｖの場合に、Ｉ／Ｏ部においては、Ｖ＝１．８Ｖや２．５Ｖの電圧が用いられる。このため、Ｉ／Ｏ部のトランジスタのゲート長はロジック部の２〜３倍程度の長さを持つことになる。
また、様々な用途に使用されるアナログ回路部やロジック回路の一部においても、通常のロジック回路部に比べると長いゲート長を持つトランジスタが用いられる。
このように実際の製品においては様々なゲート長を持つトランジスタをチップ上に同時に形成することが不可欠であるが、ＳＧＴにおいては、単体ＳＧＴのゲート長Ｌｓより大きい長さのゲート長を持つＳＧＴを形成することがその構造上困難である。
本発明は上記の事情を鑑みてなされたもので、単体ＳＧＴのゲート長Ｌｓ以上のゲート長を持つトランジスタを形成することを目的とする。
本発明の第１の側面は、
第1及び第２のＭＯＳトランジスタが基板上に形成された半導体装置であって、
前記第1及び第２のＭＯＳトランジスタのそれぞれは、
ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板に対し垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲート電極が形成された縦型トランジスタであり、
前記第1及び第２のＭＯＳトランジスタは共通のゲート電極を備えるとともに、基板上に形成された共通の第１の平面状拡散層を備え、
前記第１のＭＯＳトランジスタを形成する柱状半導体層上部に形成された第１の柱状拡散層はソース拡散層であり、
前記第２のＭＯＳトランジスタを形成する柱状半導体層上部に形成された第２の柱状拡散層はドレイン拡散層であり、
ゲート電極全体の長さが実質的に各々のＭＯＳトランジスタのゲート電極の２倍となるよう、前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタを直列に接続、したことを特徴とする半導体装置である。
本発明の第２の側面は、
複数の前記２直列ＭＯＳトランジスタを並列に配置し、前記複数の２直列ＭＯＳトランジスタの対応するゲート電極、ソース電極及びドレイン電極を共通化したことを特徴とする。
本発明の第３の側面は、
前記第１のＭＯＳトランジスタは複数の柱状半導体層からなる縦型トランジスタであり、前記第２のＭＯＳトランジスタは複数の柱状半導体層からなる縦型トランジスタであり、
前記第１のＭＯＳトランジスタは第１のゲート電極を備え、
前記第２のＭＯＳトランジスタは第２のゲート電極を備え、
第１のゲート電極及び第２のゲート電極はそれぞれ異なるコンタクトにより配線層に接続され、配線層において互いが接続されることを特徴とする。
本発明の第４の側面は、
前記第１のゲート電極及び第２のゲート電極はそれぞれ両端に位置する複数のコンタクトによって配線層に接続されることを特徴とする。
本発明の第５の側面は、
３個のＭＯＳトランジスタが基板上に形成された半導体装置であって、
前記３個のＭＯＳトランジスタの各々は、
ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板上に垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記 柱状半導体層の側壁にゲート電極が形成された縦型トランジスタであり、
前記３個のＭＯＳトランジスタは共通のゲート電極を備え、
第１のＭＯＳトランジスタと第２のＭＯＳトランジスタは基板上に形成された共通の第１の平面状拡散層を備え、
第３のＭＯＳトランジスタは基板上に形成された第２の平面状拡散層を備え、
第２のＭＯＳトランジスタ及び第３のＭＯＳトランジスタの上部に形成された柱状拡散層はコンタクト及び配線層により互いに接続され、
第１のＭＯＳトランジスタを形成する柱状半導体層上部に形成された柱状拡散層はソース拡散層であり、
第３のＭＯＳトランジスタが形成された第２の平面状拡散層はドレイン拡散層であり、
第１のＭＯＳトランジスタ、第２のＭＯＳトランジスタ及び第３のＭＯＳトランジスタが直列に接続されることにより、ゲート電極の長さが各々のＭＯＳトランジスタの３倍の長さを持つＭＯＳトランジスタとして動作することを特徴とする半導体装置である。
本発明の第６の側面は、
前記第１のＭＯＳトランジスタ、第２のＭＯＳトランジスタ及び第３のＭＯＳトランジスタが直列に接続されることにより、ゲート電極の長さが各々のＭＯＳトランジスタの３倍の長さを持つＭＯＳトランジスタを並列に配置し、
ゲート電極、ソース電極及びドレイン電極を共通化することによって駆動電流を向上させたことを特徴とする。
本発明の第７の側面は、
前記第１のＭＯＳトランジスタは複数の柱状半導体層からなる縦型トランジスタであり、
前記第２のＭＯＳトランジスタは複数の柱状半導体層からなる縦型トランジスタであり、
前記第３のＭＯＳトランジスタは複数の柱状半導体層からなる縦型トランジスタであり、
前記第１のＭＯＳトランジスタは第１のゲート電極を備え、
前記第２のＭＯＳトランジスタは第２のゲート電極を備え、
前記第３のＭＯＳトランジスタは第３のゲート電極を備え、
第１のゲート電極、第２のゲート電極及び第３のゲート電極はそれぞれ異なるコンタクトにより配線層に接続され、配線層において互いが接続されることを特徴とする。
本発明の第８の側面は、
前記第１のゲート電極、第２のゲート電極及び第３のゲート電極はそれぞれ両端に位置する複数のコンタクトによって配線層に接続されることを特徴とする。
本発明の第９の側面は、
４個のＭＯＳトランジスタが基板上に形成された半導体装置であって、
前記４個のＭＯＳトランジスタの各々は、
ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板上に垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲート電極が形成された縦型トランジスタであり、
前記４個のＭＯＳトランジスタは共通のゲート電極を備え、
第１のＭＯＳトランジスタと第２のＭＯＳトランジスタは基板上に形成された共通の第１の平面状拡散層を備え、
第３のＭＯＳトランジスタと第４のＭＯＳトランジスタは基板上に形成された共通の第２の平面状拡散層を備え
第２のＭＯＳトランジスタ及び第３のＭＯＳトランジスタの上部に形成された柱状拡散層はコンタクト及び配線層により互いに接続され、
第１のＭＯＳトランジスタを形成する柱状半導体層上部に形成された柱状拡散層はソース拡散層であり、
第４のＭＯＳトランジスタを形成する柱状半導体層上部に形成された柱状拡散層はドレイン拡散層であり、
第１のＭＯＳトランジスタ、第２のＭＯＳトランジスタ、第３のＭＯＳトランジスタ及び第４のＭＯＳトランジスタが直列に接続されることにより、ゲート電極の長さが各々のＭＯＳトランジスタの４倍の長さを持つＭＯＳトランジスタとして動作することを特徴とする半導体装置である。
本発明の第１０の側面は、
前記第１のＭＯＳトランジスタ、第２のＭＯＳトランジスタ、第３のＭＯＳトランジスタ及び第４のＭＯＳトランジスタが直列に接続されることにより、ゲート電極の長さが各々のＭＯＳトランジスタの４倍の長さを持つＭＯＳトランジスタを並列に配置し、
ゲート電極、ソース電極及びドレイン電極を共通化することによって駆動電流を向上させることを特徴とする。
本発明の第１１の側面は、
前記ゲート電極へのコンタクトは第１の平面状拡散層と第２の平面状拡散層の間の素子分離領域上に形成されることを特徴とする。
本発明の第１２の側面は、
前記第１のＭＯＳトランジスタ、第２のＭＯＳトランジスタ、第３のＭＯＳトランジスタ及び第４のＭＯＳトランジスタは複数の柱状半導体層からなる縦型トランジスタであり、
前記第１のＭＯＳトランジスタは第１のゲート電極を備え、
前記第２のＭＯＳトランジスタは第２のゲート電極を備え、
前記第３のＭＯＳトランジスタは第３のゲート電極を備え、
前記第４のＭＯＳトランジスタは第４のゲート電極を備え、
第１のゲート電極、第２のゲート電極、第３のゲート電極及び第４のゲート電極はそれぞれ異なるコンタクトにより配線層に接続され、配線層において互いが接続されることを特徴とする。
本発明の第１３の側面は、
前記第１のゲート電極、第２のゲート電極、第３のゲート電極及び第４のゲート電極はそれぞれ両端に位置する複数のコンタクトによって配線層に接続されることを特徴とする。
本発明の第１４の側面は、
４個のＭＯＳトランジスタにより形成されたインバーターを備えた半導体装置であって、
前記４個のＭＯＳトランジスタの各々は、
ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板上に垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲート電極が形成された縦型トランジスタであり、
前記４個のＭＯＳトランジスタは入力端子となる共通のゲート電極を備え、
第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタは基板上に形成された共通の第１の平面状拡散層を備え、
第３のＭＯＳトランジスタ及び第４のＭＯＳトランジスタは基板上に形成された共通の第２の平面状拡散層を備え、
第１のＭＯＳトランジスタを形成する柱状半導体層上部に形成された柱状拡散層は接地電位に接続され、
第３のＭＯＳトランジスタを形成する柱状半導体層上部に形成された柱状拡散層は電源電位に接続され、
第２のＭＯＳトランジスタ及び第４のＭＯＳトランジスタを形成する柱状半導体層上部に形成された柱状拡散層はともに出力端子に接続され、
第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタが直列に接続され、
第３のＭＯＳトランジスタ及び第４のＭＯＳトランジスタが直列に接続されることにより、ゲート電極の長さが各々のＭＯＳトランジスタの２倍の長さを持つＭＯＳトランジスタによりインバーターが構成されていることを特徴とする半導体装置である。
本発明の第１５の側面は、
前記第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタはＮＭＯＳであり、
前記第３のＭＯＳトランジスタ及び第４のＭＯＳトランジスタはＰＭＯＳであることを特徴とする。
本発明の第１６の側面は、
前記第１のＭＯＳトランジスタ、第２のＭＯＳトランジスタ、第３のＭＯＳトランジスタ、及び第４のＭＯＳランジスタにより構成される、ゲート電極の長さが各々のＭＯＳトランジスタの２倍の長さを持つＭＯＳトランジスタにより構成されるインバーターを並列に配置し、
ゲート電極、ソース電極及びドレイン電極を共通化することによって駆動電流を向上させることを特徴とする。
本発明の第１７の側面は、
前記第１のＭＯＳトランジスタ、第２のＭＯＳトランジスタ、第３のＭＯＳトランジスタ、第４のＭＯＳトランジスタは複数の柱状半導体層からなる縦型トランジスタであり、
前記第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタ共通の第１のゲート電極を備え、
前記第３のＭＯＳトランジスタ及び第４のＭＯＳトランジスタ共通の第２のゲート電極を備え、
第１のゲート電極及び第２のゲート電極はそれぞれ異なるコンタクトにより配線層に接続され、配線層において互いが接続されることを特徴とする。
本発明の第１８の側面は、
前記第１のゲート電極及び第２のゲート電極上に形成されるコンタクトは、前記第１の平面状拡散層と第２の平面状拡散層の間に形成される素子分離領域に形成されることを特徴とする。
本発明の第１８の側面は、
前記第１のゲート電極及び第２のゲート電極はそれぞれ両端に位置する複数のコンタクトによって配線層に接続されることを特徴とする請求項１４に記載の半導体装置である。
本発明の第２０の側面は、
６個のＭＯＳトランジスタにより形成されたインバーターを備えた半導体装置であって、
前記６個のＭＯＳトランジスタの各々は、
ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板上に垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲート電極が形成された縦型トランジスタであり、
前記６個のＭＯＳトランジスタは入力端子となる共通のゲート電極を備え、
第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタは基板上に形成された共通の第１の平面状拡散層を備え、
第３のＭＯＳトランジスタは基板上に形成された第２の平面状拡散層を備え、
第４のＭＯＳトランジスタ及び第５のＭＯＳトランジスタは基板上に形成された共通の 第３の平面状拡散層を備え、
第６のＭＯＳトランジスタは基板上に形成された第４の平面状拡散層を備え、
第１のＭＯＳトランジスタを形成する柱状半導体層上部に形成された柱状拡散層は接地電位に接続され、
第４のＭＯＳトランジスタを形成する柱状半導体層上部に形成された柱状拡散層は電源電位に接続され、
第２のＭＯＳトランジスタ及び第３のＭＯＳトランジスタを形成する柱状半導体層上部に形成された柱状拡散層は配線層において互いに接続され、
第５のＭＯＳトランジスタ及び第６のＭＯＳトランジスタを形成する柱状半導体層上部に形成された柱状拡散層は配線層において互いに接続され、
第２の平面状拡散層及び第４の平面状拡散層はそれぞれの上に形成されたコンタクトにより出力端子となる配線層において互いに接続され、
第１のＭＯＳトランジスタ、第２のＭＯＳトランジスタ及び第３のＭＯＳトランジスタが直列に接続され、
第４のＭＯＳトランジスタ、第５のＭＯＳトランジスタ及び第６のＭＯＳトランジスタが直列に接続されることにより、ゲート電極の長さが各々のＭＯＳトランジスタの３倍の長さを持つＭＯＳトランジスタによりインバーターが構成されていることを特徴とする半導体装置である。
本発明の第２１の側面は、
前記第１のＭＯＳトランジスタ、第２のＭＯＳトランジスタ及び第３のＭＯＳトランジスタはＮＭＯＳであり、
前記第４のＭＯＳトランジスタ、第５のＭＯＳトランジスタ及び第６のＭＯＳトランジスタはＰＭＯＳであることを特徴とする。
本発明の第２２の側面は、
前記第２の拡散層と第４の拡散層はそれらの表面に形成されたシリサイド層を介して互いに接続されていることを特徴とする。
本発明の第２３の側面は、
前記第２の平面状拡散層と第４の平面状拡散層の境界部において、出力端子に接続されるコンタクトが形成されることを特徴とする。
本発明の第２４の側面は、
前記第１のＭＯＳトランジスタ乃至第６のＭＯＳトランジスタにより構成される、ゲート電極の長さが各々のＭＯＳトランジスタの３倍の長さを持つＭＯＳトランジスタにより構成されるインバーターを並列に配置し、
ゲート電極、ソース電極及びドレイン電極を共通化することによって駆動電流を向上させることを特徴とする。
本発明の第２５の側面は、
前記第１のＭＯＳトランジスタ乃至第６のＭＯＳトランジスタは複数の柱状半導体層からなる縦型トランジスタであり、
前記第１のＭＯＳトランジスタ及び第４のＭＯＳトランジスタ共通の第１のゲート電極を備え、
前記第２のＭＯＳトランジスタ、第３のＭＯＳトランジスタ、第５のＭＯＳトランジスタ、及び第６のＭＯＳトランジスタは共通の第２のゲート電極を備え、
第１のゲート電極及び第２のゲート電極はそれぞれ異なるコンタクトにより配線層に接続され、配線層において互いが接続されることを特徴とする請求項２０ないし請求項２３に記載の半導体装置である。
本発明の第２６の側面は、
８個のＭＯＳトランジスタにより形成されたインバーターを備えた半導体装置であって、
前記８個のＭＯＳトランジスタの各々は、
ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板上に垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲート電極が形成された縦型トランジスタであり、
前記８個のＭＯＳトランジスタは入力端子となる共通のゲート電極を備え、
第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタは基板上に形成された共通の第１の平面状拡散層を備え、
第３のＭＯＳトランジスタ及び第４のＭＯＳトランジスタは基板上に形成された共通の第２の平面状拡散層を備え、
第５のＭＯＳトランジスタ及び第６のＭＯＳトランジスタは基板上に形成された共通の第３の平面状拡散層を備え、
第７のＭＯＳトランジスタ及び第８のＭＯＳトランジスタは基板上に形成された共通の第４の平面状拡散層を備え、
第１のＭＯＳトランジスタを形成する柱状半導体層上部に形成された柱状拡散層は接地電位に接続され、
第５のＭＯＳトランジスタを形成する柱状半導体層上部に形成された柱状拡散層は電源電位に接続され、
第４のＭＯＳトランジスタ及び第８のＭＯＳトランジスタを形成する柱状半導体層上部に形成された第２の拡散層及び第４の拡散層はともに出力端子に接続され、
第１のＭＯＳトランジスタ、第２のＭＯＳトランジスタ、第３のＭＯＳトランジスタ及び第４のＭＯＳトランジスタが直列に接続され、
第５のＭＯＳトランジスタ、第６のＭＯＳトランジスタ、第７のＭＯＳトランジスタ、及び第８のＭＯＳトランジスタが直列に接続されることにより、ゲート電極の長さが各々のＭＯＳトランジスタの４倍の長さを持つＭＯＳトランジスタによりインバーターが構成されていることを特徴とする半導体装置である。
本発明の第２７の側面は、
前記第１のＭＯＳトランジスタ乃至第４のＭＯＳトランジスタはＮＭＯＳであり、
前記第５のＭＯＳトランジスタ乃至第８のＭＯＳトランジスタはＰＭＯＳであることを特徴とする。
本発明の第２８の側面は、
前記第１のＭＯＳトランジスタ及び第５のトランジスタは共通の第１のゲート電極を備え、
前記第２のＭＯＳトランジスタ及び第６のトランジスタは共通の第２のゲート電極を備え、
前記第３のＭＯＳトランジスタ及び第７のトランジスタは共通の第３のゲート電極を備え、
前記第４のＭＯＳトランジスタ及び第８のトランジスタは共通の第４のゲート電極を備え、
第１のゲート電極乃至第４のゲート電極はそれぞれ異なるコンタクトにより配線層に接続され、配線層において互いが接続されることを特徴とする。
本発明の第２９の側面は、
前記第１のＭＯＳトランジスタ乃至第８のＭＯＳトランジスタは複数の柱状半導体層よりなることを特徴とする。
本発明の第３０の側面は、
前記第１のゲート電極乃至第２のゲート電極上に形成されるコンタクトは前記第１の平面状拡散層と第３の平面状拡散層の間に形成される素子分離領域に形成され、
前記第３のゲート電極乃至第４のゲート電極上に形成されるコンタクトは前記第２の平面状拡散層と第４の平面状拡散層の間に形成される素子分離領域に形成されることを特徴とする。
本発明の第３１の側面は、
前記第２のＭＯＳトランジスタ、第３のＭＯＳトランジスタ、第６のＭＯＳトランジスタ、及び第７のトランジスタは共通の第５のゲート電極を備え、
前記第１のＭＯＳトランジスタ、第４のＭＯＳトランジスタ、第５のＭＯＳトランジスタ、及び第８のトランジスタは共通の第６のゲート電極を備え、
第５のゲート電極及び第６のゲート電極はそれぞれ異なるコンタクトにより配線層に接続され、配線層において互いが接続されることを特徴とする。
本発明の第３２の側面は、
前記第１のＭＯＳトランジスタ乃至第８のＭＯＳトランジスタは複数の柱状半導体層よりなることを特徴とする。
本発明の第３３の側面は、
ｎ個（ｎは３以上の整数）のＭＯＳトランジスタが基板上に形成された半導体装置であって、
前記ｎ個のＭＯＳトランジスタの各々は、
ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板上に垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲート電極が形成された縦型トランジスタであり、
前記ｎ個のＭＯＳトランジスタは共通のゲート電極を備え、
第１及び第ｎのＭＯＳトランジスタは、柱状半導体層の上部又は下部の一方が隣接するＭＯＳトランジスタの柱状半導体層の上部又は下部と接続され、それ以外のＭＯＳトランジスタは、隣接する両側のＭＯＳトランジスタと一方とは上部で、他方とは下部で接続され、
ここで、前記上部の接続はコンタクト及び配線層による接続であり、前記下部の接続は、基板上に形成された平面状拡散層による接続であり、
第１のＭＯＳトランジスタを形成する柱状半導体のうち、隣接するＭＯＳトランジスタ（第２のＭＯＳトランジスタ）と接続されていない側はソース拡散層であり、
第ｎのＭＯＳトランジスタを形成する柱状半導体のうち、隣接するＭＯＳトランジスタ（第ｎ−１のＭＯＳトランジスタ）と接続されていない側はドレイン拡散層であり、
第１乃至第ｎのＭＯＳトランジスタが直列に接続されることにより、ゲート電極の長さが各々のＭＯＳトランジスタのｎ倍の長さを持つＭＯＳトランジスタとして動作することを特徴とする半導体装置である。
本発明の第３４の側面は、
ｎ個（ｎは３以上の整数）のＮＭＯＳトランジスタと、ｎ個のＰＭＯＳトランジスタから構成されるＣＭＯＳインバータであって、
前記ｎ個のＮＭＯＳトランジスタは基板上に形成され、
前記ｎ個のＮＭＯＳトランジスタの各々は、
ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板上に垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲート電極が形成された縦型トランジスタであり、
前記ｎ個のＮＭＯＳトランジスタは入力端子となる共通のゲート電極を備え、
第１及び第ｎのＮＭＯＳトランジスタは、柱状半導体層の上部又は下部の一方が隣接するＮＭＯＳトランジスタの柱状半導体層の上部又は下部と接続され、それ以外のＮＭＯＳトランジスタは、隣接する両側のＮＭＯＳトランジスタと一方とは上部で、他方とは下部で接続され、
ここで、前記上部の接続はコンタクト及び配線層による接続であり、前記下部の接続は、基板上に形成された平面状拡散層による接続であり、
第１のＮＭＯＳトランジスタを形成する柱状半導体のうち、隣接するＮＭＯＳトランジスタ（第２のＮＭＯＳトランジスタ）と接続されていない側は接地電位に接続され、
第ｎのＮＭＯＳトランジスタを形成する柱状半導体のうち、隣接するＮＭＯＳトランジスタ（第ｎ−１のＮＭＯＳトランジスタ）と接続されていない側は出力端子に接続され、
第１乃至第ｎのＮＭＯＳトランジスタが直列に接続されることにより、ゲート電極の長さが各々のＮＭＯＳトランジスタのｎ倍の長さを持つＮＭＯＳトランジスタとして動作するものであり、
前記ｎ個のＰＭＯＳトランジスタは基板上に形成され、
前記ｎ個のＰＭＯＳトランジスタの各々は、
ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板上に垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲート電極が形成された縦型トランジスタであり、
前記ｎ個のＰＭＯＳトランジスタは入力端子となる共通のゲート電極を備え、
第１及び第ｎのＰＭＯＳトランジスタは、柱状半導体層の上部又は下部の一方が隣接するＰＭＯＳトランジスタの柱状半導体層の上部又は下部と接続され、それ以外のＰＭＯＳトランジスタは、隣接する両側のＰＭＯＳトランジスタと一方とは上部で、他方とは下部で接続され、
ここで、前記上部の接続はコンタクト及び配線層による接続であり、前記下部の接続は、基板上に形成された平面状拡散層による接続であり、
第１のＰＭＯＳトランジスタを形成する柱状半導体のうち、隣接するＰＭＯＳトランジスタ（第２のＰＭＯＳトランジスタ）と接続されていない側は電源電位に接続され、
第ｎのＰＭＯＳトランジスタを形成する柱状半導体のうち、隣接するＰＭＯＳトランジスタ（第ｎ−１のＰＭＯＳトランジスタ）と接続されていない側は出力端子に接続され、
第１乃至第ｎのＰＭＯＳトランジスタが直列に接続されることにより、ゲート電極の長さが各々のＰＭＯＳトランジスタのｎ倍の長さを持つＰＭＯＳトランジスタとして動作するものであり、
前記ｎのＮＭＯＳトランジスタの入力端子と出力端子、及び前記第ｎのＰＭＯＳトランジスタの入力端子と出力端子とがそれぞれ電気的に接続されたことを特徴とするＣＭＯＳインバータである。
本発明によれば、ＳＧＴにおいて構造的に製造することが困難である、最小寸法のゲート長よりゲート長が長いＳＧＴ及びＳＧＴを用いた回路を設計することができる。
本発明の第１の実施の形態におけるＳＧＴの平面図及び断面図である。 本発明の第１の実施の形態におけるＳＧＴの製造方法を示す工程図である。 本発明の第１の実施の形態におけるＳＧＴの製造方法を示す工程図である。 本発明の第１の実施の形態におけるＳＧＴの製造方法を示す工程図である。 本発明の第１の実施の形態におけるＳＧＴの製造方法を示す工程図である。 本発明の第１の実施の形態におけるＳＧＴの製造方法を示す工程図である。 本発明の第１の実施の形態におけるＳＧＴの製造方法を示す工程図である。 本発明の第１の実施の形態におけるＳＧＴの製造方法を示す工程図である。 本発明の第１の実施の形態におけるＳＧＴの製造方法を示す工程図である。 本発明の第２の実施の形態におけるＳＧＴの平面図である。 本発明の第２の実施の形態におけるＳＧＴの平面図である。 本発明の第３の実施の形態におけるＳＧＴの平面図及び断面図である。 本発明の第４の実施の形態におけるＳＧＴの平面図である。 本発明の第４の実施の形態におけるＳＧＴの平面図である。 本発明の第５の実施の形態におけるＳＧＴの平面図及び断面図である。 本発明の第５の実施の形態におけるＳＧＴの平面図及び断面図である。 本発明の第６の実施の形態におけるＳＧＴの平面図である。 本発明の第６の実施の形態におけるＳＧＴの平面図である。 本発明の第７の実施の形態におけるＳＧＴのＣＭＯＳインバーターの等価回路図である。 本発明の第７の実施の形態におけるＳＧＴのＣＭＯＳインバーターの平面図である。 本発明の第７の実施の形態におけるＳＧＴのＣＭＯＳインバーターの断面図である。 本発明の第８の実施の形態におけるＳＧＴのＣＭＯＳインバーターの平面図である。 本発明の第８の実施の形態におけるＳＧＴのＣＭＯＳインバーターの平面図である。 本発明の第９の実施の形態におけるＳＧＴのＣＭＯＳインバーターの等価回路図である。 本発明の第９の実施の形態におけるＳＧＴのＣＭＯＳインバーターの平面図である。 本発明の第９の実施の形態におけるＳＧＴのＣＭＯＳインバーターの断面図である。 本発明の第１０の実施の形態におけるＳＧＴのＣＭＯＳインバーターの平面図である。 本発明の第１０の実施の形態におけるＳＧＴのＣＭＯＳインバーターの断面図である。 本発明の第１０の実施の形態におけるＳＧＴのＣＭＯＳインバーターの製造方法を示す工程図である。 本発明の第１０の実施の形態におけるＳＧＴのＣＭＯＳインバーターの製造方法を示す工程図である。 本発明の第１０の実施の形態におけるＳＧＴのＣＭＯＳインバーターの製造方法を示す工程図である。 本発明の第１０の実施の形態におけるＳＧＴのＣＭＯＳインバーターの製造方法を示す工程図である。 本発明の第１０の実施の形態におけるＳＧＴのＣＭＯＳインバーターの製造方法を示す工程図である。 本発明の第１０の実施の形態におけるＳＧＴのＣＭＯＳインバーターの製造方法を示す工程図である。 本発明の第１０の実施の形態におけるＳＧＴのＣＭＯＳインバーターの製造方法を示す工程図である。 本発明の第１０の実施の形態におけるＳＧＴのＣＭＯＳインバーターの製造方法を示す工程図である。 本発明の第１０の実施の形態におけるＳＧＴのＣＭＯＳインバーターの製造方法を示す工程図である。 本発明の第１０の実施の形態におけるＳＧＴのＣＭＯＳインバーターの製造方法を示す工程図である。 本発明の第１１の実施の形態におけるＳＧＴのＣＭＯＳインバーターの平面図である。 本発明の第１２の実施の形態におけるＳＧＴのＣＭＯＳインバーターの平面図である。 本発明の第１２の実施の形態におけるＳＧＴのＣＭＯＳインバーターの平面図である。 本発明の第１３の実施の形態におけるインバーターの等価回路図である。 本発明の第１３の実施の形態におけるＳＧＴのＣＭＯＳインバーターの平面図である。 本発明の第１３の実施の形態におけるＳＧＴのＣＭＯＳインバーターの断面図である。 本発明の第１３の実施の形態におけるＳＧＴのＣＭＯＳインバーターの平面図である。 本発明の第１４の実施の形態におけるＳＧＴのＣＭＯＳインバーターの平面図である。 本発明の第１４の実施の形態におけるＳＧＴのＣＭＯＳインバーターの平面図である。 本発明の第１５の実施の形態におけるＳＧＴのＣＭＯＳインバーターの平面図である。 本発明の第１５の実施の形態におけるＳＧＴのＣＭＯＳインバーターの平面図である。 従来のＳＧＴのＣＭＯＳインバーターの平面図及び断面図である。
〔実施の形態１〕
単体ＳＧＴのゲート長Ｌｓの２倍のゲート長（２Ｌｓ）を持つトランジスタの構造を以下に示す。
図１（ａ）は２Ｌｓのゲート長を持つＮＭＯＳＳＧＴの平面図、同図（ｂ）は、（ａ）のカットラインＡ−Ａ’に沿って切った断面図である。以下に図１を参照して、２Ｌｓのゲート長を持つＮＭＯＳＳＧＴについて説明する。
埋め込み酸化膜層１０１上に平面状シリコン層１０２が形成され、平面状シリコン層１０２上には柱状シリコン層（１０５ａ、１０５ｂ）が形成され、柱状シリコン層（１０５ａ、１０５ｂ）の下部の平面状シリコン層１０２にはＮ＋下部拡散層１０３が形成され、柱状シリコン層（１０５ａ、１０５ｂ）の周囲にゲート絶縁膜１０７およびゲート電極１０８が形成されている。ゲート電極はコンタクト１１７によって配線層１２２に接続される。柱状シリコン層１０５ａの上部にはＮ＋ソース拡散層１０９ａが形成され、コンタクト１１５によってソース電極である配線層１２０に接続され、柱状シリコン層１０５ｂの上部にはＮ＋ソース拡散層１０９ｂが形成され、コンタクト１１６によってドレイン電極である配線層１２１に接続される。
図１のＳＧＴにおいては、柱状シリコン層１０５ａにより形成される第１のＳＧＴと柱状シリコン層１０５ｂにより形成される第２のＳＧＴが直列に接続されているため、実質的にゲート長が２ＬｓであるＳＧＴとして動作する。
以下に本実施の形態におけるＳＧＴを形成するための製造方法の一例を図２〜図９にて説明する。各図において（ａ）は平面図、（ｂ）は（ａ）の平面図におけるカットラインＡ−Ａ’に沿って切った断面図を示す。
図２を参照して、埋め込み酸化膜層１０１上のシリコン層上にハードマスクとなるシリコン窒化膜１３０を成膜し、ハードマスク１３０およびシリコン層をエッチングして、柱状シリコン層（１０５ａ、１０５ｂ）を形成する。柱状シリコン層（１０５ａ、１０５ｂ）の下部には平面状シリコン層１０２を形成しておく。
図３を参照して、平面状シリコン層１０２をエッチングして、素子分離を形成する。
図４を参照して、不純物注入等によりシリコン基板表面にＰやＡｓなどの不純物を導入し、Ｎ＋下部拡散層１０３を形成する。このとき、柱状シリコン層上部のシリコン窒化膜１３０は柱状シリコン層上部への不純物注入防止用のストッパーとして働く。
図５を参照して、ゲート絶縁膜１０７およびゲート導電膜１０８を成膜する。Ｉ／Ｏ部などに使用される場合には、ロジック回路部より厚いゲート絶縁膜を成膜してもよい。
図６を参照して、柱状シリコン層上部のゲート導電膜１０８およびゲート絶縁膜１０７を研磨し、ゲート導電膜の上面を平坦化する。ゲート導電膜の上部をＣＭＰによって平坦化することにより、ゲート導電膜の形状が改善され、ゲート長の制御が容易になる。ＣＭＰにおいては、柱状シリコン層上部のシリコン窒化膜１３０をＣＭＰのストッパーとして使用する。シリコン窒化膜１３０をＣＭＰストッパーとして使用することにより、再現性よくＣＭＰ研磨量を制御することができる。
図７を参照して、ゲート導電膜１０８をエッチバックすることにより、ゲート導電膜１０８が加工され、ゲート長が決定する。
図８を参照して、ハードマスクであるシリコン窒化膜１３０をエッチングにより除去した後、リソグラフィーおよびドライエッチングによりゲート電極１０８を加工する。その後、不純物注入等により柱状シリコン層（１０５ａ、１０５ｂ）にＰやＡｓなどの不純物を導入し、Ｎ＋ソースドレイン拡散層（１０９ａ、１０９ｂ）を形成する。
図９を参照して、層間絶縁膜を成膜して、柱状シリコン層上部のソースドレイン拡散層上及びゲート電極上にコンタクト（１１５、１１６、１１７）を形成する。その後、配線層（１２０、１２１、１２２）を形成する。
〔実施の形態２〕
図１０は複数のＳＧＴが並列に接続されることにより形成された２Ｌｓのゲート長を持つＮＭＯＳＳＧＴの平面図である。図１に示された２Ｌｓのゲート長を持つＳＧＴのパターンを並列に接続することによって、駆動電流の大きいトランジスタを形成することができる。
以下に、図１０を用いてこのＮＭＯＳＳＧＴについて説明する。
埋め込み酸化膜層２０１上に複数の平面状シリコン層２０２が形成され、各々の平面状シリコン層上には直列に接続されている柱状シリコン層２０５ａおよび２０５ｂが形成され、柱状シリコン層２０５ａおよび２０５ｂの下部の平面状シリコン層２０２にはＮ＋下部拡散層２０３が形成され、それぞれの直列に接続されている柱状シリコン層２０５ａと２０５ｂに対して共通のゲート電極２０８がゲート絶縁膜を介して形成されている。それぞれのゲート電極２０８はコンタクト２１７によって配線層２２２に接続される。柱状シリコン層２０５ａの上部にはＮ＋上部拡散層が形成され、Ｎ＋上部拡散層上に形成されるコンタクト２１５によってソース電極である配線層２２０に接続される。柱状シリコン層２０５ｂの上部にはＮ＋上部拡散層が形成され、Ｎ＋上部拡散層上に形成されるコンタクト２１６によってドレイン電極である配線層２２１に接続される。
図１１は複数のＳＧＴが並列に接続されることにより形成された２Ｌｓのゲート長を持つＮＭＯＳＳＧＴの他の例の平面図である。図１１においては、図１０のレイアウトとはゲートの配線方法が異なる。図１０のレイアウトにおいては、並列に接続されるＳＧＴの数が増加すると、ゲート電極上に形成されるコンタクトも同じ数だけ増加する。しかし、図１１のレイアウトにおいては、並列に接続されるＳＧＴの数が増えても、ゲート電極上に形成されるコンタクトの数は増えないので、トランジスタの占有面積はその分小さくなる。
以下に、図１１を用いてこのＮＭＯＳＳＧＴについて説明する。
埋め込み酸化膜層３０１上に平面状シリコン層３０２が形成され、平面状シリコン層上には直列に接続されている複数の柱状シリコン層３０５ａおよび３０５ｂが形成され、複数の柱状シリコン層３０５ａおよび３０５ｂの下部の平面状シリコン層３０２にはＮ＋下部拡散層３０３が形成されている。複数の柱状シリコン層３０５ａに共通なゲート電極３０８ａが形成され、複数の柱状半導体層３０５ｂに共通なゲート電極３０８ｂがゲート絶縁膜を介して形成されている。それぞれのゲート電極（３０８ａ、３０８ｂ）はコンタクト３１７によって配線層３２２に接続される。柱状シリコン層３０５ａの上部にはＮ＋上部拡散層が形成され、Ｎ＋上部拡散層上に形成されるコンタクト３１５によってソース電極である配線層３２０に接続される。柱状シリコン層３０５ｂの上部にはＮ＋上部拡散層が形成され、Ｎ＋上部拡散層上に形成されるコンタクト３１６によってドレイン電極である配線層３２１に接続される。
なお、図１１においては、ゲート電極へのコンタクト３１７は並列に接続されるＳＧＴの両端において形成されているが、ゲート電圧の遅延が問題にならない場合には、コンタクトは片側にのみ形成されていても問題ない。
〔実施の形態３〕
単体ＳＧＴのゲート長Ｌｓの３倍のゲート長（３Ｌｓ）を持つトランジスタの構造を以下に示す。図１２（ａ）は３Ｌｓのゲート長を持つＮＭＯＳＳＧＴの平面図図１２（ｂ）は、（ａ）のカットラインＡ−Ａ’に沿って切った断面図である。以下に図１２（ａ）（ｂ）を参照して、３Ｌｓのゲート長を持つＮＭＯＳＳＧＴについて説明する。
埋め込み酸化膜層４０１上に第１の平面状シリコン層４０２ａ及び第２の平面状シリコン層４０２ｂが形成され、第１の平面状シリコン層４０２ａ上には柱状シリコン層４０５ａが形成され、第２の平面状シリコン層４０２ｂ上には柱状シリコン層（４０５ｂ、４０５ｃ）が形成される。第１の平面状シリコン層４０２ａにはＮ＋下部拡散層４０３ａが形成され、第２の平面状シリコン層４０２ｂにはＮ＋下部拡散層４０３ｂが形成され、柱状シリコン層（４０５ａ、４０５ｂ、４０５ｃ）の周囲にはゲート絶縁膜４０７およびゲート電極４０８が形成されている。柱状シリコン層（４０５ａ、４０５ｂ、４０５ｃ）は配線層４２３及び下部拡散層４０３ｂによって、直列に接続されており、ゲート電極４０８はコンタクト４１７によって配線層４２２に接続され、ソース電極である配線層４２０はコンタクト４１５によって第１下部拡散層４０３ａに接続され、柱状シリコン層４０５ｃの上部拡散層４０９ｃに接続されるコンタクト４１６はドレイン電極である配線層４２１に接続される。また、ソースとドレインの電極は動作状態によっては逆になってもよい。
図１２のＳＧＴにおいては、柱状シリコン層４０５ａ、４０５ｂ及び４０５ｃにより形成される３個のＳＧＴが直列に接続されているため、実質的にゲート長が３ＬｓであるＳＧＴとして動作する。
〔実施の形態４〕
図１３は複数のＳＧＴが並列に接続されることにより形成された３Ｌｓのゲート長を持つＮＭＯＳＳＧＴの平面図である。図１２に示された３Ｌｓのゲート長を持つＳＧＴのパターンを並列に接続することによって、駆動電流の大きいトランジスタを形成することができる。
以下に、図１３を用いてこのＮＭＯＳＳＧＴについて説明する。
埋め込み酸化膜層５０１上に第１の平面状シリコン層５０２ａ及び第２の平面状シリコン層５０２ｂが形成され、第１の平面状シリコン層５０２ａ上には複数の柱状シリコン層５０５ａが形成され、第２の平面状シリコン層５０２ｂ上には複数の柱状シリコン層５０５ｂおよび５０５ｃが形成される。第１の平面状シリコン層５０２ａにはＮ＋下部拡散層５０３ａが形成され、第２の平面状シリコン層５０２ｂにはＮ＋下部拡散層５０３ｂが形成される。直列に接続されているそれぞれの柱状シリコン層５０５ａ、５０５ｂおよび５０５ｃの周囲にはゲート絶縁膜を介して共通なゲート電極５０８が形成されている。柱状シリコン層（５０５ａ、５０５ｂおよび５０５ｃ）は配線層５２３及び下部拡散層５０３ｂによって、直列に接続されおり、それぞれのゲート電極５０８はそれぞれのゲート電極上に形成されるコンタクト５１７によって配線層５２２に接続され、ソース電極である配線層５２０はコンタクト５１５によって第１下部拡散層５０３ａに接続され、柱状シリコン層５０５ｃの上部拡散層に接続されるコンタクト５１６はドレイン電極である配線層５２１に接続される。また、ソースとドレインの電極は動作状態によっては逆になってもよい。
図１４は複数のＳＧＴが並列に接続されることにより形成された３Ｌｓのゲート長を持つＮＭＯＳＳＧＴの他の例の平面図である。
以下に、図１４を用いてこのＮＭＯＳＳＧＴについて説明する。
埋め込み酸化膜層６０１上に第１の平面状シリコン層６０２ａ及び第２の平面状シリコン層６０２ｂが形成され、第１の平面状シリコン層６０２ａ上には複数の柱状シリコン層６０５ａが形成され、第２の平面状シリコン層６０２ｂ上には複数の柱状シリコン層６０５ｂおよび６０５ｃが形成される。第１の平面状シリコン層６０２ａにはＮ＋下部拡散層６０３ａが形成され、第２の平面状シリコン層６０２ｂにはＮ＋下部拡散層６０３ｂが形成される。複数の柱状シリコン層６０５ａの周囲に共通なゲート電極６０８ａがゲート絶縁膜を介して形成され、複数の柱状シリコン層６０５ｂの周囲に共通なゲート電極６０８ｂがゲート絶縁膜を介して形成され、複数の柱状シリコン層６０５ｃの周囲に共通なゲート電極６０８ｃがゲート絶縁膜を介して形成されている。複数の柱状シリコン層（６０５ａ、６０５ｂおよび６０５ｃ）は配線層６２３及び下部拡散層６０３ｂによって、直列に接続されおり、ゲート電極（６０８ａ、６０８ｂ、６０８ｃ）はそれぞれのゲート電極上に形成されるコンタクト６１７によって配線層６２２に接続され、ソース電極である配線層６２０はコンタクト６１５によって第１下部拡散層６０３ａに接続され、柱状シリコン層６０５ｃの上部拡散層に接続されるコンタクト６１６はドレイン電極である配線層６２１に接続される。また、ソースとドレインの電極は動作状態によっては逆になってもよい。
図１４においては、図１３のレイアウトとはゲートの配線方法が異なる。図１３のレイアウトにおいては、並列に接続されるＳＧＴの数が増加すると、ゲート電極上に形成されるコンタクトのも同じ数だけ増加する。しかし、図１４のレイアウトにおいては、並列に接続されるＳＧＴの数が増えても、ゲート電極上に形成されるコンタクトの数は増えないため、トランジスタの占有面積はその分小さくなる。
なお、図１４においては、ゲート電極へのコンタクトは並列に接続されるＳＧＴの両端において形成されているが、ゲート電極の電圧の遅延が問題にならない場合には、コンタクトは片側にのみ形成されていても問題ない。
〔実施の形態５〕
単体ＳＧＴのゲート長Ｌｓの４倍のゲート長（４Ｌｓ）を持つトランジスタの構造を以下に示す。図１５（ａ）は４Ｌｓのゲート長を持つＮＭＯＳＳＧＴの平面図、同図（ｂ）は、（ａ）のカットラインＡ−Ａ’に沿って切った断面図である。以下に図１５を参照して、４Ｌｓのゲート長を持つＮＭＯＳＳＧＴについて説明する。
埋め込み酸化膜層７０１上に第１の平面状シリコン層７０２ａ及び第２の平面状シリコン層７０２ｂが形成され、第１の平面状シリコン層７０２ａ上には柱状シリコン層７０５ａ及び７０５ｂが形成され、第２の平面状シリコン層７０２ｂ上には柱状シリコン層７０５ｃ及び７０５ｄが形成される。第１の平面状シリコン層７０２ａにはＮ＋下部拡散層７０３ａが形成され、第２の平面状シリコン層７０２ｂにはＮ＋下部拡散層７０３ｂが形成され、柱状シリコン層（７０５ａ、７０５ｂ、７０５ｃ、７０５ｄ）の周囲にはゲート絶縁膜７０７およびゲート電極７０８が形成されている。柱状シリコン層（７０５ａ、７０５ｂ、７０５ｃ、７０５ｄ）は拡散層７０３ａ、配線層７２３及び拡散層７０３ｂによって直列に接続されており、ゲート電極７０８はコンタクト７１７によって配線層７２２に接続され、ソース電極である配線層７２０はコンタクト７１５によって柱状シリコン層７０５ａの上部拡散層７０９ａに接続されており、ドレイン電極である配線層７２１はコンタクト７１６によって柱状シリコン層７０５ｄの上部拡散層７０９ｄに接続される。
図１５のＳＧＴにおいては、柱状シリコン層７０５ａ、７０５ｂ、７０５ｃ及び７０５ｄにより形成される４個のＳＧＴが直列に接続されているため、実質的にゲート長が４ＬｓであるＳＧＴとして動作する。
図１６は図１５と同様に、柱状半導体層により形成された４Ｌｓのゲート長を持つＮＭＯＳＳＧＴの平面図である。図１６においては、ゲート電極上に形成されるコンタクト８１７は第１の平面状シリコン層と第２の平面状シリコン層の間に形成されている。このため、図１５の場合よりトランジスタの占有面積を縮小することができる。その他の点については、図１５と同様である。
〔実施の形態６〕
図１７は複数のＳＧＴが並列に接続されることにより形成された４Ｌｓのゲート長を持つＮＭＯＳＳＧＴの平面図である。図１６に示された４Ｌｓのゲート長を持つＳＧＴのパターンを並列に接続することによって、駆動電流の大きいトランジスタを形成することができる。
以下に、図１７を用いてこのＮＭＯＳＳＧＴについて説明する。
埋め込み酸化膜層９０１上に第１の平面状シリコン層９０２ａ及び第２の平面状シリコン層９０２ｂが形成され、第１の平面状シリコン層９０２ａ上には複数の柱状シリコン層９０５ａ及び９０５ｂが形成され、第２の平面状シリコン層９０２ｂ上には複数の柱状シリコン層９０５ｃ及び９０５ｄが形成される。第１の平面状シリコン層９０２ａにはＮ＋下部拡散層９０３ａが形成され、第２の平面状シリコン層９０２ｂにはＮ＋下部拡散層９０３ｂが形成される。直列に接続された各々の柱状シリコン層（９０５ａ、９０５ｂ、９０５ｃ、９０５ｄ）の周囲には共通なゲート電極９０８がゲート絶縁膜を介して形成されている。柱状シリコン層（９０５ａ、９０５ｂ、９０５ｃ、９０５ｄ）は拡散層９０３ａ、配線層９２３及び拡散層９０３ｂによって直列に接続されており、それぞれのゲート電極９０８はコンタクト９１７によって配線層９２２に接続され、ソース電極である配線層９２０はコンタクト９１５によって柱状シリコン層９０５ａの上部拡散層に接続されており、ドレイン電極である配線層９２１はコンタクト９１６によって柱状シリコン層９０５ｄの上部拡散層に接続される。
図１８は複数のＳＧＴが並列に接続されることにより形成された４Ｌｓのゲート長を持つＮＭＯＳＳＧＴの他の例の平面図である。図１８においては、図１７のレイアウトとはゲートの接続方法が異なる。図１７のレイアウトにおいては、並列に接続されるＳＧＴの数が増加すると、ゲート電極上に形成されるコンタクトのも同じ数だけ増加する。しかし、図１８のレイアウトにおいては、並列に接続されるＳＧＴの数が増えても、ゲート電極上に形成されるコンタクトの数は増えないため、トランジスタの占有面積はその分小さくなる。
以下に、図１８を用いてこのＮＭＯＳＳＧＴについて説明する。
埋め込み酸化膜層１００１上に第１の平面状シリコン層１００２ａ及び第２の平面状シリコン層１００２ｂが形成され、第１の平面状シリコン層１００２ａ上には複数の柱状シリコン層１００５ａ及び１００５ｂが形成され、第２の平面状シリコン層１００２ｂ上には複数の柱状シリコン層１００５ｃ及び１００５ｄが形成される。第１の平面状シリコン層１００２ａにはＮ＋下部拡散層１００３ａが形成され、第２の平面状シリコン層１００２ｂにはＮ＋下部拡散層１００３ｂが形成される。複数の柱状シリコン層１００５ａの周囲には共通なゲート電極１００８ａがゲート絶縁膜を介して形成され、複数の柱状シリコン層１００５ｂの周囲には共通なゲート電極１００８ｂがゲート絶縁膜を介して形成され、複数の柱状シリコン層１００５ｃの周囲には共通なゲート電極１００８ｃがゲート絶縁膜を介して形成され、複数の柱状シリコン層１００５ｄの周囲には共通なゲート電極１００８ｄがゲート絶縁膜を介して形成されている。柱状シリコン層（１００５ａ、１００５ｂ、１００５ｃ、１００５ｄ）は拡散層１００３ａ、配線層１０２３及び拡散層１００３ｂによって直列に接続されており、それぞれのゲート電極１００８はコンタクト１０１７によって配線層１０２２に接続され、ソース電極である配線層１０２０はコンタクト１０１５によって柱状シリコン層１００５ａの上部拡散層に接続されており、ドレイン電極である配線層１０２１はコンタクト１０１６によって柱状シリコン層１００５ｄの上部拡散層に接続される。
なお、図１８においては、ゲート電極へのコンタクトは並列に接続されるＳＧＴの両端において形成されているが、ゲート電極の電圧の遅延が問題にならない場合には、コンタクトは片側にのみ形成されていても問題ない。
〔実施の形態７〕
単体ＳＧＴのゲート長Ｌｓの２倍のゲート長（２Ｌｓ）を持つトランジスタを用いて構成されたＣＭＯＳインバーターについて以下に説明する。
まず、図１９は本実施の形態におけるＣＭＯＳインバーターの等価回路である。以下に、ＣＭＯＳインバーターの回路動作について説明する。入力信号Ｖｉｎ１はＮＭＯＳであるＱｎ１およびＰＭＯＳであるＱｐ１のゲートに印加される。Ｖｉｎ１が“１”のとき、ＮＭＯＳであるＱｎ１はＯＮ状態、ＰＭＯＳであるＱｐ１はOＦＦ状態となり、Ｖｏｕｔ１は“０”になる。逆に、Ｖｉｎ１が“０”のとき、ＮＭＯＳであるＱｎ１はOＦＦ状態、ＰＭＯＳであるＱｐ１はＯＮ状態となり、Ｖｏｕｔ１は“１”になる。以上のように、ＣＭＯＳインバーターは入力値であるＶｉｎ１の信号に対して、出力値であるＶｏｕｔ１の信号は反対の値をとるように動作する。本実施の形態においては、ＮＭＯＳ（Ｑｎ１）及びＰＭＯＳ（Ｑｐ１）は単体のＳＧＴが２個直列に接続された構造である。
図２０は本実施の形態におけるＣＭＯＳインバーターの平面図であり、図２１（ａ）、（ｂ）は図２０におけるカットラインＡ−Ａ’とＢ−Ｂ’に沿って切った断面図である。
以下に、図２０及び図２１を参照してこのＣＭＯＳインバーターについて説明する。
埋め込み酸化膜層１１００上に平面状シリコン層（１１０１、１１０２）が形成され、平面状シリコン層１１０１上に柱状シリコン層（１１０５ａ、１１０５ｂ）が形成され、平面状シリコン層１００２上に柱状シリコン層（１１０６ａ、１１０６ｂ）が形成される。それぞれの柱状シリコン層を取り囲むようにゲート絶縁膜１１０７およびゲート電極（１１０８ａ、１１０８ｂ）が形成される。ＮＭＯＳを形成する柱状シリコン層（１１０５ａ、１１０５ｂ）の下部の平面状シリコン層１１０１にはＮ＋下部拡散層１１０３が形成され、柱状シリコン層（１１０５ａ、１１０５ｂ）の上部にはＮ＋上部拡散層（１１０９ａ、１１０９ｂ）が形成される。ＰＭＯＳを形成する柱状シリコン層（１１０６ａ、１１０６ｂ）の下部の平面状シリコン層１１０２にはＰ＋下部拡散層１１０４が形成され、柱状シリコン層（１１０６ａ、１１０６ｂ）の上部にはＰ＋上部拡散層（１１１０ａ、１１１０ｂ）が形成される。インバーターを構成するＮＭＯＳは柱状シリコン層１１０５ａと１１０５ｂより形成される２個のＳＧＴが直列に接続されたトランジスタであり、ＰＭＯＳは柱状シリコン層１１０６ａと１１０６ｂより形成される２個のＳＧＴが直列に接続されたトランジスタである。
柱状シリコン層１１０５ａの上部拡散層１１０９ａ上に形成されるコンタクト１１１５は配線層１１２０によって接地電位に接続され、柱状シリコン層１１０６ａの上部拡散層１１１０ａ上に形成されるコンタクト１１１６は配線層１１２１によって電源電位に接続され、ゲート電極（１１０８ａ、１１０８ｂ）はゲート電極上に形成されるコンタクト（１１１７ａ、１１１７ｂ）によって入力端子に接続され、柱状シリコン層（１１０５ｂ、１１１６ｂ）上部の拡散層（１１０９ｂ、１１１０ｂ）上に形成されるコンタクト（１１１８ａ、１１１８ｂ）は配線層１１２３を経由して出力端子に接続されることによりＣＭＯＳインバーターを構成する。
上記ＣＭＯＳインバーターにおいては、ＮＭＯＳ、ＰＭＯＳがともに２個のＳＧＴが直列に接続された構造であるため、実質的なゲート長が２ＬｓであるＮＭＯＳ及びＰＭＯＳによりＣＭＯＳインバーターが構成されている。
〔実施の形態８〕
図２２は複数の並列に接続されたＳＧＴによって形成された２Ｌｓのゲート長を持つ５個のＮＭＯＳ及び５個のＰＭＯＳにより構成されたＣＭＯＳインバーターの平面図である。このようにＮＭＯＳ及びＰＭＯＳを形成する複数のＳＧＴを並列に接続することによって、ＣＭＯＳインバーターの性能を調整することができる。
以下に、図２２を用いてこのＮＭＯＳＳＧＴについて説明する。
埋め込み酸化膜層１２００上に平面状シリコン層（１２０１、１２０２）が形成され、平面状シリコン層１２０１上に複数の柱状シリコン層（１２０５ａ、１２０５ｂ）が形成され、平面状シリコン層１２０２上に複数の柱状シリコン層（１２０６ａ、１２０６ｂ）が形成される。それぞれの柱状シリコン層を取り囲むようにゲート絶縁膜およびゲート電極（１２０８ａ、１２０８ｂ）が形成される。ＮＭＯＳを形成する複数の柱状シリコン層（１２０５ａ、１２０５ｂ）の下部の平面状シリコン層１２０１にはＮ＋下部拡散層１２０３が形成され、柱状シリコン層（１２０５ａ、１２０５ｂ）の上部にはＮ＋上部拡散層が形成される。ＰＭＯＳを形成する複数の柱状シリコン層（１２０６ａ、１２０６ｂ）の下部の平面状シリコン層１２０２にはＰ＋下部拡散層１２０４が形成され、複数の柱状シリコン層（１２０６ａ、１２０６ｂ）の上部にはＰ＋上部拡散層が形成される。インバーターを構成するＮＭＯＳは複数の柱状シリコン層１２０５ａと複数の柱状シリコン層１２０５ｂが２直列に接続されたトランジスタであり、ＰＭＯＳは複数の柱状シリコン層１２０６ａと複数の柱状シリコン層１２０６ｂが２直列に接続されたトランジスタである。
複数の柱状シリコン層１２０５ａの上部拡散層上に形成されるコンタクト１２１５は配線層１２２０によって接地電位に接続され、柱状シリコン層１２０６ａの上部拡散層上に形成されるコンタクト１２１６は配線層１２２１によって電源電位に接続され、ゲート電極（１２０８ａ、１２０８ｂ）はゲート電極上に形成されるコンタクト（１２１７ａ、１２１７ｂ）によって入力端子に接続され、柱状シリコン層（１２０５ｂ、１２１６ｂ）上部の拡散層上に形成されるコンタクト（１２１８ａ、１２１８ｂ）は配線層１２２３を経由して出力端子に接続されることによりＣＭＯＳインバーターを構成する。
図２２においては、ＮＭＯＳの１段目の複数のＳＧＴ及びＰＭＯＳの１段目の複数のＳＧＴでゲート電極を共有しており、またＮＭＯＳの２段目の複数のＳＧＴ及びＰＭＯＳの２段目の複数のＳＧＴでゲート電極を共有している。このようなゲート電極の配線方法では、並列に接続されるＳＧＴの個数が増えてもゲート電極上に形成されるコンタクトを増やす必要がないため、占有面積の小さいＣＭＯＳインバーターを形成することができる。
なお、並列に接続されるＳＧＴの数が多い場合には、ゲート電極の両側にさらにコンタクトを形成することにより、ゲート電極への電圧の遅延を減らすことができる。
図２３は複数の並列に接続されたＳＧＴによって形成された２Ｌｓのゲート長を持つＮＭＯＳ及びＰＭＯＳにより構成された他のＣＭＯＳインバーターの平面図である。
図２３においては、１個のＮＭＯＳの１段目のＳＧＴと２段目のＳＧＴと１個のＰＭＯＳの１段目のＳＧＴと２段目のＳＧＴでゲート電極を共有している。このようなゲート電極の配線方法では、並列に接続されるＳＧＴの個数が増えても１個のゲート電極に接続されるＳＧＴの数は一定であるので、ゲート電圧の遅延が非常に小さくなる。
以下に、図２３を用いてこのＮＭＯＳＳＧＴについて説明する。
埋め込み酸化膜層１３００上に複数の平面状シリコン層（１３０１、１３０２）が形成され、各々の平面状シリコン層１３０１上に柱状シリコン層（１３０５ａ、１３０５ｂ）が形成され、各々の平面状シリコン層１３０２上に柱状シリコン層（１３０５ｃ、１３０５ｄ）が形成される。各々の柱状シリコン層１３０５ａ、１３０５ｂ、１３０５ｃ、１３０５ｄに対して共通なゲート電極１３０８が形成される。ＮＭＯＳを形成する柱状シリコン層（１３０５ａ、１３０５ｂ）の下部の平面状シリコン層１３０１にはＮ＋下部拡散層１３０３が形成され、柱状シリコン層（１３０５ａ、１３０５ｂ）の上部にはＮ＋上部拡散層が形成される。ＰＭＯＳを形成する柱状シリコン層（１３０５ｃ、１３０５ｄ）の下部の平面状シリコン層１３０２にはＰ＋下部拡散層１３０４が形成され、柱状シリコン層（１３０５ｃ、１３０５ｄ）の上部にはＰ＋上部拡散層が形成される。インバーターを構成するＮＭＯＳは各々の柱状シリコン層１３０５ａと柱状シリコン層１３０５ｂが２直列に接続されたトランジスタが複数並列に並んだトランジスタであり、ＰＭＯＳは各々の柱状シリコン層１３０５ｃと柱状シリコン層１３０５ｄが２直列に接続されたトランジスタが複数並列に並んだトランジスタである。
複数の柱状シリコン層１３０５ａの上部拡散層上に形成されるコンタクト１３１５は配線層１３２０によって接地電位に接続され、柱状シリコン層１３０５ｄの上部拡散層上に形成されるコンタクト１３１６は配線層１３２１によって電源電位に接続され、ゲート電極１３０８はゲート電極上に形成されるコンタクト１３１７によって入力端子に接続され、柱状シリコン層（１３０５ｂ、１３０５ｃ）上部の拡散層上に形成されるコンタクト（１３１８ａ、１３１８ｂ）は配線層１３２３を経由して出力端子に接続されることによりＣＭＯＳインバーターを構成する。
〔実施の形態９〕
以下に単体ＳＧＴのゲート長Ｌｓの３倍のゲート長（３Ｌｓ）を持つトランジスタを用いて構成されたＣＭＯＳインバーターについて説明する。
図２４は本実施の形態におけるＣＭＯＳインバーターの等価回路である。以下に、ＣＭＯＳインバーターの回路動作について説明する。入力信号Ｖｉｎ２はＮＭＯＳであるＱｎ２およびＰＭＯＳであるＱｐ２のゲートに印加される。Ｖｉｎ２が“１”のとき、ＮＭＯＳであるＱｎ２はＯＮ状態、ＰＭＯＳであるＱｐ２はOＦＦ状態となり、Ｖｏｕｔ２は“０”になる。逆に、Ｖｉｎ２が“０”のとき、ＮＭＯＳであるＱｎ２はOＦＦ状態、ＰＭＯＳであるＱｐ２はＯＮ状態となり、Ｖｏｕｔ２は“１”になる。以上のように、ＣＭＯＳインバーターは入力値であるＶｉｎ２の信号に対して、出力値であるＶｏｕｔ２の信号は反対の値をとるように動作する。本実施の形態においては、ＮＭＯＳ（Ｑｎ２）及びＰＭＯＳ（Ｑｐ２）は単体のＳＧＴが３個直列に接続された構造である。
図２５は本実施の形態におけるＣＭＯＳインバーターの平面図であり、図２６（ａ）、（ｂ）はそれぞれ図２５におけるカットラインＡ−Ａ’、Ｂ−Ｂ’に沿って切った断面図である。以下に、図２５および図２６を参考にして本実施の形態を用いて形成されたＣＭＯＳインバーターについて説明する。
埋め込み酸化膜層１４００上に平面状シリコン層（１４０１ａ、１４０１ｂ、１４０２ａ、１４０２ｂ）が形成され、平面状シリコン層１４０１ａ上に柱状シリコン層（１４０５ａ、１４０５ｂ）が形成され、平面状シリコン層１４０１ｂ上に柱状シリコン層１４０５ｃが形成され、平面状シリコン層１４０２ａ上に柱状シリコン層（１４０６ａ、１４０６ｂ）が形成され、平面状シリコン層１４０２ｂ上に柱状シリコン層１４０６ｃが形成される。それぞれの柱状シリコン層を取り囲むようにゲート絶縁膜およびゲート電極１４０８が形成される。ＮＭＯＳを形成する柱状シリコン層（１４０５ａ、１４０５ｂ）の下部の平面状シリコン層１４０１ａにはＮ＋下部拡散層１４０３ａが形成され、柱状シリコン層（１４０５ａ、１４０５ｂ）の上部にはＮ＋上部拡散層（１４０９ａ、１４０９ｂ）が形成される。また、ＮＭＯＳを形成する柱状シリコン層１４０５ｃの下部の平面状シリコン層１４０１ｂにはＮ＋下部拡散層１４０３ｂが形成され、柱状シリコン層１４０５ｃの上部にはＮ＋上部拡散層１４０９ｃが形成される。ＰＭＯＳを形成する柱状シリコン層（１４０６ａ、１４０６ｂ）の下部の平面状シリコン層１４０２ａにはＰ＋下部拡散層１４０４ａが形成され、柱状シリコン層（１４０６ａ、１４０６ｂ）の上部にはＰ＋上部拡散層（１４１０ａ、１４１０ｂ）が形成される。また、ＰＭＯＳを形成する柱状シリコン層１４０６ｃの下部の平面状シリコン層１４０２ｂにはＰ＋下部拡散層１４０４ｂが形成され、柱状シリコン層１４０６ｃの上部にはＰ＋上部拡散層１４１０ｃが形成される。インバーターを構成するＮＭＯＳは柱状シリコン層１４０５ａ、１４０５ｂと１４０５ｃより形成される３個のＳＧＴが直列に接続されたトランジスタであり、ＰＭＯＳは柱状シリコン層１４０６ａ、１４０６ｂと１４０６ｃより形成される３個のＳＧＴが直列に接続されたトランジスタである。
柱状シリコン層１４０５ａの上部拡散層１４０９ａ上に形成されるコンタクト１４１５は配線層１４２０によって接地電位に接続され、柱状シリコン層１４０６ａの上部拡散層１４１０ａ上に形成されるコンタクト１４１６は配線層１４２１によって電源電位に接続され、ゲート電極（１４０８ａ、１４０８ｂ、１４０８ｃ）はゲート電極上に形成されるコンタクト（１４１７ａ、１４１７ｂ、１４１７ｃ）によって入力端子に接続され、平面状シリコン層（１４０３ｂ、１４０４ｂ）上に形成されるコンタクト（１４１８ｃ、１４１９ｃ）は配線層１４２３によって出力端子に接続されることによりＣＭＯＳインバーターを構成する。
上記ＣＭＯＳインバーターにおいては、ＮＭＯＳ、ＰＭＯＳがともに３個のＳＧＴが直列に接続された構造であるため、実質的なゲート長が３ＬｓであるＮＭＯＳ及びＰＭＯＳによりＣＭＯＳインバーターが構成されている。
〔実施の形態１０〕
以下に単体ＳＧＴのゲート長Ｌｓの３倍のゲート長（３Ｌｓ）を持つトランジスタを用いて構成されたＣＭＯＳインバーターの他の例について説明する。本実施の形態によるとＣＭＯＳインバーターの占有面積を縮小することが可能である。
図２７は本実施の形態におけるＣＭＯＳインバーターの平面図であり、図２８（ａ）、（ｂ）はそれぞれ、図２７におけるカットラインＡ−Ａ’、Ｂ−Ｂ’に沿って切った断面図である。
本実施の形態においては、実施の形態９において別々に形成されていた平面状シリコン層１５０３ｂと１５０４ｂが平面状シリコン層上に形成されたシリサイド層１５３２により互いに接続され、Ｎ＋拡散層とＰ＋拡散層の接合領域に出力端子用の配線１５２３に接続されるコンタクト１５１８ｃを形成しているため、実施の形態９より小さい占有面積となっている。他のインバーターの構成については実施の形態９と同様である。
上記ＣＭＯＳインバーターにおいては、平面状シリコン層表面上にシリサイド層を形成する必要があるため、この製造方法の一例を図２９〜図３８にて説明する。各図において（ａ）は平面図、（ｂ）は（ａ）におけるカットラインＢ−Ｂ’に沿って切った断面図を示す。
図２９を参照して、埋め込み酸化膜層１５００上のシリコン層上にハードマスクとなるシリコン窒化膜１５３０を成膜し、ハードマスク１５３０およびシリコン層をエッチングして、柱状シリコン層（１５０５ａ、１５０５ｂ、１５０５ｃ、１５０６ａ、１５０６ｂ、１５０６ｃ）を形成する。柱状シリコン層の下部には平面状シリコン層１５０２を形成しておく。
図３０を参照して、平面状シリコン層１５０２をエッチングして素子分離を形成し、平面状シリコン層（１５０２ａ、１５０２ｂ、１５０２ｃ）を形成する。
図３１を参照して、不純物注入等によりシリコン基板表面にＰやＡｓ、ＢやＢＦ２などの不純物を導入し、Ｎ＋下部拡散層（１５０３ａ、１５０３ｂ）とＰ＋下部拡散層（１５０４ａ、１５０４ｂ）を形成する。このとき、柱状シリコン層上部のシリコン窒化膜１５３０は柱状シリコン層上部への不純物注入防止用のストッパーとして働く。
図３２を参照して、ゲート絶縁膜１５０７およびゲート導電膜１５０８を成膜する。Ｉ／Ｏ部などに使用される場合には、ロジック回路部より厚いゲート絶縁膜を成膜してもよい。
図３３を参照して、柱状シリコン層上部のゲート導電膜１５０８およびゲート絶縁膜１５０７を研磨し、ゲート導電膜の上面を平坦化する。ゲート導電膜の上部をＣＭＰによって平坦化することにより、ゲート導電膜の形状が改善され、ゲート長の制御が容易になる。ＣＭＰにおいては、柱状シリコン層上部のシリコン窒化膜１５３０をＣＭＰのストッパーとして使用する。シリコン窒化膜１５３０をＣＭＰストッパーとして使用することにより、再現性よくＣＭＰ研磨量を制御することができる。
図３４を参照して、ゲート導電膜１５０８をエッチバックすることにより、ゲート導電膜１５０８が加工され、ゲート長が決定する。
図３５を参照して、ハードマスクであるシリコン窒化膜１５３０をエッチングにより除去した後、リソグラフィーおよびドライエッチングによりゲート電極１５０８を加工する。その後、不純物注入等により柱状シリコン層（１５０５ａ、１５０５ｂ、１５０５ｃ、１５０６ａ、１５０６ｂ、１５０６ｃ）にＰやＡｓ、ＢやＢＦ２などの不純物を導入し、Ｎ＋上部拡散層（１５０９ａ、１５０９ｂ、１５０９ｃ）やＰ＋上部拡散層（１５１０ａ、１５１０ｂ、１５１０ｃ）を形成する。
図３６を参照して、シリコン窒化膜を成膜し、エッチバックすることによりシリコン窒化膜１５３１をサイドウォール状に形成する。
図３７を参照して、平面状シリコン層表面、柱状シリコン層上部にシリサイド層を形成する。
図３８を参照して、層間絶縁膜を成膜して、コンタクト（１５１３、１５１４、１５１５、１５１６、１５１７、１５１８ａ、１５１８ｂ、１５１９ａ、１５１９ｂ）を形成する。その後、配線層（１５２０、１５２１、１５２２、１５２３、１５２４ａ、１５２４ｂ）を形成する。
上記ＣＭＯＳインバーターにおいては、ＮＭＯＳ、ＰＭＯＳがともに３個のＳＧＴが直列に接続された構造であるため、実質的なゲート長が３ＬｓであるＮＭＯＳ及びＰＭＯＳによりＣＭＯＳインバーターが構成されている。
また、下部拡散層１５０３ｂと１５０４ｂがそれぞれの表面に形成されたシリサイド層１５３２で接続されているのでインバーターの占有面積を小さくすることができる。
〔実施の形態１１〕
図３９に単体ＳＧＴのゲート長Ｌｓの３倍のゲート長（３Ｌｓ）を持つトランジスタを用いて構成されたＣＭＯＳインバーターの他の例を示す。本実施の形態においては、実施の形態１０から平面状シリコン層の配置を変更し、ゲート電極のパターンが直線になるようにしている。このため、実施の形態１０と比較するとゲート電極のパターニングが容易になる。また、実施の形態１０と同様に、下部拡散層１６０３ｂと１６０４ｂはその表面上に形成されるシリサイド層により互いに接続されており、ＣＭＯＳインバーターの占有面積を縮小している。他のインバーターの構成については実施の形態１０と同様である。
〔実施の形態１２〕
図４０は複数の並列に接続されたＳＧＴによって形成された３Ｌｓのゲート長を持つＮＭＯＳ及びＰＭＯＳにより構成されたＣＭＯＳインバーターの平面図である。このようにＮＭＯＳ及びＰＭＯＳを形成する複数のＳＧＴを並列に接続することによって、ＣＭＯＳインバーターの性能を調整することができる。
図４０においては、複数の柱状シリコン層１７０５ａよりなるＮＭＯＳの１段目のトランジスタ及び複数の柱状シリコン層１７０６ａよりなるＰＭＯＳの１段目のトランジスタにおいてゲート電極１７０８ａを共有しており、また複数の柱状シリコン層１７０５ｂよりなるＮＭＯＳの２段目のトランジスタ、複数の柱状シリコン層１７０５ｃよりなるＮＭＯＳの３段目のトランジスタ、及び複数の柱状シリコン層１７０６ｂよりなるＰＭＯＳの２段目のトランジスタ、複数の柱状シリコン層１７０６ｃよりなるＰＭＯＳの３段目のトランジスタにおいてゲート電極１７０８ｂを共有している。このようなゲート電極の配線方法では、並列に接続されるＳＧＴの個数が増えてもゲート電極上に形成されるコンタクト（１７１７ａ、１７１７ｂ）を増やす必要がないため、占有面積の小さいＣＭＯＳインバーターを形成することができる。
なお、並列に接続されるＳＧＴの数が多い場合には、ゲート電極の両側にさらにコンタクトを形成することにより、ゲート電極への電圧の遅延を減らすことができる。
図４１は複数の並列に接続されたＳＧＴによって形成された３Ｌｓのゲート長を持つＮＭＯＳ及びＰＭＯＳにより構成された他のＣＭＯＳインバーターの平面図である。図４１においては、１個の柱状シリコン層１８０５ａよりなるＮＭＯＳの１段目のトランジスタ、１個の柱状シリコン層１８０５ｂよりなるＮＭＯＳの２段目のトランジスタ、および１個の柱状シリコン層１８０５ｃよりなるＮＭＯＳの３段目のトランジスタにおいてゲート電極１８０８ａを共有しており、また１個の柱状シリコン層１８０６ａよりなるＰＭＯＳの１段目のトランジスタ、１個の柱状シリコン層１８０６ｂよりなるＰＭＯＳの２段目のトランジスタ、および１個の柱状シリコン層１８０６ｃよりなるＰＭＯＳの３段目のトランジスタにおいてゲート電極１８０８ｂを共有している。
このようなゲート電極の配線方法では、並列に接続されるＳＧＴの個数が増えても１個のゲート電極に接続されるＳＧＴの数は一定であるので、ゲート電圧の遅延を小さく保つことが出来る。
〔実施の形態１３〕
単体ＳＧＴのゲート長Ｌｓの４倍のゲート長（４Ｌｓ）を持つトランジスタを用いて構成されたＣＭＯＳインバーターについて以下に説明する。
まず、図４２は本実施の形態におけるＣＭＯＳインバーターの等価回路である。以下に、ＣＭＯＳインバーターの回路動作について説明する。入力信号Ｖｉｎ３はＮＭＯＳであるＱｎ３およびＰＭＯＳであるＱｐ３のゲートに印加される。Ｖｉｎ３が“１”のとき、ＮＭＯＳであるＱｎ３はＯＮ状態、ＰＭＯＳであるＱｐ３はOＦＦ状態となり、Ｖｏｕｔ３は“０”になる。逆に、Ｖｉｎ３が“０”のとき、ＮＭＯＳであるＱｎ３はOＦＦ状態、ＰＭＯＳであるＱｐ３はＯＮ状態となり、Ｖｏｕｔ３は“１”になる。以上のように、ＣＭＯＳインバーターは入力値であるＶｉｎ３の信号に対して、出力値であるＶｏｕｔ３の信号は反対の値をとるように動作する。本実施の形態においては、ＮＭＯＳ（Ｑｎ３）及びＰＭＯＳ（Ｑｐ３）は単体のＳＧＴが４個直列に接続された構造である。
図４３は本実施の形態におけるＣＭＯＳインバーターの平面図であり、図４４（ａ）、（ｂ）はそれぞれ、図４３におけるカットラインＡ−Ａ’、Ｂ−Ｂ’に沿って切った断面図である。以下に、図４３および図４４を参考にしてこのＣＭＯＳインバーターについて説明する。
埋め込み酸化膜層１９００上に平面状シリコン層（１９０１ａ、１９０１ｂ、１９０２ａ、１９０２ｂ）が形成され、平面状シリコン層１９０１ａ上に柱状シリコン層（１９０５ａ、１９０５ｂ）が形成され、平面状シリコン層１９０１ｂ上に柱状シリコン層（１９０５ｃ、１９０５ｄ）が形成され、平面状シリコン層１９０２ａ上に柱状シリコン層（１９０６ａ、１９０６ｂ）が形成され、平面状シリコン層１９０２ｂ上に柱状シリコン層（１９０６ｃ、１９０６ｄ）が形成される。それぞれの柱状シリコン層を取り囲むようにゲート絶縁膜およびゲート電極（１９０８ａ、１９０８ｂ、１９０８ｃ、１９０８ｄ）が形成される。ＮＭＯＳを形成する柱状シリコン層（１９０５ａ、１９０５ｂ）の下部の平面状シリコン層１９０１ａにはＮ＋下部拡散層１９０３ａが形成され、柱状シリコン層（１９０５ａ、１９０５ｂ）の上部にはＮ＋上部拡散層（１９０９ａ、１９０９ｂ）が形成される。また、ＮＭＯＳを形成する柱状シリコン層（１９０５ｃ、１９０５ｄ）の下部の平面状シリコン層１９０１ｂにはＮ＋下部拡散層１９０３ｂが形成され、柱状シリコン層（１９０５ｃ、１９０５ｄ）の上部にはＮ＋上部拡散層（１９０９ｃ、１９０９ｄ）が形成される。ＰＭＯＳを形成する柱状シリコン層（１９０６ａ、１９０６ｂ）の下部の平面状シリコン層１９０２ａにはＰ＋下部拡散層１９０４ａが形成され、柱状シリコン層（１９０６ａ、１９０６ｂ）の上部にはＰ＋上部拡散層（１９１０ａ、１９１０ｂ）が形成される。また、ＰＭＯＳを形成する柱状シリコン層（１９０６ｃ、１９０６ｄ）の下部の平面状シリコン層１９０２ｂにはＰ＋下部拡散層１９０４ｂが形成され、柱状シリコン層（１９０６ｃ、１９０６ｄ）の上部にはＰ＋上部拡散層（１９１０ｃ、１９１０ｄ）が形成される。インバーターを構成するＮＭＯＳは柱状シリコン層１９０５ａ、１９０５ｂ、１９０５ｃ及び１９０５ｄより形成される４個のＳＧＴが直列に接続されたトランジスタであり、ＰＭＯＳは柱状シリコン層１９０６ａ、１９０６ｂ、１９０６ｃ及び１９０６ｄより形成される４個のＳＧＴが直列に接続されたトランジスタである。
柱状シリコン層１９０５ａの上部拡散層１９０９ａ上に形成されるコンタクト１９１５は配線層１９２０によって接地電位に接続され、柱状シリコン層１９０６ａの上部拡散層１９１０ａ上に形成されるコンタクト１９１６は配線層１９２１によって電源電位電位に接続され、ゲート電極（１９０８ａ、１９０８ｂ、１９０８ｃ、１９０８ｄ）はゲート電極上に形成されるコンタクト１９１７によって入力端子である配線層１９２２に接続され、柱状シリコン層（１９０５ｄ、１９０６ｄ）上部の拡散層（１９０９ｄ、１９１０ｄ）上に形成されるコンタクト（１９１８ｃ、１９１９ｃ）は配線層１９２３によって出力端子に接続されることによりＣＭＯＳインバーターを構成する。
上記ＣＭＯＳインバーターにおいては、ＮＭＯＳ、ＰＭＯＳがともに４個のＳＧＴが直列に接続された構造であるため、実質的なゲート長が４ＬｓであるＮＭＯＳ及びＰＭＯＳによりＣＭＯＳインバーターが構成されている。
図４５は本実施の形態のインバーターにおいて複数の並列に接続されたＳＧＴによってＮＭＯＳ及びＰＭＯＳが形成された場合のＣＭＯＳインバーターの平面図である。以下に、図４５を用いてこのＣＭＯＳインバーターについて説明する。
埋め込み酸化膜層２０００上に平面状シリコン層（２００１ａ、２００１ｂ、２００２ａ、２００２ｂ）が形成され、平面状シリコン層２００１ａ上に複数の柱状シリコン層（２００５ａ、２００５ｂ）が形成され、平面状シリコン層２００１ｂ上に複数の柱状シリコン層（２００５ｃ、２００５ｄ）が形成され、平面状シリコン層２００２ａ上に複数の柱状シリコン層（２００６ａ、２００６ｂ）が形成され、平面状シリコン層２００２ｂ上に複数の柱状シリコン層（２００６ｃ、２００６ｄ）が形成される。それぞれの柱状シリコン層を取り囲むようにゲート絶縁膜およびゲート電極（２００８ａ、２００８ｂ、２００８ｃ、２００８ｄ）が形成される。ＮＭＯＳを形成する複数の柱状シリコン層（２００５ａ、２００５ｂ）の下部の平面状シリコン層２００１ａにはＮ＋下部拡散層２００３ａが形成され、複数の柱状シリコン層（２００５ａ、２００５ｂ）の上部にはＮ＋上部拡散層が形成される。また、ＮＭＯＳを形成する複数の柱状シリコン層（２００５ｃ、２００５ｄ）の下部の平面状シリコン層２００１ｂにはＮ＋下部拡散層２００３ｂが形成され、複数の柱状シリコン層（２００５ｃ、２００５ｄ）の上部にはＮ＋上部拡散層が形成される。ＰＭＯＳを形成する複数の柱状シリコン層（２００６ａ、２００６ｂ）の下部の平面状シリコン層２００２ａにはＰ＋下部拡散層２００４ａが形成され、複数の柱状シリコン層（２００６ａ、２００６ｂ）の上部にはＰ＋上部拡散層が形成される。また、ＰＭＯＳを形成する複数の柱状シリコン層（２００６ｃ、２００６ｄ）の下部の平面状シリコン層２００２ｂにはＰ＋下部拡散層２００４ｂが形成され、複数の柱状シリコン層（２００６ｃ、２００６ｄ）の上部にはＰ＋上部拡散層が形成される。インバーターを構成するＮＭＯＳはそれぞれ複数の柱状シリコン層２００５ａ、２００５ｂ、２００５ｃ及び２００５ｄより形成されるＳＧＴが４直列に接続されたトランジスタであり、ＰＭＯＳはそれぞれ複数の柱状シリコン層２００６ａ、２００６ｂ、２００６ｃ及び２００６ｄより形成されるＳＧＴが４直列に接続されたトランジスタである。
複数の柱状シリコン層２００５ａの上部拡散層上に形成されるコンタクト２０１５は配線層２０２０によって接地電位に接続され、柱状シリコン層２００６ａの上部拡散層上に形成されるコンタクト２０１６は配線層２０２１によって電源電位電位に接続され、ゲート電極（２００８ａ、２００８ｂ、２００８ｃ、２０８ｄ）はゲート電極上に形成されるコンタクト２０１７によって入力端子である配線層２０２２に接続され、柱状シリコン層（２００５ｄ、２００６ｄ）上部の拡散層上に形成されるコンタクト（２０１８ｃ、２０１９ｃ）は配線層２０２３によって出力端子に接続されることによりＣＭＯＳインバーターを構成する。
このようにＮＭＯＳ及びＰＭＯＳを形成する複数のＳＧＴを並列に接続することによって、ＣＭＯＳインバーターの性能を調整することができる。このＣＭＯＳインバーターでは並列に接続されるＳＧＴの個数が増えてもゲート電極上に形成されるコンタクトの個数は増えないため、占有面積の小さいＣＭＯＳインバーターを形成することができる。
なお、並列に接続されるＳＧＴの数が多い場合には、ゲート電極の両側にさらにコンタクトを形成することにより、ゲート電圧の遅延を減らすことができる。
〔実施の形態１４〕
図４６に単体ＳＧＴのゲート長Ｌｓの４倍のゲート長（４Ｌｓ）を持つトランジスタを用いて構成されたＣＭＯＳインバーターの他の例を示す。本実施の形態においては、実施の形態１３から平面状シリコン層の配置を変更することにより、ＮＭＯＳの１段目のＳＧＴとＰＭＯＳの１段目のＳＧＴのゲートを共通化し、ＮＭＯＳの２段目のＳＧＴとＰＭＯＳの２段目のＳＧＴのゲートを共通化している。このため、ゲート電極上に形成されるコンタクトの個数を減らすことができる。
以下に、図４６を用いてこのＣＭＯＳインバーターについて説明する。
埋め込み酸化膜層２１００上に平面状シリコン層（２１０１ａ、２１０１ｂ、２１０２ａ、２１０２ｂ）が形成され、平面状シリコン層２１０１ａ上に柱状シリコン層（２１０５ａ、２１０５ｂ）が形成され、平面状シリコン層２１０１ｂ上に柱状シリコン層（２１０５ｃ、２１０５ｄ）が形成され、平面状シリコン層２１０２ａ上に柱状シリコン層（２１０６ａ、２１０６ｂ）が形成され、平面状シリコン層２１０２ｂ上に柱状シリコン層（２１０６ｃ、２１０６ｄ）が形成される。それぞれの柱状シリコン層を取り囲むようにゲート絶縁膜およびゲート電極（２１０８ａ、２１０８ｂ）が形成される。ＮＭＯＳを形成する柱状シリコン層（２１０５ａ、２１０５ｂ）の下部の平面状シリコン層２１０１ａにはＮ＋下部拡散層２１０３ａが形成され、柱状シリコン層（２１０５ａ、２１０５ｂ）の上部にはＮ＋上部拡散層が形成される。また、ＮＭＯＳを形成する柱状シリコン層（２１０５ｃ、２１０５ｄ）の下部の平面状シリコン層２１０１ｂにはＮ＋下部拡散層２１０３ｂが形成され、柱状シリコン層（２１０５ｃ、２１０５ｄ）の上部にはＮ＋上部拡散層が形成される。ＰＭＯＳを形成する柱状シリコン層（２１０６ａ、２１０６ｂ）の下部の平面状シリコン層２１０２ａにはＰ＋下部拡散層２１０４ａが形成され、柱状シリコン層（２１０６ａ、２１０６ｂ）の上部にはＰ＋上部拡散層が形成される。また、ＰＭＯＳを形成する柱状シリコン層（２１０６ｃ、２１０６ｄ）の下部の平面状シリコン層２１０２ｂにはＰ＋下部拡散層２１０４ｂが形成され、柱状シリコン層（２１０６ｃ、２１０６ｄ）の上部にはＰ＋上部拡散層が形成される。インバーターを構成するＮＭＯＳは柱状シリコン層２１０５ａ、２１０５ｂ、２１０５ｃ及び２１０５ｄより形成される４個のＳＧＴが直列に接続されたトランジスタであり、ＰＭＯＳは柱状シリコン層２１０６ａ、２１０６ｂ、２１０６ｃ及び２１０６ｄより形成される４個のＳＧＴが直列に接続されたトランジスタである。
柱状シリコン層２１０５ａの上部拡散層上に形成されるコンタクト２１１５は配線層２１２０によって接地電位に接続され、柱状シリコン層２１０６ａの上部拡散層上に形成されるコンタクト２１１６は配線層２１２１によって電源電位電位に接続され、ゲート電極（２１０８ａ、２１０８ｂ）はゲート電極上に形成されるコンタクト（２１１７ａ、２１１７ｂ）によって入力端子である配線層２１２２に接続され、柱状シリコン層（２１０５ｄ、２１０６ｄ）上部の拡散層上に形成されるコンタクト（２１１８ｃ、２１１９ｃ）は配線層２１２３によって出力端子に接続されることによりＣＭＯＳインバーターを構成する。
図４７は本実施の形態のインバーターにおいて複数の並列に接続されたＳＧＴによってＮＭＯＳ及びＰＭＯＳが形成された場合のＣＭＯＳインバーターの平面図である。このようにＮＭＯＳ及びＰＭＯＳを形成する複数のＳＧＴを並列に接続することによって、ＣＭＯＳインバーターの性能を調整することができる。このＣＭＯＳインバーターでは並列に接続されるＳＧＴの個数が増えてもゲート電極上に形成されるコンタクトの個数は増えないため、占有面積の小さいＣＭＯＳインバーターを形成することができる。
なお、並列に接続されるＳＧＴの数が多い場合には、ゲート電極の両側にさらにコンタクトを形成することにより、ゲート電圧の遅延を減らすことができる。
〔実施の形態１５〕
図４８に単体ＳＧＴのゲート長Ｌｓの４倍のゲート長（４Ｌｓ）を持つトランジスタを用いて構成されたＣＭＯＳインバーターの他の例を示す。本実施の形態においては、実施の形態１３から平面状シリコン層の配置を変更することにより、ＮＭＯＳとＰＭＯＳの全てのＳＧＴのゲートを共通化している。このため、ゲート電極上に形成されるコンタクトの個数を減らすことができる。このため、ゲート電極上に形成されるコンタクトの個数を減らすことができる。他のインバーターの構成については実施の形態１３と同様である。
以下に、図４８を用いてこのＣＭＯＳインバーターについて説明する。
埋め込み酸化膜層２３００上に平面状シリコン層（２３０１ａ、２３０１ｂ、２３０２ａ、２３０２ｂ）が形成され、平面状シリコン層２３０１ａ上に柱状シリコン層（２３０５ａ、２３０５ｂ）が形成され、平面状シリコン層２３０１ｂ上に柱状シリコン層（２３０５ｃ、２３０５ｄ）が形成され、平面状シリコン層２３０２ａ上に柱状シリコン層（２３０６ａ、２３０６ｂ）が形成され、平面状シリコン層２３０２ｂ上に柱状シリコン層（２３０６ｃ、２３０６ｄ）が形成される。それぞれの柱状シリコン層を取り囲むようにゲート絶縁膜およびゲート電極２３０８が形成される。ＮＭＯＳを形成する柱状シリコン層（２３０５ａ、２３０５ｂ）の下部の平面状シリコン層２３０１ａにはＮ＋下部拡散層２３０３ａが形成され、柱状シリコン層（２３０５ａ、２３０５ｂ）の上部にはＮ＋上部拡散層が形成される。また、ＮＭＯＳを形成する柱状シリコン層（２３０５ｃ、２３０５ｄ）の下部の平面状シリコン層２３０１ｂにはＮ＋下部拡散層２３０３ｂが形成され、柱状シリコン層（２３０５ｃ、２３０５ｄ）の上部にはＮ＋上部拡散層が形成される。ＰＭＯＳを形成する柱状シリコン層（２３０６ａ、２３０６ｂ）の下部の平面状シリコン層２１０２ａにはＰ＋下部拡散層２３０４ａが形成され、柱状シリコン層（２３０６ａ、２３０６ｂ）の上部にはＰ＋上部拡散層が形成される。また、ＰＭＯＳを形成する柱状シリコン層（２３０６ｃ、２３０６ｄ）の下部の平面状シリコン層２３０２ｂにはＰ＋下部拡散層２３０４ｂが形成され、柱状シリコン層（２３０６ｃ、２３０６ｄ）の上部にはＰ＋上部拡散層が形成される。インバーターを構成するＮＭＯＳは柱状シリコン層２３０５ａ、２３０５ｂ、２３０５ｃ及び２３０５ｄより形成される４個のＳＧＴが直列に接続されたトランジスタであり、ＰＭＯＳは柱状シリコン層２３０６ａ、２３０６ｂ、２３０６ｃ及び２３０６ｄより形成される４個のＳＧＴが直列に接続されたトランジスタである。
柱状シリコン層２３０５ａの上部拡散層上に形成されるコンタクト２３１５は配線層２３２０によって接地電位に接続され、柱状シリコン層２３０６ａの上部拡散層上に形成されるコンタクト２３１６は配線層２３２１によって電源電位電位に接続され、ゲート電極２３０８はゲート電極上に形成されるコンタクト２３１７によって入力端子である配線層２３２２に接続され、柱状シリコン層（２３０５ｄ、２３０６ｄ）上部の拡散層上に形成されるコンタクト（２３１８ｃ、２３１９ｃ）は配線層２３２３によって出力端子に接続されることによりＣＭＯＳインバーターを構成する。
図４９は本実施の形態のインバーターにおいて複数の並列に接続されたＳＧＴによってＮＭＯＳ及びＰＭＯＳが形成された場合のＣＭＯＳインバーターの平面図である。このようにＮＭＯＳ及びＰＭＯＳを形成する複数のＳＧＴを並列に接続することによって、ＣＭＯＳインバーターの性能を調整することができる。このＣＭＯＳインバーターでは並列に接続されるＳＧＴの個数が増えても1個のゲート電極に並列に形成されるＳＧＴの個数は増えないため、ゲート電圧の遅延を抑制することができる。
なお、並列に接続されるＳＧＴの数が多い場合には、ゲート電極の両側にさらにコンタクトを形成することにより、ゲート電圧の遅延を減らすことができる。
以下に、図４９を用いてこのＣＭＯＳインバーターについて説明する。
埋め込み酸化膜層２４００上に平面状シリコン層（２４０１ａ、２４０１ｂ、２４０２ａ、２４０２ｂ）が形成され、平面状シリコン層２４０１ａ上に複数の柱状シリコン層（２４０５ａ、２４０５ｂ）が形成され、平面状シリコン層２４０１ｂ上に複数の柱状シリコン層（２４０５ｃ、２４０５ｄ）が形成され、平面状シリコン層２４０２ａ上に複数の柱状シリコン層（２４０６ａ、２４０６ｂ）が形成され、平面状シリコン層２４０２ｂ上に複数の柱状シリコン層（２４０６ｃ、２４０６ｄ）が形成される。それぞれの柱状シリコン層を取り囲むようにゲート絶縁膜およびゲート電極２４０８が形成される。ＮＭＯＳを形成する複数の柱状シリコン層（２４０５ａ、２４０５ｂ）の下部の平面状シリコン層２４０１ａにはＮ＋下部拡散層２４０３ａが形成され、複数の柱状シリコン層（２４０５ａ、２４０５ｂ）の上部にはＮ＋上部拡散層が形成される。また、ＮＭＯＳを形成する複数の柱状シリコン層（２４０５ｃ、２４０５ｄ）の下部の平面状シリコン層２４０１ｂにはＮ＋下部拡散層２４０３ｂが形成され、複数の柱状シリコン層（２４０５ｃ、２４０５ｄ）の上部にはＮ＋上部拡散層が形成される。ＰＭＯＳを形成する複数の柱状シリコン層（２４０６ａ、２４０６ｂ）の下部の平面状シリコン層２４０２ａにはＰ＋下部拡散層２４０４ａが形成され、複数の柱状シリコン層（２４０６ａ、２４０６ｂ）の上部にはＰ＋上部拡散層が形成される。また、ＰＭＯＳを形成する複数の柱状シリコン層（２４０６ｃ、２４０６ｄ）の下部の平面状シリコン層２４０２ｂにはＰ＋下部拡散層２４０４ｂが形成され、複数の柱状シリコン層（２４０６ｃ、２４０６ｄ）の上部にはＰ＋上部拡散層が形成される。インバーターを構成するＮＭＯＳは複数の柱状シリコン層２４０５ａ、２４０５ｂ、２４０５ｃ及び２４０５ｄより形成される４個のＳＧＴが直列に接続されたトランジスタであり、ＰＭＯＳは複数の柱状シリコン層２４０６ａ、２４０６ｂ、２４０６ｃ及び２４０６ｄより形成される４個のＳＧＴが直列に接続されたトランジスタである。
複数の柱状シリコン層２４０５ａの上部拡散層上に形成されるコンタクト２４１５は配線層２４２０によって接地電位に接続され、複数の柱状シリコン層２４０６ａの上部拡散層上に形成されるコンタクト２４１６は配線層２４２１によって電源電位電位に接続され、ゲート電極２４０８はゲート電極上に形成されるコンタクト２４１７によって入力端子である配線層２４２２に接続され、複数の柱状シリコン層（２４０５ｄ、２４０６ｄ）上部の拡散層上に形成されるコンタクト（２３１８ｃ、２３１９ｃ）は配線層２３２３によって出力端子に接続されることによりＣＭＯＳインバーターを構成する。
１０１、２０１、３０１、４０１、５０１、６０１、７０１、８０１、９０１、１００１：埋め込み酸化膜層
１０２、４０２ａ、４０２ｂ、７０２ａ、７０２ｂ、８０２ａ、８０２ｂ、：平面状シリコン層
１０３、２０３、３０３、４０３ａ、４０３ｂ、５０３ａ、５０３ｂ、６０３ａ、６０３ｂ、７０３ａ、７０３ｂ、８０３ａ、８０３ｂ、９０３ａ、９０３ｂ、１００３ａ、１００３ｂ：Ｎ＋下部拡散層
１０５ａ、１０５ｂ、２０５ａ、２０５ｂ、３０５ａ、３０５ｂ、４０５ａ、４０５ｂ、４０５ｃ、７０５ａ、７０５ｂ、７０５ｃ、７０５ｄ、８０５ａ、８０５ｂ、８０５ｃ、８０５ｄ：柱状半導体層
１０７、４０７、７０７、８０７：ゲート絶縁膜
１０８、２０８、３０８、４０８、５０８、６０８、７０８、８０８、９０８、１００８：ゲート導電膜
１０９ａ、１０９ｂ、４０９ａ、４０９ｂ、４０９ｃ、７０９ａ、７０９ｂ、７０９ｃ、７０９ｄ、８０９ａ、８０９ｂ、８０９ｃ、８０９ｄ：上部拡散層
１１５、２１５、３１５、４１５、５１５、６１５、７１５、８１５、９１５、１０１５：ソース部コンタクト
１１６、２１６、３１６、４１６、５１６、６１６、７１６、８１６、９１６、１０１６：ドレイン部コンタクト
１１７、２１７、３１７、４１７、５１７、６１７、７１７、８１７、９１７、１０１７：ゲートコンタクト
１２０、２２０、３２０、４２０、５２０、６２０、７２０、８２０、９２０、１０２０：ソース配線層
１２１、２２１、３２１、４２１、５２１、６２１、７２１、８２１、９２１、１０２１：ドレイン配線層
１２２、２２２、３２２、４２２、５２２、６２２、７２２、８２２、９２２、１０２２：ゲート配線層
４２３、５２３、６２３、７２３、８２３、９２３、１０２３：配線層
１３０：シリコン窒化膜ハードマスク
１１００、１２００、１３００、１４００、１５００、１６００、１７００、１８００、１９００、２０００、２１００、２２００、２３００、２４００：埋め込み酸化膜層
１１０１、１１０２、１４０１ａ、１４０１ｂ、１４０２ａ、１４０２ｂ、１５０１ａ、１５０１ｂ、１５０２ａ、１５０２ｂ、１９０１ａ、１９０１ｂ、１９０２ａ、１９０２ｂ：平面状シリコン層
１１０３、１２０３、１３０３、１４０３ａ、１４０３ｂ、１５０３ａ、１５０３ｂ、１６０３ａ、１６０３ｂ、１７０３ａ、１７０３ｂ、１８０３ａ、１８０３ｂ、１９０３ａ、１９０３ｂ、２００３ａ、２００３ｂ、２１０３ａ、２１０３ｂ、２２０３ａ、２２０３ｂ、２３０３ａ、２３０３ｂ、２４０３ａ、２４０３ｂ：Ｎ＋下部拡散層
１１０４、１２０４、１３０４、１４０４ａ、１４０４ｂ、１５０４ａ、１５０４ｂ、１６０４ａ、１６０４ｂ、１７０４ａ、１７０４ｂ、１８０４ａ、１８０４ｂ、１９０４ａ、１９０４ｂ、２００４ａ、２００４ｂ、２１０４ａ、２１０４ｂ、２２０４ａ、２２０４ｂ、２３０４ａ、２３０４ｂ、２４０４ａ、２４０４ｂ：Ｐ＋下部拡散層
１１０５ａ、１１０５ｂ、１４０５ａ、１４０５ｂ、１４０５ｃ、１５０５ａ、１５０５ｂ、１５０５ｃ、１９０５ａ、１９０５ｂ、１９０５ｃ、１９０５ｄ：ＮＭＯＳ柱状シリコン層
１１０６ａ、１１０６ｂ、１４０６ａ、１４０６ｂ、１４０６ｃ、１５０６ａ、１５０６ｂ、１５０６ｃ、１９０６ａ、１９０６ｂ、１９０６ｃ、１９０６ｄ：ＰＭＯＳ柱状シリコン層
１１０８ａ、１１０８ｂ、１２０８ａ、１２０８ｂ、１３０８、１４０８、１５０８、１６０８ａ、１６０８ｂ、１７０８ａ、１７０８ｂ、１８０８、１９０８、２００８、２１０８ａ、２１０８ｂ、２２０８ａ、２２０８ｂ、２３０８、２４０８：ゲート電極
１１０９ａ、１１０９ｂ、１４０９ａ、１４０９ｂ、１４０９ｃ、１５０９ａ、１５０９ｂ、１５０９ｃ、１９０９ａ、１９０９ｂ、１９０９ｃ、１９０９ｄ：Ｎ＋上部拡散層
１１１０ａ、１１１０ｂ、１４１０ａ、１４１０ｂ、１４１０ｃ、１５１０ａ、１５１０ｂ、１５１０ｃ、１９１０ａ、１９１０ｂ、１９１０ｃ、１９１０ｄ：Ｐ＋上部拡散層
１１１５、１２１５、１３１５、１４１５、１５１５、１６１５、１７１５、１８１５、１９１５、２０１５、２１１５、２２１５、２３１５、２４１５：接地電位接続コンタクト
１１１６、１２１６、１３１６、１４１６、１５１６、１６１６、１７１６、１８１６、１９１６、２０１６、２１１６、２２１６、２３１６、２４１６：電源電位接続コンタクト
１１１７ａ、１１１７ｂ、１２１７ａ、１２１７ｂ、１３１７、１４１７、１５１７、１６１７ａ、１６１７ｂ１７１７ａ、１７１７ｂ、１７１７ｃ、１８１７、１９１７、２０１７、２１１７、２２１７、２３１７、２４１７：ゲートコンタクト
１１１８ａ、１１１８ｂ、１２１８ａ、１２１８ｂ、１３１８ａ、１３１８ｂ、１４１８ｃ、１４１９ｃ、１５１８ｃ、１６１８、１７１８、１８１８ａ、１８１８ｂ、１９１８ｃ、１９１９ｃ、２０１８ｃ、２０１９ｃ、２１１８ｃ、２１１９ｃ、２２１８ｃ、２２１９ｃ、２３１８ｃ、２３１９ｃ、２４１８ｃ、２４１９ｃ：出力端子接続コンタクト
１１２０、１２２０、１３２０、１４２０、１５２０、１６２０、１７２０、１８２０、１９２０、２０２０、２１２０、２２２０、２３２０、２４２０：接地電位配線層
１１２１、１２２１、１３２１、１４２１、１５２１、１６２１、１７２１、１８２１、１９２１、２０２１、２１２１、２２２１、２３２１、２４２１：電源電位配線層
１１２２、１２２２、１３２２、１４２２、１５２２、１６２２、１７２２、１８２２、１９２２、２０２２、２１２２、２２２２、２３２２、２４２２：入力端子配線層
１１２３、１２２３、１３２３、１４２３、１５２３、１６２３、１７２３、１８２３、１９２３、２０２３、２１２３、２２２３、２３２３、２４２３：出力端子配線層
１５３０：シリコン窒化膜ハードマスク
１５３１：サイドウォール窒化膜
１５３２、１５３３：シリサイド層
Ｑｎ１、Ｑｎ２、Ｑｎ３：ＮＭＯＳ
Ｑｐ１、Ｑｐ２、Ｑｐ３：ＰＭＯＳ
Ｖｃｃ１、Ｖｃｃ２、Ｖｃｃ３：電源電位
Ｖｓｓ１、Ｖｓｓ２、Ｖｓｓ３：接地電位
Ｖｉｎ１、Ｖｉｎ２、Ｖｉｎ３：入力端子
Ｖｏｕｔ１、Ｖｏｕｔ２、Ｖｏｕｔ３：出力端子

Claims (8)

  1. 第１及び第２のＭＯＳトランジスタが基板上に形成された半導体装置であって、
    前記第１及び第２のＭＯＳトランジスタのそれぞれは、
    ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板に対し垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲート電極が形成された縦型トランジスタであり、
    前記第１及び第２のＭＯＳトランジスタは共通のゲート電極を備えるとともに、基板上に形成された共通の第１の平面状拡散層を備え、
    前記第１のＭＯＳトランジスタを形成する柱状半導体層上部に形成された第１の拡散層はソース拡散層であり、
    前記第２のＭＯＳトランジスタを形成する柱状半導体層上部に形成された第２の拡散層はドレイン拡散層であり、
    ゲート電極全体の長さが各々のＭＯＳトランジスタのゲート電極の２倍となるよう、前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタを直列に接続されており、
    前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタはそれぞれ複数の柱状半導体層からなり、第１及び第２のＭＯＳトランジスタのそれぞれに属する複数の柱状半導体層は列状に配置され、第１及び第２のＭＯＳトランジスタの列は互いに平行に配置され、
    前記第１のＭＯＳトランジスタは第１のＭＯＳトランジスタを形成する複数の柱状半導体層に共通の第１のゲート電極を備え、
    前記第２のＭＯＳトランジスタは第２のＭＯＳトランジスタを形成する複数の柱状半導体層に共通の第２のゲート電極を備え、
    第１のゲート電極または第２のゲート電極は、第１及び第２のＭＯＳトランジスタそれぞれの前記列状に配置された複数の柱状半導体層の端部において、コンタクトを介して同一の配線層に接続されることを特徴とする半導体装置。
  2. ３個のＭＯＳトランジスタが基板上に形成された半導体装置であって、
    前記３個のＭＯＳトランジスタの各々は、
    ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板上に垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲート電極が形成された縦型トランジスタであり、
    前記３個のＭＯＳトランジスタは共通のゲート電極を備え、
    第１のＭＯＳトランジスタと第２のＭＯＳトランジスタは基板上に形成された共通の第１の平面状拡散層を備え、
    第３のＭＯＳトランジスタは基板上に形成された第２の平面状拡散層を備え、
    第２のＭＯＳトランジスタ及び第３のＭＯＳトランジスタの上部に形成された第２の拡散層及び第３の拡散層はコンタクト及び配線層により互いに接続され、
    第１のＭＯＳトランジスタを形成する柱状半導体層上部に形成された第１の拡散層はソース拡散層であり、
    第３のＭＯＳトランジスタが形成された第２の平面状拡散層はドレイン拡散層であり、 第１のＭＯＳトランジスタ、第２のＭＯＳトランジスタ及び第３のＭＯＳトランジスタが直列に接続されることにより、ゲート電極の長さが各々のＭＯＳトランジスタの３倍の長さを持つＭＯＳトランジスタとして動作し、
    前記第１のＭＯＳトランジスタ、第２のＭＯＳトランジスタおよび第３のＭＯＳトランジスタはそれぞれ複数の柱状半導体層からなり、第１、第２、第３のＭＯＳトランジスタのそれぞれに属する複数の柱状半導体層は列状に配置され、第１、第２、第３のＭＯＳトランジスタのそれぞれの列は互いに平行に配置され、
    前記第１のＭＯＳトランジスタは第１のＭＯＳトランジスタを形成する複数の柱状半導体層に共通の第１のゲート電極を備え、
    前記第２のＭＯＳトランジスタは第２のＭＯＳトランジスタを形成する複数の柱状半導体層に共通の第２のゲート電極を備え、
    前記第３のＭＯＳトランジスタは第３のＭＯＳトランジスタを形成する複数の柱状半導体層に共通の第３のゲート電極を備え、
    第１のゲート電極、第２のゲート電極及び第３のゲート電極は、第１、第２、第３のＭＯＳトランジスタそれぞれの前記列状に配置された複数の柱状半導体層の端部において、コンタクトを介して同一の配線層に接続されることを特徴とする半導体装置。
  3. ４個のＭＯＳトランジスタが基板上に形成された半導体装置であって、
    前記４個のＭＯＳトランジスタの各々は、
    ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板上に垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲート電極が形成された縦型トランジスタであり、
    前記４個のＭＯＳトランジスタは共通のゲート電極を備え、
    第１のＭＯＳトランジスタと第２のＭＯＳトランジスタは基板上に形成された共通の第１の平面状拡散層を備え、
    第３のＭＯＳトランジスタと第４のＭＯＳトランジスタは基板上に形成された共通の第２の平面状拡散層を備え、
    第２のＭＯＳトランジスタ及び第３のＭＯＳトランジスタの上部に形成された第２の拡散層及び第３の拡散層はコンタクト及び配線層により互いに接続され、
    第１のＭＯＳトランジスタを形成する柱状半導体層上部に形成された第１の拡散層はソース拡散層であり、
    第４のＭＯＳトランジスタを形成する柱状半導体層上部に形成された第４の拡散層はドレイン拡散層であり、
    第１のＭＯＳトランジスタ、第２のＭＯＳトランジスタ、第３のＭＯＳトランジスタ及び第４のＭＯＳトランジスタが直列に接続されることにより、ゲート電極の長さが各々のＭＯＳトランジスタの４倍の長さを持つＭＯＳトランジスタとして動作し、
    前記第１のＭＯＳトランジスタ、第２のＭＯＳトランジスタ、第３のＭＯＳトランジスタ及び第４のＭＯＳトランジスタはそれぞれ複数の柱状半導体層からなり、第１、第２、第３、第４のＭＯＳトランジスタのそれぞれに属する複数の柱状半導体層は列状に配置され、第１、第２、第３、第４のＭＯＳトランジスタのそれぞれの列は互いに平行に配置され、
    前記第１のＭＯＳトランジスタは第１のＭＯＳトランジスタを形成する複数の柱状半導体層に共通の第１のゲート電極を備え、
    前記第２のＭＯＳトランジスタは第２のＭＯＳトランジスタを形成する複数の柱状半導体層に共通の第２のゲート電極を備え、
    前記第３のＭＯＳトランジスタは第３のＭＯＳトランジスタを形成する複数の柱状半導体層に共通の第３のゲート電極を備え、
    前記第４のＭＯＳトランジスタは第４のＭＯＳトランジスタを形成する複数の柱状半導体層に共通の第４のゲート電極を備え、
    第１のゲート電極、第２のゲート電極、第３のゲート電極及び第４のゲート電極は、第１、第２、第３、第４のＭＯＳトランジスタそれぞれの前記列状に配置された複数の柱状半導体層の端部において、コンタクトを介して同一の配線層に接続されることを特徴とする半導体装置。
  4. ４個のＭＯＳトランジスタにより形成されたインバーターを備えた半導体装置であって、
    前記４個のＭＯＳトランジスタの各々は、
    ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板上に垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲート電極が形成された縦型トランジスタであり、
    前記４個のＭＯＳトランジスタは入力端子となる共通のゲート電極を備え、
    第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタは基板上に形成された共通の第１の平面状拡散層を備え、
    第３のＭＯＳトランジスタ及び第４のＭＯＳトランジスタは基板上に形成された共通の第２の平面状拡散層を備え、
    第１のＭＯＳトランジスタを形成する柱状半導体層上部に形成された第１の拡散層は接地電位に接続され、
    第３のＭＯＳトランジスタを形成する柱状半導体層上部に形成された第３の拡散層は電源電位に接続され、
    第２のＭＯＳトランジスタ及び第４のＭＯＳトランジスタを形成する柱状半導体層上部に形成された第２の拡散層及び第４の拡散層はともに出力端子に接続され、
    第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタが直列に接続され、
    第３のＭＯＳトランジスタ及び第４のＭＯＳトランジスタが直列に接続されることにより、ゲート電極の長さが各々のＭＯＳトランジスタの２倍の長さを持つＭＯＳトランジスタによりインバーターが構成されており、
    前記第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタはＮＭＯＳであり、
    前記第３のＭＯＳトランジスタ及び第４のＭＯＳトランジスタはＰＭＯＳであり、
    前記第１のＭＯＳトランジスタ、第２のＭＯＳトランジスタ、第３のＭＯＳトランジスタ、第４のＭＯＳトランジスタはそれぞれ複数の柱状半導体層からなり、第１、第２、第３、第４のＭＯＳトランジスタのそれぞれに属する複数の柱状半導体層は列状に配置され、第１及び第２のＭＯＳトランジスタの列は互いに平行に配置され、第３及び第４のＭＯＳトランジスタの列は互いに平行に配置され、
    前記第１のＭＯＳトランジスタ及び第３のＭＯＳトランジスタは第１のＭＯＳトランジスタ及び第３のＭＯＳトランジスタを形成する複数の柱状半導体層に共通の第１のゲート電極を備え、
    前記第２のＭＯＳトランジスタ及び第４のＭＯＳトランジスタは第２のＭＯＳトランジスタ及び第４のＭＯＳトランジスタを形成する複数の柱状半導体層に共通の第２のゲート電極を備え、
    第１のゲート電極及び第２のゲート電極はそれぞれ第１の平面状拡散層及び第２の平面状拡散層間に形成されるコンタクトを介して同一の配線層に接続されることを特徴とする半導体装置。
  5. ６個のＭＯＳトランジスタにより形成されたインバーターを備えた半導体装置であって、
    前記６個のＭＯＳトランジスタの各々は、
    ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板上に垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲート電極が形成された縦型トランジスタであり、
    前記６個のＭＯＳトランジスタは入力端子となる共通のゲート電極を備え、
    第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタは基板上に形成された共通の第１の平面状拡散層を備え、
    第３のＭＯＳトランジスタは基板上に形成された第２の平面状拡散層を備え、
    第４のＭＯＳトランジスタ及び第５のＭＯＳトランジスタは基板上に形成された共通の第３の平面状拡散層を備え、
    第６のＭＯＳトランジスタは基板上に形成された第４の平面状拡散層を備え、
    第１のＭＯＳトランジスタを形成する柱状半導体層上部に形成された第１の拡散層は接地電位に接続され、
    第４のＭＯＳトランジスタを形成する柱状半導体層上部に形成された第４の拡散層は電源電位に接続され、
    第２のＭＯＳトランジスタ及び第３のＭＯＳトランジスタを形成する柱状半導体層上部に形成された第２の拡散層及び第３の拡散層は配線層において互いに接続され、
    第５のＭＯＳトランジスタ及び第６のＭＯＳトランジスタを形成する柱状半導体層上部に形成された第５の拡散層及び第６の拡散層は配線層において互いに接続され、
    第２の平面状拡散層及び第４の平面状拡散層はそれぞれの上に形成されたコンタクトにより出力端子となる配線層において互いに接続され、
    第１のＭＯＳトランジスタ、第２のＭＯＳトランジスタ及び第３のＭＯＳトランジスタが直列に接続され、
    第４のＭＯＳトランジスタ、第５のＭＯＳトランジスタ及び第６のＭＯＳトランジスタが直列に接続されることにより、ゲート電極の長さが各々のＭＯＳトランジスタの３倍の長さを持つＭＯＳトランジスタによりインバーターが構成されており、
    前記第１のＭＯＳトランジスタ、第２のＭＯＳトランジスタ及び第３のＭＯＳトランジスタはＮＭＯＳであり、
    前記第４のＭＯＳトランジスタ、第５のＭＯＳトランジスタ及び第６のＭＯＳトランジスタはＰＭＯＳであり、
    前記第１のＭＯＳトランジスタ乃至第６のＭＯＳトランジスタは複数の柱状半導体層からなり、第１乃至第６のＭＯＳトランジスタのそれぞれに属する複数の柱状半導体層は列状に配置され、第１乃至第３のＭＯＳトランジスタの列は互いに平行に配置され、第４乃至第６のＭＯＳトランジスタの列は互いに平行に配置され、
    前記第１のＭＯＳトランジスタ及び第４のＭＯＳトランジスタは共通の第１のゲート電極を備え、
    前記第２のＭＯＳトランジスタ及び第５のＭＯＳトランジスタは共通の第２のゲート電極を備え、
    前記第３のＭＯＳトランジスタ及び第６のＭＯＳトランジスタは共通の第３のゲート電極を備え、
    第１のゲート電極及び第２のゲート電極はそれぞれ第１の平面状拡散層及び第３の平面状拡散層間に形成されるコンタクトを介して同一の配線層に接続され、
    第３のゲート電極は第２の平面状拡散層及び第４の平面状拡散層間に形成されるコンタクトを介して同一の配線層に接続されることを特徴とする半導体装置。
  6. ６個のＭＯＳトランジスタにより形成されたインバーターを備えた半導体装置であって、
    前記６個のＭＯＳトランジスタの各々は、
    ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板上に垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲート電極が形成された縦型トランジスタであり、
    前記６個のＭＯＳトランジスタは入力端子となる共通のゲート電極を備え、
    第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタは基板上に形成された共通の第１の平面状拡散層を備え、
    第３のＭＯＳトランジスタは基板上に形成された第２の平面状拡散層を備え、
    第４のＭＯＳトランジスタ及び第５のＭＯＳトランジスタは基板上に形成された共通の第３の平面状拡散層を備え、
    第６のＭＯＳトランジスタは基板上に形成された第４の平面状拡散層を備え、
    第１のＭＯＳトランジスタを形成する柱状半導体層上部に形成された第１の拡散層は接地電位に接続され、
    第４のＭＯＳトランジスタを形成する柱状半導体層上部に形成された第４の拡散層は電源電位に接続され、
    第２のＭＯＳトランジスタ及び第３のＭＯＳトランジスタを形成する柱状半導体層上部に形成された第２の拡散層及び第３の拡散層は配線層において互いに接続され、
    第５のＭＯＳトランジスタ及び第６のＭＯＳトランジスタを形成する柱状半導体層上部に形成された第５の拡散層及び第６の拡散層は配線層において互いに接続され、
    第２の平面状拡散層及び第４の平面状拡散層はそれぞれの上に形成されたコンタクトにより出力端子となる配線層において互いに接続され、
    第１のＭＯＳトランジスタ、第２のＭＯＳトランジスタ及び第３のＭＯＳトランジスタが直列に接続され、
    第４のＭＯＳトランジスタ、第５のＭＯＳトランジスタ及び第６のＭＯＳトランジスタが直列に接続されることにより、ゲート電極の長さが各々のＭＯＳトランジスタの３倍の長さを持つＭＯＳトランジスタによりインバーターが構成されており、
    前記第１のＭＯＳトランジスタ、第２のＭＯＳトランジスタ及び第３のＭＯＳトランジスタはＮＭＯＳであり、
    前記第４のＭＯＳトランジスタ、第５のＭＯＳトランジスタ及び第６のＭＯＳトランジスタはＰＭＯＳであり、
    前記第１のＭＯＳトランジスタ乃至第６のＭＯＳトランジスタはそれぞれ複数の柱状半導体層からなり、第１乃至第６のＭＯＳトランジスタのそれぞれに属する複数の柱状半導体層は列状に配置され、第１乃至第３のＭＯＳトランジスタの列は互いに平行に配置され、第４乃至第６のＭＯＳトランジスタの列は互いに平行に配置され、
    前記第２の拡散層と第４の拡散層はそれらの表面に形成されたシリサイド層を介して互いに接続されていることを特徴とする半導体装置。
  7. ８個のＭＯＳトランジスタにより形成されたインバーターを備えた半導体装置であって、
    前記８個のＭＯＳトランジスタの各々は、
    ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板上に垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲート電極が形成された縦型トランジスタであり、
    前記８個のＭＯＳトランジスタは入力端子となる共通のゲート電極を備え、
    第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタは基板上に形成された共通の第１の平面状拡散層を備え、
    第３のＭＯＳトランジスタ及び第４のＭＯＳトランジスタは基板上に形成された共通の第２の平面状拡散層を備え、
    第５のＭＯＳトランジスタ及び第６のＭＯＳトランジスタは基板上に形成された共通の第３の平面状拡散層を備え、
    第７のＭＯＳトランジスタ及び第８のＭＯＳトランジスタは基板上に形成された共通の第４の平面状拡散層を備え、
    第１のＭＯＳトランジスタを形成する柱状半導体層上部に形成された第１の拡散層は接地電位に接続され、
    第５のＭＯＳトランジスタを形成する柱状半導体層上部に形成された第５の拡散層は電源電位に接続され、
    第４のＭＯＳトランジスタ及び第８のＭＯＳトランジスタを形成する柱状半導体層上部に形成された第４の拡散層及び第８の拡散層はともに出力端子に接続され、
    第１のＭＯＳトランジスタ、第２のＭＯＳトランジスタ、第３のＭＯＳトランジスタ及び第４のＭＯＳトランジスタが直列に接続され、
    第５のＭＯＳトランジスタ、第６のＭＯＳトランジスタ、第７のＭＯＳトランジスタ、及び第８のＭＯＳトランジスタが直列に接続されることにより、ゲート電極の長さが各々のＭＯＳトランジスタの４倍の長さを持つＭＯＳトランジスタによりインバーターが構成されており、
    前記第１のＭＯＳトランジスタ乃至第４のＭＯＳトランジスタはＮＭＯＳであり、
    前記第５のＭＯＳトランジスタ乃至第８のＭＯＳトランジスタはＰＭＯＳであり、
    前記第１のＭＯＳトランジスタ乃至第８のＭＯＳトランジスタはそれぞれ複数の柱状半導体層からなり、第１乃至第８のＭＯＳトランジスタのそれぞれに属する複数の柱状半導体層は列状に配置され、第１乃至第４のＭＯＳトランジスタの列は互いに平行に配置され、第５乃至第８のＭＯＳトランジスタの列は互いに平行に配置され、
    前記第１のＭＯＳトランジスタ及び第５のトランジスタは第１のＭＯＳトランジスタ及び第５のＭＯＳトランジスタを形成する複数の柱状半導体層に共通の第１のゲート電極を備え、
    前記第２のＭＯＳトランジスタ及び第６のトランジスタは第２のＭＯＳトランジスタ及び第６のＭＯＳトランジスタを形成する複数の柱状半導体層に共通の第２のゲート電極を備え、
    前記第３のＭＯＳトランジスタ及び第７のトランジスタは第３のＭＯＳトランジスタ及び第７のＭＯＳトランジスタを形成する複数の柱状半導体層に共通の第３のゲート電極を備え、
    前記第４のＭＯＳトランジスタ及び第８のトランジスタは第４のＭＯＳトランジスタ及び第８のＭＯＳトランジスタを形成する複数の柱状半導体層に共通の第４のゲート電極を備え、
    第１のゲート電極及び第２のゲート電極はそれぞれ第１の平面状拡散層及び第３の平面状拡散層間に形成されるコンタクトを介して同一の配線層に接続され、
    第３のゲート電極及び第４のゲート電極はそれぞれ第１の平面状拡散層及び第３の平面状拡散層間に形成されるコンタクトを介して同一の配線層に接続されることを特徴とする半導体装置。
  8. ８個のＭＯＳトランジスタにより形成されたインバーターを備えた半導体装置であって、
    前記８個のＭＯＳトランジスタの各々は、
    ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板上に垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲート電極が形成された縦型トランジスタであり、
    前記８個のＭＯＳトランジスタは入力端子となる共通のゲート電極を備え、
    第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタは基板上に形成された共通の第１の平面状拡散層を備え、
    第３のＭＯＳトランジスタ及び第４のＭＯＳトランジスタは基板上に形成された共通の第２の平面状拡散層を備え、
    第５のＭＯＳトランジスタ及び第６のＭＯＳトランジスタは基板上に形成された共通の第３の平面状拡散層を備え、
    第７のＭＯＳトランジスタ及び第８のＭＯＳトランジスタは基板上に形成された共通の第４の平面状拡散層を備え、
    第１のＭＯＳトランジスタを形成する柱状半導体層上部に形成された第１の拡散層は接地電位に接続され、
    第５のＭＯＳトランジスタを形成する柱状半導体層上部に形成された第５の拡散層は電源電位に接続され、
    第４のＭＯＳトランジスタ及び第８のＭＯＳトランジスタを形成する柱状半導体層上部に形成された第４の拡散層及び第８の拡散層はともに出力端子に接続され、
    第１のＭＯＳトランジスタ、第２のＭＯＳトランジスタ、第３のＭＯＳトランジスタ及び第４のＭＯＳトランジスタが直列に接続され、
    第５のＭＯＳトランジスタ、第６のＭＯＳトランジスタ、第７のＭＯＳトランジスタ、及び第８のＭＯＳトランジスタが直列に接続されることにより、ゲート電極の長さが各々のＭＯＳトランジスタの４倍の長さを持つＭＯＳトランジスタによりインバーターが構成されており、
    前記第１のＭＯＳトランジスタ乃至第４のＭＯＳトランジスタはＮＭＯＳであり、
    前記第５のＭＯＳトランジスタ乃至第８のＭＯＳトランジスタはＰＭＯＳであり、
    前記第１のＭＯＳトランジスタ乃至第８のＭＯＳトランジスタはそれぞれ複数の柱状半導体層からなり、第１乃至第８のＭＯＳトランジスタのそれぞれに属する複数の柱状半導体層は列状に配置され、第１、第４、第５、第８のＭＯＳトランジスタは直線状に配置され、第２、第３、第６、第７のＭＯＳトランジスタは直線状に配置され、かつ、第１、第４、第５、第８のＭＯＳトランジスタの直線状の列と第２、第３、第６、第７のＭＯＳトランジスタは直線状の列は互いに平行に配置され、
    前記第１のＭＯＳトランジスタ、第４のＭＯＳトランジスタ、第５のＭＯＳトランジスタ、及び第８のトランジスタは前記第１のＭＯＳトランジスタ、第４のＭＯＳトランジスタ、第５のＭＯＳトランジスタ、及び第８のトランジスタを形成する複数の柱状半導体層に共通の第１のゲート電極を備え、
    前記第２のＭＯＳトランジスタ、第３のＭＯＳトランジスタ、第６のＭＯＳトランジスタ、及び第７のトランジスタは前記第２のＭＯＳトランジスタ、第３のＭＯＳトランジスタ、第６のＭＯＳトランジスタ、及び第７のトランジスタを形成する複数の柱状半導体層に共通の第２のゲート電極を備え、
    第１のゲート電極及び第２のゲート電極はそれぞれ第２の平面状拡散層及び第４の平面状拡散層間に形成されるコンタクトを介して同一の配線層に接続されることを特徴とする半導体装置。
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