JP5612237B1 - Ｓｇｔを有する半導体装置の製造方法 - Google Patents

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Abstract

ＳＧＴを有する半導体装置の製造方法は、Ｓｉ柱（Ｈ３、Ｈ４、Ｈ５）の外周に、Ｓｉ柱の外側方向に向けてゲート絶縁層（３４ａ、３４ｂ、３４ｃ）と、ゲート導電層（３２ａ、３２ｂ、３２ｃ）と、酸化層（３５ａ、３５ｂ、３５ｃ）を形成する。酸化層に接触するように、かつＳｉ柱の中間部位に、水分を含むフッ化水素イオン拡散層（３７）を形成する。このフッ化水素イオン拡散層に供給されたフッ化水素ガスから生じたフッ化水素イオンによって、フッ化水素イオン拡散層に接触する酸化膜の一部をエッチングすることにより、Ｓｉ柱の外周に開口部を形成する。

Description

本発明は、ＳＧＴ（Surrounding Gate MOS Transistor）を有する半導体装置の製造方法に関する。
近年、ＳＧＴは、高集積半導体装置を提供する半導体素子としてますますその用途が拡大しつつある。これに伴い、ＳＧＴを有する半導体装置の更なる高集積化が求められている。
図５に、ＭＯＳトランジスタを有する、代表的なＣＭＯＳインバータ回路の構成を示す。図５に示されるように、このＣＭＯＳインバータ回路は、Ｎチャネル型ＭＯＳトランジスタ１００ａとＰチャネル型ＭＯＳトランジスタ１００ｂとから構成される。Ｎチャネル型ＭＯＳトランジスタ１００ａのゲート１０１ａとＰチャネル型ＭＯＳトランジスタ１００ｂのゲート１０１ｂとが入力端子配線Ｖｉに接続される。Ｎチャネル型ＭＯＳトランジスタ１００ａのソース１０２ａとＰチャネル型ＭＯＳトランジスタ１００ｂのソース１０２ｂとが出力端子配線Ｖｏに接続される。Ｐチャネル型ＭＯＳトランジスタ１００ｂのドレイン１０３ｂは、電源端子ＶＤＤに接続され、Ｎチャネル型ＭＯＳトランジスタ１００ａのドレイン１０３ａは、グランド端子ＶＳＳに接続される。このＣＭＯＳインバータ回路では、入力端子配線Ｖｉに「１」又は「０」に相当する入力電圧が印加されると、その入力電圧から反転した「０」又は「１」に相当する出力電圧が出力端子配線Ｖｏから取り出される。
このようなＣＭＯＳインバータ回路は、マイクロプロセッサなどの多くの回路チップに用いられている。このＣＭＯＳインバータ回路の高集積化は、直接的にマイクロプロセッサなどの回路チップの縮小化に繋がる。また、ＣＭＯＳインバータ回路が用いられる回路チップの縮小化は、回路チップの低コスト化に繋がる。
図６に、従来例のプレナー（Planer）型ＣＭＯＳインバータ回路の断面構造図を示す。図６に示されるように、Ｐ型半導体基板１０４（以下、アクセプタ不純物を含む半導体基板を「Ｐ型半導体基板」と称する。）にＮウエル領域１０５（以下、ドナー不純物を含むＰチャネル型ＭＯＳトランジスタを形成する半導体領域を「Ｎウエル領域」と称する。）が形成されている。Ｎウエル領域１０５の表層部とＰ型半導体基板１０４の表層部との間に、素子分離用絶縁層１０６ａ、１０６ｂが形成されている。さらに、Ｐ型半導体基板１０４の表面上、及びＮウエル領域１０５の表面上に、Ｐチャネル型ＭＯＳトランジスタ用ゲート酸化膜１０７ａとＮチャネル型ＭＯＳトランジスタ用ゲート酸化膜１０７ｂとが形成されている。これらゲート酸化膜１０７ａ、１０７ｂ上に、Ｐチャネル型ＭＯＳトランジスタ用ゲート導体層１０８ａとＮチャネル型ＭＯＳトランジスタ用ゲート導体層１０８ｂとが形成されている。Ｐチャネル型ＭＯＳトランジスタ用ゲート導体層１０８ａの左右両側において、Ｎウエル領域１０５の表面上にドレインＰ＋領域１０９ａ（以下、アクセプタ不純物を多く含む半導体領域を「Ｐ＋領域」と称する。）とソースＰ＋領域１０９ｂとが形成されている。これと同様にして、Ｎチャネル型ＭＯＳトランジスタ用ゲート導体層１０８ｂの両側において、Ｐ型半導体基板１０４の表面上にドレインＮ＋領域１１０ｂ（以下、ドナー不純物を多く含む半導体領域を「Ｎ＋領域」と称する。）とソースＮ＋領域１１０ａとが形成されている。さらに第１の層間絶縁層１１１が形成され、この第１の層間絶縁層１１１を貫通するように、Ｐ＋領域１０９ａ、１０９ｂ及びＮ＋領域１１０ａ、１１０ｂ上に、それぞれ、コンタクトホール１１２ａ、１１２ｂ、１１２ｃ、１１２ｄが形成されている。
これらコンタクトホール１１２ａ、１１２ｂ、１１２ｃ、１１２ｄを介して、第１の層間絶縁層１１１上に形成された電源配線金属層ＶｄｄとＰ型ＭＯＳトランジスタ・ドレインＰ＋領域１０９ａとが接続される。また、第１の層間絶縁層１１１上に形成した出力端子配線ＶｏとＰチャネル型ＭＯＳトランジスタのソースＰ＋領域１１２ｂ、及びＮチャネル型ＭＯＳトランジスタのソースＮ＋領域１１０ａとが接続される。さらに、グランド配線金属層ＶｓｓとＮチャネル型ＭＯＳトランジスタのドレインＮ＋領域１１０ｂとが接続される。さらに、第１の層間絶縁層１１１上に第２の層間絶縁層１１３が形成されている。第１の層間絶縁層１１１内を通過するように、Ｐチャネル型ＭＯＳトランジスタ用ゲート導体層１０８ａと、Ｎチャネル型ＭＯＳトランジスタ用ゲート導体層１０８ｂとが形成されている。Ｐチャネル型ＭＯＳトランジスタ用ゲート導体層１０８ａ上、及び、Ｎチャネル型ＭＯＳトランジスタ用ゲート導体層１０８ｂ上に、コンタクトホール１１４ａ、１１４ｂが形成されている。さらに、コンタクトホール１１４ａ、１１４ｂを介して、第２の層間絶縁層１１３上に形成した入力端子配線Ｖｉと、Ｐチャネル型ＭＯＳトランジスタ用ゲート導体層１０８ａ及びＮチャネル型ＭＯＳトランジスタ用ゲート導体層１０８ｂとが接続される。
プレナー型ＣＭＯＳインバータ回路が形成される面積を縮小するには、Ｐ、Ｎチャネル型ＭＯＳトランジスタ用ゲート導体層１０８ａ、１０８ｂ、ソース、ドレインＮ＋領域１１０ａ、１１０ｂ、ソース、ドレインＰ＋領域１０９ａ、１０９ｂ、コンタクトホール１１２ａ、１１２ｂ、１１２ｃ、１１２ｄ、１１４ａ、１１４ｂ、Ｐ、Ｎチャネル型ＭＯＳトランジスタ用ゲート導体層１０８ａ、１０８ｂが形成されているＰ型半導体基板１０４を垂直方向から平面視した場合の２次元寸法を減少させることが必要となる。通常のプレナー型ＣＭＯＳインバータ回路においては、コンタクトホール１１２ａ、１１２ｂ、１１２ｃ、１１２ｄ、１１４ａ、１１４ｂ以外にも、コンタクトホールが多数形成されている。このため、これらコンタクトホールの加工寸法を微細かつ高精度に形成するために、リソグラフィ技術、エッチング技術などの加工技術の更なる高精度化が求められている。
通常のプレナー型ＭＯＳトランジスタでは、Ｐ、Ｎチャネル型ＭＯＳトランジスタのチャネルは、ソース、ドレイン間のＰ型半導体基板１０４及びＮウエル領域１０５の表面に沿った水平方向にある。これに対し、ＳＧＴのチャネルは、半導体基板表面に対して垂直方向にある（例えば、特許文献１、非特許文献１を参照）。
図７Ａに、ＮチャネルＳＧＴの構造模式図を示す。Ｐ型又はｉ型（真性型）のＳｉ柱１１５（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）の上下の位置に、一方がソースの場合に、他方がドレインとなり、一方がドレインの場合に、他方がソースとなるＮ＋領域１１６ａ、１１６ｂが形成されている。ソース、ドレインＮ＋領域１１６ａ、１１６ｂ間のＳｉ柱１１５がチャネル領域１１７となる。このチャネル領域１１７を囲むようにゲート絶縁層１１８が形成され、このゲート絶縁層１１８を囲むようにゲート導体層１１９が形成されている。ＳＧＴでは、ソース、ドレインＮ＋領域１１６ａ、１１６ｂ、チャネル領域１１７、ゲート絶縁層１１８、ゲート導体層１１９が、単一のＳｉ柱１１５内に形成されている。このため、ＳＧＴの表面の面積は、見かけ上、プレナー型ＭＯＳトランジスタの単一のソース又はドレインＮ＋領域面積に相当する。そのため、ＳＧＴを有する回路チップは、プレナー型ＭＯＳトランジスタを有する回路チップと比較して、更なるチップサイズの縮小化を実現することができる。
図７Ｂに、ＳＧＴを有するＣＭＯＳインバータ回路の断面図を示す（例えば、特許文献２を参照）。
図７Ｂに示すように、絶縁基板１２０上にｉ層１２１（「ｉ層」は真性型Ｓｉ層を示す。）が形成され、このｉ層１２１上にＰチャネルＳＧＴ用Ｓｉ柱ＳＰ１とＮチャネルＳＧＴ用Ｓｉ柱ＳＰ２とが形成されている。
ＰチャネルＳＧＴ用Ｓｉ柱ＳＰ１の下部に繋がるｉ層１２１において、ＰチャネルＳＧＴのソースＰ＋領域１２２が、ｉ層１２１と同層に、かつＳｉ柱ＳＰ１の下部を囲むように形成されている。また、ＮチャネルＳＧＴのソースＮ＋領域１２３が、ｉ層１２１と同層に、かつＳｉ柱ＳＰ２の下部を囲むように形成されている。
さらに、ＰチャネルＳＧＴ用Ｓｉ柱ＳＰ１の上部にＰチャネルＳＧＴのドレインＰ＋領域１２４が形成され、ＮチャネルＳＧＴ用Ｓｉ柱ＳＰ２の上部にＮチャネルＳＧＴのドレインＮ＋領域１２５が形成されている。
図７Ｂに示すように、Ｓｉ柱ＳＰ１、ＳＰ２を囲むようにゲート絶縁層１２６ａ、１２６ｂが形成され、ゲート絶縁層１２６ａ、１２６ｂを囲むようにＰチャネルＳＧＴ用ゲート導体層１２７ａとＮチャネルＳＧＴ用ゲート導体層１２７ｂとが形成されている。
さらに、これらゲート導体層１２７ａ、１２７ｂを囲むように絶縁層１２８ａ、１２８ｂが形成されている。
ＰチャネルＳＧＴのソースＰ＋領域１２２とＮチャネルＳＧＴのソースＮ＋領域１２３とはシリサイド層１２９ｂを介して接続される。ＰチャネルＳＧＴのドレインＰ＋領域１２４上にシリサイド層１２９ａが形成され、ＮチャネルＳＧＴのドレインＮ＋領域１２５上にもシリサイド層１２９ｃが形成されている。Ｓｉ柱ＳＰ１の上下に位置するＰ＋領域１２２、１２４間のｉ層１３０ａがＰチャネルＳＧＴのチャネルとなり、Ｓｉ柱ＳＰ２の上下に位置するＮ＋領域１２３、１２５間のｉ層１３０ｂがＮチャネルＳＧＴのチャネルとなる。
図７Ｂに示すように、ＣＶＤ（Chemical Vapor deposition）法によって、ｉ層１２０（絶縁層基板）、Ｓｉ柱ＳＰ１、ＳＰ２を覆うように、ＳｉＯ２層１３１が形成されている。このＳｉＯ２層１３１において、コンタクトホール１３２ａ、１３２ｂ、１３２ｃが、Ｓｉ柱ＳＰ１、ＳＰ２、Ｐチャネル及びＮチャネルＳＧＴのソースＰ＋領域１２２、及びＮ＋領域１２３の上方に位置するように形成されている。
コンタクトホール１３２ａ、１３２ｂ、１３２ｃを介して、ＳｉＯ２層１３１上に形成された電源配線金属層Ｖｄｄと、ＰチャネルＳＧＴのドレインＰ＋領域１２４及びシリサイド層１２９ａとが接続される。コンタクトホール１３２ｂを介して、ＳｉＯ２層１３１上に形成された出力端子配線Ｖｏと、ＰチャネルＳＧＴのソースＰ＋領域１２２、ＮチャネルＳＧＴのソースＮ＋領域１２３及びシリサイド層１２９ｂとが接続される。さらに、コンタクトホール１３２ｃを介して、ＳｉＯ２層１３１上に形成されたグランド配線金属層Ｖｓｓと、ＮチャネルＳＧＴのドレインＮ＋領域１２５及びシリサイド層１２９ｃとが接続される。
ＰチャネルＳＧＴのゲート導体層１２７ａとＮチャネルＳＧＴのゲート導体層１２７ｂは、互いに接続されており、入力配線金属層（図示せず）に繋がっている。このＳＧＴを有するインバータ回路では、ＰチャネルＳＧＴとＮチャネルＳＧＴとが、それぞれＳｉ柱ＳＰ１、ＳＰ２内に形成されているため、絶縁基板１２０を垂直方向から平面視した場合の回路面積が縮小されることから、従来例のプレナー型ＭＯＳトランジスタを有するインバータ回路と比較してさらに回路の縮小化が可能となる。
現在、更なるＳＧＴを用いた回路チップのサイズを縮小化させる取り組みがなされている。これに対し、図８の構造模式図に示すように、１つのＳｉ柱ＳＰａの上下の位置に２つのＳＧＴを形成することにより、回路面積が縮小できることが予測されている（例えば、非特許文献２を参照）。
図８に示すように、Ｓｉ柱ＳＰａの下方にＮチャネルＳＧＴ１３３ａが形成され、このＮチャネルＳＧＴ１３３ａの上方にＰチャネルＳＧＴ１３３ｂが形成されたＣＭＯＳインバータ回路を示している。Ｓｉ柱ＳＰａの下部にＮチャネルＳＧＴ１３３ａのドレインＮ＋領域１３４ａが形成され、ドレインＮ＋領域１３４ａは、グランド配線金属層Ｖｓｓに接続されている。このドレインＮ＋領域１３４ａ上に、チャネルｉ層１３６ａが形成されている。このチャネルｉ層１３６ａの外周にゲート絶縁層１３７ａが形成され、このゲート絶縁層１３７ａの外周にＮチャネルＳＧＴ用ゲート導体層１３８ａが形成されている。チャネルｉ層１３６ａ上にソースＮ＋領域１３４ｂが形成されている。ソースＮ＋領域１３４ｂ上にＰチャネルＳＧＴ１３３ｂのソースＰ＋領域１３５ａが形成されている。このソースＰ＋領域１３５ａ上に、チャネルｉ層１３６ｂが形成されている。このチャネルｉ層１３６ｂの外周にゲート絶縁層１３７ｂが形成され、このゲート絶縁層１３７ｂの外周にＰチャネルＳＧＴ１３３ｂ用ゲート導体層１３８ｂが形成されている。そして、チャネルｉ層１３６ｂ上のＳｉ柱ＳＰａの頂部にドレインＰ＋領域１３５ｂが形成されている。このドレインＰ＋領域１３５ｂは、電源配線金属層Ｖｄｄに接続されている。ＮチャネルＳＧＴ１３３ａのゲート導体層１３８ａに接触して形成された、金属配線に開口部が形成されてなる接続部１６０ａと、ＰチャネルＳＧＴ１３３ｂのゲート導体層１３８ｂに接触して形成された、金属配線に開口部が形成されてなる接続部１６０ｂとが、入力端子配線Ｖｉに接続されている。そして、ＮチャネルＳＧＴ１３３ａのソースＮ＋領域１３４ｂとＰチャネルＳＧＴ１３３ｂのソースＰ＋領域１３５ａに接触して形成された開口部（図７ＢにおけるソースＰ＋領域１２２、Ｎ＋領域１２３上のコンタクトホール１３２ｂに相当する）と金属配線による接続部１６１とが出力端子配線Ｖｏに接続されている。
図８の構造模式図に示すように、ＳＧＴを有するインバータ回路を１つのＳｉ柱ＳＰａ内に形成する場合、製造上の困難性を解決する必要がある。即ち、図８では、ＰチャネルＳＧＴ１３３ｂのソースＰ＋領域１３５ａとＮチャネルＳＧＴ１３３ａのソースＮ＋領域１３４ｂとが、Ｓｉ柱ＳＰａの中間部に、互いに接触して形成されている。このため、Ｎ、ＰチャネルＳＧＴ１３３ａ、１３３ｂのソースＮ＋領域１３４ｂ、Ｐ＋領域１３５ａに接触した接続部１６１は、Ｓｉ柱ＳＰａの側壁に形成することが必要である。またこのため、接続部１６１の開口部は、Ｓｉ柱ＳＰａの側壁に形成することが必要である。これと同様に、ゲート導体層１３８ａ、１３８ｂに接触した接続部１６０ａ、１６０ｂの開口部も、Ｓｉ柱ＳＰａの側壁に形成することが必要である。このことは、金属配線に開口部が形成されてなる接続部１６１ａ、１６０ｂ、１６１の開口部を、Ｓｉ柱ＳＰａの側壁に、微細かつ高精度に形成することが必要であることを意味する。しかし、接続部１６０ａ、１６０ｂ、１６１の開口部の形成には、Ｓｉ柱ＳＰａの側壁に、微細な開口部を高精度に形成することが必要となるところ、図６、図７Ｂを参照して説明した、半導体基板１０４、絶縁基板１２０上の平面領域に、微細かつ高精度にコンタクトホール１１２ａ、１１２ｂ、１１２ｃ、１１２ｄ、１１４ａ、１１４ｂ、１３２ａ、１３２ｂ、１３２ｃを形成する従来例の製造方法を適用することができない。
図９に、２つのＳｉ柱ＳＰｂ、ＳＰｃが存在し、Ｓｉ柱ＳＰｂに２つのＳＧＴ１３９ａ、１３９ｂが形成され、Ｓｉ柱ＳＰｃに２つのＳＧＴ１４０ａ、１４０ｂが形成され、各ＳＧＴ１３９ａ、１３９ｂ、１４０ａ、１４０ｂが導電線で接続されている状態を示す構造模式図を示す。Ｓｉ柱ＳＰｂでは、Ｓｉ柱ＳＰｂの下部に形成されたＳＧＴ１３９ａは、ソース、ドレインＮ＋領域１４１ａ、１４１ｂと、チャネルｉ領域１５０ａと、ゲート絶縁層１４３ａと、ゲート導体層１４４ａとから構成されている。Ｓｉ柱ＳＰｂの上部に形成されたＳＧＴ１３９ｂは、ソース、ドレインＰ＋領域１４２ａ、１４２ｂと、チャネルｉ領域１５０ｂと、ゲート絶縁層１４３ｂと、ゲート導体層１４４ｂとから構成されている。Ｓｉ柱ＳＰｃでは、Ｓｉ柱ＳＰｃの下部に形成されたＳＧＴ１４０ａは、ソース、ドレインＮ＋領域１４５ａ、１４５ｂと、チャネルｉ領域１５１ａと、ゲート絶縁層１４７ａと、ゲート導体層１４４ａとから構成されている。Ｓｉ柱ＳＰｂの上部に形成されたＳＧＴ１３９ｂは、ソース、ドレインＰ＋領域１４２ａ、１４２ｂと、チャネルｉ領域１５０ｂと、ゲート絶縁層１４３ｂと、ゲート導体層１４８ｂとから構成されている。Ｓｉ柱ＳＰｃの上部に形成されたＳＧＴ１４０ｂは、ソース、ドレインＮ＋領域１４６ａ、１４６ｂと、チャネルｉ領域１５１ｂと、ゲート絶縁層１４７ｂと、ゲート導体層１４８ｂと、から構成されている。
図９に示すように、ゲート導体層１４４ａに接触し、かつＳｉ柱ＳＰｂを囲んでいる金属配線に、開口部が形成されている接続部１６３ａが形成されている。ゲート導体層１４４ｂに接触し、かつＳｉ柱ＳＰｂを囲んでいる金属配線に、開口部が形成されている接続部１６３ｂが形成されている。ゲート導体層１４８ａに接触し、かつＳｉ柱ＳＰｃを囲んでいる金属配線に、開口部が形成されている接続部１４９ａが形成されている。ゲート導体層１４８ｂに接触し、かつＳｉ柱ＳＰｃを囲んでいる金属配線に、開口部が形成されている接続部１４９ｂが形成されている。Ｎ＋領域１４１ｂとＰ＋領域１４２ａに接触し、かつＳｉ柱ＳＰｂを囲んでいる金属配線に、開口部が形成されている接続部１４６ａが形成されている。さらに、Ｎ＋領域１４５ｂとＮ＋領域１４６ａに接触し、かつＳｉ柱ＳＰｃを囲んでいる金属配線に、開口部が形成されている接続部１４６ｂが形成されている。
図９に示すように、Ｓｉ柱ＳＰｂにおいて、接続部１６３ａは金属端子配線Ｖ１、接続部１６３ｂは金属端子配線Ｖ２、接続部１４６ａは金属端子配線Ｖ４にそれぞれ接続されている。Ｓｉ柱ＳＰｃにおいて、接続部１４９ａは金属配線１６２ａ、接続部１４９ｂは金属端子配線Ｖ３、接続部１４６ｂは金属配線１６２ｂにそれぞれ接続されている。接続部１６３ａと接続部１４９ａとは金属配線１６２ａを介して接続されており、接続部１４６ａと接続部１４６ｂとは金属配線１６２ｂを介して接続されている。
図９に示すＳＧＴを有するインバータ回路を形成する場合、接続部１６３ａと接続部１４９ａとは、Ｓｉ柱ＳＰｂ、ＳＰｃの垂直方向（高さ方向）において、同じ高さ位置に、かつ同時に形成されることが望ましい。これによって、接続部１６３ａ、１４９ａの形成に要する工程数を少なくすることができる。これと同様に、接続部１４５ｂと接続部１４９ｂとは、Ｓｉ柱ＳＰｂ、ＳＰｃの垂直方向において、同じ高さ位置に、かつ同時に形成されることが望ましい。さらに、接続部１４６ａと接続部１４６ｂとは、Ｓｉ柱ＳＰｂ、ＳＰｃの垂直方向において、同じ高さ位置に、かつ同時に形成されることが望ましい。このためには、接続部１６３ａと接続部１４９ａとの開口部、接続部１６３ｂと接続部１４９ｂとの開口部、接続部１４６ａと接続部１４６ｂとの開口部が、Ｓｉ柱ＳＰｂ、ＳＰｃの垂直方向において、同じ高さ位置に、かつ同時に形成されることが必要である。さらに、これら接続部１６３ａ、１６３ｂ、１４９ａ、１４９ｂ、１４６ａ、１４６ｂの開口部は、微細かつ高精度に形成されることが必要である。しかしながら、これら開口部の形成には、Ｓｉ柱ＳＰｂ、ＳＰｃの側壁に、微細な開口部を高精度に形成することが必要となるところ、図６、図７Ｂで説明した、半導体基板１０４、絶縁基板１２０上の平面領域に、微細かつ高精度にコンタクトホール１１２ａ、１１２ｂ、１１２ｃ、１１２ｄ、１１４ａ、１１４ｂ、１３２ａ、１３２ｂ、１３２ｃを形成する従来例の製造方法を適用することができない。
そして、図１０に示されるように、Ｓｉ柱ＳＰｂを囲むように形成されたゲート絶縁層１５２が、Ｓｉ柱ＳＰｂの上下に位置するＳＧＴ１３９ａ、１３９ｂに亘って、繋がって形成されている。これと同様に、ゲート導体層１５３も繋がって形成されている。このゲート導体層１５３に接触して、接続部１５４と金属端子配線Ｖ５とが形成されている。そして、Ｎ＋領域１４１ｂ、Ｐ＋領域１４２ａに接触して、かつ接続部１４６ｂに金属配線１６２ｂを介して繋がった接続部１５５が、ゲート導体層１５３と電気的に短絡しないように形成されている。これによって、図９において、Ｓｉ柱ＳＰｂの上下に位置するＳＧＴ１３９ａ、１３９ｂの２つのゲート導体層１４４ａ、１４４ｂを電気的に接続するために、２つの接続部１６３ａ、１６３ｂと２つの金属端子配線Ｖ１、Ｖ２とを形成する必要があるのに対して、図１０では、１つのゲート導体層１５３と、１つの接続部１５４と、１つの金属端子配線Ｖ５とによって、Ｓｉ柱ＳＰｂの上下に位置するＳＧＴ１３９ａ、１３９ｂのゲートを電気的に接続することができる。このためには、接続部１５５の開口部をゲート導体層１５３に接触しないように形成することが必要となる。この開口部の形成には、Ｓｉ柱ＳＰｂの側壁に、微細な開口部を高精度に形成することが必要となるところ、図６、図７Ｂで説明した、半導体基板１０４、絶縁基板１２０上の平面領域に、微細かつ高精度にコンタクトホール１１２ａ、１１２ｂ、１１２ｃ、１１２ｄ、１１４ａ、１１４ｂ、１３２ａ、１３２ｂ、１３２ｃを形成する従来例の製造方法を適用することができない。
特開平２−１８８９６６号公報 特開平７−９９３１１号公報 特開２０１０−２３２６３１号公報
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol. 38, No. 3, pp. 573-578 (1991) Hyoungiun Na and Tetsuo Endoh: "A New Compact SRAM cell by Vertical MOSFET for Low-power and Stable Operation2", Memory Workshop, 201 3rd IEEE International Digest, pp. 1-4 (2011) Tadashi Shibata, Susumu Kohyama and Hisakazu Iizuka: "A New Field Isolation Technology for High Density MOS LSI", Japanese Journal of Applied Physics, Vol. 18, pp. 263-267 (1979) Hirohisa Kikuama, Nobuhiro Miki, Kiyonori Saka, Jun Takano, Ichro Kawanabe, Masayuki Miyashita, Tadahiro Ohmi: "Principles of Wet Chemical Processing in ULSI Microfablication", IEEE tansaction on Semiconductor Manufactureing, Vol. 4, No. 1, pp. 26-35 (1991)
以上、図８、図９、図１０を参照して説明したＳＧＴを有する半導体装置の製造方法においては、単一のＳｉ柱ＳＰａ、ＳＰｂ、ＳＰｃに、縦方向に重なり合うようにＳＧＴを形成し、Ｓｉ柱ＳＰａ、ＳＰｂ、ＳＰｃの上下に位置するＮチャネルＳＧＴ１３３ａ、１３９ａ、１４０ａ、１４０ｂ、ＰチャネルＳＧＴ１３３ｂ、１３９ｂの組み合わせが異なるＳｉ柱ＳＰａ、ＳＰｂ、ＳＰｃを複数個形成する。この製造方法では、各Ｓｉ柱の中間の位置に、ドナー又はアクセプタ不純物を含むＮ＋領域１３４ｂ、１４１ｂ、１４５ｂ、１４６ａ、Ｐ＋領域１３５ａ、１４２ａに接触する接続部１６１、１４６ａ、１４６ｂ、１５５の開口部、ゲート導体層１３８ａ、１３８ｂ、ソース、ドレインＮ ＋ 領域１４５ａ、１４５ｂ、ゲート導体層１５３の接続部１６３ａ、１６３ｂ、１４９ａ、１４９ｂ、１５４の開口部、をそれぞれ予め決められた位置に高精度に形成することが困難となる。
本発明の観点に係る、ＳＧＴを有する半導体装置の製造方法は、
半導体基板上に半導体柱を形成する半導体柱形成工程と、
前記半導体柱の下部に、ドナー不純物、又は、アクセプタ不純物を含む第１の不純物領域を形成する第１の不純物領域形成工程と、
前記第１の不純物領域から上方に離間した前記半導体柱内に、前記第１の不純物領域と同じ導電型を有する第２の不純物領域を形成する第２の不純物領域形成工程と、
前記半導体柱の外周において、少なくとも前記第１の不純物領域と前記第２の不純物領域との間に、第１のゲート絶縁層を形成する第１のゲート絶縁層形成工程と、
前記第１のゲート絶縁層の外周に、第１のゲート導体層を形成する第１のゲート導体層形成工程と、
前記半導体柱と前記第１のゲート導体層とを覆うように第１の絶縁層を形成する第１の絶縁層形成工程と、
前記第１の絶縁層の外周であって、前記半導体基板上に、高さが前記半導体柱よりも低い第２の絶縁層を形成する第２の絶縁層形成工程と、
前記第２の絶縁層上に、内部でフッ化水素イオンを発生するとともに、そのフッ化水素イオンを拡散させる特性を有するフッ化水素イオン拡散層を、所定の厚さに形成するフッ化水素イオン拡散層形成工程と、
前記フッ化水素イオン拡散層に、フッ化水素ガスを供給するフッ化水素ガス供給工程と、
前記フッ化水素イオン拡散層内に供給された前記フッ化水素ガスから前記フッ化水素イオン拡散層内で発生した前記フッ化水素イオンが、前記フッ化水素イオン拡散層と接触する前記第１の絶縁層の一部をエッチングする第１の絶縁層エッチング工程と、
前記第１の絶縁層エッチング工程の後、前記フッ化水素イオン拡散層を除去するフッ化水素イオン拡散層除去工程と、を有し、
一方がソースである場合に、他方がドレインである前記第１の不純物領域及び前記第２の不純物領域と、前記ドレイン及び前記ソース間のチャネルとなる、前記第１の不純物領域と前記第２の不純物領域との間の前記半導体柱と、前記第１のゲート絶縁層と、前記第１のゲート導体層と、からなるＳＧＴを形成する、
ことを特徴とする。
前記第２の不純物領域形成工程の後であって、前記フッ化水素イオン拡散層形成工程よりも前に、前記半導体柱において、前記第２の不純物領域上に、ドナー不純物又はアクセプタ不純物を含む第３の不純物領域を形成する第３の不純物領域形成工程をさらに有し、
前記フッ化水素イオン拡散層形成工程では、前記フッ化水素イオン拡散層は、前記半導体柱の起立方向について、前記第２の不純物領域及び前記第３の不純物領域が形成されている部位をまたがる範囲に形成され、
前記フッ化水素イオン拡散層除去工程の後、前記第１の絶縁層をマスクに用いて、前記第１のゲート導体層をエッチングする第１のゲート導体層エッチング工程をさらに有する、ことを特徴とする、ことが好ましい。
前記第１のゲート導体層エッチング工程の後、前記第１の絶縁層及び前記第１のゲート導体層の一方、又は、両方をマスクに用いて、前記第１のゲート絶縁層をエッチングする第１のゲート絶縁層エッチング工程をさらに有する、ことが好ましい。
前記第２の絶縁層の頂部は、前記半導体柱内で前記第２の不純物領域が形成されている部位の前記半導体柱の起立方向の範囲内に位置しており、
前記第１のゲート絶縁層エッチング工程の後、前記半導体柱内の露出した前記第２の不純物領域及び前記第３の不純物領域が形成されている部位を接続するように、第１の導体配線層を形成する第１の導体配線層形成工程をさらに有する、ことが好ましい。
前記第２の絶縁層の頂部及び前記第２の絶縁層の底部は、前記第１のゲート導体層が形成されている部位の前記半導体柱の起立方向の範囲内に位置しており、
前記フッ化水素イオン拡散層除去工程の後、露出した前記第１のゲート導体層に接続される第２の導体配線層を形成する第２の導体配線層形成工程を有する、ことが好ましい。
前記半導体柱において、前記第２の不純物領域上に、ドナー不純物又はアクセプタ不純物を含む第３の不純物領域を形成する第３の不純物領域形成工程と、
前記第３の不純物領域よりも上方に、前記第３の不純物領域と同じ導電型を有するドナー不純物又はアクセプタ不純物を含む第４の不純物領域を形成する第４の不純物領域形成工程と、
前記半導体柱の外周において、少なくとも前記第３の不純物領域と前記第４の不純物領域との間に、前記第１のゲート絶縁層から分離した第２のゲート絶縁層を形成する第２のゲート絶縁層形成工程と、
前記第２のゲート絶縁層の外周に、前記第１のゲート導体層から分離した第２のゲート導体層を形成する第２のゲート導体層形成工程と、を有する、
ことが好ましい。
前記フッ化水素イオン拡散層形成工程では、前記フッ化水素イオン拡散層を、頂部が前記第３の不純物領域の前記半導体柱の起立方向の範囲内にあり、底部が前記第２の不純物領域の前記起立方向の範囲内にあり、かつ前記第１の絶縁層の外周方向の一部に接触するように形成し、
前記フッ化水素イオン拡散層に、フッ化水素ガスを供給する第２のフッ化水素ガス供給工程と、
前記フッ化水素イオン拡散層内に供給された前記フッ化水素ガスから前記フッ化水素イオン拡散層内で発生した前記フッ化水素イオンが、前記フッ化水素イオン拡散層と接触する前記第１の絶縁層の一部をエッチングする第２の絶縁層エッチング工程と、
前記フッ化水素イオン拡散層除去工程の後、前記第１の絶縁層をマスクに用いて、前記第１のゲート導体層をエッチングし、その後、前記第１の絶縁層及び前記第１のゲート導体層の一方、又は、両方をマスクに用いて、前記第１のゲート絶縁層をエッチングする第３のゲート絶縁層エッチング工程と、を有する、ことが好ましい。
前記第１の不純物領域形成工程は、前記第１のゲート導体層形成工程の後に行う、ことが好ましい。
前記第２の不純物領域形成工程の後であって、前記フッ化水素イオン拡散層形成工程よりも前に、前記半導体柱において、前記第２の不純物領域上に、ドナー不純物又はアクセプタ不純物を含む第３の不純物領域を形成する第３の不純物領域形成工程を有し、
前記フッ化水素イオン拡散層形成工程では、前記フッ化水素イオン拡散層を、頂部が前記第３の不純物領域の前記半導体柱の起立方向の範囲内にあり、底部が前記第２の不純物領域の前記起立方向の範囲内にあり、かつ前記第１の絶縁層の外周方向の一部に接触するように形成し、
前記フッ化水素イオン拡散層に、フッ化水素ガスを供給する第２のフッ化水素ガス供給工程と、
前記フッ化水素イオン拡散層内に供給された前記フッ化水素ガスから前記フッ化水素イオン拡散層内で発生した前記フッ化水素イオンが、前記フッ化水素イオン拡散層と接触する前記第１の絶縁層の一部をエッチングする第２の絶縁層エッチング工程と、
前記フッ化水素イオン拡散層除去工程の後、前記第１の絶縁層をマスクに用いて、前記第１のゲート導体層をエッチングし、その後、前記第１の絶縁層及び前記第１のゲート導体層の一方、又は、両方をマスクに用いて、前記第１のゲート絶縁層をエッチングする第３のゲート絶縁層エッチング工程と、を有する、ことが好ましい。
本発明によれば、単一の半導体柱に垂直方向に複数のＳＧＴが形成されている回路を製造するにあたり、複数のＳＧＴ間にあるソース又はドレインＮ＋領域、Ｐ＋領域の側壁、ゲート導体層の側壁に接触した接続部の開口部の形成、及び、ゲート導体層の分離を所定の位置で高精度に行うことが可能となる。
本発明の第１実施形態に係るＳＲＡＭセル回路を示す図である。 第１実施形態に係るＳＲＡＭセル回路を４個のＳｉ柱で構成した構造を示す構造模式図である。 第１実施形態に係るＳＲＡＭセルを有する回路における、Ｓｉ柱の配置を示す平面図である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。 本発明の第２実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。 第２実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。 第２実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。 第２実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。 第２実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。 第２実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。 第２実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。 本発明の第３実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。 第３実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。 第３実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。 第３実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。 従来例のＣＭＯＳインバータ回路図である。 従来例のプレナー型ＣＭＯＳインバータ回路の断面図である。 従来例のＳＧＴを示す模式構造図である。 従来例のＳＧＴを有するＣＭＯＳインバータ回路の断面構造図である。 従来例の単一のＳｉ柱に、下方にＮチャネルＳＧＴを、上方にＰチャネルＳＧＴを形成した構造を示す模式構造図である。 １つのＳｉ柱に２つのＳＧＴが形成された場合における、各ＳＧＴの導電線による接続状態を示す模式構造図である。 １つのＳｉ柱に２つのＳＧＴが形成された場合における、１つのＳＩ柱に形成された２つのＳＧＴのゲート導体層が繋がり、かつ１つの接続部で金属端子配線と繋がっている、各ＳＧＴの導電線による接続状態を示す模式構造図である。
以下、本発明の実施形態に係るＳＧＴを有する半導体装置及びその製造方法について、図面を参照しながら説明する。
（第１実施形態）
以下、図１Ａ〜図１Ｃ、図２Ａ〜図２Ｗを参照しながら、本発明の第１実施形態に係る、ＳＧＴを有する半導体装置及びその製造方法について説明する。
図１Ａに、本実施形態のＳＲＡＭ（Static Random Access Memory）セル回路の回路図を示す。本ＳＲＡＭセルは、２個のインバータ回路ＩＶ１、ＩＶ２を含んでいる。インバータ回路ＩＶ１は、負荷トランジスタとしてのＰチャネルＳＧＴ_Ｐ１と、駆動トランジスタとしての並列に接続された２個のＮチャネルＳＧＴ_Ｎ１１、Ｎ１２と、から構成されている。インバータ回路ＩＶ２は、負荷トランジスタとしてのＰチャネルＳＧＴ_Ｐ２と、駆動トランジスタとしての、並列に接続された２個のＮチャネルＳＧＴ_Ｎ２１、Ｎ２２と、から構成されている。インバータ回路１Ｖ１のＰチャネルＳＧＴ_Ｐ１がＮチャネルＳＧＴ_Ｎ１１、Ｎ１２のゲートに接続されており、インバータ回路ＩＶ２のＰチャネルＳＧＴ_Ｐ２のソースがＮチャネルＳＧＴ_Ｎ２１、Ｎ２２のソースに接続されている。これと同様に、ＰチャネルＳＧＴ_Ｐ２がＮチャネルＳＧＴ_Ｎ２１、Ｎ２２のゲートに接続されており、インバータ回路ＩＶ１のＰチャネルＳＧＴ_Ｐ１のソースがＮチャネルＳＧＴ_Ｎ１１、Ｎ１２のソースに接続されている。
図１Ａに示すように、ＰチャネルＳＧＴ_Ｐ１、Ｐ２のドレインは、電源端子ＶＤＤに接続されている。また、ＮチャネルＳＧＴ_Ｎ１１、Ｎ１２、Ｎ２１、Ｎ２２のドレインは、グランド端子ＶＳＳに接続されている。インバータ回路ＩＶ１、ＩＶ２の両側に選択ＮチャネルＳＧＴ_ＳＮ１、ＳＮ２が配置されている。選択ＮチャネルＳＧＴ_ＳＮ１、ＳＮ２のゲートは、ワード線端子ＷLｔに接続されている。選択ＮチャネルＳＧＴ_ＳＮ１のソース、ドレインは、ＮチャネルＳＧＴ_Ｎ１１、Ｎ１２、ＰチャネルＳＧＴ_Ｐ１のソースと反転ビット線端子ＢＬＢｔに接続されている。選択ＮチャネルＳＧＴ_ＳＮ２のソース、ドレインは、ＮチャネルＳＧＴ_Ｎ２１、Ｎ２２、ＰチャネルＳＧＴ_Ｐ２のソースと、ビット線端子ＢＬｔとに接続されている。このように、本実施形態のＳＲＡＭセルを有する回路（以下、「ＳＲＡＭセル回路」という。）は、２個のＰチャネルＳＧＴ_Ｐ１、Ｐ２と、６個のＮチャネルＳＧＴ_Ｎ１１、Ｎ１２、Ｎ２１、Ｎ２２、ＳＮ１、ＳＮ２とからなる合計８個のＳＧＴから構成されている。
図１Ｂに、図１Ａに示すＳＲＡＭセル回路を、４個のＳｉ柱Ｈ１、Ｈ２、Ｈ３、Ｈ４に形成した場合の構造模式図を示す。
図１Ｂに示すように、Ｓｉ柱Ｈ１の下部にインバータ回路ＩＶ１の駆動ＮチャネルＳＧＴ_Ｎ１１が形成され、Ｓｉ柱Ｈ１の上部に選択ＮチャネルＳＧＴ_ＳＮ１が形成されている。Ｓｉ柱Ｈ２の下部にインバータ回路ＩＶ１の駆動ＮチャネルＳＧＴ_Ｎ１２が形成され、Ｓｉ柱Ｈ２の上部にＰチャネルＳＧＴ_Ｐ１が形成されている。Ｓｉ柱Ｈ３の下部にインバータ回路ＩＶ２の駆動ＮチャネルＳＧＴ_Ｎ２２が形成され、Ｓｉ柱Ｈ３の上部にＰチャネルＳＧＴ_Ｐ２が形成されている。Ｓｉ柱Ｈ４の下部に駆動ＮチャネルＳＧＴ_Ｎ２１が形成され、Ｓｉ柱Ｈ４の上部に選択ＮチャネルＳＧＴ_ＳＮ２が形成されている。
図１Ｂに示すように、Ｓｉ柱Ｈ１の下部に形成された駆動ＮチャネルＳＧＴ_Ｎ１１では、Ｓｉ柱Ｈ１の下方から上方に向けてドレインＮ＋領域１ａ、チャネルｉ層２ａ、ソースＮ＋領域３ａがこの順で繋がり形成されている。また、チャネルｉ層２ａを囲むようにゲート絶縁層４ａが形成されている。さらに、ゲート絶縁層４ａを囲むようにゲート導体層５ａが形成されている。
Ｓｉ柱Ｈ１の上部に形成された選択ＮチャネルＳＧＴ_ＳＮ１では、下方から上方に向けてドレインＮ＋領域６ａ、チャネルｉ層７ａ、ソースＮ＋領域８ａがこの順で繋がり形成されている。また、チャネルｉ層７ａを囲むようにゲート絶縁層９ａが形成されている。さらに、ゲート絶縁層９ａを囲むようにゲート導体層１０ａが形成されている。Ｓｉ柱Ｈ２の下部に形成された駆動ＮチャネルＳＧＴ_Ｎ１２では、Ｓｉ柱Ｈ２の下方から上方に向けてドレインＮ＋領域１ｂ、チャネルｉ層２ｂ、ソースＮ＋領域３ｂがこの順で繋がり形成されている。また、チャネルｉ層２ｂを囲むようにゲート絶縁層４ｂが形成されている。さらに、ゲート絶縁層４ｂを囲むようにゲート導体層５ｂが形成されている。Ｓｉ柱Ｈ２の上部に形成されたＰチャネルＳＧＴ_Ｐ１では、下方から上方に向けてソースＰ＋領域６ｂ、チャネルｉ層７ｂ、ドレインＰ＋領域８ｂがこの順で繋がり形成されている。また、チャネルｉ層７ｂを囲むようにゲート絶縁層９ｂが形成されている。さらに、ゲート絶縁層９ｂを囲むようにゲート導体層１０ｂが形成されている。
図１Ｂに示すように、Ｓｉ柱Ｈ３の下部に形成された駆動ＮチャネルＳＧＴ_Ｎ２２では、Ｓｉ柱Ｈ３の下方から上方に向けてドレインＮ＋領域１ｃ、チャネルｉ層２ｃ、ソースＮ＋領域３ｃがこの順で繋がり形成されている。また、チャネルｉ層２ｃを囲むようにゲート絶縁層４ｃが形成されている。さらに、ゲート絶縁層４ｃを囲むようにゲート導体層５ｃが形成されている。Ｓｉ柱Ｈ３の上部に形成されたＰチャネルＳＧＴ_Ｐ２では、下方から上方に向けてソースＰ＋領域６ｃ、チャネルｉ層７ｃ、ドレインＰ＋領域８ｃがこの順で繋がり形成されている。また、チャネルｉ層７ｃを囲むようにゲート絶縁層９ｃが形成されている。さらに、ゲート絶縁層９ｃを囲むようにゲート導体層１０ｃが形成されている。Ｓｉ柱Ｈ４の下部に形成された駆動ＮチャネルＳＧＴ_Ｎ２１では、Ｓｉ柱Ｈ４の下方から上方に向けてドレインＮ＋領域１ｄ、チャネルｉ層２ｄ、ソースＮ＋領域３ｄがこの順で繋がり形成されている。また、チャネルｉ層２ｄを囲むようにゲート絶縁層４ｄが形成されている。さらに、ゲート絶縁層４ｄを囲むようにゲート導体層５ｄが形成されている。Ｓｉ柱Ｈ４の上部に形成された選択ＮチャネルＳＧＴ_ＳＮ２は、下方から上方に向けてソースＮ＋領域６ｄ、チャネルｉ層７ｄ、ドレインＮ＋領域８ｄがこの順で繋がり形成されている。また、チャネルｉ層７ｄを囲むようにゲート絶縁層９ｄが形成されている。さらに、ゲート絶縁層９ｄを囲むようにゲート導体層１０ｄが形成されている。
図１Ｂに示すように、インバータ回路ＩＶ１のＰチャネルＳＧＴ_Ｐ１のゲート導体層１０ｂは、ＮチャネルＳＧＴ_Ｎ１１、Ｎ１２のゲート導体層５ｂ、５ａに接続されている。また、ゲート導体層１０ｂ、５ｂ、５ａは、ＰチャネルＳＧＴ_Ｐ２のソースＰ＋領域６ｃと駆動ＮチャネルＳＧＴ_Ｎ２１、Ｎ２２のソースＮ＋領域３ｃ、３ｄとに接続されている。これと同様に、インバータ回路ＩＶ２のＰチャネルＳＧＴ_Ｐ２のゲート導体層１０ｃは、駆動ＮチャネルＳＧＴ_Ｎ２１、Ｎ２２のゲート導体層５ｃ、５ｄに接続されている。また、ゲート導体層１０ｃ、５ｃ、５ｄは、ＰチャネルＳＧＴ_Ｐ１のソースＰ＋領域６ｂと駆動ＮチャネルＳＧＴ_Ｎ１１、Ｎ１２のソースＮ＋領域３ａ、３ｂとに接続されている。
図１Ｂに示すように、ＰチャネルＳＧＴ_Ｐ１、Ｐ２のドレインＰ＋領域８ｂ、８ｃは、電源端子ＶＤＤに接続されている。さらに、駆動ＮチャネルＳＧＴ_Ｎ１１、Ｎ１２、Ｎ２１、Ｎ２２のドレインＮ＋領域１ａ、１ｂ、１ｃ、１ｄは、グランド端子ＶＳＳに接続されている。選択ＮチャネルＳＧＴ_ＳＮ１、ＳＮ２のゲート導体層１０ａ、１０ｄは、ワード線ＷＬｔに接続されている。選択ＮチャネルＳＧＴ_ＳＮ１のＮ＋領域６ａは、ＮチャネルＳＧＴ_Ｎ１１、Ｎ１２のソースＮ＋領域３ａ、３ｂ及び負荷ＰチャネルＳＧＴ_Ｐ１のソースＰ＋領域６ｂに接続されている。選択ＮチャネルＳＧＴ_ＳＮ２のＮ＋領域６ｄは、駆動ＮチャネルＳＧＴ_Ｎ２１、Ｎ２２のソースＮ＋領域３ｃ、３ｄに接続されている。選択ＮチャネルＳＧＴ_ＳＮ１のＮ＋領域８ａは、反転ビット線端子ＢＬＢｔに接続されている。選択ＮチャネルＳＧＴ_ＳＮ２のＮ＋領域８ｄは、ビット線端子ＢＬｔに接続されている。第１実施形態では、以上のようにして、ＳＲＡＭセルを構成する８個のＳＧＴが４つのＳｉ柱Ｈ１、Ｈ２、Ｈ３、Ｈ４に形成されている。
図１Ｃは、図１Ｂに示すＳＲＡＭセル回路におけるＳｉ柱Ｈ１、Ｈ２、Ｈ３、Ｈ４を垂直方向から平面視した場合の配置状態を模式的に示す図である。図１Ｃに示すように、Ｓｉ柱Ｈ１、Ｈ２、Ｈ３、Ｈ４を含む破線領域１１内に、単一のＳＲＡＭセルが形成されている。Ｓｉ柱Ｈ１、Ｈ２を含む２点鎖線領域１２ａ内に、インバータ回路ＩＶ１と選択ＮチャネルＳＧＴ_ＳＮ１とが形成されている。Ｓｉ柱Ｈ３、Ｈ４を含む２点鎖線領域１２ｂ内にインバータ回路ＩＶ２と選択ＮチャネルＳＧＴ_ＳＮ２とが形成されている。Ｓｉ柱Ｈ５、Ｈ６は、それぞれ、垂直方向に隣接して接触するＳＲＡＭセル回路の駆動ＮチャネルＳＧＴと選択ＮチャネルＳＧＴとからなる。Ｓｉ柱Ｈ１、Ｈ２、Ｈ６と、Ｓｉ柱Ｈ５、Ｈ３、Ｈ４とは、それぞれ、水平方向に延びる直線上に配置されている。Ｓｉ柱Ｈ１、Ｈ５と、Ｓｉ柱Ｈ２、Ｈ３と、Ｓｉ柱Ｈ６、Ｈ４とは、それぞれ、垂直方向に延びる直線上に配置されている。このようなＳＲＡＭセル回路を備える半導体装置においては、破線領域１１に示されるＳＲＡＭセルが、水平方向に拡がる基板上に２次元状に配置されている。
図２Ａに、本実施形態に係る、ＳＲＡＭセル回路の製造方法における最初の製造工程を説明するための、平面図と断面構造図とを示す（平面図の領域は、図１Ｃに示すＳｉ柱Ｈ１〜Ｈ６を配置した領域に対応している）。図２Ａにおいて、（ａ）は平面図、（ｂ）はＸ−Ｘ’線（図１ＣにおけるＸ−Ｘ’線と対応している。）に沿った断面構造図、（ｃ）はＹ−Ｙ’線（図１ＣにおけるＹ−Ｙ’線と対応している。）に沿った断面構造図をそれぞれ示す。なお、以下の説明で用いるその他の各図面においても、それぞれ（ａ）、（ｂ）、（ｃ）で示す各図同士の関係は同じである。
以下、図２Ａ〜図２Ｗを参照しながら、図１Ａ、図１Ｂ、図１Ｃに示すＳＲＡＭセル回路の製造方法について説明する。
まず、図２Ａに示すように、ｉ層基板１３上にＳｉＯ２層１４を例えば熱酸化法で形成する。このＳｉＯ２層１４の上方からヒ素イオン（Ａｓ＋）をイオン注入し、ｉ層基板１３の表層部にＮ＋領域１５を形成する。
続いて、図２Ｂに示すように、ＳｉＯ２層１４を除去し、Ｎ＋領域１５上に、例えば低温エピタキシャル成長法を用いて、ｉ層（真性半導体層）１６を形成する。さらに、ｉ層１６上に、例えばＣＶＤ法を用いて、ＳｉＯ２層１７を形成する。続いて、ＳｉＯ２層１７上に、Ｓｉ柱Ｈ５、Ｈ１、Ｈ４、Ｈ６が形成されている領域を覆うように、レジスト層１８ａ、１８ｂを形成する。さらに、ｉ層基板１３の上面からアクセプタ不純物イオンであるボロンイオン（Ｂ＋）をイオン注入し、レジスト層１８ａ、１８ｂで覆われていないｉ層１６中にＰ＋領域１９を形成する。
続いて、図２Ｃに示すように、レジスト層１８ａ、１８ｂを除去し、ＳｉＯ２層１７上でＳｉ柱Ｈ２、Ｈ３が形成される領域を覆うように、レジスト層２０を形成する。そして、ｉ層基板１３上面からドナー不純物であるヒ素イオン（Ａｓ＋）をイオン注入し、ｉ層１６にＮ＋領域２１ａ、２１ｂを形成する。
続いて、図２Ｄに示すように、ＳｉＯ２層１７を除去し、ＳｉＯ２層１７が除去された領域から露出したＮ＋領域２１ａ、２１ｂ上とＰ＋領域１９上とに、例えば低温Ｓｉエピタキシャル成長法を用いてｉ層２２を形成する。
続いて、図２Ｅに示すように、ＳｉＯ２層２３ａ、２３ｂ、２３ｃをエッチングマスクに用いて、例えばＲＩＥ（Reactive Ion Etching）法によって、ｉ層２２、Ｎ＋領域２１ａ、２１ｂ、Ｐ＋領域１９、Ｎ＋領域１５、ｉ層基板１３をそれぞれエッチングする。これにより、Ｓｉ柱Ｈ１〜Ｈ６が形成される(ここでのＳｉ柱Ｈ１〜Ｈ６の位置関係は、図１ＣのＳｉ柱Ｈ１〜Ｈ６の位置関係に対応する)。これにより、Ｓｉ柱Ｈ５において、ｉ層基板１３ａよりも上方に、ｉ層２４ａ、Ｎ＋領域２５ａ、Ｎ＋領域２６ａ、ｉ層２７ａ、ＳｉＯ２層２３ａが形成されている。また、Ｓｉ柱Ｈ３において、ｉ層基板１３ａよりも上方に、ｉ層２４ｂ、Ｎ＋領域２５ｂ、Ｐ＋領域２６ｂ、ｉ層２７ｂ、ＳｉＯ２層２３ｂが形成されている。また、Ｓｉ柱Ｈ４において、ｉ層基板１３ａよりも上方に、ｉ層２４ｃ、Ｎ＋領域２５ｃ、Ｎ＋領域２６ｃ、ｉ層２７ｃ、及びＳｉＯ２層２３ｃが形成されている。
続いて、図２Ｆに示すように、ｉ層基板１３ａ上及びＳｉ柱Ｈ１〜Ｈ６上に、ＣＶＤ法を用いてＳｉＯ２層を堆積する。続いて、このＳｉＯ２層の全体を、等方性プラズマエッチ法によってエッチングする。これによって、Ｓｉ柱Ｈ１〜Ｈ６の側壁のＳｉＯ２層を除去する一方で、ｉ層基板１３ａ上にＳｉＯ２層２８ａ、２８ｂ、２８ｃ、２８ｄを残存させる。ここでは、ＳｉＯ２層２８ａ、２８ｂ、２８ｃ、２８ｄについて、ＳｉＯ２膜をＣＶＤ法で堆積した場合、ＳｉＯ２膜がＳｉ柱Ｈ１〜Ｈ６の側壁では、相対的に薄く堆積され、ｉ層基板１３ａ上では、相対的に厚く堆積される現象を利用している。さらに、熱酸化法によって、Ｓｉ柱Ｈ１〜Ｈ６の外周に、ＳｉＯ２層２９ａ、２９ｂ、２９ｃ、２９ｄ、２９ｅ、２９ｆを形成する。
続いて、図２Ｇに示すように、ｉ層基板１３ａの上面に、上方からドナー不純物であるヒ素イオン（Ａｓ＋）をイオン注入し、Ｓｉ柱Ｈ１〜Ｈ６間のｉ層基板１３ａの表層部にＮ＋領域３０ａ、３０ｂ、３０ｃ、３０ｄを形成する。これらＮ＋領域３０ａ、３０ｂ、３０ｃ、３０ｄは、Ｓｉ柱Ｈ１〜Ｈ６の外側に位置するｉ層基板１３ａの表層部で、互いに連続して繋がっている。
続いて、図２Ｈに示すように、Ｓｉ柱Ｈ１〜Ｈ６の外周のＳｉＯ２層２９ａ、２９ｂ、２９ｃ、２９ｄ、２９ｅ、２９ｆを除去した後、新たにＳｉ柱Ｈ１〜Ｈ６の外周に熱酸化法を用いてゲートＳｉＯ２層３４ａ、３４ｂ、３４ｃを形成する。さらに、例えばＡＬＤ（Atomic Layer Deposition）法によってゲート導体層である窒化チタン（ＴｉＮ）層３２を全体に形成するとともに、ＣＶＤ法によってＳｉＯ２層３５を形成する。
続いて、図２Ｉ（ａ）に示すように、リソグラフィ法とＲＩＥエッチング法とによって、Ｓｉ柱Ｈ３、Ｈ４を覆うとともに、互いに繋がるＴｉＮ層３２ｂ、ＳｉＯ２層３５ｂを形成する。また、ＴｉＮ層３２ｂ、ＳｉＯ２層３５ｂの形成と同時に、Ｓｉ柱Ｈ５を覆うように、ＴｉＮ層３２ａ、ＳｉＯ２層３５ａを形成する。図２Ｉ（ａ）に示すＳｉ柱Ｈ１、Ｈ２、Ｈ６においても、これと同様にして、ＴｉＮ層３２ｃ、３２ｄ、ＳｉＯ２層３５ｃ、３５ｄを形成する。
続いて、図２Ｊに示すように、Ｓｉ柱Ｈ１〜Ｈ６の頂部よりも下方において、ｉ層基板１３ａ上に、例えば窒化Ｓｉ層であるＳｉＮ層３６を形成する。ここで、ＳｉＮ層３６の表面は、Ｓｉ柱Ｈ１〜Ｈ６のＮ＋領域２５ａ、２５ｂ、２５ｃが形成されている垂直方向の幅の範囲内に位置させる。
続いて、図２Ｋに示すように、ＳｉＮ層３６上に、レジスト層３７を形成する。さらに、例えば約２００℃の熱処理を行うことでレジスト層３７の平坦化を行う。ここで、レジスト層３７の表面は、Ｎ＋領域２６ａ、２６ｃ、Ｐ＋領域２６ｂが形成されている垂直方向の幅内に位置させる。その後、フッ化水素ガス（以下、ＨＦガスと称す）を全体に供給する。例えば、１８０℃の加熱環境とすることで、ＨＦガスが、レジスト層３７内に拡散され、レジスト層３７に含まれる水分により電離され、フッ化水素イオン（以下、ＨＦイオンと称す）（ＨＦ２ ＋）が形成されている、このＨＦイオンがレジスト層３７内を拡散し、レジスト層３７に接触しているＳｉＯ２層３５ａ、３５ｂ、３５ｉの一部をエッチングする。一方、レジスト層３７に接触していないＳｉＯ２層３５ａ、３５ｂ、３５ｉの一部は、ＨＦイオン（ＨＦ２ ＋）によってエッチングされる。ここでは、レジスト層３７に接触していないＳｉＯ２層３５ａ、３５ｂ、３５ｉの一部は、レジスト層３７に接触しているＳｉＯ２層３５ａ、３５ｂ、３５ｉの一部よりも、ＨＦガスに対するエッチング速度が遅くなる。このため、Ｓｉ柱Ｈ１〜Ｈ６の外周に残存する。その後、レジスト層３７を除去する（ここでのエッチングのメカニズムについては非特許文献３を参照のこと）。
続いて、図２Ｌに示すように、ＳｉＯ２層３５ａ、３５ｂ、３５ｉにおいて、レジスト層３７と接触していた部分がエッチングによって除去される。これにより、ＴｉＮ層３２ａ、３２ｂを露出させる開口部３８ａ、３８ｂ、３８ｃがＳｉ柱Ｈ５、Ｈ３、Ｈ４の外周に形成されている。開口部３８ａ、３８ｂ、３８の形成と同時に、Ｓｉ柱Ｈ１、Ｈ２、Ｈ６の外周においても、レジスト層３７と接触するＴｉＮ層３２ｃ、３２ｄが露出する。これにより、Ｓｉ柱Ｈ５において、ＳｉＯ２層３５ａの下部と上部とが分離され、下部にＳｉＯ２層３５ｅが形成されている。また、Ｓｉ柱Ｈ３において、ＳｉＯ２層３５ｂの下部と上部とが分離され、下部にＳｉＯ２層３５ｆが形成されている。また、Ｓｉ柱Ｈ４において、ＳｉＯ２層３５ｉの上部と下部とが分離され、ＳｉＯ２層３５ｆが形成されている。これと同様にして、Ｓｉ柱Ｈ１、Ｈ２の下方にＳｉＯ２層３５ｇが形成され、Ｓｉ柱Ｈ６の下方にＳｉＯ２層３５ｈが形成されている。
続いて、図２Ｍに示すように、ＳｉＯ２層３５ａ、３５ｂ、３５ｉ、３５ｅ、３５ｆをエッチングマスクに用いて、ＴｉＮ層３２ａ、３２ｂ、３２ｃ、３２ｄをエッチングする。このエッチングによって、Ｓｉ柱Ｈ５において、ＴｉＮ層３２ａの下部が分離されてＴｉＮ層３２ｅが形成されている。また、Ｓｉ柱Ｈ３において、ＴｉＮ層３２ｂの下部が分離されてＴｉＮ層３２ｆが形成されている。また、Ｓｉ柱Ｈ４において、ＴｉＮ層３２ｂの上部が分離されてＴｉＮ層３２ｉが形成されている。これと同様にして、Ｓｉ柱Ｈ１、Ｈ２の下方にＴｉＮ層３２ｇが形成されている。また、Ｓｉ柱Ｈ６のＴｉＮ層３２ｄが下部と上部とに分離される。
以上によって、図２Ｍ（ａ）に示すように、Ｓｉ柱Ｈ１〜Ｈ６において、ＴｉＮ層３２ｅ、３２ｆ、３２ｇ、３２ｄが形成される。
続いて、図２Ｍ（ｂ）に示すように、ＴｉＮ層３２ａ、３２ｂ、３２ｉ、３２ｅ、３２ｆをエッチングマスクに用いて、ゲートＳｉＯ２層３４ａ、３４ｂ、３４ｃをエッチングする。このエッチングには、ＴｉＮ層３２ａ、３２ｂ、３２ｉ、３２ｅ、３２ｆに加えて、又は単独で、ＳｉＯ２層３５ａ、３５ｂ、３５ｉ、３５ｅ、３５ｆをエッチングマスクに用いることもできる。ここで、ＳｉＯ２層３５ａ、３５ｂ、３５ｉの膜厚をゲートＳｉＯ２層３４ａ、３４ｂ、３４ｃの膜厚よりも厚くしておくことで、ゲートＳｉＯ２層３４ａ、３４ｂ、３４ｃのエッチング後においても、ＳｉＯ２層３５ａ、３５ｂ、３５ｉを残存させることができる。ゲートＳｉＯ２層３４ａ、３４ｂ、３４ｃは、下部と上部とに分離され、下部にゲートＳｉＯ２層３４ｄ、３４ｅ、３４ｆが形成されている。
続いて、図２Ｎ（ｂ）に示すように、ＴｉＮ層３２ａ、３２ｂ、３２ｉ、３２ｅ、３２ｆの露出部分を酸化することで、酸化ＴｉからなるＴｉＯ層４０ａ、４０ｂ、４０ｃ、４１ａ、４１ｂ、４１ｃを形成する。さらにその後に、ＣＶＤ法によって全体にＳｉＯ２層４２を形成する。ここで、ＳｉＯ２層４２は、Ｓｉ柱Ｈ１〜Ｈ６の側壁では、相対的に薄く堆積され、Ｓｉ柱Ｈ１〜Ｈ６の頂部及びＳｉＮ層３６の表面上では、相対的に厚く堆積される。
続いて、図２Ｏに示すように、前述したレジスト層３７を形成した方法と同じ形成方法を用いて、レジスト層４３を形成する。レジスト層４３の上面は、Ｓｉ柱Ｈ５、Ｈ３、Ｈ４のＮ＋領域２６ａ、２６ｃ、Ｐ＋領域２６ｂの垂直方向の幅内に位置させる。そして、ＨＦガスをＳｉ柱Ｈ１〜Ｈ６の上方から供給する。このようにして、図２Ｋで説明したプロセスと同様にして、レジスト層４３に吸収されたＨＦガスがレジスト層４３内でＨＦイオン（ＨＦ２ ＋）となり、このＨＦイオンによってレジスト層４３に接触しているＳｉＯ２層４２の一部のエッチングが、レジスト層４３に接触していないＳｉＯ２層４２の一部のエッチングよりも促進される。
続いて、図２Ｐに示すように、レジスト層４３を除去すると、レジスト層４３に接触しているＳｉＯ２層４２がエッチングされる。これにより、Ｓｉ柱Ｈ５、Ｈ３、Ｈ４のＮ＋領域２５ａ、２５ｂ、２５ｃ、２６ａ、２６ｃとＰ＋領域２６ｂの側壁とに、開口部４４ａ、４４ｂ、４４ｃが形成されている。ここで、ＳｉＯ２層４２の内、ＳｉＮ層３６上に堆積されたＳｉＯ２層４２ｄは、レジスト層４３に接触している。ここで、ＳｉＯ２層４２ｄは、Ｓｉ柱Ｈ１〜Ｈ６の側壁のＳｉＯ２層４２ａ、４２ｂ、４２ｃよりも膜厚が厚いため、ＳｉＮ層３６上に残存する。
続いて、図２Ｑに示すように、例えばポリＳｉ層をシリサイド化させた導体層４５ａ、４５ｂ、４５ｃ、４５ｄを、Ｎ＋領域２５ａ、２５ｂ、２５ｃ、２６ａ、２６ｃとＰ＋領域２６ｂとに接続されるように形成する。導体層４５ｂは、Ｓｉ柱Ｈ３のＮ＋領域２５ｂ、Ｐ＋領域２６ｂと、Ｓｉ柱Ｈ４のＮ＋領域２５ｃ、２６ｃとを繋ぐように形成されている。これと隣接するＳＲＡＭセルのＳｉ柱Ｈ５のＮ＋領域２５ａ、２６ａは、導体層４５ａに接続される。また、導体層４５ｃは、Ｓｉ柱Ｈ１、Ｈ２を繋ぐように形成されている。また、導体層４５ｄは、隣接するＳＲＡＭセルのＳｉ柱Ｈ６に接続される。
続いて、図２Ｒに示すように、例えばＳｉＮ層４６を、その表面がＳｉ柱Ｈ１〜Ｈ６の上部のｉ層２７ａ、２７ｂ、２７ｃの中央部近傍に位置するように形成する。
続いて、図２Ｓに示すように、図２Ｋ、図２Ｏで説明した方法と同様な方法によってレジスト層を形成し、その後ＨＦガスをそのレジスト層の上面から供給する。これにより、Ｓｉ柱Ｈ５、Ｈ３、Ｈ４の側壁のＳｉＯ２層３５ａ、３５ｂ、３５ｃ、４２ａ、４２ｂ、４２ｃをエッチングする。この結果、開口部６０ａ、６０ｂ、６０ｃが形成される。その後、図２Ｑで説明した方法と同様な方法によって、例えばポリＳｉ層をシリサイド化させた導体層４７ａ、４７ｂ、４７ｃ、４７ｄを形成する。また、導体層４７ａは、Ｓｉ柱Ｈ５の上方のＴｉＮ層３２ａと接続される。また、導体層４７ｂは、Ｓｉ柱Ｈ３の上方のＴｉＮ層３２ｂと接続される。また、導体層４７ｄは、Ｓｉ柱Ｈ４の上方のＴｉＮ層３２ｉと接続される。図２Ｓ（ａ）に示すように、導体層４７ａは、Ｓｉ柱Ｈ５、Ｈ１を繋ぐように形成され、導体層４７ｄは、Ｓｉ柱Ｈ４、Ｈ６を繋ぐように形成されている。
続いて、図２Ｔに示すように、レジスト層４８を、その表面がＳｉ柱Ｈ１〜Ｈ６の頂部よりも低い位置になるように形成する。
続いて、図２Ｕに示すように、レジスト層４８をエッチングマスクに用いて、ＳｉＯ２層４２ａ、４２ｂ、４２ｃ、３５ａ、３５ｂ、３５ｃ、ＴｉＮ層３２ａ、３２ｂ、３２ｉ、ゲートＳｉＯ２層３４ａ、３４ｂ、３４ｃをエッチングするととともに、レジスト層４８を除去する。さらに、ＳｉＯ２層４２ａ、４２ｂ、４２ｃ、３５ａ、３５ｂ、３５ｃ、ＴｉＮ層３２ａ、３２ｂ、３２ｉ、ゲートＳｉＯ２層３４ａ、３４ｂ、３４ｃをイオン注入ストッパ層としたイオン注入法によって、Ｓｉ柱Ｈ１、Ｈ４、Ｈ５、Ｈ４、Ｈ６の頂部にＮ＋領域４９ａ、４９ｃ、４９ｄ、４９ｆを形成し、Ｓｉ柱Ｈ３、Ｈ２の頂部にＰ＋領域４９ｂ、４９ｅを形成する。
続いて、図２Ｖに示すように、ＣＶＤ法を用いて全体にＳｉＯ２層５０を形成し、Ｓｉ柱Ｈ５の頂部にあるＮ＋領域４９ａ上にコンタクトホール５１ａを形成する。また、Ｓｉ柱Ｈ３の外周に繋がる下方のＴｉＮ層３２ｅ（ＴｉＮ層３２ｅの上部に導体層４７ｂが形成されている。）上にコンタクトホール５１ｂを形成する。さらに、Ｓｉ柱Ｈ３の頂部にあるＰ＋領域４９ｂ上にコンタクトホール５１ｃを形成し、導体層４５ｂ上にコンタクトホール５１ｄを形成する。また、Ｓｉ柱Ｈ４の頂部にあるＮ＋領域４９ｃ上にコンタクトホール５１ｅを形成し、Ｓｉ柱Ｈ１の頂部にあるＮ＋領域４９ｄ上にコンタクトホール５１ｆを形成する。また、導体層４５ｃ上にコンタクトホール５１ｇを形成し、Ｓｉ柱Ｈ２の頂部にあるＰ＋領域４９ｅ上にコンタクトホール５１ｈを形成する。その後、下方のＴｉＮ層３２ｆ（上部に導体層４７ｃがある）上にコンタクトホール５１ｂを形成し、Ｓｉ柱Ｈ６の頂部のＮ＋領域４９ｆ上にコンタクトホール５１ｊを形成する。
続いて、コンタクトホール５１ａを介してＳｉ柱Ｈ５の頂部にあるＮ＋領域４９ａと繋がるビット線配線金属層ＢＬａを形成し、コンタクトホール５１ｆを介してＳｉ柱Ｈ１の頂部のＮ＋領域４９ｄと繋がる反転ビット線配線金属層ＢＬＢａを形成する。さらに、コンタクトホール５１ｂ、５１ｇを介してＳｉ柱Ｈ３の下方のＴｉＮ層３２ｅ、及び、導体層４７ｂと導体層４５ｃとを接続する金属配線層５２ａを形成し、コンタクトホール５１ｃ、５１ｈを介してＳｉ柱Ｈ３、Ｈ２の頂部のＰ＋領域４９ｂ、４９ｅを接続する電源配線金属層Ｖｄｄを形成する。さらに、コンタクトホール５１ｄ、５１ｉを介してＳｉ柱Ｈ２の下方のＴｉＮ層３２ｇ、導体層４７ｃと導体層４５ｂとを接続する金属配線層５２ｂを形成する。そして、コンタクトホール５１ｅを介してＳｉ柱Ｈ４の頂部のＮ＋領域４９ｃに接続するビット線配線金属層ＢＬｂを形成し、コンタクトホール５１ｊを介してＳｉ柱Ｈ６の頂部のＮ＋領域４９ｆに接続する反転ビット線配線金属層ＢＬＢｂを形成する。
続いて、図２Ｗに示すように、ＣＶＤ法を用いてＳｉＯ２層５３を形成し、導体層４７ａ、４７ｄ上にコンタクトホール５４ａ、５４ｂを形成し、コンタクトホール５４ａ、５４ｂを介して導体層４７ａ、４７ｄに接続するワード線金属配線層ＷＬを形成する。
以上のとおり、図２Ａ〜図２Ｗに示す半導体装置の製造方法によって、図１Ａに示す回路図、図１Ｂに示す模式構造図、図１Ｃに示すＳｉ柱配置図におけるＳＲＡＭセル回路が形成されている。
上述した第１実施形態に係る半導体装置の製造方法によれば、例えば、以下の１〜３に示す効果が得られる。
１．図６、図７Ｂにおけるコンタクトホール１１２ａ、１１２ｂ、１１２ｃ、１１２ｄ、１１４ａ、１１４ｂ、１３２ａ、１３２ｂ、１３２ｃを形成するための従来例のリソグラフィ技術を用いることなく、Ｓｉ柱Ｈ５、Ｈ３、Ｈ４の側壁に、Ｎ＋領域２５ａ、２５ｂ、２５ｃ、２６ａ、２６ｃと、Ｐ＋領域２６ｂと、に接触する開口部４４ａ、４４ｂ、４４ｃを形成することができる（図２Ｐ参照）。
２．従来のリソグラフィ技術を用いることなく、Ｓｉ柱Ｈ５、Ｈ３、Ｈ４の側壁に、ＴｉＮ層３２ａ、３２ｂ、３２ｉに接触する開口部６０ａ、６０ｂ、６０ｃを形成することができる（図２Ｓ参照）。
３．従来のリソグラフィ技術を用いることなく、Ｓｉ柱Ｈ５、Ｈ３、Ｈ４の外周にあるＴｉＮ層３２ａ、３２ｂを、ＴｉＮ層３２ａ、３２ｂ、３２ｉ、３２ｅ、３２ｆに分離することができる（図２Ｍ参照）。
本実施形態に係る、ＳＲＡＭセル回路の製造方法によれば、レジスト層３７、４３をｉ層基板の上方に均一に形成するだけで微細な開口部が精度良く形成されている。このため、従来例のように、微細加工を行うためのリソグラフィ工程が不要となるので、製造工程の簡素化が実現される。
また、開口部３８ａ、３８ｂ、３８ｃ、４４ａ、４４ｂ、４４ｃの微細化は、従来例のような高価なリソグラフィ装置を用いることなく、塗布するレジスト量を調整することで可能であり、半導体装置が低コストで製造される。
なお、フッ化水素（ＨＦ）によるＳｉＯ２層のエッチングメカニズムによれば（非特許文献４を参照）、ＨＦ−Ｈ２Ｏ系（ＨＦ水溶液）では、ＨＦが電離される。そして、以下の反応式によりＨＦイオンが形成され、このＨＦイオンによりＳｉＯ２がエッチングされる。
ＨＦ→Ｈ＋＋Ｆ− （１）
ＨＦ＋Ｆ− → ＨＦ２ ― （２）
ＳｉＯ２ ＋ ３ＨＦ２ −＋ Ｈ＋ → ＳｉＦ６ ２― ＋ ２Ｈ２Ｏ （３）
このような反応により、ＨＦイオン（この場合、ＨＦ２ ―）がレジスト層３７内を拡散し、レジスト層３７に接触しているＳｉＯ２層３５ａ、３５ｂ、３５ｉの一部をエッチングする。一方、レジスト層３７に接触していないＳｉＯ２層３５ａ、３５ｂ、３５ｉの一部は、ＨＦガスに対してはエッチング速度が遅いため、Ｓｉ柱Ｈ１〜Ｈ６の外周に残存する。このように、レジスト層３７は、ＨＦガスを吸収して生成したＨＦイオンが、内部で拡散する材料層であれば、レジストに限られず、その他の材料であってもよい。
（第２実施形態）
以下、図３Ａ〜図３Ｆを参照しながら、第２実施形態に係るＳＧＴを有する半導体装置の製造方法について説明する。
第２実施形態において、図３Ａに示す工程よりも前の工程では、図２Ａ〜図２Ｊに示す工程と同様な工程を経るため、説明を省略する。図２Ｊに示す工程に続いて、図３Ａに示すように、光、Ｘ線、又は電子線照射に感応するレジスト層を塗布し、リソグラフィ法によってレジスト層６１ａ、６１ｂ、６１ｃ、６１ｄを形成する。レジスト層６１ａは、Ｓｉ柱Ｈ５の外周を囲むように形成する。また、レジスト層６１ｂは、Ｓｉ柱Ｈ３のＳｉ柱Ｈ４側の側壁に接触するように、かつＳｉ柱Ｈ４の外周を囲むように形成する。同様にレジスト層６１ｃは、Ｓｉ柱Ｈ２の側壁に接触し、かつＳｉ柱Ｈ１の外周を囲むように形成する。また、レジスト層６１ｄは、Ｓｉ柱Ｈ６の外周を囲むように形成する。
続いて、図３Ｂに示すように、反応系にＨＦガスを供給する。このＨＦガスは、上述したように、レジスト層６１ａ、６１ｂ内を拡散し、レジスト層６１ａ、６１ｂ内に含まれる水分によってＨＦイオンが生成する。このＨＦイオンがレジスト層６１ａ、６１ｂに接触しているＳｉＯ２層３５ａ、３５ｂ、３５ｉの一部をエッチングする。この工程は、Ｓｉ柱Ｈ１、Ｈ２に接触するレジスト層６１ｃと、Ｓｉ柱Ｈ６に接触するレジスト層６１ｄにおいても、同様なプロセスで行われる。その後、レジスト層６１ａ、６１ｂを除去する。さらに、ＳｉＯ２層３５ａ、３５ｂ、３５ｉをエッチングマスクに用いて、ＴｉＮ層３２ａ、３２ｂ、３２ｉをエッチングする。さらに、ＴｉＮ層３２ａ、３２ｂ、３２ｉをエッチングマスクに用いて、ゲートＳｉＯ２層３４ａ、３４ｂ、３４ｃをエッチングする。
これにより、図３Ｃに示すように、Ｓｉ柱Ｈ５、Ｈ４のＮ＋領域２５ａ、２５ｃ、２６ａ、２６ｃの外周に開口部６２ａ、６２ｃが形成されているとともに、Ｓｉ柱Ｈ３の外周方向の一部において、Ｎ＋領域２５ｂ、Ｐ＋領域２６ｂがレジスト層６１ｂに接触していた部分に開口部６２ｂが形成されている。
続いて、図３Ｄに示すように、図２Ｎで説明したプロセスと同様なプロセスによって、ＴｉＮ層３２ａ、３２ｂ、３２ｉの露出部分を酸化させ、酸化ＴｉからなるＴｉＯ層４０ａ、６５ａ、４０ｃ、４１ａ、６５ｂ、４１ｃを形成する。その後、ＣＶＤ法によって、全体にＳｉＯ２層４２を堆積する。ここで、ＳｉＯ２層４２は、Ｓｉ柱Ｈ１〜Ｈ６の側壁では、相対的に薄く、Ｓｉ柱Ｈ１〜Ｈ６の頂部及びＳｉＮ層３６の表面上では、相対的に厚く堆積される。
続いて、図３Ｅに示すように、図３Ａで説明したプロセスと同様なプロセスで、光、Ｘ線、又は電子線照射に感応するレジスト層を塗布し、リソグラフィ法によりレジスト層６３を形成する。レジスト層６３は、Ｓｉ柱Ｈ５の外周を囲むように形成し、レジスト層６３は、Ｓｉ柱Ｈ３のＳｉ柱Ｈ４側の側壁に接触するように、かつＳｉ柱Ｈ４の外周を囲むように形成する。これと同様に、レジスト層６３は、Ｓｉ柱Ｈ２の側壁に接触するように、かつＳｉ柱Ｈ１の外周を囲むように形成する。また、レジスト層６３は、Ｓｉ柱Ｈ６の外周を囲むように形成する。その後、ＨＦガスを供給する。このＨＦガスは、レジスト層６３の内部を拡散し、レジスト層６３に含まれる水分によってＨＦイオンが生成する。このＨＦイオンがレジスト層６３に接触しているＳｉＯ２層４２の一部をエッチングする。この工程は、Ｓｉ柱Ｈ１、Ｈ２に接触するレジスト層６３と、Ｓｉ柱Ｈ６に接触するレジスト層６３とにおいても、同様に行われる。その後、レジスト層６３を除去する。
続いて、図３Ｆに示すように、導体層６３ａ、６３ｂ、６３ｃ、６３ｄを形成する。導体層６３ａは、Ｓｉ柱Ｈ５のＮ＋領域２５ａ、２６ａに接触するように形成されている。また、導体層６３ｂは、Ｓｉ柱Ｈ３のＮ＋領域２５ｂ及びＰ＋領域２６ｂと、Ｓｉ柱Ｈ４のＮ＋領域２５ｃ、２６ｃとに接触するとともに、Ｓｉ柱Ｈ３、Ｈ４の間に跨るように形成されている。これと同様にして、導体層６３ｃ、６３ｄが形成されている。その後、図２Ｒ、図２Ｓ、図２Ｔ、図２Ｕ、図２Ｖで説明したプロセスと同じプロセスが行われる。
図３Ｇに示すように、コンタクトホール６４ａは、導体層４７ｂ上に形成されている（第１実施形態の図２Ｖでは、コンタクトホール６４ａに対応するコンタクトホール５１ｂは、導体層４７ｂを貫通し、ＴｉＮ層３２ｅ上に形成されている）。これにより、第１の実施形態に係る半導体装置の製造方法と同様にして、図１Ａに示す回路図、図１Ｂに示す模式構造図、図１Ｃに示すＳｉ柱配置図におけるＳＲＡＭセル回路が形成されている。
以上のように、第２実施形態に係る半導体装置の製造方法によれば、Ｓｉ柱Ｈ３の上下に位置する２つのＳＧＴのＴｉＮ層３２ｂが繋がるように形成されている。このため、第１実施形態に係る半導体装置の製造方法（図２Ｖ参照）のように、コンタクトホール６４ａを導体層４７ｂに貫通させることなく、Ｓｉ柱の上方及び下方に形成された２つのＳＧＴのゲート導体層を接続することができる。
（第３実施形態）
以下、図４Ａ〜図４Ｄを参照しながら、第３実施形態に係るＳＧＴを有する半導体装置の製造方法を説明する。本実施形態は、本発明の技術的思想をＳＧＴ―ＣＭＯＳインバータ回路に適用した場合について説明する。図４Ａ〜図４Ｄにおいて、（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿った断面構造図、（ｃ）は（ａ）のＹ−Ｙ’線に沿った断面構造図をそれぞれ示す。
図４Ａに示すように、ｉ層基板６６上にＳｉ柱Ｈ１０ａ、Ｈ１０ｂを形成し、Ｓｉ柱Ｈ１０ａ、Ｈ１０ｂの周辺において、ｉ層基板６６上にＳｉＯ２層６７を形成する。また、Ｓｉ柱Ｈ１０ａ、Ｈ１０ｂの外周にゲート絶縁層６８ａ、６８ｂを形成し、このゲート絶縁層６８ａ、６８ｂの外周に、例えばＴｉＮによるゲート導体層６９ａ、６９ｂを形成する。また、Ｓｉ柱Ｈ１０ｂを覆うようにレジスト層７０を形成し、このレジスト層７０をマスクに用いて、ボロン（Ｂ）をイオン注入する。これにより、Ｓｉ柱Ｈ１０ａの頂部にＰ＋領域７２ａが形成されているとともに、Ｓｉ柱Ｈ１０ａの周辺において、ｉ層基板６６の表層部にＰ＋領域７１ａが形成される。
続いて、図４Ｂに示すように、Ｓｉ柱Ｈ１０ａを覆うように、レジスト層７３を形成し、このレジスト層７３をマスクに用い、ヒ素（Ａｓ）をイオン注入する。これにより、Ｓｉ柱Ｈ１０ｂの頂部にＮ＋領域７２ｂが形成されるとともに、Ｓｉ柱Ｈ１０ｂ周辺において、ｉ層基板６６の表層部にＮ＋領域７１ｂが形成される。
続いて、図４Ｃに示すように、全体にＳｉＯ２層７４を堆積し、例えばＳｉＮ層７５を、その表面がゲート導体層６９ａ、６９ｂの中央部近傍に位置するように形成する。そして、所定の薄い厚さを有するレジスト層７６を形成する。そして、全体にＨＦガスを供給する。その後、例えば、約１８０℃の加熱環境とすることで、ＨＦガスが、レジスト層７６内に拡散され、レジスト層７６内にある水分によって電離される。そして、ＨＦイオン（ＨＦ２ ＋）が形成されている。そして、このＨＦイオンがレジスト層７６に接触しているＳｉＯ２層７４の一部をエッチングする。その後、レジスト層７６を除去する。ここでのプロセスは、図２Ｊ、図２Ｋ、図２Ｌを参照して説明したプロセスと同様である。
続いて、図４Ｄに示すように、ゲート導体層６９ａ、６９ｂに連通する開口部７７ａ、７７ｂを形成し、ゲート導体層６９ａ、６９ｂに接触するとともにＳｉ柱Ｈ１０ａ、Ｈ１０ｂを繋ぐ導体層７８を形成する。その後、全体にＳｉＯ２層７９をＣＶＤ法により形成し、Ｓｉ柱Ｈ１０ａ上にコンタクトホール８０ａ、導体層７８上にコンタクトホール８０ｂ、Ｓｉ柱Ｈ１０ｂ上にコンタクトホール８０ｃ、ｉ層基板６６表面のＰ＋領域７１ａとＮ＋領域７１ｂの境界上にコンタクトホール８０ｄをそれぞれ形成する。そして、コンタクトホール８０ａを介してＰ＋領域７２ａと接続される電源配線金属層Ｖｄｄを形成し、コンタクトホール８０ｂを介して導体層７８と接続される入力配線金属層Ｖｉｎを形成する。コンタクトホール８０ｃを介してＮ＋領域７２ｂと接続されるグランド配線金属層Ｖｓｓを形成し、コンタクトホール８０ｄを介してＰ＋領域７１ａ、Ｎ＋領域７１ｂと接続される出力配線金属層Ｖｏｕｔを形成する。これにより、ＳＧＴを有するＣＭＯＳインバータ回路が形成されている。
第３実施形態では、図４Ａ、図４Ｂに示すように、ゲート導体層６９ａ、６９ｂを形成した後に、イオン注入によりＰ＋領域７１ａ、Ｎ＋領域７１ｂを形成する。第１実施形態では、図２Ｇに示すようにＳｉ柱Ｈ１〜Ｈ６を形成し、ＳｉＯ２層２８ａ、２８ｂ、２８ｃ、２８ｄ、２９ａ、２９ｂ、２９ｃを形成した後に、全面へのヒ素（Ａｓ）イオン注入によりＮ＋領域３０ａ、３０ｂ、３０ｃ、３０ｄを形成する。第１実施形態では、イオン注入時にｉ層基板１３ａ表面で反射されたヒ素イオンがＳｉＯ２層２９ａ、２９ｂ、２９ｃを通過し、チャネルであるｉ層２４ａ、２４ｂ、２４ｃ、２７ａ、２７ｂ、２７ｃに注入され、ＳＧＴの特性にバラツキが発生するおそれがある。これに対して、第３実施形態では、チャネルＳｉ柱Ｈ１０ａ、Ｈ１０ｂは、ストッパ効果がさらに大きいＴｉＮからなるゲート導体層６９ａ、６９ｂで囲まれている（図４Ｂ参照）ので、ＳＧＴの特性のバラツキの発生を抑えることができる。さらに、ゲート導体層６９ａ、６９ｂには、ＴｉＮ単層だけでなく、多結晶Ｓｉ、あるいは、他の金属層との多層構造を採用できるので、このＳＧＴ特性のバラツキの発生をさらに効果的に抑制できる。
図４Ｂに示すように、ゲート導体層６９ａ、６９ｂを形成した後に不純物のイオン注入によってＰ＋領域７１ａ、Ｎ＋領域７１ｂを形成する場合、ゲート導体層６９ａ、６９ｂの側壁に形成した開口部７７ａ、７７ｂを介してゲート導体層６９ａ、６９ｂを導体層７８により接続したとき（図４Ｄ参照）には、ＳｉＯ２層６７上でゲート導体層６９ａ、６９ｂを互いに繋がるように形成し、その後に不純物のイオン注入を行うことになる。このような場合、ＳｉＯ２層６７上でゲート導体層６９ａ、６９ｂが繋がることで形成された導体層の下方のｉ層基板６６の表層部では、Ｐ＋領域７１ａ、Ｎ＋領域７１ｂが形成されない。このため、Ｓｉ柱Ｈ１０ａ、Ｈ１０ｂの下部に形成されているソース又はドレインの抵抗の増大が生じる。これに対して、第３実施形態の製造方法によれば、Ｓｉ柱Ｈ１０ａ、Ｈ１０ｂの周辺全体にＰ＋領域７１ａ、Ｎ＋領域７１ｂが形成されているので、ソース又はドレインの抵抗を小さくすることができる。
なお、上記各実施形態は、半導体柱としてＳｉ（シリコン）柱を用いた例について説明した。しかしこれに限られず、本発明の技術的思想は、シリコン以外の半導体材料からなる半導体柱を用いた、ＳＧＴを有する半導体装置にも適用可能である。
上記各実施形態では、１つのＳｉ柱Ｈ１〜Ｈ６に、１つ又は２つのＳＧＴが形成されている場合について説明した。しかしこれに限られず、本発明の技術的思想は、２つ以上のＳＧＴを有する半導体装置の製造方法にも適用可能である。
上記各実施形態に示されるように、ＳＧＴは、Ｓｉ柱Ｈ１〜Ｈ６などの半導体柱の外周にゲートＳｉＯ２層（ゲート絶縁層）３４ａ、３４ｂ、３４ｃが形成され、このゲートＳｉＯ２層３４ａ、３４ｂ、３４ｃの外周にＴｉＮ層（ゲート導体層）３２ａ、３２ｂ、３２ｃが形成されている構造を有する。このＴｉＮ層３２ａ、３２ｂ、３２ｃとゲートＳｉＯ２層３４ａ、３４ｂ、３４ｃとの間に電気的に浮遊した導体層を有するフラッシュメモリ素子も、ＳＧＴの１種である。よって、フラッシュメモリ素子の製造方法にも、本発明の技術的思想が適用可能である。
本発明の技術的思想は、半導体柱の内側を第１のチャネルとすると、この第１のチャネルの半導体柱の外側を囲んで形成されている第２のチャネルとなる半導体層を有する半導体装置（例えば、特許文献３を参照）にも適用可能である。
第１実施形態では、ＳＧＴが形成されたＳｉ柱Ｈ１〜Ｈ６のソース、ドレイン不純物領域、又は、ＴｉＮ層（ゲート導体層）３２ａ、３２ｂ、３２ｃの側壁に、開口部３８ａ、３８ｂ、３８ｃを形成する場合について説明した。しかしこれに限られず、図２Ｋ、図２Ｌで説明したプロセスによってゲートＳｉＯ２層３４ａ、３４ｂ、３４ｃをエッチングすることなく、ＴｉＮ層３２ａ、３２ｂ、３２ｃをＳｉ柱Ｈ１〜Ｈ６の側壁で分離するに止める場合にも、本発明の技術的思想が適用できる。このことは、本発明に係るその他の実施形態においても同様である。なお、このゲート導体層の分離は、半導体柱の垂直方向において、所定の位置で容易になされる。
上記各実施形態では、半導体柱（Ｓｉ柱Ｈ１〜Ｈ６）にＳＧＴのみが形成されている場合について説明した。しかしこれに限られず、ＳＧＴとそれ以外の素子（例えばフォトダイオードなど）が組み込まれた半導体装置の製造方法にも本発明の技術的思想が適用可能である。
第１実施形態の図２Ｈでは、ゲート導電層としてＴｉＮからなるものを例として説明した。しかしこれに限られず、ゲート導電層は、他の金属材料からなるものであってもよい。また、ゲート導電層は、この金属層と例えばポリＳｉ層などからなる多層構造からなるものでもよい。このような構成は、本発明に係るその他の実施形態においても同様に適用される。
第１実施形態の図２Ｋにおいて、レジスト層３７の下に、ＨＦイオンに対してエッチング速度の低いＳｉＮ層３６を形成した場合について説明した。しかしこれに限られず、ＳｉＮ層は、他のＨＦイオンに対してエッチング速度の遅い材料層であれば良い。このことは、ＳｉＮ層４６についても同様である。このような構成は、本発明に係るその他の実施形態においても同様に適用される。
第１実施形態の図２Ｋにおいて、レジスト層３７の下に、ＨＦイオンに対してエッチング速度の低いＳｉＮ層３６を形成した。しかしこれに限られず、ＳｉＮ層３６がＳｉＯ２層３５ａ、３５ｂ、３５ｉと同じ材料からなるＳｉＯ２層から形成されていてもよい。即ち、この場合、ＳｉＯ２層は、ＳｉＯ２層３５ａ、３５ｂ、３５ｉがエッチングされる深さと同じ深さにエッチングされる。エッチングするＳｉＯ２層３５ａ、３５ｂの厚さが小さいので、ＳｉＯ２層がエッチングされる深さも小さく、エッチング後のＳｉＯ２層の上面位置がＳｉ柱Ｈ１〜Ｈ６のＮ+領域２５ａ、２５ｂ、２６ｃの高さの範囲の中にあればよい。さらに、本発明の技術的思想に係るＳＧＴを有する半導体装置が実現されるものであれば、ＳｉＮ層３６に代えて、ＳｉＯ２層を含む、ＨＦイオンによりエッチングされる他の材料層を使用することもでできる。このような構成は、本発明に係るその他の実施形態においても同様に適用される。
上記各実施形態において、ｉ層基板１３、１３ａ、１３ｂの代わりに、ｉ層基板１３、１３ａ、１３ｂの底部に絶縁基板を有するＳＯＩ基板を用いることができる。この場合、絶縁基板とｉ層基板表面に形成された不純物領域（図２Ａ〜図２ＷにおけるＮ＋領域３０ａ、３０ｂ、３０ｃ、３０ｄに対応する）とは絶縁基板と接触していても、非接触であっても、いずれでも良い。
第１実施形態の図２Ａ〜図２Ｗでは、ｉ層基板１３、及びその他の層をＳｉ層で形成した。しかしこれに限られず、その他の半導体材料層を有する場合にも本発明の技術的思想は適用可能である。このような構成は、本発明のその他の実施形態においても同様に適用される。
第１実施形態の図２Ｋ、図２Ｏに示されるレジスト層３７、４３と、図４Ｃに示されるレジスト層７６とは、パターニングの必要がないので、光リソグラフィ法に用いられている多くの種類の環化ゴム系（ネガ型）、ノボラック系（ポジ型）、Ｘ線、電子ビームリソグラフィ法に用いられるレジスト材料に限らない。通常の有機材料の多くは、何らかの吸水性を備えている。このため、通常の有機材料の多くは、ＳｉＮ層３６などの対象物に一様に塗布することができ、しかもその有機材料の層内でＨＦイオンの形成と拡散が生じる有機材料であれば、上記した光リソグラフィ法に用いられている多くの種類の環化ゴム系（ネガ型）などのレジスト材料の代わりに使用できる。このような構成は、本発明のその他の実施形態においても同様に適用される。
第１実施形態の図２Ｋ、図２Ｏに示されるレジスト層３７、４３、図４Ｃに示されるレジスト層７６には、例えば、多孔質ポリＳｉ層などの無機材料であっても、適度に水分を吸収するものであれば使用できる。さらに、その材料層内でＨＦイオンの形成と拡散が生じる無機材料も使用できる。このような構成は、本発明のその他の実施形態においても同様に適用される。
第２実施形態の図３Ｂ、図３Ｅに示されるパターニングされたレジスト層６１ａ、６１ｂ、６１ｃ、６１ｄ、６３ａ、６３ｂ、６３ｃ、６３ｄは、光、Ｘ線、電子ビームリソグラフィ法に用いられるレジスト材料層でなくても、開口部に求められる形状が得られる材料層であればよい。このような構成は、本発明のその他の実施形態においても同様に適用される。
第２実施形態において、レジスト層３７、４３内に形成されたＨＦイオンは、ＳｉＯ２層３５ａ、３５ｂ、３５ｃのみならず、他の材料からなる酸化膜のエッチングにも用いることができる。このため、ＳｉＯ２層３５ａ、３５ｂ、３５ｃは、例えばＴｉＯ、ＴａＯなどフッ化水素酸（ＨＦ）でエッチングされる他の材料からなる酸化膜でも良い。
第１実施形態の図２Ｈにおいて、ゲート絶縁層として、熱酸化により形成したゲートＳｉＯ２層３４ａ、３４ｂ、３４ｃを用いた場合について説明した。しかしこれに限られず、このゲート絶縁層としては、例えば酸化ハフニウム（ＨｆＯ２）などのｈｉｇｈ−Ｋ誘電体層を用いることができる。このような構成は、本発明のその他の実施形態においても同様に適用される。
第１実施形態の図２ＪにおけるＳｉＮ層３６は、表面にポリＳｉ層を有するＳｉＮ層とポリＳｉ層とからなる２層構造であっても良い。この場合、フッ化水素酸に対するエッチング速度がさらに低いポリＳｉがレジスト層３７と接触することによって、ＳｉＯ２層３５ａ、３５ｂ、３５ｃのエッチング時にレジスト層３７の剥がれが生じ難くなる。このような構成は、本発明のその他の実施形態においても同様に適用される。
第１実施形態の図２Ａ〜図２Ｗでは、Ｓｉ柱Ｈ１〜Ｈ６の中間にある不純物領域であるＮ＋領域２５ａ、２５ｂ、２５ｃ、２６ａ、２６ｃと、Ｐ＋領域２６ｂに接触する導体層４５ａ、４５ｂ、４５ｃ、４５ｄと、ＴｉＮ層３２ａ、３２ｂ、３２ｉに接触する導体層４７ａ、４７ｂ、４７ｃと、を同一のｉ層基板１３ａ上に形成した。しかしこれに限られず、本発明の技術的思想は導体層４５ａ、４５ｂ、４５ｃ、４５ｄと、ＴｉＮ層３２ａ、３２ｂ、３２ｉのいずれか一方、又は、両方を形成する場合にも適用可能である。
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術的思想の範囲内となる。
本発明に係る、ＳＧＴを有する半導体装置の製造方法によれば、高集積度な半導体装置が得られる。
ＩＶ１、ＩＶ２ インバータ回路
Ｐ１、Ｐ２ ＰチャネルＳＧＴ
Ｎ１、Ｎ２、Ｎ１１、Ｎ１２、Ｎ２１、Ｎ２２ ＮチャネルＳＧＴ
ＳＮ１、ＳＮ２ 選択ＮチャネルＳＧＴ
１ａ、１ｂ、１ｃ、１ｄ、３ａ、３ｂ、３ｃ、３ｄ、６ａ、６ｄ、８ａ、８ｂ、８ｃ、８ｄ、１５、２１ａ、２１ｂ、２５ａ、２５ｂ、２５ｃ、２６ａ、２６ｃ、３０ａ、３０ｂ、３０ｃ、３０ｄ、４９ａ、４９ｃ、６１ａ、６１ｃ、６３ａ、６３ｂ、７１ｂ、７２ｂ Ｎ＋領域
６ｂ、６ｃ、８ｂ、８ｃ、１９、２６ｂ、４９ｂ、６５、６７ｂ、７１ｂ、７２ａ Ｐ＋領域
Ｈ１、Ｈ２、Ｈ３、Ｈ４、Ｈ５、Ｈ６、Ｈ１０ａ、Ｈ１０ｂ Ｓｉ柱
１３、１３ａ、１３ｂ、６６ ｉ層基板
２ａ、２ｂ、２ｃ、２ｄ、７ａ、７ｂ、７ｃ、７ｄ ｉ層
４ａ、４ｂ、４ｃ、４ｄ、９ａ、９ｂ、９ｃ、９ｄ、３４ａ、３４ｂ、３４ｃ、３４ｄ、３４ｅ、３４ｆ、６８ａ、６８ｂ ゲートＳｉＯ２層
１４、１７、２３ａ、２３ｂ、２３ｃ、２８ａ、２８ｂ、２８ｃ、２８ｄ、２９ａ、２９ｂ、２９ｃ、３５ａ、３５ｂ、３５ｃ、３５ｄ、５０、５３、７５ ＳｉＯ２層
３２、３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅ、３２ｆ、３２ｇ、６９ａ、６９ｂ ＴｉＮ層
３６、４６、７５ ＳｉＮ層
４０ａ、４０ｂ、４０ｃ、４１ａ、４１ｂ、４１ｃ ＴｉＯ層
１８ａ、１８ｂ、２０、３７、４３、４８、６０、６１ａ、６１ｂ、６１ｃ、６１ｄ、６３、６３、６４、７０、７３、７６ レジスト層
４５ａ、４５ｂ、４５ｃ、４５ｄ、４７ａ、４７ｂ、４７ｃ、４７ｄ、６９ａ、６９ｂ、７８ 導体層
３８ａ、３８ｂ、３８ｃ、３９ａ、３９ｂ、３９ｃ、４４ａ、４４ｂ、４４ｃ、７７ａ、７７ｂ、６２ａ、６２ｂ、６２ｃ 開口部
５１ａ、５１ｂ、５１ｃ、５１ｄ、５４ａ、５４ｂ、６４ａ、６４ｂ、８０ａ、８０ｂ、８０ｃ、８０ｄ コンタクトホール
ＶＤＤ 電源端子
ＶＳＳ グランド端子
ＢＬt ビット線端子
ＢＬＢt 反転ビット線端子
ＷＬt ワード線端子
ＷＬ ワード線配線金属層
ＢＬ、ＢＬａ、ＢＬｂ ビット線配線金属層
ＢＬＢ、ＢＬＢａ、ＢＬＢｂ 反転ビット線配線金属層
Ｖｄｄ 電源配線金属層
Ｖｓｓ グランド配線金属層
Ｖｉｎ 入力配線金属層
Ｖｏｕｔ 出力配線金属層

Claims (9)

  1. 半導体基板上に半導体柱を形成する半導体柱形成工程と、
    前記半導体柱の下部に、ドナー不純物、又は、アクセプタ不純物を含む第１の不純物領域を形成する第１の不純物領域形成工程と、
    前記第１の不純物領域から上方に離間した前記半導体柱内に、前記第１の不純物領域と同じ導電型を有する第２の不純物領域を形成する第２の不純物領域形成工程と、
    前記半導体柱の外周において、少なくとも前記第１の不純物領域と前記第２の不純物領域との間に、第１のゲート絶縁層を形成する第１のゲート絶縁層形成工程と、
    前記第１のゲート絶縁層の外周に、第１のゲート導体層を形成する第１のゲート導体層形成工程と、
    前記半導体柱と前記第１のゲート導体層とを覆うように第１の絶縁層を形成する第１の絶縁層形成工程と、
    前記第１の絶縁層の外周であって、前記半導体基板上に、高さが前記半導体柱よりも低い第２の絶縁層を形成する第２の絶縁層形成工程と、
    前記第２の絶縁層上に、内部でフッ化水素イオンを発生するとともに、そのフッ化水素イオンを拡散させる特性を有するフッ化水素イオン拡散層を、所定の厚さに形成するフッ化水素イオン拡散層形成工程と、
    前記フッ化水素イオン拡散層に、フッ化水素ガスを供給するフッ化水素ガス供給工程と、
    前記フッ化水素イオン拡散層内に供給された前記フッ化水素ガスから前記フッ化水素イオン拡散層内で発生した前記フッ化水素イオンが、前記フッ化水素イオン拡散層と接触する前記第１の絶縁層の一部をエッチングする第１の絶縁層エッチング工程と、
    前記第１の絶縁層エッチング工程の後、前記フッ化水素イオン拡散層を除去するフッ化水素イオン拡散層除去工程と、を有し、
    一方がソースである場合に、他方がドレインである前記第１の不純物領域及び前記第２の不純物領域と、前記ドレイン及び前記ソース間のチャネルとなる、前記第１の不純物領域と前記第２の不純物領域との間の前記半導体柱と、前記第１のゲート絶縁層と、前記第１のゲート導体層と、からなるＳＧＴを形成する、
    ことを特徴とする、ＳＧＴを有する半導体装置の製造方法。
  2. 前記第２の不純物領域形成工程の後であって、前記フッ化水素イオン拡散層形成工程よりも前に、前記半導体柱において、前記第２の不純物領域上に、ドナー不純物又はアクセプタ不純物を含む第３の不純物領域を形成する第３の不純物領域形成工程をさらに有し、
    前記フッ化水素イオン拡散層形成工程では、前記フッ化水素イオン拡散層は、前記半導体柱の起立方向について、前記第２の不純物領域及び前記第３の不純物領域が形成されている部位をまたがる範囲に形成され、
    前記フッ化水素イオン拡散層除去工程の後、前記第１の絶縁層をマスクに用いて、前記第１のゲート導体層をエッチングする第１のゲート導体層エッチング工程をさらに有する、ことを特徴とする請求項１に記載のＳＧＴを有する半導体装置の製造方法。
  3. 前記第１のゲート導体層エッチング工程の後、前記第１の絶縁層及び前記第１のゲート導体層の一方、又は、両方をマスクに用いて、前記第１のゲート絶縁層をエッチングする第１のゲート絶縁層エッチング工程をさらに有する、ことを特徴とする請求項２に記載のＳＧＴを有する半導体装置の製造方法。
  4. 前記第２の絶縁層の頂部は、前記半導体柱内で前記第２の不純物領域が形成されている部位の前記半導体柱の起立方向の範囲内に位置しており、
    前記第１のゲート絶縁層エッチング工程の後、前記半導体柱内の露出した前記第２の不純物領域及び前記第３の不純物領域が形成されている部位を接続するように、第１の導体配線層を形成する第１の導体配線層形成工程をさらに有する、ことを特徴とする請求項３に記載のＳＧＴを有する半導体装置の製造方法。
  5. 前記第２の絶縁層の頂部及び前記第２の絶縁層の底部は、前記第１のゲート導体層が形成されている部位の前記半導体柱の起立方向の範囲内に位置しており、
    前記フッ化水素イオン拡散層除去工程の後、露出した前記第１のゲート導体層に接続される第２の導体配線層を形成する第２の導体配線層形成工程を有する、ことを特徴とする請求項１に記載のＳＧＴを有する半導体装置の製造方法。
  6. 前記半導体柱において、前記第２の不純物領域上に、ドナー不純物又はアクセプタ不純物を含む第３の不純物領域を形成する第３の不純物領域形成工程と、
    前記第３の不純物領域よりも上方に、前記第３の不純物領域と同じ導電型を有するドナー不純物又はアクセプタ不純物を含む第４の不純物領域を形成する第４の不純物領域形成工程と、
    前記半導体柱の外周において、少なくとも前記第３の不純物領域と前記第４の不純物領域との間に、前記第１のゲート絶縁層から分離した第２のゲート絶縁層を形成する第２のゲート絶縁層形成工程と、
    前記第２のゲート絶縁層の外周に、前記第１のゲート導体層から分離した第２のゲート導体層を形成する第２のゲート導体層形成工程と、を有する、
    ことを特徴とする請求項１に記載のＳＧＴを有する半導体装置の製造方法。
  7. 前記フッ化水素イオン拡散層形成工程では、前記フッ化水素イオン拡散層を、頂部が前記第３の不純物領域の前記半導体柱の起立方向の範囲内にあり、底部が前記第２の不純物領域の前記起立方向の範囲内にあり、かつ前記第１の絶縁層の外周方向の一部に接触するように形成し、
    前記フッ化水素イオン拡散層に、フッ化水素ガスを供給する第２のフッ化水素ガス供給工程と、
    前記フッ化水素イオン拡散層内に供給された前記フッ化水素ガスから前記フッ化水素イオン拡散層内で発生した前記フッ化水素イオンが、前記フッ化水素イオン拡散層と接触する前記第１の絶縁層の一部をエッチングする第２の絶縁層エッチング工程と、
    前記フッ化水素イオン拡散層除去工程の後、前記第１の絶縁層をマスクに用いて、前記第１のゲート導体層をエッチングし、その後、前記第１の絶縁層及び前記第１のゲート導体層の一方、又は、両方をマスクに用いて、前記第１のゲート絶縁層をエッチングする第３のゲート絶縁層エッチング工程と、を有する、
    ことを特徴とする請求項６に記載のＳＧＴを有する半導体装置の製造方法。
  8. 前記第１の不純物領域形成工程は、前記第１のゲート導体層形成工程の後に行う、
    ことを特徴とする請求項１に記載のＳＧＴを有する半導体装置の製造方法。
  9. 前記第２の不純物領域形成工程の後であって、前記フッ化水素イオン拡散層形成工程よりも前に、前記半導体柱において、前記第２の不純物領域上に、ドナー不純物又はアクセプタ不純物を含む第３の不純物領域を形成する第３の不純物領域形成工程を有し、
    前記フッ化水素イオン拡散層形成工程では、前記フッ化水素イオン拡散層を、頂部が前記第３の不純物領域の前記半導体柱の起立方向の範囲内にあり、底部が前記第２の不純物領域の前記起立方向の範囲内にあり、かつ前記第１の絶縁層の外周方向の一部に接触するように形成し、
    前記フッ化水素イオン拡散層に、フッ化水素ガスを供給する第２のフッ化水素ガス供給工程と、
    前記フッ化水素イオン拡散層内に供給された前記フッ化水素ガスから前記フッ化水素イオン拡散層内で発生した前記フッ化水素イオンが、前記フッ化水素イオン拡散層と接触する前記第１の絶縁層の一部をエッチングする第２の絶縁層エッチング工程と、
    前記フッ化水素イオン拡散層除去工程の後、前記第１の絶縁層をマスクに用いて、前記第１のゲート導体層をエッチングし、その後、前記第１の絶縁層及び前記第１のゲート導体層の一方、又は、両方をマスクに用いて、前記第１のゲート絶縁層をエッチングする第３のゲート絶縁層エッチング工程と、を有する、
    ことを特徴とする請求項１に記載のＳＧＴを有する半導体装置の製造方法。
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