JP2008016480A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】実施が困難な製造工程を用いずに集積度を向上させることができる半導体記憶装置（スタティックランダムアクセスメモリ）を提供する。
【解決手段】半導体基板１０に第１Ｎチャネルトランジスタ（ＤＴｒ１）と第１Ｐチャネルトランジスタ（ＬＴｒ１）を有して第１記憶ノードＮＤが構成される第１インバータと、第２Ｎチャネルトランジスタ（ＤＴｒ２）と第２Ｐチャネルトランジスタ（ＬＴｒ２）を有して第２記憶ノードＮＤが構成される第２インバータとを有するメモリセルが複数個集積され、第１記憶ノードＮＤである第１Ｐチャネルトランジスタ（ＬＴｒ１）のソースドレイン領域の半導体基板に、第２Ｐチャネルトランジスタ（ＬＴｒ２）を構成する第２ゲート電極２２ｂの下面が直接接して電通した構成とし、第２Ｐチャネルトランジスタ（ＬＴｒ２）のソースドレイン領域と第１ゲート電極２２ａの下面も同様とする。
【選択図】図１

Description

本発明は、半導体記憶装置及びその製造方法に関し、特に、ＳＲＡＭ（Static Random Access Memory）メモリセルを有する半導体装置及びその製造方法に関する。

半導体記憶装置としては、例えばＤＲＡＭ（Dynamic Random Access Memory）及びＳＲＡＭ（Static Random Access Memory）などが広く用いられている。
ＳＲＡＭのメモリセルは、いくつかのタイプが知られている。例えば、最小で2つのＰＭＯＳ（p-channel metal-oxide-semiconductor）トランジスタと4つのＮＭＯＳ（n-channel metal-oxide-semiconductor）トランジスタの計6つのＭＯＳＦＥＴ（MOS field effect transistor）から構成される。

ＳＲＡＭは、ＤＲＡＭのようなトランジスタ以外にメモリ専用のキャパシタなどが必要となる半導体記憶装置に比較して、ピュアロジックプロセスとの親和性も良く、また、ＤＲＡＭのような記憶データのリフレッシュ動作が不要で周辺回路を簡易化でき、高速アクセスが可能である利点を有し、キャッシュメモリや携帯端末のメモリなどの高速性や簡易性が要求される比較的小容量の記憶装置として広く使用されている。

図１２（ａ）は上記の６つのＭＯＳＦＥＴを有するメモリセルの等価回路図である。
例えば、２つのＰＭＯＳトランジスタであるロードトランジスタＬＴｒ１，２、２つのＮＭＯＳトランジスタであるドライバトランジスタＤＴｒ１，２、２つのＮＭＯＳトランジスタである転送トランジスタＴＴｒ１，２を有する。

ロードトランジスタＬＴｒ１とドライバトランジスタＤＴｒ１は、ドレインが一方の記憶ノードＮＤに、ゲートが他方の記憶ノードＮＤにそれぞれ接続されている。ロードトランジスタＬＴｒ１のソースは電源電圧Ｖ_Ｄに、ドライバトランジスタＤＴｒ１のソースは基準電位にそれぞれ接続されている。このロードトランジスタＬＴｒ１及びドライバトランジスタＤＴｒ１によって、他方の記憶ノードＮＤを入力、一方の記憶ノードＮＤを出力とする１つのＣＭＯＳインバータが形成されている。

また、ロードトランジスタＬＴｒ２とドライバトランジスタＤＴｒ２は、ドレインが他方の記憶ノードＮＤに、ゲートが一方の記憶ノードＮＤにそれぞれ接続されている。ロードトランジスタＬＴｒ２のソースは電源電圧Ｖ_Ｄに、ドライバトランジスタＤＴｒ２のソースは基準電位にそれぞれ接続されている。このロードトランジスタＬＴｒ２及びドライバトランジスタＤＴｒ２によって、一方の記憶ノードＮＤを入力、他方の記憶ノードＮＤを出力とする１つのＣＭＯＳインバータが形成されている。

上述したロードトランジスタＬＴｒ１及びドライバトランジスタＤＴｒ１によるＣＭＯＳインバータと、ロードトランジスタＬＴｒ２及びドライバトランジスタＤＴｒ２によるＣＭＯＳインバータとは、互いの入力及び出力がリング状に接続されており、これにより１つの記憶回路が構成されている。

また、転送トランジスタＴＴｒ１は、ゲートがワード線ＷＬに、ドレインがビット線ＢＬに、ソースが一方の記憶ノードＮＤにそれぞれ接続されている。もう１つの転送トランジスタＴＴｒ２は、ゲートがワード線ＷＬに、ドレインが反転ビット線ＢＬに、ソースが他方の記憶ノードＮＤにそれぞれ接続されている。

図１２（ｂ）は１つのメモリセルのレイアウトの一例を示す平面図である。
第１Ｐ型半導体領域Ｐ１、第２Ｐ型半導体領域Ｐ２、第１Ｎ型半導体領域Ｎ１及び第２Ｎ型半導体領域Ｎ２が素子分離領域Ｉで分離されている。
上記の各半導体領域上を横切るようにゲート電極（１０６ａ，１０６ｂ，１０６ｃ，１０６ｄ）が図示のレイアウトで形成され、さらに各ゲート電極の形成領域の除く領域の各半導体領域の表層部分にソースドレイン領域が形成されて、２つのＰＭＯＳトランジスタであるロードトランジスタＬＴｒ１，２、２つのＮＭＯＳトランジスタであるドライバトランジスタＤＴｒ１，２、２つのＮＭＯＳトランジスタである転送トランジスタＴＴｒ１，２がそれぞれ構成されている。

さらに、ドライバトランジスタＤＴｒ１のドレイン領域（転送トランジスタＬＴｒ１のソース領域）、ロードトランジスタＬＴｒ１のドレイン領域及びゲート電極１０６ｂが、コンタクトを介して共通の配線１０９により接続されて、一方の記憶ノードＮＤを構成する。
一方、ドライバトランジスタＤＴｒ２のドレイン領域（転送トランジスタＬＴｒ２のソース領域）、ロードトランジスタＬＴｒ２のドレイン領域及びゲート電極１０６ａが、コンタクトを介して共通の配線１０９ａにより接続されて、他方の記憶ノードＮＤを構成する。
上記以外のソースドレイン領域は、それぞれコンタクトを介して電源電圧Ｖ_Ｄ、基準電位、ビット線あるいは反転ビット線に接続されている。

上記のＳＲＡＭにおいて１メモリセルが６つのトランジスタを有しているため、１メモリセルあたりの面積をより小さくし、集積度を向上させることが大きな課題となっている。

上記のロードトランジスタＬＴｒ１のドレイン領域及びゲート電極１０６ｂと配線１０９との接続は、例えば、ロードトランジスタＬＴｒ１のドレイン領域及びゲート電極１０６ｂのそれぞれに対するコンタクトを開口して形成される。

図１３（ａ）は図１２（ｂ）中のＸ−Ｘ’における断面図である。
Ｐ型半導体基板１００に形成された素子分離絶縁膜１０１で分離された領域のＮ型ウェル１０２（第１Ｎ型半導体領域Ｎ１）上に、ゲート絶縁膜１０５ａ及びゲート電極１０６ａが積層して形成されている。ゲート電極１０６ａの両側部にはサイドウォール絶縁膜１０７ａが形成されている。サイドウォール絶縁膜１０７ａの両側部におけるＮ型ウェル１０２の表層部に高濃度にＰ型不純物を含有するソースドレイン領域１０４が形成されており、さらに、サイドウォール絶縁膜１０７ａの下部におけるＮ型ウェル１０２の表層部に、ソースドレイン領域１０４に接続して、ソースドレイン領域１０４よりも浅く、低濃度にＰ型不純物を含有するエクステンション領域１０３が形成されている。以上のようにして、図１２（ｂ）に示すようにＰＭＯＳトランジスタであるロードトランジスタＬＴｒ１が構成されている。

また、素子分離絶縁膜１０１上において、図１２（ｂ）に示すロードトランジスタＬＴｒ２とドライバトランジスタＤＴｒ２を構成するゲート絶縁膜１０５ｂ及びゲート電極１０６ｂが積層して形成され、ゲート電極１０６ｂの両側部にサイドウォール絶縁膜１０７ｂが形成されている。

上記のゲート電極１０６ａとゲート電極１０６ｂの上層に全面に上層絶縁層１０８が形成されており、ゲート電極に対するコンタクトホールＣＡと、ロードトランジスタＬＴｒ１のゲート電極１０６ａ側のソースドレイン領域１０４に対するコンタクトホールＣＢが開口され、これらに接続する配線１０９が形成されるが、ここで以下のような問題が生じる。

即ち、ゲート電極に対するコンタクトホールＣＡと、ロードトランジスタＬＴｒ１のゲート電極１０６ａ側のソースドレイン領域１０４に対するコンタクトホールＣＢの間にはゲート電極１０６ｂの側部にサイドウォール絶縁膜１０７ｂが形成されているため、ロードトランジスタＬＴｒ１のゲート電極１０６ａ側のソースドレイン領域１０４に対するコンタクトホールＣＢをゲート電極に対するコンタクトホールＣＡに近付けすぎると、例えばサイドウォール絶縁膜１０７ｂが上層絶縁層１０８を構成する酸化シリコンと異なって窒化シリコンなどで形成されていた場合、図１３（ａ）に示すように、コンタクトホールＣＢの開口がサイドウォール絶縁膜１０７ｂで停止してしまい、コンタクト接続が不可能という状態になってしまう。

あるいは、サイドウォール絶縁膜１０７ｂが上層絶縁層１０８と同じ酸化シリコンなどで形成されていた場合、コンタクトホールＣＢの開口はサイドウォール絶縁膜１０７ｂを突き抜け、さらには素子分離絶縁膜１０１まで開口してしまう場合がある。このような場合、コンタクトホール内の配線１０９がＮ型ウェル１０２に接してしまうと、電流リークが発生してＳＲＡＭのメモリセルの動作が悪化してしまう。

ＳＲＡＭのメモリセルのみを考慮した場合、サイドウォール絶縁膜の幅を狭くするなどの対策で、上記の問題を回避することも可能であるが、ＳＲＡＭのメモリセルをピュアロジックシステムの製造工程と整合させた場合、ＳＲＡＭメモリセルのトランジスタのゲート電極はピュアロジックシステムの最小線幅となり、ゲート電極間の距離なども含めてピュアロジックシステムのデザインルールに沿って形成される必要ガあるので、上記ようなサイドウォール絶縁膜の幅を狭くする対策も採用が難しい。
その結果として、メモリセルのサイズが決まってしてしまい、集積度の向上が困難となってしまう。

また、例えば特許文献１には、図１３（ｂ）に示すように、ゲート電極に対するコンタクトホールＣＡと、ロードトランジスタＬＴｒ１のゲート電極１０６ａ側のソースドレイン領域１０４に対するコンタクトホールＣＢを一つにしたシェアードコンタクトＣＣについての技術が開示されている。
しかし、この場合、ゲート電極１０６ｂ上とソースドレイン領域１０４となるシリコン基板上は開口させつつ、サイドウォール絶縁膜１０７ｂは残さなければならないので、製造工程の条件が狭く、実施するのが非常に困難である。
特開２００４−２２８０９号公報

本発明の目的は、実施が困難な製造工程を用いずに集積度を向上させることができる半導体記憶装置を提供することである。

上記の課題を解決するため、本発明の半導体記憶装置は、半導体基板に形成された第１Ｎチャネルトランジスタと第１Ｐチャネルトランジスタを有して第１記憶ノードが構成される第１インバータと、前記半導体基板に形成された第２Ｎチャネルトランジスタと第２Ｐチャネルトランジスタを有して第２記憶ノードが構成される第２インバータとを有するメモリセルが複数個集積された半導体記憶装置であって、前記第１記憶ノードである前記第１Ｐチャネルトランジスタのソースドレイン領域が形成された領域の前記半導体基板に、前記第２Ｎチャネルトランジスタと前記第２Ｐチャネルトランジスタを構成する第２ゲート電極の下面が直接接して電気的に接続されており、前記第２記憶ノードである前記第２Ｐチャネルトランジスタのソースドレイン領域が形成された領域の前記半導体基板に、前記第１Ｎチャネルトランジスタと前記第１Ｐチャネルトランジスタを構成する第１ゲート電極の下面が直接接して電気的に接続されている。

上記の本発明の半導体記憶装置は、半導体基板に形成された第１Ｎチャネルトランジスタと第１Ｐチャネルトランジスタを有して第１記憶ノードが構成される第１インバータと、半導体基板に形成された第２Ｎチャネルトランジスタと第２Ｐチャネルトランジスタを有して第２記憶ノードが構成される第２インバータとを有するメモリセルが複数個集積された半導体記憶装置であって、第１記憶ノードである第１Ｐチャネルトランジスタのソースドレイン領域が形成された領域の半導体基板に、第２Ｎチャネルトランジスタと第２Ｐチャネルトランジスタを構成する第２ゲート電極の下面が直接接して電気的に接続されている。また、第２記憶ノードである第２Ｐチャネルトランジスタのソースドレイン領域が形成された領域の半導体基板に、第１Ｎチャネルトランジスタと第１Ｐチャネルトランジスタを構成する第１ゲート電極の下面が直接接して電気的に接続されている。

また、上記の課題を解決するため、本発明の半導体記憶装置の製造方法は、半導体基板に形成された第１Ｎチャネルトランジスタと第１Ｐチャネルトランジスタを有して第１記憶ノードが構成される第１インバータと、前記半導体基板に形成された第２Ｎチャネルトランジスタと第２Ｐチャネルトランジスタを有して第２記憶ノードが構成される第２インバータとを有するメモリセルが複数個集積された半導体記憶装置の製造方法であって、前記第１Ｎチャネルトランジスタと前記第１Ｐチャネルトランジスタを構成する第１ゲート電極を、前記第１ゲート電極の下面が前記第２記憶ノードである前記第２Ｐチャネルトランジスタのソースドレイン領域が形成された領域の前記半導体基板に直接接するように形成し、前記第２Ｎチャネルトランジスタと前記第２Ｐチャネルトランジスタを構成する第２ゲート電極を、前記第２ゲート電極の下面が前記第１記憶ノードである前記第１Ｐチャネルトランジスタのソースドレイン領域が形成された領域の前記半導体基板に直接接するように形成する工程を有する。

上記の本発明の半導体記憶装置の製造方法は、半導体基板に形成された第１Ｎチャネルトランジスタと第１Ｐチャネルトランジスタを有して第１記憶ノードが構成される第１インバータと、半導体基板に形成された第２Ｎチャネルトランジスタと第２Ｐチャネルトランジスタを有して第２記憶ノードが構成される第２インバータとを有するメモリセルが複数個集積された半導体記憶装置の製造方法であって、第１Ｎチャネルトランジスタと第１Ｐチャネルトランジスタを構成する第１ゲート電極を、第１ゲート電極の下面が第２記憶ノードである第２Ｐチャネルトランジスタのソースドレイン領域が形成された領域の半導体基板に直接接するように形成し、第２Ｎチャネルトランジスタと第２Ｐチャネルトランジスタを構成する第２ゲート電極を、第２ゲート電極の下面が第１記憶ノードである第１Ｐチャネルトランジスタのソースドレイン領域が形成された領域の半導体基板に直接接するように形成する。

本発明の半導体記憶装置は、第１記憶ノード配線を形成するための第１コンタクトホールの開口を第１Ｐチャネルトランジスタのソースドレイン領域と第２ゲート電極の上面のいずれかに開口すればよく、また、第２記憶ノード配線を形成するための第２コンタクトホールの開口を第２Ｐチャネルトランジスタのソースドレイン領域と第１ゲート電極の上面のいずれかに開口すればよくなり、コンタクトホールの開口数を減らして、実施が困難な製造工程を用いずに集積度を向上させることができる。

本発明の半導体記憶装置の製造方法は、第１記憶ノード配線を形成するための第１コンタクトホールの開口を第１Ｐチャネルトランジスタのソースドレイン領域と第２ゲート電極の上面のいずれかに開口すればよく、また、第２記憶ノード配線を形成するための第２コンタクトホールの開口を第２Ｐチャネルトランジスタのソースドレイン領域と第１ゲート電極の上面のいずれかに開口すればよくなり、コンタクトホールの開口数を減らして、実施が困難な製造工程を用いずに集積度を向上させて製造することができる。

以下、本発明の実施形態に係る半導体記憶装置及びその製造方法について図面を参照して説明する。

第１実施形態
図１（ａ）は本実施形態に係る半導体記憶装置であるＳＲＡＭにおける６つのＭＯＳＦＥＴを有するメモリセルの等価回路図である。
例えば、２つのＰＭＯＳトランジスタである第１ロードトランジスタＬＴｒ１と第２ロードトランジスタＬＴｒ２、２つのＮＭＯＳトランジスタである第１ドライバトランジスタＤＴｒ１と第２ドライバトランジスタＤＴｒ２、２つのＮＭＯＳトランジスタである第１転送トランジスタＴＴｒ１と第２転送トランジスタＴＴｒ２を有する。

第１ロードトランジスタＬＴｒ１と第１ドライバトランジスタＤＴｒ１は、ドレインが第１記憶ノードＮＤに、ゲートが第２記憶ノードＮＤにそれぞれ接続されている。第１ロードトランジスタＬＴｒ１のソースは電源電圧Ｖ_Ｄに、第１ドライバトランジスタＤＴｒ１のソースは基準電位にそれぞれ接続されている。第１ロードトランジスタＬＴｒ１及び第１ドライバトランジスタＤＴｒ１によって、第２記憶ノードＮＤを入力、第１記憶ノードＮＤを出力とする第１ＣＭＯＳインバータが形成されている。

また、第２ロードトランジスタＬＴｒ２と第２ドライバトランジスタＤＴｒ２は、ドレインが第２記憶ノードＮＤに、ゲートが第１記憶ノードＮＤにそれぞれ接続されている。第２ロードトランジスタＬＴｒ２のソースは電源電圧Ｖ_Ｄに、第１ドライバトランジスタＤＴｒ２のソースは基準電位にそれぞれ接続されている。第２ロードトランジスタＬＴｒ２及び第２ドライバトランジスタＤＴｒ２によって、第１記憶ノードＮＤを入力、第２記憶ノードＮＤを出力とする第２ＣＭＯＳインバータが形成されている。

上述した第１ロードトランジスタＬＴｒ１及び第１ドライバトランジスタＤＴｒ１による第１ＣＭＯＳインバータと、第２ロードトランジスタＬＴｒ２及び第２ドライバトランジスタＤＴｒ２による第２ＣＭＯＳインバータとは、互いの入力及び出力がリング状に接続されており、これにより１つの記憶回路が構成されている。

また、第１転送トランジスタＴＴｒ１は、ゲートがワード線ＷＬに、ドレインがビット線ＢＬに、ソースが第１記憶ノードＮＤにそれぞれ接続されている。第２転送トランジスタＴＴｒ２は、ゲートがワード線ＷＬに、ドレインが反転ビット線ＢＬに、ソースが第２記憶ノードＮＤにそれぞれ接続されている。

図１（ｂ）は本実施形態に係るＳＲＡＭにおける１つのメモリセルのレイアウトを示す平面図である。
第１Ｐ型半導体領域Ｐ１、第２Ｐ型半導体領域Ｐ２、第１Ｎ型半導体領域Ｎ１及び第２Ｎ型半導体領域Ｎ２が素子分離領域Ｉで分離されている。第１Ｐ型半導体領域Ｐ１、第２Ｐ型半導体領域Ｐ２、第１Ｎ型半導体領域Ｎ１及び第２Ｎ型半導体領域Ｎ２は、それぞれ半導体基板に形成されたウェルあるいは半導体基板そのものから構成される。
上記の各半導体領域上を横切るように第１ゲート電極２２ａ、第２ゲート電極２２ｂ、第３ゲート電極２２ｃ，第４ゲート電極２２ｄが図示のレイアウトで形成され、さらに各ゲート電極の形成領域を除く領域の各半導体領域の表層部分にソースドレイン領域が形成されて、２つのＰＭＯＳトランジスタである第１及び第２ロードトランジスタＬＴｒ１，２、２つのＮＭＯＳトランジスタである第１及び第２ドライバトランジスタＤＴｒ１，２、２つのＮＭＯＳトランジスタである第１及び第２転送トランジスタＴＴｒ１，２がそれぞれ構成されている。

ここで、ＰＭＯＳトランジスタである第１ロードトランジスタＬＴｒ１のソースドレイン領域が形成された領域の半導体基板に、ＮＭＯＳトランジスタである第２ドライバトランジスタＤＴｒ２とＰＭＯＳトランジスタである第２ロードトランジスタを構成する第２ゲート電極２２ｂの下面において、第２ゲート電極２２ｂの下部における第２ゲート絶縁膜の一部が除去されて第１開口部Ｒ１が形成され、第１開口部Ｒ１を介して第２ゲート電極２２ｂが半導体基板に直接接して電気的に接続されている。
また、第１ドライバトランジスタＤＴｒ１のドレイン領域（第１転送トランジスタＬＴｒ１のソース領域）と第１ロードトランジスタＬＴｒ１のドレイン領域が、第１コンタクトＣ１を含むコンタクトを介して第１記憶ノード配線２６ａにより接続されている。
以上のようにして、第１ドライバトランジスタＤＴｒ１のドレイン領域と第１ロードトランジスタＬＴｒ１のドレイン領域を接続する第１記憶ノード配線２６ａが第１ロードトランジスタＬＴｒ１のソースドレイン領域を介して第１開口部Ｒ１において第２ゲート電極２２ｂに接続して、第１記憶ノードＮＤが構成されている。

一方、ＰＭＯＳトランジスタである第２ロードトランジスタＬＴｒ２のソースドレイン領域が形成された領域の半導体基板に、ＮＭＯＳトランジスタである第１ドライバトランジスタＤＴｒ１とＰＭＯＳトランジスタである第１ロードトランジスタを構成する第１ゲート電極２２ａの下面において、第１ゲート電極２２ａの下部における第１ゲート絶縁膜の一部が除去されて第２開口部Ｒ２が形成され、第２開口部Ｒ２を介して第１ゲート電極２２ａが半導体基板に直接接して電気的に接続されている。
また、第２ドライバトランジスタＤＴｒ２のドレイン領域（第２転送トランジスタＬＴｒ２のソース領域）と第２ロードトランジスタＬＴｒ２のドレイン領域が、第２コンタクトＣ２を含むコンタクトを介して第２記憶ノード配線２６ｂにより接続されている。
以上のようにして、第２ドライバトランジスタＤＴｒ２のドレイン領域と第２ロードトランジスタＬＴｒ２のドレイン領域を接続する第２記憶ノード配線２６ｂが第２ロードトランジスタＬＴｒ２のソースドレイン領域を介して第２開口部Ｒ２において第１ゲート電極２２ａに接続して、第２記憶ノードＮＤが構成されている。

上記以外のソースドレイン領域は、それぞれコンタクトを介して電源電圧Ｖ_Ｄ、基準電位、ビット線あるいは反転ビット線に接続されている。

図２は図１（ｂ）中のＸ−Ｘ’における断面図である。
Ｐ型半導体基板１０に形成された素子分離絶縁膜１１で分離された第１Ｎ型半導体領域１２（Ｎ１）上に、第１ゲート絶縁膜２０ａ及び第１ゲート電極２２ａが積層して形成されている。第１ゲート電極２２ａの両側部にはサイドウォール絶縁膜２４ａが形成されている。サイドウォール絶縁膜２４ａの両側部における第１Ｎ型半導体領域１２の表層部に高濃度にＰ型不純物を含有するソースドレイン領域１５が形成されており、さらに、サイドウォール絶縁膜２４ａの下部における第１Ｎ型半導体領域１２の表層部に、ソースドレイン領域１５に接続して、ソースドレイン領域１５よりも浅く、低濃度にＰ型不純物を含有するエクステンション領域１４が形成されている。以上のようにして、図１（ｂ）に示すようにＰＭＯＳトランジスタである第１ロードトランジスタＬＴｒ１が構成されている。

また、上記の第１Ｎ型半導体領域１２上において、図１（ｂ）に示す第２ロードトランジスタＬＴｒ２と第２ドライバトランジスタＤＴｒ２を構成する第２ゲート絶縁膜２０ｂ及び第２ゲート電極２２ｂが積層して形成され、第２ゲート電極２２ｂの両側部にサイドウォール絶縁膜２４ｂが形成されている。

ここで、第２ゲート電極２２ｂの下面において、第２ゲート電極２２ｂの下部における第２ゲート絶縁膜２０ｂの一部が除去されて第１開口部Ｒ１が形成されており、第１開口部Ｒ１を介して第２ゲート電極２２ｂが半導体基板１０の第１Ｎ型半導体領域１２に直接接しており、第２ゲート電極２２ｂの下面と第１Ｎ型半導体領域１２が接している領域において、第１Ｎ型半導体領域１２の表層部分に第１Ｐ型コンタクト層１３が形成されている。
さらに、サイドウォール絶縁膜２４ｂの下部における第１Ｎ型半導体領域１２の表層部に、上記の第１ロードトランジスタＬＴｒ１と同様のエクステンション領域１４が形成されている。
これにより、第２ゲート電極２２ｂが、第１開口部Ｒ１と、第１Ｐ型コンタクト層１３及びエクステンション領域１４を介して第１ロードトランジスタＬＴｒ１のソースドレイン領域１５と電気的に接続している構成となる。

また、上記の第１ゲート電極２２ａと第２ゲート電極２２ｂの上層に全面に上層絶縁層２５が形成されており、上層絶縁層２５に、第１ロードトランジスタＬＴｒ１のソースドレイン領域１５に対する第１コンタクトホールＣ１が開口され、第１コンタクトホールＣ１内に、第１ロードトランジスタＬＴｒのソースドレイン領域に接続する第１記憶ノード配線２６ａが形成されている。
第１記憶ノード配線２６ａは、図１（ｂ）に示すように第１ドライバトランジスタＤＴｒ１のドレイン領域と第１ロードトランジスタＬＴｒ１のドレイン領域を接続して形成されており、上記のように第１記憶ノード配線２６ａが第１ロードトランジスタＬＴｒ１のソースドレイン領域を介して第１開口部Ｒ１において第２ゲート電極２２ｂに接続して、第１記憶ノードＮＤが構成されている。

図１（ｂ）中のＹ−Ｙ’においても、図１（ｂ）中のＸ−Ｘ’中の断面である図２と同様の構成となっている。

本実施形態の半導体記憶装置であるＳＲＡＭは、第１記憶ノードである第１Ｐチャネルトランジスタ（第１ロードトランジスタ）のソースドレイン領域が形成された領域の半導体基板（第１Ｎ型半導体領域）に第２ゲート電極の下面が直接接し、第２記憶ノードである第２Ｐチャネルトランジスタ（第２ロードトランジスタ）のソースドレイン領域が形成された領域の半導体基板（第２Ｎ型半導体領域）に第１ゲート電極の下面が直接接しており、第１記憶ノード配線を形成するための第１コンタクトホールの開口を第１Ｐチャネルトランジスタのソースドレイン領域に１つ開口すればよく、また、第２記憶ノード配線を形成するための第２コンタクトホールの開口を第２Ｐチャネルトランジスタのソースドレイン領域に１つ開口すればよくなり、コンタクトホールの開口数を減らして、実施が困難な製造工程を用いずに集積度を向上させることができる。

次に、本実施形態に係る半導体記憶装置（ＳＲＡＭ）の製造方法について図面を参照して説明する。
まず、図３（ａ）に示すように、例えば、Ｐ型半導体基板１０に形成された素子分離絶縁膜１１で分離された第１Ｎ型半導体領域１２（Ｎ１）を形成し、例えば熱酸化法あるいはＣＶＤ（Chemical Vapor Deposition）などによりゲート絶縁膜２０を形成する。

次に、図３（ｂ）に示すように、例えば、フォトリソグラフィ工程により、後工程で形成する第２ゲート電極と半導体基板（第１N型半導体領域１２）が接する領域を開口するパターンのレジスト膜２１を形成し、レジスト膜２１をマスクとして例えばＲＩＥ（反応性イオンエッチング）などのエッチング処理を行って上記の開口パターンでゲート絶縁膜２０を除去し、第１開口部Ｒ１を形成する。

次に、図３（ｃ）に示すように、例えば、上記のレジスト膜２１をマスクとしてＰ型不純物をイオン注入して、第１Ｎ型半導体領域１２の表層部分に第１Ｐ型コンタクト層１３を形成する。この後、レジスト膜２１を除去した後に、必要に応じて８００℃〜１０００℃程度の熱処理を行って第１Ｐ型コンタクト層１３の不純物を活性化してもよい。
また、上記の第１開口部Ｒ１の形成工程とイオン注入による第１Ｐ型コンタクト層１３の形成工程の順序を入れ替えてもよい。

次に、図４（ａ）に示すように、例えば、ＣＶＤ法により全面にポリシリコンなどの導電性材料を堆積し、ゲート電極用層２２を形成する。
さらに、フォトリソグラフィ工程により、ゲート電極のパターンのレジスト膜２３を形成する。

次に、図４（ｂ）に示すように、例えば、レジスト膜２３をマスクとして例えばＲＩＥなどのエッチング処理を行って、第１ゲート電極２２ａ及び第２ゲート電極２２ｂにパターン加工する。第２ゲート電極２２ｂは、不図示の領域において第２ロードトランジスタＬＴｒ２及び第２ドライバトランジスタＤＴｒ２のゲート電極のパターンで加工する。
上記のエッチング処理時において、ゲート絶縁膜２０も同様のパターンで加工され、第１ゲート電極２２ａ下部の第１ゲート絶縁膜２０ａ、第２ゲート電極２２ｂ下部の第２ゲート絶縁膜２０ｂとする。

次に、図５（ａ）に示すように、例えば、第１ゲート電極２２ａ及び第２ゲート電極２２ｂをマスクとしてＰ型不純物をイオン注入し、第１ゲート電極２２ａ及び第２ゲート電極２２ｂの両側部における第１Ｎ型半導体領域の表層部分にエクステンション領域１４を形成する。

次に、図５（ｂ）に示すように、例えば、ＣＶＤ法などにより、第１ゲート電極２２ａ及び第２ゲート電極２２ｂを被覆して全面に酸化シリコン、窒化シリコンあるいはそれらの積層体などを堆積し、第１ゲート電極２２ａ及び第２ゲート電極２２ｂの側部の部分を残して除去するエッチバック処理を行って、第１ゲート電極２２ａ及び第２ゲート電極２２ｂの両側部にサイドウォール絶縁膜２４ａ，２４ｂを形成する。

次に、図６（ａ）に示すように、例えば、第１ゲート電極２２ａ、第２ゲート電極２２ｂ及びサイドウォール絶縁膜２４ａ，２４ｂをマスクとしてＰ型不純物をイオン注入し、サイドウォール絶縁膜２４ａの両側部における第１Ｎ型半導体領域１２の表層部にエクステンション領域１４より深く、かつ高濃度にＰ型不純物を含有するソースドレイン領域１５を形成する。この後、必要に応じて第１ゲート電極２２ａ、第２ゲート電極２２ｂ、ソースドレイン１５の表層に高融点金属シリサイドを形成してもよい。これには、例えば自己整合的に形成するサリサイドプロセスを用いることができる。

上記のように、第２ゲート電極２２ｂの下面において、第２ゲート電極２２ｂの下部における第２ゲート絶縁膜２０ｂの一部を除去して第１開口部Ｒ１を形成し、第１開口部Ｒ１を介して第２ゲート電極２２ｂが半導体基板１０の第１Ｎ型半導体領域１２に直接接するように形成し、さらに第２ゲート電極２２ｂの下面と第１Ｎ型半導体領域１２が接している領域において、第１Ｎ型半導体領域１２の表層部分に第１Ｐ型コンタクト層１３を形成し、さらに第２ゲート電極２２ｂの両側部にもエクステンション領域１４を形成していることから、第２ゲート電極２２ｂを、第１開口部Ｒ１と、第１Ｐ型コンタクト層１３及びエクステンション領域１４を介して第１ロードトランジスタＬＴｒ１のソースドレイン領域１５電気的に接続して形成することができる。

次に、図６（ｂ）に示すように、例えば、ＣＶＤ法などにより、第１ゲート電極２２ａと第２ゲート電極２２ｂの上層に全面に酸化シリコンなどを堆積させて上層絶縁層２５を形成し、フォトリソグラフィ工程により第１ロードトランジスタＬＴｒ１のソースドレイン領域１５に対するコンタクトホールを開口するパターンのレジスト膜をパターン形成し、ＲＩＥなどのエッチング処理を行って、上層絶縁層２５に第１ロードトランジスタＬＴｒ１のソースドレイン領域１５に対する第１コンタクトホールＣ１を開口する。

次に、図２に示すように、例えば、第１コンタクトホールＣ１内を埋め込み、上層絶縁層２５上に導電性材料を堆積し、エッチングなどで所定のパターンに加工することで、第１ロードトランジスタＬＴｒのソースドレイン領域に接続する第１記憶ノード配線２６ａを形成する。
以上で、図２に示す構成の本実施形態に係る半導体記憶装置（ＳＲＡＭ）を製造することができる。

上記の本実施形態に係る半導体記憶装置の製造方法によれば、第１記憶ノードである第１Ｐチャネルトランジスタ（第１ロードトランジスタ）のソースドレイン領域が形成された領域の半導体基板（第１Ｎ型半導体領域）に第２ゲート電極の下面が直接接するように形成し、第２記憶ノードである第２Ｐチャネルトランジスタ（第２ロードトランジスタ）のソースドレイン領域が形成された領域の半導体基板（第２Ｎ型半導体領域）に第１ゲート電極の下面が直接接するように形成しており、第１記憶ノード配線を形成するための第１コンタクトホールの開口を第１Ｐチャネルトランジスタのソースドレイン領域に１つ開口すればよく、また、第２記憶ノード配線を形成するための第２コンタクトホールの開口を第２Ｐチャネルトランジスタのソースドレイン領域に１つ開口すればよくなり、コンタクトホールの開口数を減らして、実施が困難な製造工程を用いずに集積度を向上させることができる。

上記のゲート電極用層２２をパターン加工して第１ゲート電極２２ａ及び第２ゲート電極２２ｂを形成する工程において、ゲート電極用層２２の下層のゲート絶縁膜２０はエッチングストッパとして機能する。従って、第１開口部Ｒ１が第２ゲート電極２２ｂのパタ０んよりも広く形成されていると、第２ゲート電極２２ｂをパターン加工する際に基板までエッチングしてしまうので、第１開口部Ｒ１のパターンは第２ゲート電極２２ｂのパターンよりも幅を狭くしておく必要がある。

上記の第１Ｐ型コンタクト層１３は、第２ゲート電極２２ｂからのＰ型不純物の固相拡散によって形成してもよい。この場合、ゲート電極用層の形成後に、拡散のアニール処理を行って不純物を活性領域まで拡散させる。
また、上記のようなイオン注入と、第２ゲート電極２２ｂからのＰ型不純物の固相拡散を併用してもよい。イオン注入によるＰ型コンタクト層に固相拡散させることで、抵抗をさらに下げることができる。

図１（ｂ）中のＹ−Ｙ’においても、図１（ｂ）中のＸ−Ｘ’中の断面に対応する上記の実施形態と同様にして製造することができる。

第２実施形態
図７（ａ）は本実施形態に係るＳＲＡＭにおける１つのメモリセルのレイアウトを示す平面図であり、図７（ｂ）は図７（ａ）中のＸ−Ｘ’における断面図である。
本実施形態に係る半導体記憶装置は、実質的に第１実施形態と同様であるが、第１記憶ノード配線を形成するための第１コンタクトホールＣ１の開口を第２ゲート電極２２ｂの上面に開口し、第２記憶ノード配線を形成するための第２コンタクトホールＣ２の開口を第１ゲート電極２２ａの上面に開口していることが異なる。

上記のように、本実施形態の半導体記憶装置であるＳＲＡＭは、第１記憶ノードである第１Ｐチャネルトランジスタ（第１ロードトランジスタ）のソースドレイン領域が形成された領域の半導体基板（第１Ｎ型半導体領域）に第２ゲート電極の下面が直接接し、第２記憶ノードである第２Ｐチャネルトランジスタ（第２ロードトランジスタ）のソースドレイン領域が形成された領域の半導体基板（第２Ｎ型半導体領域）に第１ゲート電極の下面が直接接しており、第１記憶ノード配線を形成するための第１コンタクトホールの開口を第１Ｐチャネルトランジスタのソースドレイン領域と第２ゲート電極の上面のいずれかに開口すればよく、また、第２記憶ノード配線を形成するための第２コンタクトホールの開口を第２Ｐチャネルトランジスタのソースドレイン領域と第１ゲート電極の上面のいずれかに開口すればよくなり、コンタクトホールの開口数を減らして、実施が困難な製造工程を用いずに集積度を向上させることができる。

第３実施形態
図８（ａ）は本実施形態に係るＳＲＡＭにおける１つのメモリセルのレイアウトを示す平面図であり、図８（ｂ）は図８（ａ）中のＸ−Ｘ’における断面図である。
本実施形態に係る半導体記憶装置は、実質的に第１実施形態と同様であるが、第１記憶ノード配線を形成するための第１コンタクトホールＣ１の開口を第１Ｐチャネルトランジスタのソースドレイン領域から第２ゲート電極２２ｂの上面まで開口するシェアードコンタクトとし、第２記憶ノード配線を形成するための第２コンタクトホールＣ２の開口を第２Ｐチャネルトランジスタのソースドレイン領域から第１ゲート電極２２ａの上面まで開口するシェアードコンタクトとしていることが異なる。

本実施形態の半導体記憶装置であるＳＲＡＭでは、上記のようにシェアードコンタクトを開口する工程において、サイドウォール絶縁膜が除去されても基板側までエッチングされたりリークが発生するなどの問題がなく、従来のシェアードコンタクトのように製造工程の条件が狭くなく、実施するのが容易なプロセスとなっている。
上記の第１及び第２実施形態と同様に、コンタクトホールの開口数を減らして、実施が困難な製造工程を用いずに集積度を向上させることができる。

第４実施形態
図９（ａ）は本実施形態に係るＳＲＡＭにおける１つのメモリセルのレイアウトを示す平面図であり、図９（ｂ）は図９（ａ）中のＸ−Ｘ’における断面図である。
第２ゲート電極２２ｂを含めてゲート電極を非常に細いパターンで形成するプロセスの場合、第２ゲート電極２２ｂと半導体基板を接触させる第１開口部Ｒ１も非常に細くなり、開口工程の難易度が高く、第２ゲート電極２２ｂと半導体基板のコンタクト抵抗が高くなってしまう場合がある。
本実施形態に係る半導体記憶装置は、実質的に第２実施形態と同様であるが、第２ゲート電極２２ｂのパターンを一部第１Ｎ型半導体領域Ｎ１（１２）のパターンに沿ってより広い領域に形成することで、第２ゲート電極２２ｂと一部第１Ｎ型半導体領域が重なっている領域を広げ、第１開口部Ｒ１の面積をより広く確保することを可能にしたものである。

上記の第１〜３実施形態と同様に、コンタクトホールの開口数を減らして、実施が困難な製造工程を用いずに集積度を向上させることができる。

第５実施形態
図１０は本実施形態に係るＳＲＡＭの断面図である。平面図は第１実施形態と同様であり、図２（ｂ）中のＸ−Ｘ’における断面図に相当する。
本実施形態に係る半導体記憶装置は、実質的に第１実施形態と同様であるが、半導体基板として、基板１０ａに形成されたボトム絶縁層１０ｂ上に第１Ｎ型半導体層１２などの半導体層が設けられてなる、いわゆるＳＯＩ（Silicon On Insulator）基板であることが異なる。

本実施形態にように、基板としてＳＯＩ基板を用いた場合には、第１Ｎ型半導体領域などへのリークの問題は解消でき、上記の第１〜４実施形態と同様にして、コンタクトホールの開口数を減らして、実施が困難な製造工程を用いずに集積度を向上させることができる。
本実施形態は、上記の第１〜４実施形態のいずれの実施形態に対しても適用可能である。

第６実施形態
図１１は本実施形態に係るＳＲＡＭの断面図である。平面図は第４実施形態と同様であり、図９（ｂ）中のＸ−Ｘ’における断面図に相当する。
本実施形態に係る半導体記憶装置は、実質的に第５実施形態と同様であるが、半導体基板としてＳＯＩ基板が用いられており、さらに第１Ｐ型コンタクト層１３が形成されていないことが異なる。

従来方法において、第２ゲート電極２２ｂと半導体基板を接触させる領域のゲート絶縁膜を除去して第１開口部Ｒ１などの開口部を形成するだけで、エクステンション領域１４と第２ゲート電極２２ｂとのオーバーラップ部分が存在しているので、特に上記実施形態のように第１Ｐ型コンタクト層１３を形成しなくてもエクステンション領域１４と第２ゲート電極２２ｂを電気的に接続させることが可能である。
また、第２ゲート電極２２ｂから第１Ｎ型半導体領域１２へのリークが生じたとしても、素子分離絶縁膜１１はボトム絶縁膜１０ｂまで貫通して形成されており、ソースドレインもボトム絶縁膜まで拡散しているため、問題にはならない。
上記の第１〜５実施形態と同様にして、コンタクトホールの開口数を減らして、実施が困難な製造工程を用いずに集積度を向上させることができる。
本実施形態は、上記の第１〜５実施形態のいずれの実施形態に対しても適用可能である。

本発明は上記の実施形態に限定されない。
例えば、第１ロードトランジスタのソースドレイン領域と第２ゲート電極に対するコンタクトは、いずれか一方に対して形成されていればよく、あるいは両者に対して開口するシェアードコンタクトとすることができる。
また、例えば半導体基板は通常のバルク基板でもＳＯＩ基板でも可能である。
上記の実施形態においては１メモリセルが６個のＭＯＳＦＥＴを有するＳＲＡＭに適用したが、これに限らず、より多くの、あるいは少ないＭＯＳＦＥＴを有するＳＲＡＭにも適用できる。
その他、本発明の観点を逸脱しない範囲で、種々の変更が可能である。

本発明の半導体記憶装置は、例えば１メモリセルが６個のＭＯＳＦＥＴを有するＳＲＡＭに適用できる。

本発明の半導体記憶装置の製造方法は、例えば１メモリセルが６個のＭＯＳＦＥＴを有するＳＲＡＭの製造方法に適用できる。

図１（ａ）は本発明の第１実施形態に係る半導体記憶装置であるＳＲＡＭにおける６つのＭＯＳＦＥＴを有するメモリセルの等価回路図であり、図１（ｂ）は本発明の第１実施形態に係るＳＲＡＭにおける１つのメモリセルのレイアウトを示す平面図である。 図２は図１（ｂ）中のＸ−Ｘ’における断面図である。 図３（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体記憶装置の製造方法の製造工程を示す断面図である。 図４（ａ）及び図４（ｂ）は本発明の第１実施形態に係る半導体記憶装置の製造方法の製造工程を示す断面図である。 図５（ａ）及び図５（ｂ）は本発明の第１実施形態に係る半導体記憶装置の製造方法の製造工程を示す断面図である。 図６（ａ）及び図６（ｂ）は本発明の第１実施形態に係る半導体記憶装置の製造方法の製造工程を示す断面図である。 図７（ａ）は本発明の第２実施形態に係るＳＲＡＭにおける１つのメモリセルのレイアウトを示す平面図であり、図７（ｂ）は図７（ａ）中のＸ−Ｘ’における断面図である。 図８（ａ）は本発明の第３実施形態に係るＳＲＡＭにおける１つのメモリセルのレイアウトを示す平面図であり、図８（ｂ）は図８（ａ）中のＸ−Ｘ’における断面図である。 図９（ａ）は本発明の第４実施形態に係るＳＲＡＭにおける１つのメモリセルのレイアウトを示す平面図であり、図９（ｂ）は図９（ａ）中のＸ−Ｘ’における断面図である。 図１０は本発明の第５実施形態に係るＳＲＡＭの断面図である。 図１１は本発明の第６実施形態に係るＳＲＡＭの断面図である。 図１２（ａ）は従来例に係る６つのＭＯＳＦＥＴを有するメモリセルの等価回路図であり、図１２（ｂ）は１つのメモリセルのレイアウトの一例を示す平面図である。 図１３（ａ）は従来例の問題点を示す図１２（ｂ）中のＸ−Ｘ’における断面図であり、図１３（ｂ）は図１３（ａ）においてシェアードコンタクトとした断面図である。

符号の説明

１０…Ｐ型半導体基板、１０ａ…基板、１０ｂ…ボトム絶縁層、１１…素子分離絶縁膜、１２…第１Ｎ型半導体領域、１３…第１Ｐ型コンタクト層、１４…エクステンション領域、１５…ソースドレイン領域、２０…ゲート絶縁膜、２０ａ…第１ゲート絶縁膜、２０ｂ…第２ゲート絶縁膜、２１…レジスト膜、２２…ゲート電極用層、２２ａ…第１ゲート電極、２２ｂ…第２ゲート電極、２２ｃ…第３ゲート電極、２２ｄ…第４ゲート電極、２３…レジスト膜、２４ａ，２４ｂ…サイドウォール絶縁膜、２５…上層絶縁層、２６ａ…第１記憶ノード配線、２６ｂ…第２記憶ノード配線、Ｐ１…第１Ｐ型半導体領域、Ｐ２…第２Ｐ型半導体領域、Ｎ１…第１Ｎ型半導体領域、Ｎ２…第２Ｎ型半導体領域、ＬＴｒ１…第１ロードトランジスタ、ＬＴｒ２…第２ロードトランジスタ、ＤＴｒ１…第１ドライバトランジスタ、ＤＴｒ２…第２ドライバトランジスタ、ＴＴｒ１…第１転送トランジスタ、ＴＴｒ２…第２転送トランジスタ、Ｉ…素子分離絶縁膜、Ｒ１…第１開口部、Ｒ２…第２開口部、Ｃ１…第１コンタクトホール、Ｃ２…第２コンタクトホール、ＷＬ…ワード線、ＢＬ…ビット線、ＢＬ…反転ビット線、ＮＤ…第１記憶ノード、ＮＤ…第２記憶ノード

Claims (16)

1. 半導体基板に形成された第１Ｎチャネルトランジスタと第１Ｐチャネルトランジスタを有して第１記憶ノードが構成される第１インバータと、前記半導体基板に形成された第２Ｎチャネルトランジスタと第２Ｐチャネルトランジスタを有して第２記憶ノードが構成される第２インバータとを有するメモリセルが複数個集積された半導体記憶装置であって、
   前記第１記憶ノードである前記第１Ｐチャネルトランジスタのソースドレイン領域が形成された領域の前記半導体基板に、前記第２Ｎチャネルトランジスタと前記第２Ｐチャネルトランジスタを構成する第２ゲート電極の下面が直接接して電気的に接続されており、
   前記第２記憶ノードである前記第２Ｐチャネルトランジスタのソースドレイン領域が形成された領域の前記半導体基板に、前記第１Ｎチャネルトランジスタと前記第１Ｐチャネルトランジスタを構成する第１ゲート電極の下面が直接接して電気的に接続されている
   半導体記憶装置。
2. 前記第２ゲート電極の下部に形成された第２ゲート絶縁膜の一部が除去されて、前記第２ゲート電極の下面が前記第１記憶ノードである前記第１Ｐチャネルトランジスタのソースドレイン領域が形成された前記半導体基板に直接接しており、
   前記第１ゲート電極の下部に形成された第１ゲート絶縁膜の一部が除去されて、前記第１ゲート電極の下面が前記第２記憶ノードである前記第２Ｐチャネルトランジスタのソースドレイン領域が形成された前記半導体基板に直接接している
   請求項１に記載の半導体記憶装置。
3. 前記第２ゲート電極の下面と前記半導体基板が接している領域において、前記半導体基板の表層部分に第１Ｐ型コンタクト層が形成されており、
   前記第１ゲート電極の下面と前記半導体基板が接している領域において、前記半導体基板の表層部分に第２Ｐ型コンタクト層が形成されている
   請求項１に記載の半導体記憶装置。
4. 前記半導体基板が、基板に形成されたボトム絶縁層上に半導体層が設けられてなる基板である
   請求項１に記載の半導体記憶装置。
5. 前記第１Ｎチャネルトランジスタ、前記第１Ｐチャネルトランジスタ、前記第２Ｎチャネルトランジスタ及び前記第２Ｐチャネルトランジスタの上層に上層絶縁層が形成されており、
   前記上層絶縁層に、前記第１記憶ノードである前記第１Ｐチャネルトランジスタのソースドレイン領域に対する第１コンタクトホールが開口され、前記第１コンタクトホール内に、前記第１Ｐチャネルトランジスタのソースドレイン領域を介して前記第２ゲート電極に接続する第１記憶ノード配線が形成されており、
   前記上層絶縁層に、前記第２記憶ノードである前記第２Ｐチャネルトランジスタのソースドレイン領域に対する第２コンタクトホールが開口され、前記第２コンタクトホール内に、前記第２Ｐチャネルトランジスタのソースドレイン領域を介して前記第１ゲート電極に接続する第２記憶ノード配線が形成されている
   請求項１に記載の半導体記憶装置。
6. 前記第１Ｎチャネルトランジスタ、前記第１Ｐチャネルトランジスタ、前記第２Ｎチャネルトランジスタ及び前記第２Ｐチャネルトランジスタの上層に上層絶縁層が形成されており、
   前記上層絶縁層に、前記第１記憶ノードである前記第２ゲート電極の上面に対する第１コンタクトホールが開口され、前記第１コンタクトホール内に、前記第２ゲート電極を介して前記第１Ｐチャネルトランジスタのソースドレイン領域に接続する第１記憶ノード配線が形成されており、
   前記上層絶縁層に、前記第２記憶ノードである前記第１ゲート電極の上面に対する第２コンタクトホールが開口され、前記第２コンタクトホール内に、前記第１ゲート電極を解して前記第２Ｐチャネルトランジスタのソースドレイン領域に接続する第２記憶ノード配線が形成されている
   請求項１に記載の半導体記憶装置。
7. 前記第１Ｎチャネルトランジスタ、前記第１Ｐチャネルトランジスタ、前記第２Ｎチャネルトランジスタ及び前記第２Ｐチャネルトランジスタの上層に上層絶縁層が形成されており、
   前記上層絶縁層に、前記第１記憶ノードである前記第１Ｐチャネルトランジスタのソースドレイン領域及び前記第２ゲート電極の上面に対する第１コンタクトホールが開口され、前記第１コンタクトホール内に第１記憶ノード配線が形成されており、
   前記上層絶縁層に、前記第２記憶ノードである前記第２Ｐチャネルトランジスタのソースドレイン領域及び前記第１ゲート電極の上面に対する第２コンタクトホールが開口され、前記第２コンタクトホール内に第２記憶ノード配線が形成されている
   請求項１に記載の半導体記憶装置。
8. 半導体基板に形成された第１Ｎチャネルトランジスタと第１Ｐチャネルトランジスタを有して第１記憶ノードが構成される第１インバータと、前記半導体基板に形成された第２Ｎチャネルトランジスタと第２Ｐチャネルトランジスタを有して第２記憶ノードが構成される第２インバータとを有するメモリセルが複数個集積された半導体記憶装置の製造方法であって、
   前記第１Ｎチャネルトランジスタと前記第１Ｐチャネルトランジスタを構成する第１ゲート電極を、前記第１ゲート電極の下面が前記第２記憶ノードである前記第２Ｐチャネルトランジスタのソースドレイン領域が形成された領域の前記半導体基板に直接接するように形成し、前記第２Ｎチャネルトランジスタと前記第２Ｐチャネルトランジスタを構成する第２ゲート電極を、前記第２ゲート電極の下面が前記第１記憶ノードである前記第１Ｐチャネルトランジスタのソースドレイン領域が形成された領域の前記半導体基板に直接接するように形成する工程を有する
   半導体記憶装置の製造方法。
9. 前記第１ゲート電極及び前記第２ゲート電極を形成する工程の前に、前記第１ゲート電極の下部に形成された第１ゲート絶縁膜の一部及び前記第２ゲート電極の下部に形成された第２ゲート絶縁膜の一部を除去する工程をさらに有する
   請求項８に記載の半導体記憶装置の製造方法。
10. 前記第２ゲート電極の下面と前記半導体基板が接している領域において、前記半導体基板の表層部分に第１Ｐ型コンタクト層を形成し、前記第１ゲート電極の下面と前記半導体基板が接している領域において、前記半導体基板の表層部分に第２Ｐ型コンタクト層が形成する工程をさらに有する
    請求項８に記載の半導体記憶装置の製造方法。
11. 前記第１Ｐ型コンタクト層及び前記第２Ｐ型コンタクト層を形成する工程として、前記第１Ｐ型コンタクト層及び前記第２Ｐ型コンタクト層となる領域の前記半導体基板の表層部分にＰ型不純物をイオン注入する
    請求項１０に記載の半導体記憶装置の製造方法。
12. 前記第１Ｐ型コンタクト層及び前記第２Ｐ型コンタクト層を形成する工程として、前記第１Ｐ型コンタクト層及び前記第２Ｐ型コンタクト層となる領域の前記半導体基板の表層部分に前記第１ゲート電極及び前記第２ゲート電極からＰ型不純物を拡散させる
    請求項１０に記載の半導体記憶装置の製造方法。
13. 前記半導体基板として、基板に形成されたボトム絶縁層上に半導体層が設けられてなる基板を用いる
    請求項８に記載の半導体記憶装置の製造方法。
14. 前記第１Ｎチャネルトランジスタ、前記第１Ｐチャネルトランジスタ、前記第２Ｎチャネルトランジスタ及び前記第２Ｐチャネルトランジスタの上層に上層絶縁層を形成する工程と、
    前記上層絶縁層に、前記第１記憶ノードである前記第１Ｐチャネルトランジスタのソースドレイン領域に対する第１コンタクトホールと前記第２記憶ノードである前記第２Ｐチャネルトランジスタのソースドレイン領域に対する第２コンタクトホールを開口する工程と、
    前記第１コンタクトホール内に、前記第１Ｐチャネルトランジスタのソースドレイン領域を介して前記第２ゲート電極に接続する第１記憶ノード配線を形成し、前記第２コンタクトホール内に、前記第２Ｐチャネルトランジスタのソースドレイン領域を介して前記第１ゲート電極に接続する第２記憶ノード配線を形成工程と
    をさらに有する請求項８に記載の半導体記憶装置の製造方法。
15. 前記第１Ｎチャネルトランジスタ、前記第１Ｐチャネルトランジスタ、前記第２Ｎチャネルトランジスタ及び前記第２Ｐチャネルトランジスタの上層に上層絶縁層を形成する工程と、
    前記上層絶縁層に、前記第１記憶ノードである前記第２ゲート電極の上面に対する第１コンタクトホールを開口し、前記上層絶縁層に、前記第２記憶ノードである前記第１ゲート電極の上面に対する第２コンタクトホールが開口する工程と、
    前記第１コンタクトホール内に、前記第２ゲート電極を介して前記第１Ｐチャネルトランジスタのソースドレイン領域に接続する第１記憶ノード配線を形成し、前記第２コンタクトホール内に、前記第１ゲート電極を解して前記第２Ｐチャネルトランジスタのソースドレイン領域に接続する第２記憶ノード配線を形成する工程と
    をさらに有する請求項８に記載の半導体記憶装置の製造方法。
16. 前記第１Ｎチャネルトランジスタ、前記第１Ｐチャネルトランジスタ、前記第２Ｎチャネルトランジスタ及び前記第２Ｐチャネルトランジスタの上層に上層絶縁層を形成する工程と、
    前記上層絶縁層に、前記第１記憶ノードである前記第１Ｐチャネルトランジスタのソースドレイン領域及び前記第２ゲート電極の上面に対する第１コンタクトホールを開口し、前記第２記憶ノードである前記第２Ｐチャネルトランジスタのソースドレイン領域及び前記第１ゲート電極の上面に対する第２コンタクトホールが開口する工程と、
    前記第１コンタクトホール内に第１記憶ノード配線が形成し、前記第２コンタクトホール内に第２記憶ノード配線を形成する工程と
    をさらに有する請求項８に記載の半導体記憶装置の製造方法。
    

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