JP2005197575A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2005197575A JP2005197575A JP2004004100A JP2004004100A JP2005197575A JP 2005197575 A JP2005197575 A JP 2005197575A JP 2004004100 A JP2004004100 A JP 2004004100A JP 2004004100 A JP2004004100 A JP 2004004100A JP 2005197575 A JP2005197575 A JP 2005197575A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- gate electrode
- region
- forming
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Abstract
【解決手段】 SRAMメモリセル2aのノード部分に挿入する抵抗体R1を、ゲート電極パターン7bの直下のゲート酸化膜6に開口部8を設けて半導体基板1と直接接続し、ソース/ドレイン領域9と内部で接続する構成とする。これに伴い、上部の電極は、シェアードコンタクトとせず、抵抗体R1を介してゲート電極パターン7bと接続する構成とする。別途に不純物を導入して電気的接続を確実にしたり、抵抗値の調整を行うことができる。
【選択図】 図3
Description
ところで、このようなSRAMにおいては、外部から入射する中性子線やα線等により記憶内容が変化するソフトエラーの発生が問題となっている。このソフトエラーはSRAMメモリセル回路のノード部に抵抗またはキャパシタを挿入することで低減させることができることがわかっている。
これによって、サリサイド工程で形成するシリサイドよりも高抵抗とすることができるので、ソフトエラー対策の構成としては優れたものとなるが、上記した従来構成のものでは、このため製造工程としてタングステン膜を1層余分に形成することになるので、工程数が増加しコストアップになるという点で実用的な採用が難しいという問題がある。
また、本発明の半導体装置の製造方法は、半導体基板上に素子分離領域とこの素子分離領域に囲まれた素子領域を形成する工程と、前記半導体基板の表面に絶縁膜を形成する工程と、前記絶縁膜に前記半導体基板内に形成する抵抗要素と電気的接続をするための開口部を形成する工程と、前記絶縁膜上および前記開口部に接触するようにゲート電極パターンを形成する工程と、前記素子領域にSRAMメモリセルを構成するMOSトランジスタのソース/ドレイン領域を形成する工程とを備え、前記ソース/ドレイン領域を形成する工程では、メモリセルを構成するインバータ回路の入力端子を構成するゲート電極パターンと出力端子を構成するソース/ドレイン領域とを前記半導体基板の内部を介した状態で接続するように形成するところに特徴を有する。
この工程を採用することにより、開口部を形成する際に絶縁膜をパターニングするのに直接絶縁膜にフォトリソグラフィ処理でフォトレジストを塗布することを避けて開口部を形成することができるようになる。
この工程を採用することにより、半導体基板内に形成する抵抗要素について電気的接続を確実にしつつ、イオン注入量を調整することでその抵抗値の調整も図ることができ、確実に抵抗要素を付加し且つ適正な抵抗値の設定を行うことができるようになる。
また、本発明の半導体装置の製造方法によれば、SRAMメモリセルを形成する工程において、大幅なレイアウト変更や工程数の大幅な追加をすることなく、抵抗要素を作りこむことができ、低コストで為し得る。また、絶縁膜に開口部を形成する際に絶縁膜にフォトレジストなどを接触させることなく清浄な状態にして加工をすることができる。さらに、電気的接続もイオン注入処理工程を追加することで濃度調整を行うことができるので、安定した電気的特性を有するものを製造することができるようになる。
以下本発明の第1の実施形態について図1ないし図7を参照して説明する。
図1は半導体基板1の主表面側に形成された2個の隣接するSRAMメモリセル2a、2bを示す平面図であり、ゲート電極を形成した状態の平面図である。また、図2はひとつのSRAMメモリセル2aについての電気的構成を示している。
nチャンネル型のトランジスタTn3は、ソース/ドレイン端子がデータ線Daおよびインバータ回路In1の出力端子Na(ノード)との間に接続され、同様にnチャンネル型のトランジスタTn4は、ソース/ドレイン端子がデータ線Dbおよびインバータ回路In2の出力端子Nb(ノード)との間に接続されている。また、トランジスタTn3、Tn4の各ゲート端子はワード線WLに接続されている。
まず、図5(a)に示すように、半導体基板1上に素子形成領域としてAA(Active Area;活性領域)パターンを形成し、絶縁分離領域として形成した浅い溝部に絶縁膜を埋め込み形成してSTI3を形成する。続いて、不純物イオンを注入することによりNウェル4a、4b、Pウェル5a、5bやチャンネル領域の形成を行い、この後、ゲート酸化膜6を熱酸化処理などにより所定膜厚に形成する。
次に、図6(f)に示すように、層間絶縁膜13をCVD法などにより全面に堆積し、その表面を一般的なCMP(Chemical Mechanical Polishing)処理で平坦化する。この後、層間絶縁膜13の表面にフォトレジストを塗布しコンタクトホール13aの部分が開口されたフォトレジスト膜を形成し、これをエッチングマスクとして層間絶縁膜13にエッチング処理を行いコンタクトホール13aを開口形成する。
また、上記したゲート酸化膜6の開口部8は、図7(a)に示すように、ゲート電極パターン7bの幅寸法に対して狭い幅寸法となるように設定されている。これは、フォトリソグラフィ処理工程においてマスクパターンずれが生ずると、後工程で半導体基板1に損傷を来すなどの悪影響を与えることになるからである。
いま、一方側にマスクパターンずれが生じたとすると、図7(b)、(d)に示したように、隣接する開口部8aのうちのいずれか一方は必ず図示のようにずれが生ずる。この後、多結晶シリコン膜成膜工程を経てゲート電極パターン7dとなる多結晶シリコン膜16を成膜し(図5(c)参照)、これをフォトリソグラフィ処理により多結晶シリコン膜16をエッチングしてパターニングする(図6(d)参照)。
図8(a)、(b)は本発明の第2の実施形態を示すもので、第1の実施形態と異なるところは、ゲート酸化膜6の開口部8に代えて、開口部8bあるいは開口部8cを形成する構成としたところである。
すなわち、図8(a)のものは、SRAMメモリセル2a、2bのそれぞれの開口部形成部分のうちで、STI領域3を挟んで隣接する側に広くなるように開口部8bを形成するものである。これにより、フォトリソグラフィ処理工程で、マスクパターンずれが多少生じた場合でも、各開口部8bのSTI領域3側では、位置ずれの影響を受けることなく開口されるようにすることができる。
なお、上記した開口部8b、8cでは、開口部8bの一部や8cの連結した部分がSTI領域3に位置しているので、厳密にはゲート酸化膜6のエッチング時に若干エッチングされることになるが、実質的には影響を受けることがない。つまり、マスクの位置ずれが生じた場合でも、第1の実施形態と同様の位置ずれ精度で実現することができるものである。
図9および図10は本発明の第3の実施形態を示すもので、第1の実施形態と異なるところは、ゲート電極パターン7a〜7dを形成するための多結晶シリコン膜16を2回に分けて形成する工程を採用したところである。
すなわち、図9において、前述のようにして半導体基板1に素子形成領域をパターニングしてSTI領域3を形成し、続いてゲート酸化膜6を形成した後(図9(a)参照)に、ゲート電極パターン7a〜7dを形成するときと同じ多結晶シリコン膜17を薄い膜厚で形成する(図9(b)参照)。これは、ゲート酸化膜6が加工工程の途中で直接処理雰囲気に露出するのを避けるためで、多結晶シリコン膜17は保護膜的な機能を持たせるものである。
図11ないし図13は本発明の第4の実施形態を示すもので、第1の実施形態と異なるところは、抵抗体R1の形成部分に不純物を導入した不純物拡散領域20を形成する構成としたところである。
これは、図11に示すように、ゲート酸化膜6の開口部8を介してゲート電極パターン7bを半導体基板1と接触させる場合に、半導体基板1側の表面部分にはソース/ドレイン領域9は形成されないので、電気的接続が適切になされないことに起因して動作が安定しないことが想定される。この実施形態ではこの点について、製造工程であらかじめ不純物拡散領域20を形成することで解消するようにしたものである。
(第5の実施形態)
図14および図15は本発明の第5の実施形態を示すもので、上記各実施形態と異なるところは、ソース/ドレイン領域9の形成工程において、イオン注入時のマスクパターンを変更することで、抵抗体R1、R2を形成するゲート電極パターン7a、7b部分への不純物を導入しないようにして高抵抗化を図るようにしたところである。
これにより、ゲート電極パターン7a、7bの抵抗体R1、R2形成部分においては不純物が導入されないので、高い抵抗値を確保することができるようになる。これにより、前述した各実施形態において、抵抗体R1、R2についてソフトエラー対策のための必要な抵抗値が得られない場合の対策としてゲート電極パターン7a、7bの高抵抗化処理を併用することで解決することができるようになる。
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
上記した各実施形態は、互いに独立した要素技術であるから、複合的に適用することで所望の目的を達成するように実施することができる。例えば、実施形態1および2を組み合わせたり、実施形態1と3とを組み合わせたり、あるいは全てを組み合わせて実施するといった実施形態である。これにより、安定した製造工程を確保しながら低コストで且つノード部分への必要な抵抗要素の形成を達成することができる。
抵抗要素を形成する領域については、抵抗体R1、R2のようにパターンを設定しているが、STI領域3やゲート電極パターン7a、7bなどの設計的な余裕があれば、抵抗要素の形成のためのパターンを別途に設定することもできる。これにより、抵抗値の調整についてもより安定したものとして信頼性の高いプロセスを採用することができるようになる。
Claims (5)
- 半導体基板と、
この半導体基板に形成されSRAMメモリセルを構成する第1および第2のCMOSインバータ回路と、
前記第1および第2のCMOSインバータ回路のうちの一方の入力端子と他方の出力端子との間を互いに接続するように設けた第1および第2の抵抗要素とを備え、
前記第1および第2の抵抗要素は、前記第1および第2のCMOSインバータ回路の入力端子となるゲート電極パターンを前記半導体基板に電気的に接続することでその半導体基板内部を経由して出力端子となる電極に接続するように構成されていることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第1および第2の抵抗要素は、前記ゲート電極パターンの下地に形成されたゲート絶縁膜に形成した開口部により前記半導体基板と電気的に接続するように構成されていることを特徴とする半導体装置。 - 請求項1または2に記載の半導体装置において、
前記抵抗要素を形成する半導体基板の領域に、不純物濃度調整領域を形成したことを特徴とする半導体装置。 - 半導体基板上に素子分離領域とこの素子分離領域に囲まれた素子領域を形成する工程と、
前記半導体基板の表面に絶縁膜を形成する工程と、
前記絶縁膜に前記半導体基板内に形成する抵抗要素と電気的接続をするための開口部を形成する工程と、
前記絶縁膜上および前記開口部に接触するようにゲート電極パターンを形成する工程と、
前記素子領域にSRAMメモリセルを構成するMOSトランジスタのソース/ドレイン領域を形成する工程とを備え、
前記ソース/ドレイン領域を形成する工程では、メモリセルを構成するインバータ回路の入力端子を構成するゲート電極パターンと出力端子を構成するソース/ドレイン領域とを前記半導体基板の内部を介した状態で接続するように形成されることを特徴とする半導体装置の製造方法。 - 請求項4に記載の半導体装置の製造方法において、
前記ソース/ドレイン領域を形成する工程では、前記半導体基板の抵抗要素を形成する領域を除いた領域にイオン注入により不純物を導入することを特徴とする半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004004100A JP4058417B2 (ja) | 2004-01-09 | 2004-01-09 | 半導体装置およびその製造方法 |
US11/030,099 US7429762B2 (en) | 2004-01-09 | 2005-01-07 | Semiconductor device and method of fabricating the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004004100A JP4058417B2 (ja) | 2004-01-09 | 2004-01-09 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005197575A true JP2005197575A (ja) | 2005-07-21 |
JP4058417B2 JP4058417B2 (ja) | 2008-03-12 |
Family
ID=34818810
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004004100A Expired - Fee Related JP4058417B2 (ja) | 2004-01-09 | 2004-01-09 | 半導体装置およびその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7429762B2 (ja) |
JP (1) | JP4058417B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008016480A (ja) * | 2006-07-03 | 2008-01-24 | Sony Corp | 半導体記憶装置及びその製造方法 |
JP2008205378A (ja) * | 2007-02-22 | 2008-09-04 | Toshiba Corp | 半導体装置及びその製造方法 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7078306B1 (en) * | 2003-03-24 | 2006-07-18 | Integrated Device Technology, Inc. | Method for forming a thin film resistor structure |
US8853700B2 (en) * | 2011-08-10 | 2014-10-07 | International Business Machines Corporation | Cross-coupling of gate conductor line and active region in semiconductor devices |
TWI609375B (zh) * | 2016-01-21 | 2017-12-21 | 國立成功大學 | 雙字線非同步驅動的記憶細胞及具此記憶細胞的記憶體 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5311070A (en) * | 1992-06-26 | 1994-05-10 | Harris Corporation | Seu-immune latch for gate array, standard cell, and other asic applications |
US5631863A (en) * | 1995-02-14 | 1997-05-20 | Honeywell Inc. | Random access memory cell resistant to radiation induced upsets |
US6271568B1 (en) * | 1997-12-29 | 2001-08-07 | Utmc Microelectronic Systems Inc. | Voltage controlled resistance modulation for single event upset immunity |
US6180984B1 (en) * | 1998-12-23 | 2001-01-30 | Honeywell Inc. | Integrated circuit impedance device and method of manufacture therefor |
TW522546B (en) * | 2000-12-06 | 2003-03-01 | Mitsubishi Electric Corp | Semiconductor memory |
JP2004013920A (ja) * | 2002-06-03 | 2004-01-15 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
2004
- 2004-01-09 JP JP2004004100A patent/JP4058417B2/ja not_active Expired - Fee Related
-
2005
- 2005-01-07 US US11/030,099 patent/US7429762B2/en not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008016480A (ja) * | 2006-07-03 | 2008-01-24 | Sony Corp | 半導体記憶装置及びその製造方法 |
JP2008205378A (ja) * | 2007-02-22 | 2008-09-04 | Toshiba Corp | 半導体装置及びその製造方法 |
US8004010B2 (en) | 2007-02-22 | 2011-08-23 | Kabushiki Kaisha Toshiba | Semiconductor device and a method of manufacturing the same |
Also Published As
Publication number | Publication date |
---|---|
US20050180198A1 (en) | 2005-08-18 |
US7429762B2 (en) | 2008-09-30 |
JP4058417B2 (ja) | 2008-03-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6291117B2 (ja) | 半導体集積回路装置 | |
US7598133B2 (en) | Semiconductor memory device and a method of manufacturing the same | |
US6613634B2 (en) | Method of manufacturing a semiconductor device using oblique ion injection | |
JP4570811B2 (ja) | 半導体装置 | |
EP0186855A2 (en) | Semiconductor read only memory device and method of manufacturing the same | |
KR970011054B1 (ko) | 반도체 기억장치 및 그 제조방법 | |
US6503789B1 (en) | Contact structure for a semiconductor device and manufacturing method thereof | |
JP2004103851A (ja) | スタティック型半導体記憶装置 | |
US7429762B2 (en) | Semiconductor device and method of fabricating the same | |
US7049197B2 (en) | Method of manufacturing a semiconductor device | |
US20010002056A1 (en) | Process for manufacturing integrated circuit SRAM | |
JP3544126B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
JP3712313B2 (ja) | Sramセルの構造及びその製造方法 | |
US6525382B1 (en) | Semiconductor memory device and method of manufacturing the same | |
KR100254072B1 (ko) | 반도체 장치 및 그 제조 방법 | |
JP4466732B2 (ja) | 半導体記憶装置 | |
JP2006310462A (ja) | 半導体装置およびその製造方法 | |
JPH1098117A (ja) | 半導体装置とその製造方法 | |
KR100453865B1 (ko) | 반도체 장치의 제조 방법 | |
JPH06314778A (ja) | 半導体装置及びその製造方法 | |
JP2005347296A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2008205378A (ja) | 半導体装置及びその製造方法 | |
JPH0653438A (ja) | 半導体装置及びその製造方法 | |
JP2010225942A (ja) | 半導体装置の製造方法 | |
KR20030095633A (ko) | 비대칭 스페이서를 갖는 모스 트랜지스터 및 그 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050607 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070912 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070918 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071114 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071211 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071217 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101221 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111221 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121221 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |