JPH06314778A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH06314778A JPH06314778A JP6027192A JP2719294A JPH06314778A JP H06314778 A JPH06314778 A JP H06314778A JP 6027192 A JP6027192 A JP 6027192A JP 2719294 A JP2719294 A JP 2719294A JP H06314778 A JPH06314778 A JP H06314778A
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Abstract
(57)【要約】
【目的】 ダミーセルを設けた集積回路を有する半導体
装置において、ダミーセルを迂回した活性セル間のショ
ート等の絶縁不良を防止する。 【構成】 集積回路領域５の外周部がダミーセル領域２
であり、中央部がメモリセルアレイ等の活性セル領域１
である。集積回路領域５に、互いに素子分離６で区画さ
れた複数のセル形成領域９を設ける。各セル形成領域９
のうち活性セル領域１に含まれる領域には、電界効果型
半導体素子を有する活性セル４０を設け、ダミーセル領
域２に含まれる領域にはダミーセルを設ける。このダミ
ーセルのうち少なくとも一部を、電界効果型半導体素子
１４と同一の構造から、少なくとも一方のＰ−Ｎ接合部
を除き、少なくともゲートを含める構造からなる素子を
有するＰ−Ｎ欠除型ダミーセル４１とする。これによ
り、ダミーセル領域におけるパターンの乱れに起因する
絶縁不良を防止する。
装置において、ダミーセルを迂回した活性セル間のショ
ート等の絶縁不良を防止する。 【構成】 集積回路領域５の外周部がダミーセル領域２
であり、中央部がメモリセルアレイ等の活性セル領域１
である。集積回路領域５に、互いに素子分離６で区画さ
れた複数のセル形成領域９を設ける。各セル形成領域９
のうち活性セル領域１に含まれる領域には、電界効果型
半導体素子を有する活性セル４０を設け、ダミーセル領
域２に含まれる領域にはダミーセルを設ける。このダミ
ーセルのうち少なくとも一部を、電界効果型半導体素子
１４と同一の構造から、少なくとも一方のＰ−Ｎ接合部
を除き、少なくともゲートを含める構造からなる素子を
有するＰ−Ｎ欠除型ダミーセル４１とする。これによ
り、ダミーセル領域におけるパターンの乱れに起因する
絶縁不良を防止する。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路領域にＤＲＡ
Ｍ，ＳＲＡＭ，ＥＥＰＲＯＭ，マスクＲＯＭ等のセルを
形成した半導体装置に係り、特に集積回路領域の周辺部
に設けられるダミーセルを介した絶縁不良を防止するた
めの対策に関する。
Ｍ，ＳＲＡＭ，ＥＥＰＲＯＭ，マスクＲＯＭ等のセルを
形成した半導体装置に係り、特に集積回路領域の周辺部
に設けられるダミーセルを介した絶縁不良を防止するた
めの対策に関する。
【０００２】
【従来の技術】従来より、記憶機能を有するＤＲＡＭ等
の半導体装置は、一般的には、情報を記憶するセルが多
数個配置された集積回路領域であるメモリセル部と、情
報の読み出し，書き込み，消去を制御する周辺回路部と
から成り立っている。この周辺回路部が比較的パターン
の密度が粗く、メモリセル部はパターンの密度が細か
い。そして、ステッパの解像度はパターンの粗密の変化
に敏感になる傾向にあるため、近年のように、メモリセ
ル部のパターンの密度がステッパの解像限界まで細かく
なると、周辺回路部との境界におけるメモリセル部のパ
ターンが崩れやすくなる。
の半導体装置は、一般的には、情報を記憶するセルが多
数個配置された集積回路領域であるメモリセル部と、情
報の読み出し，書き込み，消去を制御する周辺回路部と
から成り立っている。この周辺回路部が比較的パターン
の密度が粗く、メモリセル部はパターンの密度が細か
い。そして、ステッパの解像度はパターンの粗密の変化
に敏感になる傾向にあるため、近年のように、メモリセ
ル部のパターンの密度がステッパの解像限界まで細かく
なると、周辺回路部との境界におけるメモリセル部のパ
ターンが崩れやすくなる。
【０００３】このようなパターンの崩れによる不具合を
防止すべく、例えば特開昭６１−２１４５５９号公報に
開示されるごとく、単位セルをマトリクス状に配置した
メモリセル部と、周辺回路部とを備え、メモリセル部の
外周部に配置される各セルをダミーセルとして構成した
半導体装置は公知の技術である。すなわち、上記ダミー
セルは、正常なメモリセル内の単位セルと同じ構造の半
導体素子を備えたものとし、かつメモリとしては機能し
ないように構成されている。
防止すべく、例えば特開昭６１−２１４５５９号公報に
開示されるごとく、単位セルをマトリクス状に配置した
メモリセル部と、周辺回路部とを備え、メモリセル部の
外周部に配置される各セルをダミーセルとして構成した
半導体装置は公知の技術である。すなわち、上記ダミー
セルは、正常なメモリセル内の単位セルと同じ構造の半
導体素子を備えたものとし、かつメモリとしては機能し
ないように構成されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来のような半導体装置において、メモリセル部の外周部
に設けられるダミーセルは、メモリとして機能しないも
のの、電界効果型トランジスタと同じ構造の素子を有し
ているために、下記のような問題があった。
来のような半導体装置において、メモリセル部の外周部
に設けられるダミーセルは、メモリとして機能しないも
のの、電界効果型トランジスタと同じ構造の素子を有し
ているために、下記のような問題があった。
【０００５】図７は、ダミーセルの構造をメモリセル部
の単位セルと同じ構造にした場合の状態をしめす図であ
る。同図において、５０はメモリセル部、６０はダミー
セル部、５１はメモリセル部５０に配設される単位セル
であって、この単位セル５１はメモリとして機能する。
この単位セル５１には、ゲート５２と、ソース／ドレイ
ン領域５３と、上記ソース／ドレイン領域５３にコンタ
クトするビット線コンタクト５５と、ソース／ドレイン
領域５３の上方に形成されたストレージノード５６と、
該ストレージノード５６をソース／ドレイン領域５３に
接続するストレージノードコンタクト５７とが配設され
ている。また、６１はダミーセル部６０に配置されるダ
ミーセルであって、該ダミーセル６１にも、ゲート５２
と、ソース／ドレイン領域５３と、ストレージノード５
６と、ストレージノードコンタクト５７とが配設されて
いる。
の単位セルと同じ構造にした場合の状態をしめす図であ
る。同図において、５０はメモリセル部、６０はダミー
セル部、５１はメモリセル部５０に配設される単位セル
であって、この単位セル５１はメモリとして機能する。
この単位セル５１には、ゲート５２と、ソース／ドレイ
ン領域５３と、上記ソース／ドレイン領域５３にコンタ
クトするビット線コンタクト５５と、ソース／ドレイン
領域５３の上方に形成されたストレージノード５６と、
該ストレージノード５６をソース／ドレイン領域５３に
接続するストレージノードコンタクト５７とが配設され
ている。また、６１はダミーセル部６０に配置されるダ
ミーセルであって、該ダミーセル６１にも、ゲート５２
と、ソース／ドレイン領域５３と、ストレージノード５
６と、ストレージノードコンタクト５７とが配設されて
いる。
【０００６】ここで、上記ダミーセル領域６０では、ス
テッパ−の解像度の悪化によるゲート５２等のパターン
の崩れが生じやすい。このダミーセル領域６０のゲート
５２等のパターンの崩れによって、同図破線矢印に示す
ダミーセル６１−６１間のショート（ストレージノード
間のショートを含む）や、同図点線に示すポリシリコン
パターン不良によるパンチスルーが発生し、同図の実線
矢印に示すようなダミーセルを迂回した単位セル５１−
５１間のショートが生じ、不良となる虞れがあった。
テッパ−の解像度の悪化によるゲート５２等のパターン
の崩れが生じやすい。このダミーセル領域６０のゲート
５２等のパターンの崩れによって、同図破線矢印に示す
ダミーセル６１−６１間のショート（ストレージノード
間のショートを含む）や、同図点線に示すポリシリコン
パターン不良によるパンチスルーが発生し、同図の実線
矢印に示すようなダミーセルを迂回した単位セル５１−
５１間のショートが生じ、不良となる虞れがあった。
【０００７】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、ダミーセルを有する半導体装置の絶
縁不良を有効に防止する手段を講ずることにより、半導
体装置の信頼性の向上を図ることにある。
あり、その目的は、ダミーセルを有する半導体装置の絶
縁不良を有効に防止する手段を講ずることにより、半導
体装置の信頼性の向上を図ることにある。
【０００８】
【課題を解決するための手段】以上目的を達成するた
め、請求項１の発明の講じた手段は、半導体基板の表面
付近に形成され、絶縁部で囲まれて他の領域から区画さ
れた集積回路領域を備え、上記集積回路領域の外周部は
ダミーセル領域と、集積回路領域の外周部を除く中央部
が活性セル領域と定義された半導体装置を前提とする。
そして、上記活性セル領域及びダミーセル領域を含む集
積回路領域に配設され、互いに素子分離で区画された複
数のセル形成領域と、上記各セル形成領域のうち活性セ
ル領域に含まれる領域に形成され、少なくともゲート
と、２つのＰ−Ｎ接合部を伴う２つのソース／ドレイン
領域とを構成要素とする少なくとも１つの電界効果型半
導体素子を有する活性セルと、上記各セル形成領域のう
ちダミーセル領域に含まれる領域に一部又は全部が形成
され、半導体素子として機能しない素子を有するダミー
セルとを設け、上記ダミーセルのうち少なくとも一部
を、上記活性セル内の電界効果型半導体素子と同一の構
造から、少なくとも一方のＰ−Ｎ接合部を除き、少なく
ともゲートを含める構造からなる半導体素子を有するＰ
−Ｎ欠除型ダミーセルで構成したものである。
め、請求項１の発明の講じた手段は、半導体基板の表面
付近に形成され、絶縁部で囲まれて他の領域から区画さ
れた集積回路領域を備え、上記集積回路領域の外周部は
ダミーセル領域と、集積回路領域の外周部を除く中央部
が活性セル領域と定義された半導体装置を前提とする。
そして、上記活性セル領域及びダミーセル領域を含む集
積回路領域に配設され、互いに素子分離で区画された複
数のセル形成領域と、上記各セル形成領域のうち活性セ
ル領域に含まれる領域に形成され、少なくともゲート
と、２つのＰ−Ｎ接合部を伴う２つのソース／ドレイン
領域とを構成要素とする少なくとも１つの電界効果型半
導体素子を有する活性セルと、上記各セル形成領域のう
ちダミーセル領域に含まれる領域に一部又は全部が形成
され、半導体素子として機能しない素子を有するダミー
セルとを設け、上記ダミーセルのうち少なくとも一部
を、上記活性セル内の電界効果型半導体素子と同一の構
造から、少なくとも一方のＰ−Ｎ接合部を除き、少なく
ともゲートを含める構造からなる半導体素子を有するＰ
−Ｎ欠除型ダミーセルで構成したものである。
【０００９】請求項２の発明の講じた手段は、請求項１
の発明において、上記ダミーセルのすべてをＰ−Ｎ欠除
型ダミーセルで構成したものである。
の発明において、上記ダミーセルのすべてをＰ−Ｎ欠除
型ダミーセルで構成したものである。
【００１０】請求項３の発明の講じた手段は、請求項１
の発明において、上記活性セルを、斜めイオン注入によ
り形成されるソース／ドレイン領域，パンチスルースト
ッパー等の不純物拡散領域を有するものとする。そし
て、上記各セル形成領域のうちダミーセル領域に含まれ
る領域で、かつ活性セル領域内の活性セルへの斜めイオ
ン注入の方向に一致する方向に位置する領域には、上記
活性セル内の電界効果型半導体素子と同一の構造からな
り、素子として作動しない半導体素子を有するＰ−Ｎ保
有型ダミーセルが形成され、上記各セル形成領域のうち
ダミーセル領域に含まれる領域で、かつ上記Ｐ−Ｎ保有
型ダミーセルが形成される領域を除く領域には、上記Ｐ
−Ｎ欠除型ダミーセルが形成されている構成としたもの
である。
の発明において、上記活性セルを、斜めイオン注入によ
り形成されるソース／ドレイン領域，パンチスルースト
ッパー等の不純物拡散領域を有するものとする。そし
て、上記各セル形成領域のうちダミーセル領域に含まれ
る領域で、かつ活性セル領域内の活性セルへの斜めイオ
ン注入の方向に一致する方向に位置する領域には、上記
活性セル内の電界効果型半導体素子と同一の構造からな
り、素子として作動しない半導体素子を有するＰ−Ｎ保
有型ダミーセルが形成され、上記各セル形成領域のうち
ダミーセル領域に含まれる領域で、かつ上記Ｐ−Ｎ保有
型ダミーセルが形成される領域を除く領域には、上記Ｐ
−Ｎ欠除型ダミーセルが形成されている構成としたもの
である。
【００１１】請求項４の発明の講じた手段は、半導体基
板の表面付近に形成され、絶縁部で囲まれて他の領域か
ら区画された集積回路領域を備え、上記集積回路領域の
外周部が活性セル領域と、集積回路領域の外周部を除く
中央部がダミーセル領域と定義された半導体装置を前提
とする。そして、上記活性セル領域及びダミーセル領域
を含む集積回路領域に配設され、互いに素子分離で区画
された複数のセル形成領域と、上記各セル形成領域のう
ち活性セル領域に含まれる領域に形成され、少なくとも
ゲート，ソース／ドレイン領域及びチャネル領域を構成
要素とする少なくとも１つの電界効果型半導体素子を有
する活性セルと、上記各セル形成領域のうちダミーセル
領域に含まれる領域に形成され、上記活性セル内の電界
効果型半導体素子と同一の構造からなり、素子として作
動しない半導体素子を有するＰ−Ｎ保有型ダミーセル
と、上記ダミーセル領域に含まれる素子分離の下方に活
性セル領域の素子分離下方よりも濃い不純物濃度が導入
されてなる高濃度チャネルストッパー領域とを設ける構
成としたものである。
板の表面付近に形成され、絶縁部で囲まれて他の領域か
ら区画された集積回路領域を備え、上記集積回路領域の
外周部が活性セル領域と、集積回路領域の外周部を除く
中央部がダミーセル領域と定義された半導体装置を前提
とする。そして、上記活性セル領域及びダミーセル領域
を含む集積回路領域に配設され、互いに素子分離で区画
された複数のセル形成領域と、上記各セル形成領域のう
ち活性セル領域に含まれる領域に形成され、少なくとも
ゲート，ソース／ドレイン領域及びチャネル領域を構成
要素とする少なくとも１つの電界効果型半導体素子を有
する活性セルと、上記各セル形成領域のうちダミーセル
領域に含まれる領域に形成され、上記活性セル内の電界
効果型半導体素子と同一の構造からなり、素子として作
動しない半導体素子を有するＰ−Ｎ保有型ダミーセル
と、上記ダミーセル領域に含まれる素子分離の下方に活
性セル領域の素子分離下方よりも濃い不純物濃度が導入
されてなる高濃度チャネルストッパー領域とを設ける構
成としたものである。
【００１２】請求項５の発明の講じた手段は、請求項
１，２又は３の発明において、上記Ｐ−Ｎ欠除型ダミー
セルの半導体素子の少なくともソース／ドレイン領域の
奥方に、パンチスルーストッパーが形成されている構成
としたものである。
１，２又は３の発明において、上記Ｐ−Ｎ欠除型ダミー
セルの半導体素子の少なくともソース／ドレイン領域の
奥方に、パンチスルーストッパーが形成されている構成
としたものである。
【００１３】請求項６の発明の講じた手段は、請求項
１，２又は３の発明において、上記ダミーセル領域に含
まれる素子分離の下方に不純物が導入されてなるチャネ
ルストッパーが形成されている構成としたものである。
１，２又は３の発明において、上記ダミーセル領域に含
まれる素子分離の下方に不純物が導入されてなるチャネ
ルストッパーが形成されている構成としたものである。
【００１４】請求項７の発明の講じた手段は、請求項１
又は２の発明において、上記集積回路領域の活性セル領
域を、メモリセルアレイとしたものである。
又は２の発明において、上記集積回路領域の活性セル領
域を、メモリセルアレイとしたものである。
【００１５】請求項８の発明の講じた手段は、請求項３
の発明において、上記活性セルを、斜めイオン注入によ
り形成されるソース／ドレイン領域又はパンチスルース
トッパーを有するＤＲＡＭのメモリセルであり、Ｐ−Ｎ
欠除型ダミーセルとＰ−Ｎ保有型ダミーセルとはゲート
に平行な周辺部のセル領域で、一つおきに配置する構成
としたものである。
の発明において、上記活性セルを、斜めイオン注入によ
り形成されるソース／ドレイン領域又はパンチスルース
トッパーを有するＤＲＡＭのメモリセルであり、Ｐ−Ｎ
欠除型ダミーセルとＰ−Ｎ保有型ダミーセルとはゲート
に平行な周辺部のセル領域で、一つおきに配置する構成
としたものである。
【００１６】請求項９の発明の講じた手段は、請求項７
の発明において、上記活性セルを、ＤＲＡＭ，ＳＲＡ
Ｍ，ＥＥＰＲＯＭ，マスクＲＯＭのうちのいずれか一つ
のメモリセルで構成したものである。
の発明において、上記活性セルを、ＤＲＡＭ，ＳＲＡ
Ｍ，ＥＥＰＲＯＭ，マスクＲＯＭのうちのいずれか一つ
のメモリセルで構成したものである。
【００１７】請求項１０の発明の講じた手段は、半導体
基板の表面付近に形成され、絶縁部で囲まれて他の領域
から区画された集積回路領域を備え、上記集積回路領域
の外周部がダミーセル領域と、集積回路領域の外周部を
除く中央部が活性セル領域と定義された半導体装置の製
造方法を前提とする。そして、半導体基板上に、上記絶
縁部となり、集積回路部を複数のセル形成領域に区画す
る素子分離となるフィールド酸化膜を形成する工程と、
半導体基板の表面付近にチャネル領域形成用の不純物を
導入する工程と、上記半導体基板及び上記フィールド酸
化膜の上にゲートを形成する工程と、上記ダミーセル領
域の少なくとも一部の上を覆うフォトマスクを形成する
工程と、上記フォトマスク及びゲートをマスクとして、
半導体基板の導電型とは逆の導電型を有する不純物のイ
オン注入を行って、活性セル領域の各セル形成領域にソ
ース／ドレイン領域を形成する工程と、上記ソース／ド
レイン領域を形成する工程が終了した後に、上記ダミー
セル領域のフォトマスクを除去する工程とを設ける方法
である。
基板の表面付近に形成され、絶縁部で囲まれて他の領域
から区画された集積回路領域を備え、上記集積回路領域
の外周部がダミーセル領域と、集積回路領域の外周部を
除く中央部が活性セル領域と定義された半導体装置の製
造方法を前提とする。そして、半導体基板上に、上記絶
縁部となり、集積回路部を複数のセル形成領域に区画す
る素子分離となるフィールド酸化膜を形成する工程と、
半導体基板の表面付近にチャネル領域形成用の不純物を
導入する工程と、上記半導体基板及び上記フィールド酸
化膜の上にゲートを形成する工程と、上記ダミーセル領
域の少なくとも一部の上を覆うフォトマスクを形成する
工程と、上記フォトマスク及びゲートをマスクとして、
半導体基板の導電型とは逆の導電型を有する不純物のイ
オン注入を行って、活性セル領域の各セル形成領域にソ
ース／ドレイン領域を形成する工程と、上記ソース／ド
レイン領域を形成する工程が終了した後に、上記ダミー
セル領域のフォトマスクを除去する工程とを設ける方法
である。
【００１８】請求項１１の発明の講じた手段は、請求項
１０の発明において、上記フォトマスクを形成する工程
で、上記ダミーセル領域のうち活性セル領域内の活性セ
ルへの斜めイオン注入方向に一致する方向に位置する部
分を除く領域の上を覆うフォトマスクを形成する方法で
ある。
１０の発明において、上記フォトマスクを形成する工程
で、上記ダミーセル領域のうち活性セル領域内の活性セ
ルへの斜めイオン注入方向に一致する方向に位置する部
分を除く領域の上を覆うフォトマスクを形成する方法で
ある。
【００１９】請求項１２の発明の講じた手段は、請求項
１０又は１１の発明において、ゲートを形成する工程の
前に、半導体基板の奥方に不純物のイオン注入を行っ
て、パンチスルーストッパー領域を形成する工程を設け
る方法である。
１０又は１１の発明において、ゲートを形成する工程の
前に、半導体基板の奥方に不純物のイオン注入を行っ
て、パンチスルーストッパー領域を形成する工程を設け
る方法である。
【００２０】請求項１３の発明の講じた手段は、請求項
１０又は１１の発明において、フィールド酸化膜の下方
に不純物のイオン注入を行って、チャネルストッパー領
域を形成する工程を設ける方法である。
１０又は１１の発明において、フィールド酸化膜の下方
に不純物のイオン注入を行って、チャネルストッパー領
域を形成する工程を設ける方法である。
【００２１】請求項１４の発明の講じた手段は、請求項
１１の発明において、半導体装置を、活性セル領域にＤ
ＲＡＭメモリセルを配設したものとする。そして、フォ
トマスクを形成する工程で、ゲートに平行な方向では、
フォトマスクの形成部分と開口部分とを交互に設ける方
法である。
１１の発明において、半導体装置を、活性セル領域にＤ
ＲＡＭメモリセルを配設したものとする。そして、フォ
トマスクを形成する工程で、ゲートに平行な方向では、
フォトマスクの形成部分と開口部分とを交互に設ける方
法である。
【００２２】
【作用】以上の構成により、請求項１の発明では、ダミ
ーセル領域のダミーセルのうちＰ−Ｎ欠除型ダミーセル
の箇所では、ダミーセル内の素子にＰ−Ｎ接合部が形成
されていないので、この部分を介して電流が流れにく
い。したがって、特にダミーセル領域のゲート等のパタ
ーンが乱れやすい部位例えばコーナー部等に配置される
ダミーセルをＰ−Ｎ欠除型ダミーセルとすることで、ダ
ミーセルを迂回した活性セル間のショート等の絶縁不良
が防止されることになる。
ーセル領域のダミーセルのうちＰ−Ｎ欠除型ダミーセル
の箇所では、ダミーセル内の素子にＰ−Ｎ接合部が形成
されていないので、この部分を介して電流が流れにく
い。したがって、特にダミーセル領域のゲート等のパタ
ーンが乱れやすい部位例えばコーナー部等に配置される
ダミーセルをＰ−Ｎ欠除型ダミーセルとすることで、ダ
ミーセルを迂回した活性セル間のショート等の絶縁不良
が防止されることになる。
【００２３】請求項２の発明では、すべてのダミーセル
がＰ−Ｎ欠除型ダミーセルとなっているので、より確実
に絶縁不良が防止されることになる。
がＰ−Ｎ欠除型ダミーセルとなっているので、より確実
に絶縁不良が防止されることになる。
【００２４】請求項３の発明では、ダミーセル領域にお
ける絶縁不良が防止されると同時に、活性セル領域で
は、斜めイオン注入による活性セルの特性が実効あるも
のとなる。
ける絶縁不良が防止されると同時に、活性セル領域で
は、斜めイオン注入による活性セルの特性が実効あるも
のとなる。
【００２５】請求項４の発明では、Ｐ−Ｎ保有型ダミー
セルを利用しながら、ダミーセル領域に形成された高濃
度チャネルストッパー領域により、ダミーセルを迂回し
たショート等が可及的に防止されることになる。
セルを利用しながら、ダミーセル領域に形成された高濃
度チャネルストッパー領域により、ダミーセルを迂回し
たショート等が可及的に防止されることになる。
【００２６】請求項５の発明では、ダミーセルの奥方に
パンチスルーストッパーが形成されているので、特にポ
リシリコンパターン不良等に起因するパンチスルーが有
効に防止されることになる。
パンチスルーストッパーが形成されているので、特にポ
リシリコンパターン不良等に起因するパンチスルーが有
効に防止されることになる。
【００２７】請求項６の発明では、ダミーセル領域の素
子分離下方のチャネルストッパー領域により、絶縁不良
がより確実に防止される。
子分離下方のチャネルストッパー領域により、絶縁不良
がより確実に防止される。
【００２８】請求項７の発明では、活性セル領域が微細
なパターンを要求されるメモリセルアレイの場合、メモ
リセルアレイと周辺回路との境界付近のゲート等のパタ
ーンが乱れやすいが、かかる場合にもパターンの乱れに
起因する絶縁不良が防止されることになる。
なパターンを要求されるメモリセルアレイの場合、メモ
リセルアレイと周辺回路との境界付近のゲート等のパタ
ーンが乱れやすいが、かかる場合にもパターンの乱れに
起因する絶縁不良が防止されることになる。
【００２９】請求項８の発明では、ＤＲＡＭメモリセル
が斜めイオン注入により不純物拡散領域が形成されるい
わゆるＬＡＴＩＰＳ構造やＬＡＴＩＤ構造をとる場合に
も、斜めイオン注入による良好な特性が得られるととも
に、ダミーセルにおける絶縁不良が防止されることにな
る。
が斜めイオン注入により不純物拡散領域が形成されるい
わゆるＬＡＴＩＰＳ構造やＬＡＴＩＤ構造をとる場合に
も、斜めイオン注入による良好な特性が得られるととも
に、ダミーセルにおける絶縁不良が防止されることにな
る。
【００３０】請求項９の発明では、活性セルがＤＲＡ
Ｍ，ＳＲＡＭ，ＥＥＰＲＯＭ，マスクＲＯＭのうちいず
れかのメモリセルである場合、微細なパターン要求され
るとともに、セル内には電界効果型半導体素子が配設さ
れている。したがって、ダミーセル領域のＰ−Ｎ欠除型
ダミーセルによる絶縁不良防止作用が顕著になる。
Ｍ，ＳＲＡＭ，ＥＥＰＲＯＭ，マスクＲＯＭのうちいず
れかのメモリセルである場合、微細なパターン要求され
るとともに、セル内には電界効果型半導体素子が配設さ
れている。したがって、ダミーセル領域のＰ−Ｎ欠除型
ダミーセルによる絶縁不良防止作用が顕著になる。
【００３１】請求項１０の発明では、ダミーセル領域を
覆うフォトマスクの上から、活性セル領域のソース／ド
レイン領域形成用不純物が導入されるので、ダミーセル
領域に、Ｐ−Ｎ欠除型ダミーセルが形成され、ダミーセ
ルにおける絶縁不良のほとんどない信頼性の高い半導体
装置が形成される。
覆うフォトマスクの上から、活性セル領域のソース／ド
レイン領域形成用不純物が導入されるので、ダミーセル
領域に、Ｐ−Ｎ欠除型ダミーセルが形成され、ダミーセ
ルにおける絶縁不良のほとんどない信頼性の高い半導体
装置が形成される。
【００３２】請求項１１の発明では、活性セルへの斜め
イオン注入が実効的に行われ、かつダミーセル領域にお
ける絶縁不良のほとんどない半導体装置が形成される。
イオン注入が実効的に行われ、かつダミーセル領域にお
ける絶縁不良のほとんどない半導体装置が形成される。
【００３３】請求項１２及び１３の発明では、パンチス
ルーストッパー領域又はチャネルストッパー領域が形成
されることで、より信頼性の高い半導体装置が得られ
る。
ルーストッパー領域又はチャネルストッパー領域が形成
されることで、より信頼性の高い半導体装置が得られ
る。
【００３４】請求項１４の発明では、ＤＲＡＭメモリセ
ルの場合、Ｐ−Ｎ欠除型ダミーセルとＰ−Ｎ保有型ダミ
ーセルとが交互に形成されることで、ダミーセルにおけ
る絶縁不良も防止され、かつＬＡＴＩＰＳ構造やＬＡＴ
ＩＤ構造を有する特性の良好なメモリセルが得られる。
ルの場合、Ｐ−Ｎ欠除型ダミーセルとＰ−Ｎ保有型ダミ
ーセルとが交互に形成されることで、ダミーセルにおけ
る絶縁不良も防止され、かつＬＡＴＩＰＳ構造やＬＡＴ
ＩＤ構造を有する特性の良好なメモリセルが得られる。
【００３５】
【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。
しながら説明する。
【００３６】（第１実施例）まず、第１実施例について
図１〜図３に基づき説明する。図１は半導体装置として
のＤＲＡＭの全体構成を概略的に示す平面図である。同
図において、１は活性セルが形成される活性セル領域で
あるメモリセル領域、２はメモリセル領域の周辺部でダ
ミーセルが形成されるダミーセル領域である。このメモ
リセル領域とダミーセル領域とにより、集積回路領域５
が形成されている。また、３は集積回路領域５の外側に
形成され、メモリセル領域１内のメモリセルの作動を制
御するための周辺回路領域、４は上記集積回路領域５と
周辺回路領域３とを分離する絶縁部である。
図１〜図３に基づき説明する。図１は半導体装置として
のＤＲＡＭの全体構成を概略的に示す平面図である。同
図において、１は活性セルが形成される活性セル領域で
あるメモリセル領域、２はメモリセル領域の周辺部でダ
ミーセルが形成されるダミーセル領域である。このメモ
リセル領域とダミーセル領域とにより、集積回路領域５
が形成されている。また、３は集積回路領域５の外側に
形成され、メモリセル領域１内のメモリセルの作動を制
御するための周辺回路領域、４は上記集積回路領域５と
周辺回路領域３とを分離する絶縁部である。
【００３７】図２（ａ）は、上記図１におけるメモリセ
ル領域１及びダミーセル領域２を含む集積回路部５のコ
ーナー部分を拡大したものであり、図２（ｂ）は図２
（ａ）のII−II線断面図である。ただし、便宜上、図２
（ａ）では、上層配線等の上方の部材は省略されてい
る。
ル領域１及びダミーセル領域２を含む集積回路部５のコ
ーナー部分を拡大したものであり、図２（ｂ）は図２
（ａ）のII−II線断面図である。ただし、便宜上、図２
（ａ）では、上層配線等の上方の部材は省略されてい
る。
【００３８】図２（ａ）及び（ｂ）に示すように、集積
回路領域５内は、素子分離６により、多数のセル形成領
域９に区画されており、各セル形成領域９には、それぞ
れ２つのセルが配設されており、２ビット分に対応す
る。そして、活性セル領域１に含まれるセル形成領域９
に形成された活性セルは、ゲート酸化膜１０と、ゲート
１１と、半導体基板３０の表面付近にＮ型不純物をドー
プして形成された低濃度ソース／ドレイン領域のみから
なるソース／ドレイン領域１２と、ゲート１１の直下に
しきい値制御用のＰ型不純物が導入されてなるチャネル
領域１３とを有する電界効果型トランジスタ１４を有し
ている。すなわち、２つのソース／ドレイン領域１２，
１２の間には２つのＰ−Ｎ接合部が形成されている。な
お、この場合、トランジスタがＬＤＤ構造を採っている
ので、ゲート１１の側面にはサイドウォール１５が設け
られている。また、ゲート１１の上には第１層間絶縁膜
１６が堆積され、この第１層間絶縁膜１６の上には、ゲ
ート１１（ワード線）と直交するビット線１８が形成さ
れている。このビット線１８は、ビット線コンタクト１
９を介してソース／ドレイン領域１２にコンタクトして
いる。さらに、ビット線１８の上には、第２層間絶縁膜
２０が堆積されており、この第２層間絶縁膜２０の上
に、ストレージノード２１と、ストレージノード２１と
ソース／ドレイン領域１２とを接続するストレージノー
ドコンタクト２１ａと、容量絶縁膜２２と、対向電極２
３とが形成されている。なお、対向電極２３の上に第３
層間絶縁膜２４が堆積され、第３層間絶縁膜２４の上
に、アルミニウム配線２５が設けられている。一方、上
記素子分離６の直下方にはチャネルストッパー領域３１
が形成され、ソース／ドレイン領域１２の下方にはパン
チスルーストッパー領域３２が形成されている。
回路領域５内は、素子分離６により、多数のセル形成領
域９に区画されており、各セル形成領域９には、それぞ
れ２つのセルが配設されており、２ビット分に対応す
る。そして、活性セル領域１に含まれるセル形成領域９
に形成された活性セルは、ゲート酸化膜１０と、ゲート
１１と、半導体基板３０の表面付近にＮ型不純物をドー
プして形成された低濃度ソース／ドレイン領域のみから
なるソース／ドレイン領域１２と、ゲート１１の直下に
しきい値制御用のＰ型不純物が導入されてなるチャネル
領域１３とを有する電界効果型トランジスタ１４を有し
ている。すなわち、２つのソース／ドレイン領域１２，
１２の間には２つのＰ−Ｎ接合部が形成されている。な
お、この場合、トランジスタがＬＤＤ構造を採っている
ので、ゲート１１の側面にはサイドウォール１５が設け
られている。また、ゲート１１の上には第１層間絶縁膜
１６が堆積され、この第１層間絶縁膜１６の上には、ゲ
ート１１（ワード線）と直交するビット線１８が形成さ
れている。このビット線１８は、ビット線コンタクト１
９を介してソース／ドレイン領域１２にコンタクトして
いる。さらに、ビット線１８の上には、第２層間絶縁膜
２０が堆積されており、この第２層間絶縁膜２０の上
に、ストレージノード２１と、ストレージノード２１と
ソース／ドレイン領域１２とを接続するストレージノー
ドコンタクト２１ａと、容量絶縁膜２２と、対向電極２
３とが形成されている。なお、対向電極２３の上に第３
層間絶縁膜２４が堆積され、第３層間絶縁膜２４の上
に、アルミニウム配線２５が設けられている。一方、上
記素子分離６の直下方にはチャネルストッパー領域３１
が形成され、ソース／ドレイン領域１２の下方にはパン
チスルーストッパー領域３２が形成されている。
【００３９】すなわち、活性セル領域１では、上記電界
効果型トランジスタ１４と、ストレージノード２１と、
ストレージノードコンタクト２１ａと、容量絶縁膜２２
と、対向電極２３とにより、メモリとして機能する活性
セルであるメモリセル４０が構成されている。
効果型トランジスタ１４と、ストレージノード２１と、
ストレージノードコンタクト２１ａと、容量絶縁膜２２
と、対向電極２３とにより、メモリとして機能する活性
セルであるメモリセル４０が構成されている。
【００４０】一方、ダミーセル領域２に形成されるセル
は、例えばダミーセル領域２とメモリセル領域１とに跨
がるセル４１ａでは、ゲート１１の下方の領域のうちメ
モリセル領域１に含まれる部分には、ソース／ドレイン
領域１２が形成されているが、ダミーセル領域２に含ま
れる部分には、ソース／ドレイン領域１２は形成されて
おらず、チャネル領域１３と同様に低濃度のＰ型不純物
が拡散された領域となっている。すなわち、このセル４
１ａの素子は、電界効果型トランジスタとして機能する
に必要な２つのソース／ドレイン領域１２の内の一つが
形成されていない。言い換えると、２つのＰ−Ｎ接合部
をもっていないので、電界効果型トランジスタとして機
能しないことになる。また、すべてがダミーセル領域２
に含まれるセル４１ｂでは、いずれも低濃度Ｐ型不純物
が拡散された領域となっている。すなわち、このセル４
１ｂの素子は、Ｐ−Ｎ接合部をまったくもっていないの
で、電界効果型トランジスタとして機能しない。以上の
ように、上記ダミーセル領域２に一部又は全部が含まれ
るセルは、いずれも電界効果型トランジスタ１４と同じ
構造から少なくとも一方のＰ−Ｎ接合部を除き、少なく
ともゲート１１を含める構造からなる半導体素子を有す
るＰ−Ｎ欠除型ダミーセル４１である。
は、例えばダミーセル領域２とメモリセル領域１とに跨
がるセル４１ａでは、ゲート１１の下方の領域のうちメ
モリセル領域１に含まれる部分には、ソース／ドレイン
領域１２が形成されているが、ダミーセル領域２に含ま
れる部分には、ソース／ドレイン領域１２は形成されて
おらず、チャネル領域１３と同様に低濃度のＰ型不純物
が拡散された領域となっている。すなわち、このセル４
１ａの素子は、電界効果型トランジスタとして機能する
に必要な２つのソース／ドレイン領域１２の内の一つが
形成されていない。言い換えると、２つのＰ−Ｎ接合部
をもっていないので、電界効果型トランジスタとして機
能しないことになる。また、すべてがダミーセル領域２
に含まれるセル４１ｂでは、いずれも低濃度Ｐ型不純物
が拡散された領域となっている。すなわち、このセル４
１ｂの素子は、Ｐ−Ｎ接合部をまったくもっていないの
で、電界効果型トランジスタとして機能しない。以上の
ように、上記ダミーセル領域２に一部又は全部が含まれ
るセルは、いずれも電界効果型トランジスタ１４と同じ
構造から少なくとも一方のＰ−Ｎ接合部を除き、少なく
ともゲート１１を含める構造からなる半導体素子を有す
るＰ−Ｎ欠除型ダミーセル４１である。
【００４１】このようなＰ−Ｎ欠除型ダミーセルでは、
上記従来のような２つのソース／ドレイン領域が形成さ
れたダミーセルと異なり、ダミーセルのパターンが崩れ
て、例えば図７に示されたダミーセル６１−６１間のシ
ョートやゲートパターンのオープンが発生したとして
も、各ダミーセルが２つのＰ−Ｎ接合部をもっていない
ので、ダミーセルを迂回したメモリセル（活性セル）間
のショート等の絶縁不良が確実に防止されることにな
る。
上記従来のような２つのソース／ドレイン領域が形成さ
れたダミーセルと異なり、ダミーセルのパターンが崩れ
て、例えば図７に示されたダミーセル６１−６１間のシ
ョートやゲートパターンのオープンが発生したとして
も、各ダミーセルが２つのＰ−Ｎ接合部をもっていない
ので、ダミーセルを迂回したメモリセル（活性セル）間
のショート等の絶縁不良が確実に防止されることにな
る。
【００４２】ただし、本実施例では、ダミーセル領域２
に一部又は全部が含まれるセルをすべてＰ−Ｎ欠除型ダ
ミーセル４１としたが、本発明はかかる実施例に限定さ
れるものではない。半導体装置の種類によっては、例え
ばコーナー部分等特にゲートパターンが大きく乱れやす
い部分のみＰ−Ｎ欠除型ダミーセル４１とし、残りは従
来のダミーセルと同様のＰ−Ｎ保有型ダミーセルとして
もよい。
に一部又は全部が含まれるセルをすべてＰ−Ｎ欠除型ダ
ミーセル４１としたが、本発明はかかる実施例に限定さ
れるものではない。半導体装置の種類によっては、例え
ばコーナー部分等特にゲートパターンが大きく乱れやす
い部分のみＰ−Ｎ欠除型ダミーセル４１とし、残りは従
来のダミーセルと同様のＰ−Ｎ保有型ダミーセルとして
もよい。
【００４３】また、本実施例では、ダミーセル領域にも
ビット線，ビット線コンタクト，ストレージノード，ス
トレージノードコンタクトを設けているが、これらの一
部または全部を設けなくてもよい。さらに、ダミーセル
領域とメモリセル領域との境界は、図２（ａ）に示す箇
所に限られるものではない。例えば図２（ａ）に示す破
線４３を両者の境界としてもよい。
ビット線，ビット線コンタクト，ストレージノード，ス
トレージノードコンタクトを設けているが、これらの一
部または全部を設けなくてもよい。さらに、ダミーセル
領域とメモリセル領域との境界は、図２（ａ）に示す箇
所に限られるものではない。例えば図２（ａ）に示す破
線４３を両者の境界としてもよい。
【００４４】次に、第１実施例に係る半導体装置の製造
方法について、図３（ａ）〜（ｄ）を参照しながら説明
する。まず、同図（ａ）に示すように、しきい値制御用
の不純物の濃度が例えば〜１Ｅ１６cm-3のＰ型Ｓｉの半
導体基板３０の表面にＢ（ボロン）イオンの注入を行っ
て、不純物濃度が〜１Ｅ１７cm-3のチャネルストッパー
領域３１を形成する。そして、集積回路領域５−周辺回
路領域３間を分離する素子分離６として、また各セル形
成領域９間を分離する素子分離６として機能するフィー
ルド酸化膜を形成した後、比較的高エネルギーでＢイオ
ンの注入を行って、不純物濃度が〜１Ｅ１７cm-3のパン
チスルーストッパー領域３２を形成する。さらに、半導
体基板３０上に厚みが１０ｎｍのゲート酸化膜１０を形
成し、このゲート酸化膜１０の上及び素子分離６の上に
ポリシリコン膜を堆積した後、パターニングしてゲート
１１を形成する。このゲート１１は、厚みが１５０ｎｍ
であり、周辺回路領域３におけるゲート長は０．６μ
ｍ、メモリセル領域１及びダミーセル領域２におけるゲ
ート長は０．５μｍである。
方法について、図３（ａ）〜（ｄ）を参照しながら説明
する。まず、同図（ａ）に示すように、しきい値制御用
の不純物の濃度が例えば〜１Ｅ１６cm-3のＰ型Ｓｉの半
導体基板３０の表面にＢ（ボロン）イオンの注入を行っ
て、不純物濃度が〜１Ｅ１７cm-3のチャネルストッパー
領域３１を形成する。そして、集積回路領域５−周辺回
路領域３間を分離する素子分離６として、また各セル形
成領域９間を分離する素子分離６として機能するフィー
ルド酸化膜を形成した後、比較的高エネルギーでＢイオ
ンの注入を行って、不純物濃度が〜１Ｅ１７cm-3のパン
チスルーストッパー領域３２を形成する。さらに、半導
体基板３０上に厚みが１０ｎｍのゲート酸化膜１０を形
成し、このゲート酸化膜１０の上及び素子分離６の上に
ポリシリコン膜を堆積した後、パターニングしてゲート
１１を形成する。このゲート１１は、厚みが１５０ｎｍ
であり、周辺回路領域３におけるゲート長は０．６μ
ｍ、メモリセル領域１及びダミーセル領域２におけるゲ
ート長は０．５μｍである。
【００４５】次に、図３（ｂ）に示すように、ダミーセ
ル領域２全体を覆い、メモリセル領域１及び周辺回路領
域３を開口した低濃度ソース／ドレイン用フォトマスク
４５を形成し、このフォトマスク４５とゲート１１とを
マスクとして、上方からＮ型不純物であるＰ+ （リン）
イオンを、４０Ｋｅｖ，３Ｅ１３cm-2の条件で注入し、
ソース／ドレイン領域１２を形成する。
ル領域２全体を覆い、メモリセル領域１及び周辺回路領
域３を開口した低濃度ソース／ドレイン用フォトマスク
４５を形成し、このフォトマスク４５とゲート１１とを
マスクとして、上方からＮ型不純物であるＰ+ （リン）
イオンを、４０Ｋｅｖ，３Ｅ１３cm-2の条件で注入し、
ソース／ドレイン領域１２を形成する。
【００４６】次に、図３（ｃ）に示すように、フォトマ
スク４５を剥離した後、基板の上に絶縁膜を堆積し、異
方性エッチングを行って、サイドウォール１５を形成す
る。そして、メモリセル領域１及びダミーセル領域２を
覆い、周辺回路領域３を開口した高濃度ソース／ドレイ
ン形成用フォトマスク４６を形成する。そして、このフ
ォトマスク４６の上方からＡｓ+ （ヒ素）イオンの注入
を行って、周辺回路領域３の高濃度ソース／ドレイン領
域１２ａを形成する。周辺回路領域３では、低濃度ソー
ス／ドレイン領域１２ａ及び高濃度ソース／ドレイン領
域１２ｂにより、ソース／ドレイン領域１２が構成され
ている。このイオン注入の条件は、４０ＫｅＶ，６Ｅ15
cm-2である。
スク４５を剥離した後、基板の上に絶縁膜を堆積し、異
方性エッチングを行って、サイドウォール１５を形成す
る。そして、メモリセル領域１及びダミーセル領域２を
覆い、周辺回路領域３を開口した高濃度ソース／ドレイ
ン形成用フォトマスク４６を形成する。そして、このフ
ォトマスク４６の上方からＡｓ+ （ヒ素）イオンの注入
を行って、周辺回路領域３の高濃度ソース／ドレイン領
域１２ａを形成する。周辺回路領域３では、低濃度ソー
ス／ドレイン領域１２ａ及び高濃度ソース／ドレイン領
域１２ｂにより、ソース／ドレイン領域１２が構成され
ている。このイオン注入の条件は、４０ＫｅＶ，６Ｅ15
cm-2である。
【００４７】図３（ｄ）に示す工程では、第１層間絶縁
膜１６を堆積し、ビット線コンタクト孔を開口した後、
ビット線１８をビット線コンタクト１９と同時に堆積
し、さらに、その上に第２層間絶縁膜２０と、ストレー
ジノード２１及びストレージノードコンタクト２１ａ
と、容量絶縁膜２２と、対向電極２３と、第３層間絶縁
膜２４と、アルミニウム配線２５とを順次形成する。
膜１６を堆積し、ビット線コンタクト孔を開口した後、
ビット線１８をビット線コンタクト１９と同時に堆積
し、さらに、その上に第２層間絶縁膜２０と、ストレー
ジノード２１及びストレージノードコンタクト２１ａ
と、容量絶縁膜２２と、対向電極２３と、第３層間絶縁
膜２４と、アルミニウム配線２５とを順次形成する。
【００４８】なお、上述の製造方法では、高濃度ソース
／ドレイン形成用フォトマスク４６はメモリセル領域１
及びダミーセル領域２を覆うようにしたが、フォトマス
ク４６も低濃度ソース／ドレイン形成用フォトマスク４
５と同様に、ダミーセル領域のみを覆うようにしてもよ
い。例えば、ＳＲＡＭの場合には、メモリセル領域１の
トランジスタも、低濃度ソース／ドレイン領域と高濃度
ソース／ドレイン領域とを有する構造となる。
／ドレイン形成用フォトマスク４６はメモリセル領域１
及びダミーセル領域２を覆うようにしたが、フォトマス
ク４６も低濃度ソース／ドレイン形成用フォトマスク４
５と同様に、ダミーセル領域のみを覆うようにしてもよ
い。例えば、ＳＲＡＭの場合には、メモリセル領域１の
トランジスタも、低濃度ソース／ドレイン領域と高濃度
ソース／ドレイン領域とを有する構造となる。
【００４９】（第２実施例）次に、第２実施例につい
て、図４（ａ）〜（ｃ）に基づき説明する。第２実施例
では、パンチスルーストッパー領域を形成する際に、斜
めイオン注入を行ういわゆるＬＡＴＩＰＳ法を用いる。
ここで、“ＬＡＴＩＰＳ”とは、“ largeangle tilt i
mplanted punchthrough stopper ”の略語である。次
に、ＬＡＴＩＰＳ構造を有するＤＲＡＭメモリセルの製
造方法について説明する。
て、図４（ａ）〜（ｃ）に基づき説明する。第２実施例
では、パンチスルーストッパー領域を形成する際に、斜
めイオン注入を行ういわゆるＬＡＴＩＰＳ法を用いる。
ここで、“ＬＡＴＩＰＳ”とは、“ largeangle tilt i
mplanted punchthrough stopper ”の略語である。次
に、ＬＡＴＩＰＳ構造を有するＤＲＡＭメモリセルの製
造方法について説明する。
【００５０】本実施例では、上記第１実施例と同様の工
程は説明を省略し、本質的な箇所のみ説明する。また、
メモリセル内の一つのトランジスタのみを図示する。ゲ
ート１１のエッチングを終了した後（図４（ａ）参
照）、Ｂ+ （ボロン）のＬＡＴ（大傾角）イオン注入を
行う。このＢ+ イオンのドーズ量は０．２×１０13cm-2
で、回転注入法により傾き角θ（例えば２５゜程度）で
行った（図４（ｂ）参照）。
程は説明を省略し、本質的な箇所のみ説明する。また、
メモリセル内の一つのトランジスタのみを図示する。ゲ
ート１１のエッチングを終了した後（図４（ａ）参
照）、Ｂ+ （ボロン）のＬＡＴ（大傾角）イオン注入を
行う。このＢ+ イオンのドーズ量は０．２×１０13cm-2
で、回転注入法により傾き角θ（例えば２５゜程度）で
行った（図４（ｂ）参照）。
【００５１】次に、通常の７゜傾角注入法により、ソー
ス／ドレイン領域形成のためのＰ+（リン）イオンの注
入を行う（図４（ｃ）参照）。このとき、注入エネルギ
ーは４０ＫｅＶ，ドーズ量は３×１０13である。
ス／ドレイン領域形成のためのＰ+（リン）イオンの注
入を行う（図４（ｃ）参照）。このとき、注入エネルギ
ーは４０ＫｅＶ，ドーズ量は３×１０13である。
【００５２】最後に、異方性エッチングにより、サイド
ウォール１５を形成する。急速熱処理法（ＲＴＡ）によ
り、１０００℃，１０sec の熱処理を行う。これによ
り、図４（ｃ）に示すように、ソース／ドレイン領域１
２に隣接するＬＡＴＩＰＳ領域４８を形成するようにし
ている。
ウォール１５を形成する。急速熱処理法（ＲＴＡ）によ
り、１０００℃，１０sec の熱処理を行う。これによ
り、図４（ｃ）に示すように、ソース／ドレイン領域１
２に隣接するＬＡＴＩＰＳ領域４８を形成するようにし
ている。
【００５３】ここで、上述の図４（ｂ）に示すＬＡＴＩ
ＰＳ領域４８の形成工程において使用されるフォトマス
クのパターン形状について説明する。ダミーセル領域２
に隣接して配置されるメモリセルのＬＴＩＰＳ領域を形
成するための斜めイオン注入方向と一致する方向に位置
するダミーセルの部分ではマスクは開口されている。し
たがって、このダミーセル（実施例１における図２
（ａ）のセル４１ａ，４１ａ間のセルに対応する部位）
にはソース／ドレイン領域１２が形成され、これらはＰ
−Ｎ保有型ダミーセル４２となっている。つまり、ダミ
ーセル領域２のうちゲート１１と平行な辺では、Ｐ−Ｎ
欠除型ダミーセル４１とＰ−Ｎ保有型ダミーセル４２と
が交互に配置される構造となっている。なお、本実施例
では、上記図２（ａ）の左端に位置するダミーセル及び
ビットラインに平行な辺のダミーセルはすべてＰ−Ｎ欠
除型ダミーセルである。
ＰＳ領域４８の形成工程において使用されるフォトマス
クのパターン形状について説明する。ダミーセル領域２
に隣接して配置されるメモリセルのＬＴＩＰＳ領域を形
成するための斜めイオン注入方向と一致する方向に位置
するダミーセルの部分ではマスクは開口されている。し
たがって、このダミーセル（実施例１における図２
（ａ）のセル４１ａ，４１ａ間のセルに対応する部位）
にはソース／ドレイン領域１２が形成され、これらはＰ
−Ｎ保有型ダミーセル４２となっている。つまり、ダミ
ーセル領域２のうちゲート１１と平行な辺では、Ｐ−Ｎ
欠除型ダミーセル４１とＰ−Ｎ保有型ダミーセル４２と
が交互に配置される構造となっている。なお、本実施例
では、上記図２（ａ）の左端に位置するダミーセル及び
ビットラインに平行な辺のダミーセルはすべてＰ−Ｎ欠
除型ダミーセルである。
【００５４】したがって、本実施例では、Ｐ−Ｎ欠除型
ダミーセル４１とＰ−Ｎ保有型ダミーセル４２とを交互
に配置させる構造とすることにより、ダミーセル領域２
におけるパターンの崩れに起因する活性なメモリセル間
のショートを防止しうるとともに、活性セルに不純物を
導入する際に、斜めイオン注入を行う妨げとはならな
い。よって、優れたサブスレッショルド特性を得るとい
うＬＡＴＩＰＳ構造の特徴が損なわれない。
ダミーセル４１とＰ−Ｎ保有型ダミーセル４２とを交互
に配置させる構造とすることにより、ダミーセル領域２
におけるパターンの崩れに起因する活性なメモリセル間
のショートを防止しうるとともに、活性セルに不純物を
導入する際に、斜めイオン注入を行う妨げとはならな
い。よって、優れたサブスレッショルド特性を得るとい
うＬＡＴＩＰＳ構造の特徴が損なわれない。
【００５５】なお、本実施例では、斜めイオン注入を行
う半導体装置として、ＬＡＴＩＰＳ構造を有するＤＲＡ
Ｍメモリセルについて説明したが、本実施例はかかる実
施例に限定されるものではなく、低濃度ソース／ドレイ
ン領域が斜めイオン注入で形成されるもの（ＬＡＴＩ
Ｄ）等、活性セルの不純物拡散領域が斜めイオン注入で
形成されるすべての半導体装置に適用されるものであ
る。なお、活性セルの種類によって、例えばＰ−Ｎ欠除
型ダミーセルの２つおきにＰ−Ｎ保有型ダミーセルを１
つずつ配置する等、Ｐ−Ｎ保有型ダミーセルを離散的に
配置すればよい。これにより、ダミーセルを迂回した活
性セル間のショート等の絶縁不良を有効に防止しなが
ら、斜めイオン注入による所定の効果が得られることに
なる。
う半導体装置として、ＬＡＴＩＰＳ構造を有するＤＲＡ
Ｍメモリセルについて説明したが、本実施例はかかる実
施例に限定されるものではなく、低濃度ソース／ドレイ
ン領域が斜めイオン注入で形成されるもの（ＬＡＴＩ
Ｄ）等、活性セルの不純物拡散領域が斜めイオン注入で
形成されるすべての半導体装置に適用されるものであ
る。なお、活性セルの種類によって、例えばＰ−Ｎ欠除
型ダミーセルの２つおきにＰ−Ｎ保有型ダミーセルを１
つずつ配置する等、Ｐ−Ｎ保有型ダミーセルを離散的に
配置すればよい。これにより、ダミーセルを迂回した活
性セル間のショート等の絶縁不良を有効に防止しなが
ら、斜めイオン注入による所定の効果が得られることに
なる。
【００５６】（第３実施例）次に、第３実施例につい
て、図５及び図６に基づき説明する。
て、図５及び図６に基づき説明する。
【００５７】図５は、第３実施例に係るＳＲＡＭメモリ
セル７０の１単位を示す電界回路図である。すなわち、
このＳＲＡＭは２つのＰチャネル電界効果型トランジス
タＰ１，Ｐ２と、４つのＮチャネル電界効果型トランジ
スタＮ１〜Ｎ４からなり、各トランジスタＮ３，４のゲ
ートとなるワード線７１と、トランジスタＮ３，Ｎ４の
ソース／ドレイン領域を接続するビット線７２と、トラ
ンジスタＰ１，Ｎ１のゲートとトランジスタＮ４のソー
ス／ドレイン領域とを接続する配線７３と、トランジス
タＰ２，Ｎ２のゲートとトランジスタＮ３のソース／ド
レイン領域とを接続する配線７４とを備え、かつドレイ
ン側電源Ｖddとソース側電源Ｖssとを備えたものであ
る。
セル７０の１単位を示す電界回路図である。すなわち、
このＳＲＡＭは２つのＰチャネル電界効果型トランジス
タＰ１，Ｐ２と、４つのＮチャネル電界効果型トランジ
スタＮ１〜Ｎ４からなり、各トランジスタＮ３，４のゲ
ートとなるワード線７１と、トランジスタＮ３，Ｎ４の
ソース／ドレイン領域を接続するビット線７２と、トラ
ンジスタＰ１，Ｎ１のゲートとトランジスタＮ４のソー
ス／ドレイン領域とを接続する配線７３と、トランジス
タＰ２，Ｎ２のゲートとトランジスタＮ３のソース／ド
レイン領域とを接続する配線７４とを備え、かつドレイ
ン側電源Ｖddとソース側電源Ｖssとを備えたものであ
る。
【００５８】図６は、ＳＲＡＭのメモリ側の集積回路領
域の構成を示す平面図である。同図に示すように、集積
回路領域内は素子分離で多数のセル形成領域７７に区画
されており、活性メモリセル領域であるＳＲＡＭメモリ
セルアレイ１に配置されるセル形成領域７７では、各ト
ランジスタのソース／ドレイン領域７５となる部分は、
高濃度の不純物が注入されている。そして、いずれの領
域においても、ゲート７１，７３，７４の下方となる部
分はしきい値制御用の低濃度不純物が導入されている。
上述の図５に示す６つのトランジスタＰ１，Ｐ２，Ｎ１
〜Ｎ４からなるＳＲＡＭメモリセル７０が形成されてい
る。しかし、周辺回路領域（図中左方、図示せず）に隣
接するダミーセル領域２では、ゲート７１，７３，７４
の側方の領域７６はいずれも、ゲート７１，７３，７４
の下方と同じ導電型のしきい値制御用不純物が導入され
ている。すなわち、この領域ではソース／ドレインが形
成されていない。つまり、ＳＲＡＭメモリセルと同じ構
造に対しＰ−Ｎ接合部が欠除した素子からなるＰ−Ｎ欠
除型ダミーセル８０が配置されている。
域の構成を示す平面図である。同図に示すように、集積
回路領域内は素子分離で多数のセル形成領域７７に区画
されており、活性メモリセル領域であるＳＲＡＭメモリ
セルアレイ１に配置されるセル形成領域７７では、各ト
ランジスタのソース／ドレイン領域７５となる部分は、
高濃度の不純物が注入されている。そして、いずれの領
域においても、ゲート７１，７３，７４の下方となる部
分はしきい値制御用の低濃度不純物が導入されている。
上述の図５に示す６つのトランジスタＰ１，Ｐ２，Ｎ１
〜Ｎ４からなるＳＲＡＭメモリセル７０が形成されてい
る。しかし、周辺回路領域（図中左方、図示せず）に隣
接するダミーセル領域２では、ゲート７１，７３，７４
の側方の領域７６はいずれも、ゲート７１，７３，７４
の下方と同じ導電型のしきい値制御用不純物が導入され
ている。すなわち、この領域ではソース／ドレインが形
成されていない。つまり、ＳＲＡＭメモリセルと同じ構
造に対しＰ−Ｎ接合部が欠除した素子からなるＰ−Ｎ欠
除型ダミーセル８０が配置されている。
【００５９】したがって、本実施例でも、上記第１実施
例と同様の効果により、Ｐ−Ｎ欠除型ダミーセル８０を
迂回した活性セル間のショート等の絶縁不良が有効に防
止されることになる（図６の矢印参照）。
例と同様の効果により、Ｐ−Ｎ欠除型ダミーセル８０を
迂回した活性セル間のショート等の絶縁不良が有効に防
止されることになる（図６の矢印参照）。
【００６０】
【発明の効果】以上説明したように、請求項１の発明に
よれば、外周部をダミーセル領域とし、その内側を活性
セル領域とした集積回路領域を備えた半導体装置におい
て、互いに素子分離で区画された複数のセル形成領域を
形成し、活性セル領域に含まれるセル形成領域には少な
くとも１つの電界効果型半導体素子を有する活性セルを
設け、ダミーセル領域には、半導体素子として機能しな
い素子を有するダミーセルとを設けるとともに、ダミー
セルのうち少なくとも一部を活性セル内の電界効果型半
導体素子と同一の構造から、少なくとも一方のＰ−Ｎ接
合部を除き、少なくともゲートを含める構造からなる半
導体素子を有するＰ−Ｎ欠除型ダミーセルで構成したの
で、Ｐ−Ｎ欠除型ダミーセルの部分におけるダミーセル
を迂回した活性セル間のショート等の絶縁不良を防止す
ることができる。
よれば、外周部をダミーセル領域とし、その内側を活性
セル領域とした集積回路領域を備えた半導体装置におい
て、互いに素子分離で区画された複数のセル形成領域を
形成し、活性セル領域に含まれるセル形成領域には少な
くとも１つの電界効果型半導体素子を有する活性セルを
設け、ダミーセル領域には、半導体素子として機能しな
い素子を有するダミーセルとを設けるとともに、ダミー
セルのうち少なくとも一部を活性セル内の電界効果型半
導体素子と同一の構造から、少なくとも一方のＰ−Ｎ接
合部を除き、少なくともゲートを含める構造からなる半
導体素子を有するＰ−Ｎ欠除型ダミーセルで構成したの
で、Ｐ−Ｎ欠除型ダミーセルの部分におけるダミーセル
を迂回した活性セル間のショート等の絶縁不良を防止す
ることができる。
【００６１】請求項２の発明によれば、請求項１の発明
において、上記ダミーセルのすべてをＰ−Ｎ欠除型ダミ
ーセルで構成したので、より確実に絶縁不良を防止する
ことができる。
において、上記ダミーセルのすべてをＰ−Ｎ欠除型ダミ
ーセルで構成したので、より確実に絶縁不良を防止する
ことができる。
【００６２】請求項３の発明によれば、請求項１の発明
において、活性セルへの斜めイオン注入が行われる場
合、斜めイオン注入の方向に一致する方向に位置する領
域には活性セル内の電界効果型半導体素子と同一の構造
からなり、素子として作動しない半導体素子を有するＰ
−Ｎ保有型ダミーセルを形成するようにしたので、ダミ
ーセル領域における絶縁不良を防止しながら、斜めイオ
ン注入による活性セルの良好な特性を発揮することがで
きる。
において、活性セルへの斜めイオン注入が行われる場
合、斜めイオン注入の方向に一致する方向に位置する領
域には活性セル内の電界効果型半導体素子と同一の構造
からなり、素子として作動しない半導体素子を有するＰ
−Ｎ保有型ダミーセルを形成するようにしたので、ダミ
ーセル領域における絶縁不良を防止しながら、斜めイオ
ン注入による活性セルの良好な特性を発揮することがで
きる。
【００６３】請求項４の発明によれば、ダミーセル領域
のダミーセルをＰ−Ｎ保有型ダミーセルとし、その素子
分離の下方に活性セル領域の素子分離下方よりも不純物
濃度の濃いチャネルストッパー領域を設けたので、ダミ
ーセルを迂回したショート等を可及的に防止することが
できる。
のダミーセルをＰ−Ｎ保有型ダミーセルとし、その素子
分離の下方に活性セル領域の素子分離下方よりも不純物
濃度の濃いチャネルストッパー領域を設けたので、ダミ
ーセルを迂回したショート等を可及的に防止することが
できる。
【００６４】請求項５の発明によれば、請求項１，２又
は３の発明において、Ｐ−Ｎ欠除型ダミーセルの半導体
素子の少なくともソース／ドレイン領域の奥方にパンチ
スルーストッパーを形成したので、特にポリシリコンパ
ターン不良等に起因するパンチスルーを有効に防止する
ことができる。
は３の発明において、Ｐ−Ｎ欠除型ダミーセルの半導体
素子の少なくともソース／ドレイン領域の奥方にパンチ
スルーストッパーを形成したので、特にポリシリコンパ
ターン不良等に起因するパンチスルーを有効に防止する
ことができる。
【００６５】請求項６の発明によれば、請求項１，２又
は３の発明において、ダミーセル領域に含まれる素子分
離の下方にチャネルストッパーを形成したので、絶縁不
良をより確実に防止することができる。
は３の発明において、ダミーセル領域に含まれる素子分
離の下方にチャネルストッパーを形成したので、絶縁不
良をより確実に防止することができる。
【００６６】請求項７の発明によれば、請求項１又は２
の発明において、集積回路領域の活性セル領域をメモリ
セルアレイとしたので、パターンの乱れに起因する絶縁
不良を防止することができる。
の発明において、集積回路領域の活性セル領域をメモリ
セルアレイとしたので、パターンの乱れに起因する絶縁
不良を防止することができる。
【００６７】請求項８の発明によれば、請求項３の発明
において、斜めイオン注入により形成されるソース／ド
レイン領域又はパンチスルーストッパーを有するＤＲＡ
Ｍのメモリセルの場合、Ｐ−Ｎ欠除型ダミーセルとＰ−
Ｎ保有型ダミーセルとをゲートに平行な周辺部のセル領
域で一つおきに配置するようにしたので、斜めイオン注
入による良好な特性と、ダミーセルにおける絶縁不良の
防止効果とを発揮することができる。
において、斜めイオン注入により形成されるソース／ド
レイン領域又はパンチスルーストッパーを有するＤＲＡ
Ｍのメモリセルの場合、Ｐ−Ｎ欠除型ダミーセルとＰ−
Ｎ保有型ダミーセルとをゲートに平行な周辺部のセル領
域で一つおきに配置するようにしたので、斜めイオン注
入による良好な特性と、ダミーセルにおける絶縁不良の
防止効果とを発揮することができる。
【００６８】請求項９の発明によれば、請求項７の発明
において、活性セルがＤＲＡＭ，ＳＲＡＭ，ＥＥＰＲＯ
Ｍ，マスクＲＯＭのうちいずれかのメモリセルで構成し
たので、微細なパターン要求されるメモリセルにおい
て、ダミーセル領域のＰ−Ｎ欠除型ダミーセルによる絶
縁不良防止効果を顕著に発揮することができる。
において、活性セルがＤＲＡＭ，ＳＲＡＭ，ＥＥＰＲＯ
Ｍ，マスクＲＯＭのうちいずれかのメモリセルで構成し
たので、微細なパターン要求されるメモリセルにおい
て、ダミーセル領域のＰ−Ｎ欠除型ダミーセルによる絶
縁不良防止効果を顕著に発揮することができる。
【００６９】請求項１０の発明によれば、半導体装置の
製造方法として、集積回路部を複数のセル形成領域に区
画する素子分離となるフィールド酸化膜を形成する工程
と、チャネル領域形成用の不純物を導入する工程と、ゲ
ートを形成する工程と、ダミーセル領域の少なくとも一
部の上を覆うフォトマスクを形成する工程と、フォトマ
スク及びゲートをマスクとして活性セル領域のソース／
ドレイン領域を形成する工程と、ダミーセル領域のフォ
トマスクを除去する工程とを設けたので、ダミーセル領
域にＰ−Ｎ欠除型ダミーセルを形成して、絶縁不良のほ
とんどない信頼性の高い半導体装置を得ることができ
る。
製造方法として、集積回路部を複数のセル形成領域に区
画する素子分離となるフィールド酸化膜を形成する工程
と、チャネル領域形成用の不純物を導入する工程と、ゲ
ートを形成する工程と、ダミーセル領域の少なくとも一
部の上を覆うフォトマスクを形成する工程と、フォトマ
スク及びゲートをマスクとして活性セル領域のソース／
ドレイン領域を形成する工程と、ダミーセル領域のフォ
トマスクを除去する工程とを設けたので、ダミーセル領
域にＰ−Ｎ欠除型ダミーセルを形成して、絶縁不良のほ
とんどない信頼性の高い半導体装置を得ることができ
る。
【００７０】請求項１１の発明によれば、請求項１０の
発明において、フォトマスクを形成する工程で、活性セ
ル領域内の活性セルへの斜めイオン注入方向に一致する
方向に位置する部分を除く領域の上を覆うフォトマスク
を形成するようにしたので、活性セルへの斜めイオン注
入と、ダミーセルにおけるＰ−Ｎ欠除型ダミーセルの形
成とを有効に行うことができる。
発明において、フォトマスクを形成する工程で、活性セ
ル領域内の活性セルへの斜めイオン注入方向に一致する
方向に位置する部分を除く領域の上を覆うフォトマスク
を形成するようにしたので、活性セルへの斜めイオン注
入と、ダミーセルにおけるＰ−Ｎ欠除型ダミーセルの形
成とを有効に行うことができる。
【００７１】請求項１２及び１３の発明によれば、請求
項１０又は１１の発明において、パンチスルーストッパ
ー領域又はチャネルストッパー領域を形成するようにし
たので、より信頼性の高い半導体装置を得ることができ
る。
項１０又は１１の発明において、パンチスルーストッパ
ー領域又はチャネルストッパー領域を形成するようにし
たので、より信頼性の高い半導体装置を得ることができ
る。
【００７２】請求項１４の発明によれば、請求項１１の
発明において、ＤＲＡＭメモリセルの場合、Ｐ−Ｎ欠除
型ダミーセルとＰ−Ｎ保有型ダミーセルとを交互に形成
するようにしたので、ダミーセルにおける絶縁不良のほ
とんどない、しかもＬＡＴＩＰＳ構造やＬＡＴＩＤ構造
を有する特性の良好なメモリセルを得ることができる。
発明において、ＤＲＡＭメモリセルの場合、Ｐ−Ｎ欠除
型ダミーセルとＰ−Ｎ保有型ダミーセルとを交互に形成
するようにしたので、ダミーセルにおける絶縁不良のほ
とんどない、しかもＬＡＴＩＰＳ構造やＬＡＴＩＤ構造
を有する特性の良好なメモリセルを得ることができる。
【図１】実施例に係る半導体装置の全体構成を概略的に
示す平面図である。
示す平面図である。
【図２】第１実施例に係るＤＲＡＭメモリセルアレイに
おけるコーナー部付近の詳細構造を示す平面図及びその
II−II線断面図である。
おけるコーナー部付近の詳細構造を示す平面図及びその
II−II線断面図である。
【図３】第１実施例に係るＤＲＡＭの製造工程における
断面図である。
断面図である。
【図４】第２実施例に係るＬＡＴＩＰＳ構造を有するＤ
ＲＡＭの製造工程における断面図である。
ＲＡＭの製造工程における断面図である。
【図５】第３実施例に係るＳＲＡＭの単位セルの構成を
示す電気回路図である。
示す電気回路図である。
【図６】第３実施例に係るＳＲＡＭのメモリセルアレイ
における詳細構造を示す平面図である。
における詳細構造を示す平面図である。
【図７】図７は、従来のＤＲＡＭのダミーセル領域にお
いて生じる絶縁不良を説明する平面図である。
いて生じる絶縁不良を説明する平面図である。
１ 活性セル領域 ２ ダミーセル領域 ３ 周辺回路領域 ４ 絶縁部 ５ 集積回路領域 ６ 素子分離 ９ セル形成領域 １０ ゲート酸化膜 １１ ゲート １２ ソース／ドレイン領域 １３ チャネル領域 １４ 電界効果型トランジスタ １５ サイドウォール １６ 第１層間絶縁膜 １８ ビット線 １９ ビット線コンタクト ２０ 第２層間絶縁膜 ２１ ストレージノード ２１ａ ストレージノードコンタクト ２２ 容量絶縁膜 ２３ 対向電極 ２４ 第３層間絶縁膜 ２５ アルミニウム配線 ３０ 半導体基板 ３１ チャネルストッパー領域 ３２ パンチスルーストッパー領域 ４０ メモリセル ４１ Ｐ−Ｎ欠除型ダミーセル ４２ Ｐ−Ｎ保有型ダミーセル
Claims (14)
- 【請求項１】 半導体基板の表面付近に形成され、絶縁
部で囲まれて他の領域から区画された集積回路領域を備
え、上記集積回路領域の外周部はダミーセル領域と、集
積回路領域の外周部を除く中央部が活性セル領域と定義
された半導体装置において、 上記活性セル領域及びダミーセル領域を含む集積回路領
域に配設され、互いに素子分離で区画された複数のセル
形成領域と、 上記各セル形成領域のうち活性セル領域に含まれる領域
に形成され、少なくともゲートと、２つのＰ−Ｎ接合部
を伴う２つのソース／ドレイン領域とを構成要素とする
少なくとも１つの電界効果型半導体素子を有する活性セ
ルと、 上記各セル形成領域のうちダミーセル領域に含まれる領
域に一部又は全部が形成され、半導体素子として機能し
ない素子を有するダミーセルとを備えるとともに、 上記ダミーセルのうち少なくとも一部は、上記活性セル
内の電界効果型半導体素子と同一の構造から、少なくと
も一方のＰ−Ｎ接合部を除き、少なくともゲートを含め
る構造からなる半導体素子を有するＰ−Ｎ欠除型ダミー
セルであることを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 上記ダミーセルのすべてがＰ−Ｎ欠除型ダミーセルであ
ることを特徴とする半導体装置。 - 【請求項３】 請求項１記載の半導体装置において、 上記活性セルは、斜めイオン注入により形成されるソー
ス／ドレイン領域，パンチスルーストッパー等の不純物
拡散領域を有するものであり、 上記各セル形成領域のうちダミーセル領域に含まれる領
域で、かつ活性セル領域内の活性セルへの斜めイオン注
入の方向に一致する方向に位置する領域には、上記活性
セル内の電界効果型半導体素子と同一の構造からなり、
素子として作動しない半導体素子を有するＰ−Ｎ保有型
ダミーセルが形成され、 上記各セル形成領域のうちダミーセル領域に含まれる領
域で、かつ上記Ｐ−Ｎ保有型ダミーセルが形成される領
域を除く領域には、上記Ｐ−Ｎ欠除型ダミーセルが形成
されていることを特徴とする半導体装置。 - 【請求項４】 半導体基板の表面付近に形成され、絶縁
部で囲まれて他の領域から区画された集積回路領域を備
え、上記集積回路領域の外周部が活性セル領域と、集積
回路領域の外周部を除く中央部がダミーセル領域と定義
された半導体装置において、 上記活性セル領域及びダミーセル領域を含む集積回路領
域に配設され、互いに素子分離で区画された複数のセル
形成領域と、 上記各セル形成領域のうち活性セル領域に含まれる領域
に形成され、少なくともゲート，ソース／ドレイン領域
及びチャネル領域を構成要素とする少なくとも１つの電
界効果型半導体素子を有する活性セルと、 上記各セル形成領域のうちダミーセル領域に含まれる領
域に形成され、上記活性セル内の電界効果型半導体素子
と同一の構造からなり、素子として作動しない半導体素
子を有するＰ−Ｎ保有型ダミーセルと、 上記ダミーセル領域に含まれる素子分離の下方に活性セ
ル領域の素子分離下方よりも濃い不純物濃度が導入され
てなる高濃度チャネルストッパー領域とを備えたことを
特徴とする半導体装置。 - 【請求項５】 請求項１，２又は３記載の半導体装置に
おいて、 上記Ｐ−Ｎ欠除型ダミーセルの半導体素子の少なくとも
ソース／ドレイン領域の奥方には、パンチスルーストッ
パーが形成されていることを特徴とする半導体装置。 - 【請求項６】 請求項１，２又は３記載の半導体装置に
おいて、 上記ダミーセル領域に含まれる素子分離の下方に不純物
が導入されてなるチャネルストッパーが形成されている
ことを特徴とする半導体装置。 - 【請求項７】 請求項１又は２記載の半導体装置におい
て、 上記集積回路領域の活性セル領域は、メモリセルアレイ
であることを特徴とする半導体装置。 - 【請求項８】 請求項３記載の半導体装置において、 上記活性セルは、斜めイオン注入により形成されるソー
ス／ドレイン領域又はパンチスルーストッパーを有する
ＤＲＡＭのメモリセルであり、Ｐ−Ｎ欠除型ダミーセル
とＰ−Ｎ保有型ダミーセルとはゲートに平行な周辺部の
セル領域で、一つおきに配置されていることを特徴とす
る半導体装置。 - 【請求項９】 請求項７記載の半導体装置において、 上記活性セルは、ＤＲＡＭ，ＳＲＡＭ，ＥＥＰＲＯＭ，
マスクＲＯＭのうちのいずれか一つのメモリセルである
ことを特徴とする半導体装置。 - 【請求項１０】 半導体基板の表面付近に形成され、絶
縁部で囲まれて他の領域から区画された集積回路領域を
備え、上記集積回路領域の外周部がダミーセル領域と、
集積回路領域の外周部を除く中央部が活性セル領域と定
義された半導体装置の製造方法であって、 半導体基板上に、上記絶縁部となり、集積回路部を複数
のセル形成領域に区画する素子分離となるフィールド酸
化膜を形成する工程と、 半導体基板の表面付近にチャネル領域形成用の不純物を
導入する工程と、 上記半導体基板及び上記フィールド酸化膜の上にゲート
を形成する工程と、 上記ダミーセル領域の少なくとも一部の上を覆うフォト
マスクを形成する工程と、 上記フォトマスク及びゲートをマスクとして、半導体基
板の導電型とは逆の導電型を有する不純物のイオン注入
を行って、活性セル領域の各セル形成領域にソース／ド
レイン領域を形成する工程と、 上記ソース／ドレイン領域を形成する工程が終了した後
に、上記ダミーセル領域のフォトマスクを除去する工程
とを備えたことを特徴とする半導体装置の製造方法。 - 【請求項１１】 請求項１０記載の半導体装置の製造方
法において、 上記フォトマスクを形成する工程では、上記ダミーセル
領域のうち活性セル領域内の活性セルへの斜めイオン注
入方向に一致する方向に位置する部分を除く領域の上を
覆うフォトマスクを形成することを特徴とする半導体装
置の製造方法。 - 【請求項１２】 請求項１０又は１１記載の半導体装置
の製造方法において、 ゲートを形成する工程の前に、半導体基板の奥方に不純
物のイオン注入を行って、パンチスルーストッパー領域
を形成する工程を備えたことを特徴とする半導体装置の
製造方法。 - 【請求項１３】 請求項１０又は１１記載の半導体装置
の製造方法において、 フィールド酸化膜の下方に不純物のイオン注入を行っ
て、チャネルストッパー領域を形成する工程を備えたこ
とを特徴とする半導体装置の製造方法。 - 【請求項１４】 請求項１１記載の半導体装置の製造方
法において、 半導体装置は、活性セル領域にＤＲＡＭメモリセルを配
設したものであり、 フォトマスクを形成する工程では、ゲートに平行な方向
では、フォトマスクの形成部分と開口部分とを交互に設
けることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6027192A JP2933818B2 (ja) | 1993-03-03 | 1994-02-25 | 半導体装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4160093 | 1993-03-03 | ||
| JP5-41600 | 1993-03-03 | ||
| JP6027192A JP2933818B2 (ja) | 1993-03-03 | 1994-02-25 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06314778A true JPH06314778A (ja) | 1994-11-08 |
| JP2933818B2 JP2933818B2 (ja) | 1999-08-16 |
Family
ID=26365089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6027192A Expired - Fee Related JP2933818B2 (ja) | 1993-03-03 | 1994-02-25 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2933818B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100353553B1 (ko) * | 2000-09-04 | 2002-09-27 | 주식회사 하이닉스반도체 | 반도체장치의 캐패시터 레이아웃 |
| KR100388223B1 (ko) * | 2000-11-08 | 2003-06-19 | 주식회사 하이닉스반도체 | 반도체장치의 비트라인 콘택 레이아웃 |
| KR101306672B1 (ko) * | 2002-12-24 | 2013-09-10 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체기억장치 |
-
1994
- 1994-02-25 JP JP6027192A patent/JP2933818B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100353553B1 (ko) * | 2000-09-04 | 2002-09-27 | 주식회사 하이닉스반도체 | 반도체장치의 캐패시터 레이아웃 |
| KR100388223B1 (ko) * | 2000-11-08 | 2003-06-19 | 주식회사 하이닉스반도체 | 반도체장치의 비트라인 콘택 레이아웃 |
| KR101306672B1 (ko) * | 2002-12-24 | 2013-09-10 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체기억장치 |
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