JP2874205B2 - 読み出し専用メモリ装置の製造方法 - Google Patents
読み出し専用メモリ装置の製造方法Info
- Publication number
- JP2874205B2 JP2874205B2 JP1208704A JP20870489A JP2874205B2 JP 2874205 B2 JP2874205 B2 JP 2874205B2 JP 1208704 A JP1208704 A JP 1208704A JP 20870489 A JP20870489 A JP 20870489A JP 2874205 B2 JP2874205 B2 JP 2874205B2
- Authority
- JP
- Japan
- Prior art keywords
- mask
- memory device
- gate
- manufacturing
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はMISトランジスタが直列に接続されて構成さ
れるNAND型の読み出し専用メモリ装置の製造方法に関す
る。
れるNAND型の読み出し専用メモリ装置の製造方法に関す
る。
本発明は、MISトランジスタが直列に接続されて構成
されたNAND型の読み出し専用メモリ装置の製造方法にお
いて、MISトランジスタのチャンネル領域を避けた金属
配線層をマスクの一部として選択的な不純物の導入を行
うことや、複数の並列した第１のゲート間に選択的に不
純物の導入を行った後、それら第１のゲート間に第２の
ゲートを形成し、その第２のゲート形成のためのパター
ニング用マスクを第１のゲート下部の選択的なイオン注
入のマスクの一部とすることにより、読み出し専用メモ
リ装置の製造のターン・アラウンド・タイムの短縮や、
工程数の低減を図るものである。
されたNAND型の読み出し専用メモリ装置の製造方法にお
いて、MISトランジスタのチャンネル領域を避けた金属
配線層をマスクの一部として選択的な不純物の導入を行
うことや、複数の並列した第１のゲート間に選択的に不
純物の導入を行った後、それら第１のゲート間に第２の
ゲートを形成し、その第２のゲート形成のためのパター
ニング用マスクを第１のゲート下部の選択的なイオン注
入のマスクの一部とすることにより、読み出し専用メモ
リ装置の製造のターン・アラウンド・タイムの短縮や、
工程数の低減を図るものである。
読み出し専用メモリ装置特にマスクROMは、高集積化
が進むにつれてNAND型が主流となってきている。
が進むにつれてNAND型が主流となってきている。
このNAND型のマスクROMは、メモリセルが直列に複数
のMOSトランジスタを並べた構造とされ、例えばエンハ
ンスメント（ノーマリ・オフ）型のMOSトランジスタを
ディプリーション（ノーマリ・オン）型のMOSトランジ
スタに変化させることで、情報のプログラム（書き込
み）が行われる。
のMOSトランジスタを並べた構造とされ、例えばエンハ
ンスメント（ノーマリ・オフ）型のMOSトランジスタを
ディプリーション（ノーマリ・オン）型のMOSトランジ
スタに変化させることで、情報のプログラム（書き込
み）が行われる。
第７図はマルチゲート構造のマスクROMのメモリセル
の断面図であり、第８図はその等価回路図である。
の断面図であり、第８図はその等価回路図である。
このマルチゲート構造のマスクROMについて第７図を
参照して簡単に説明すると、基板101上のゲート絶縁膜
上に、第１層目の配線層を用いて第１のゲート102が複
数並列に形成され、その第１のゲート102の間には絶縁
膜を介して第２のゲート103が第２層目の配線層を用い
て形成される。第１のゲート102の下部や第２のゲート1
03の下部には、選択的に不純物が打ち込まれ、不純物の
打ち込まれた不純物拡散領域104を有したMOSトランジス
タがディプリーション型にされる。
参照して簡単に説明すると、基板101上のゲート絶縁膜
上に、第１層目の配線層を用いて第１のゲート102が複
数並列に形成され、その第１のゲート102の間には絶縁
膜を介して第２のゲート103が第２層目の配線層を用い
て形成される。第１のゲート102の下部や第２のゲート1
03の下部には、選択的に不純物が打ち込まれ、不純物の
打ち込まれた不純物拡散領域104を有したMOSトランジス
タがディプリーション型にされる。
そして、読み出しは、ゲート電圧を例えば0Vにするこ
とで行われ、選択されたMOSトランジスタがエンハンス
メント型ならばビット線の電位が高レベル，ディプリー
ション型ならばビット線の電位が低レベルにされる。
とで行われ、選択されたMOSトランジスタがエンハンス
メント型ならばビット線の電位が高レベル，ディプリー
ション型ならばビット線の電位が低レベルにされる。
一般に、上述のようなマスクROM等のプログラムを行
って製品として出荷するようなメモリ装置では、プログ
ラムコードの発注から製品の完成までのターン・アラウ
ンド・タイムを短くすることが要求されている。ところ
が、従来の読み出し専用メモリ装置では、ゲート電極の
形成前にイオン注入によりプログラムすることが行われ
ており、それ以後のプロセスが長くなっていた。
って製品として出荷するようなメモリ装置では、プログ
ラムコードの発注から製品の完成までのターン・アラウ
ンド・タイムを短くすることが要求されている。ところ
が、従来の読み出し専用メモリ装置では、ゲート電極の
形成前にイオン注入によりプログラムすることが行われ
ており、それ以後のプロセスが長くなっていた。
また、第７図に示したようなマルチゲート構造のマス
クROMは高集積化できる利点を有するが、プログラムの
ためのイオン注入のマスクずれや、隣接するゲート間で
の不純物拡散領域の拡がり等が問題となって、集積度を
高くすることが困難とされ、高集積化のためには、基板
の一部を削って位置ずれを補償する等の工程数の増加が
伴っていた。
クROMは高集積化できる利点を有するが、プログラムの
ためのイオン注入のマスクずれや、隣接するゲート間で
の不純物拡散領域の拡がり等が問題となって、集積度を
高くすることが困難とされ、高集積化のためには、基板
の一部を削って位置ずれを補償する等の工程数の増加が
伴っていた。
そこで、本発明は上述の技術的な課題に鑑み、高集積
化に必要な工程の簡略化を図りながら、ターン・アラウ
ンド・タイムを短くするような読み出し専用メモリ装置
の製造方法を提供することを第１の目的とし、さらに、
工程数を低減すると共に、マスクの合わせずれ等を防止
するような読み出し専用メモリ装置の製造方法を提供す
ることを第２の目的とする。
化に必要な工程の簡略化を図りながら、ターン・アラウ
ンド・タイムを短くするような読み出し専用メモリ装置
の製造方法を提供することを第１の目的とし、さらに、
工程数を低減すると共に、マスクの合わせずれ等を防止
するような読み出し専用メモリ装置の製造方法を提供す
ることを第２の目的とする。
上述の第１の目的を達成するための本願の第１の発明
の読み出し専用メモリ装置の製造方法は、MISトランジ
スタが直列に接続されて構成されたNAND型の読み出し専
用メモリ装置の製造方法であって、基板上の上記MISト
ランジスタのチャンネル領域を避けて金属配線層が形成
され、その金属配線層をマスクの一部として上記チャン
ネル領域に選択的に不純物を導入することでプログラム
することを特徴とする。チャンネル領域を避けて形成さ
れる金属配線層は、平面上重ならないパターンとされ、
例えばアルミニウム系配線層等より形成できる。上記プ
ログラムする際には、金属配線層と合わせてレジストマ
スクを用いることができ、不純物の導入はイオン注入に
よりゲートを貫通して行うことができる。
の読み出し専用メモリ装置の製造方法は、MISトランジ
スタが直列に接続されて構成されたNAND型の読み出し専
用メモリ装置の製造方法であって、基板上の上記MISト
ランジスタのチャンネル領域を避けて金属配線層が形成
され、その金属配線層をマスクの一部として上記チャン
ネル領域に選択的に不純物を導入することでプログラム
することを特徴とする。チャンネル領域を避けて形成さ
れる金属配線層は、平面上重ならないパターンとされ、
例えばアルミニウム系配線層等より形成できる。上記プ
ログラムする際には、金属配線層と合わせてレジストマ
スクを用いることができ、不純物の導入はイオン注入に
よりゲートを貫通して行うことができる。
また、第２の目的を達成するための本願の第２の発明
の読み出し専用メモリ装置の製造方法は、MISトランジ
スタが直列に接続されて構成されたNAND型の読み出し専
用メモリ装置の製造方法であって、基板上に複数の第１
のゲートを並列に形成する工程と、それら第１のゲート
をマスクの一部として第１のゲート間の基板表面に選択
的に不純物を導入する工程と、パターニング用マスクを
用い上記第１のゲート間に絶縁膜を介して複数の第２の
ゲートを第１のゲートと並列に形成する工程と、上記パ
ターニング用マスクをイオン注入のマスクの一部として
上記第１のゲートの下部の基板表面に選択的に不純物を
打ち込む工程とを有することを特徴とする。
の読み出し専用メモリ装置の製造方法は、MISトランジ
スタが直列に接続されて構成されたNAND型の読み出し専
用メモリ装置の製造方法であって、基板上に複数の第１
のゲートを並列に形成する工程と、それら第１のゲート
をマスクの一部として第１のゲート間の基板表面に選択
的に不純物を導入する工程と、パターニング用マスクを
用い上記第１のゲート間に絶縁膜を介して複数の第２の
ゲートを第１のゲートと並列に形成する工程と、上記パ
ターニング用マスクをイオン注入のマスクの一部として
上記第１のゲートの下部の基板表面に選択的に不純物を
打ち込む工程とを有することを特徴とする。
本願の第１の発明の読み出し専用メモリ装置の製造方
法は、金属配線層がMISトランジスタのチャンネル領域
を避けて形成されるため、イオン注入等によるプログラ
ムを金属配線層の形成後に行うことができる。また、チ
ャンネル領域を避けたパターンで形成される金属配線層
は、そのままマスクの一部として使用されるため、マス
クずれ等の問題も緩和される。
法は、金属配線層がMISトランジスタのチャンネル領域
を避けて形成されるため、イオン注入等によるプログラ
ムを金属配線層の形成後に行うことができる。また、チ
ャンネル領域を避けたパターンで形成される金属配線層
は、そのままマスクの一部として使用されるため、マス
クずれ等の問題も緩和される。
また、本願の第２の発明の読み出し専用メモリ装置の
製造方法は、第１のゲートが第２のゲートのMISトラン
ジスタのプログラムのマスクの一部として用いられ、上
記パターニング用マスクが第１のゲートのMISトランジ
スタのマスクの一部として用いられる。このため、自己
整合的にプログラムが行われ、マスクずれ等の問題も解
決される。
製造方法は、第１のゲートが第２のゲートのMISトラン
ジスタのプログラムのマスクの一部として用いられ、上
記パターニング用マスクが第１のゲートのMISトランジ
スタのマスクの一部として用いられる。このため、自己
整合的にプログラムが行われ、マスクずれ等の問題も解
決される。
本発明の好適な実施例を図面を参照しながら説明す
る。
る。
第１の実施例 本実施例は、マスクROMの製造方法の例であり、その
マスクROMは、金属配線層であるアルミニウム系配線層
が素子分離領域上に配線される構造を有している。
マスクROMは、金属配線層であるアルミニウム系配線層
が素子分離領域上に配線される構造を有している。
まず、本実施例により製造されるマスクROMのメモリ
セルの回路構成を第４図に示す。その回路構成は、ビッ
ト線BLと接地電圧ラインとの間に、２列の直列接続され
たMOSトランジスタが配列される。ビット線BL側の２行
は、ビットセレクト用のMOSトランジスタであり、選択
線BS1,BS2により択一的に２列の一方の列が選択され
る。他のMOSトランジスタは、情報を記憶するためのト
ランジスタであり、それらのゲートはワード線W1〜W8の
複数本並列した構成を有する。このようなワード線W1〜
W8をゲート電極とするMOSトランジスタは、後述するよ
うなイオン注入によりエンハンスメント型とディプリー
ション型が選択的に形成され、プログラムされる。
セルの回路構成を第４図に示す。その回路構成は、ビッ
ト線BLと接地電圧ラインとの間に、２列の直列接続され
たMOSトランジスタが配列される。ビット線BL側の２行
は、ビットセレクト用のMOSトランジスタであり、選択
線BS1,BS2により択一的に２列の一方の列が選択され
る。他のMOSトランジスタは、情報を記憶するためのト
ランジスタであり、それらのゲートはワード線W1〜W8の
複数本並列した構成を有する。このようなワード線W1〜
W8をゲート電極とするMOSトランジスタは、後述するよ
うなイオン注入によりエンハンスメント型とディプリー
ション型が選択的に形成され、プログラムされる。
次に、第１図〜第３図を参照して、プログラムされる
前の状態のマスクROMの構造について説明する。
前の状態のマスクROMの構造について説明する。
半導体基板１上にゲート絶縁膜２が形成され、そのゲ
ート絶縁膜２上には所定の間隔で並列して選択線BS1,BS
2およびワード線W1〜W8が形成されている。これら選択
線BS1,BS2及びワード線W1〜W8はポリシリコン等の材料
からなり、側部にはサイドウォール３がそれぞれ形成さ
れている。これら選択線BS1,BS2及びワード線W1〜W8
は、第１図のＸ方向を長手方向として延在されており、
このＸ方向で選択線BS1,BS2及びワード線W1〜W8が、第
２図に示すように、素子分離領域４上を横断するように
形成される。その素子分離領域４はMOSトランジスタの
列に沿って第１図中Ｙ方向を長手方向として形成され、
MOSトランジスタ列の間を電気的に分離する。この素子
分離領域４の下部にはチャンネルストッパー領域12が形
成される。
ート絶縁膜２上には所定の間隔で並列して選択線BS1,BS
2およびワード線W1〜W8が形成されている。これら選択
線BS1,BS2及びワード線W1〜W8はポリシリコン等の材料
からなり、側部にはサイドウォール３がそれぞれ形成さ
れている。これら選択線BS1,BS2及びワード線W1〜W8
は、第１図のＸ方向を長手方向として延在されており、
このＸ方向で選択線BS1,BS2及びワード線W1〜W8が、第
２図に示すように、素子分離領域４上を横断するように
形成される。その素子分離領域４はMOSトランジスタの
列に沿って第１図中Ｙ方向を長手方向として形成され、
MOSトランジスタ列の間を電気的に分離する。この素子
分離領域４の下部にはチャンネルストッパー領域12が形
成される。
各選択線BS1,BS2及びワード線W1〜W8の間の半導体基
板１の表面には、ソース・ドレイン領域が形成される。
このソース・ドレイン領域はサイドウォール３によるオ
フセットを利用して、高濃度不純物領域５と低濃度不純
物領域６からなる所謂LDD構造とされる。MOSトランジス
タ列の両端部の高濃度不純物領域５はコンタクトホール
14を介してビット線に接続され或いは接地電圧GNDを供
給するための接地電圧ラインに接続される。これらソー
ス・ドレイン領域の間に各選択線BS1,BS2及びワード線W
1〜W8の下部の半導体基板１の表面がチャンネル領域７
である。そして、後述するように、それらチャンネル領
域７に不純物を選択的にイオン注入して、エンハンスメ
ント型とディプリーション型のMOSトランジスタを得
る。
板１の表面には、ソース・ドレイン領域が形成される。
このソース・ドレイン領域はサイドウォール３によるオ
フセットを利用して、高濃度不純物領域５と低濃度不純
物領域６からなる所謂LDD構造とされる。MOSトランジス
タ列の両端部の高濃度不純物領域５はコンタクトホール
14を介してビット線に接続され或いは接地電圧GNDを供
給するための接地電圧ラインに接続される。これらソー
ス・ドレイン領域の間に各選択線BS1,BS2及びワード線W
1〜W8の下部の半導体基板１の表面がチャンネル領域７
である。そして、後述するように、それらチャンネル領
域７に不純物を選択的にイオン注入して、エンハンスメ
ント型とディプリーション型のMOSトランジスタを得
る。
このような選択線BS1,BS2及びワード線W1〜W8上に
は、層間絶縁膜８が全面に形成され、その層間絶縁膜８
上には、ビット線として機能するアルミニウム系配線層
９が形成される。このアルミニウム系配線層９は、第１
図中のＹ方向を長手方向として延在されており、MOSト
ランジスタ列のチャンネル領域７上を避けて形成されて
いる。すなわち、アルミニウム系配線層９は、チャンネ
ル領域７上で窓10或いはビット線間のスペース11を有し
ており、チャンネル領域７上にはアルミニウム系配線層
９が形成されない。第１図に示すように、このアルミニ
ウム系配線層９はＹ方向に延在されながら、コンタクト
ホール14を介して基板１の高濃度不純物領域５と接続す
るために選択線BS2でＸ方向に曲げられる。
は、層間絶縁膜８が全面に形成され、その層間絶縁膜８
上には、ビット線として機能するアルミニウム系配線層
９が形成される。このアルミニウム系配線層９は、第１
図中のＹ方向を長手方向として延在されており、MOSト
ランジスタ列のチャンネル領域７上を避けて形成されて
いる。すなわち、アルミニウム系配線層９は、チャンネ
ル領域７上で窓10或いはビット線間のスペース11を有し
ており、チャンネル領域７上にはアルミニウム系配線層
９が形成されない。第１図に示すように、このアルミニ
ウム系配線層９はＹ方向に延在されながら、コンタクト
ホール14を介して基板１の高濃度不純物領域５と接続す
るために選択線BS2でＸ方向に曲げられる。
以上のような第１図〜第３図に示すプログラム前の状
態から、プログラムを行って、製品が出荷される。これ
を第５図（ａ），（ｂ）を参照しながら説明する。
態から、プログラムを行って、製品が出荷される。これ
を第５図（ａ），（ｂ）を参照しながら説明する。
第５図（ａ）はプログラム前の状態を示しており、第
２図と同じ断面構造を有する。このプログラム前の状態
では、層間絶縁膜８上にチャンネル領域７を平面上重な
らずに避けて形成されたアルミニウム系配線層９が形成
される。従って、アルミニウム系配線層９は、平面上、
素子分離領域４と重なるように形成される。
２図と同じ断面構造を有する。このプログラム前の状態
では、層間絶縁膜８上にチャンネル領域７を平面上重な
らずに避けて形成されたアルミニウム系配線層９が形成
される。従って、アルミニウム系配線層９は、平面上、
素子分離領域４と重なるように形成される。
次に、第５図（ｂ）に示すように、比較的厚くレジ４
ト膜13を形成し、これを選択的に露光、現像してレジス
トマスクを得る。レジスト膜13の膜厚は、高エネルギー
で打ち込んだ不純物をも透過が阻止されるような厚みと
され、例えば数μｍ程度の膜厚を有する。レジスト膜13
はディプリーション型にすべきMOSトランジスタのチャ
ンネル領域７に対応した部分で開口される。エンハンス
メント型にされる領域は厚いレジスト膜13が被着したま
まである。このレジスト膜13のパターンは、アルミニウ
ム系配線層９が領域A1でマスクの一部として機能するた
めに、高い解像度のものを必要としない。従って、プロ
セスを簡素化することができる。
ト膜13を形成し、これを選択的に露光、現像してレジス
トマスクを得る。レジスト膜13の膜厚は、高エネルギー
で打ち込んだ不純物をも透過が阻止されるような厚みと
され、例えば数μｍ程度の膜厚を有する。レジスト膜13
はディプリーション型にすべきMOSトランジスタのチャ
ンネル領域７に対応した部分で開口される。エンハンス
メント型にされる領域は厚いレジスト膜13が被着したま
まである。このレジスト膜13のパターンは、アルミニウ
ム系配線層９が領域A1でマスクの一部として機能するた
めに、高い解像度のものを必要としない。従って、プロ
セスを簡素化することができる。
MOSトランジスタをディプリーション型にするところ
のみ開口したレジスト膜13を用いて、高エネルギーのイ
オン注入を行う。このイオン注入のエネルギーは、例え
ば800k〜2MeVであり、レジスト膜13が形成されていない
領域で層間絶縁膜８と選択線若しくはワード線を貫通し
てチャンネル領域７に不純物Imが打ち込まれる。この打
ち込まれた不純物Imにより、閾値電圧Vthが変化し、MOS
トランジスタがディプリーション型となり、マスクROM
はプログラムされる。なお、選択線の部分については、
予め不純物を導入しておくこともできる。
のみ開口したレジスト膜13を用いて、高エネルギーのイ
オン注入を行う。このイオン注入のエネルギーは、例え
ば800k〜2MeVであり、レジスト膜13が形成されていない
領域で層間絶縁膜８と選択線若しくはワード線を貫通し
てチャンネル領域７に不純物Imが打ち込まれる。この打
ち込まれた不純物Imにより、閾値電圧Vthが変化し、MOS
トランジスタがディプリーション型となり、マスクROM
はプログラムされる。なお、選択線の部分については、
予め不純物を導入しておくこともできる。
このようなプログラムの後、オーバーコート，パッド
の形成，シンタリング等を行って、マスクROMを完成す
る。そのプログラムの後の工程は従前のプロセスに比べ
て十分に短くなり、ターン・アラウンド・タイムの短縮
が実現される。
の形成，シンタリング等を行って、マスクROMを完成す
る。そのプログラムの後の工程は従前のプロセスに比べ
て十分に短くなり、ターン・アラウンド・タイムの短縮
が実現される。
このように本実施例のマスクROMの製造方法では、チ
ャンネル領域７上を避けて形成されたアルミニウム系配
線層９の形成の後、プログラムのためのイオン注入が行
われる。このためターン・アラウンド・タイムを極めて
短いものにできる。また、プログラムのためのイオン注
入に際して、アルミニウム系配線層９をマスクの一部に
利用できるために、微細なレジスト膜は必要とされず、
高集積化を図る場合に有利であり、プロセス自体も簡素
化できることになる。
ャンネル領域７上を避けて形成されたアルミニウム系配
線層９の形成の後、プログラムのためのイオン注入が行
われる。このためターン・アラウンド・タイムを極めて
短いものにできる。また、プログラムのためのイオン注
入に際して、アルミニウム系配線層９をマスクの一部に
利用できるために、微細なレジスト膜は必要とされず、
高集積化を図る場合に有利であり、プロセス自体も簡素
化できることになる。
第２の実施例 本実施例は、所謂マルチゲート構造のマスクROMの製
造方法であり、そのプログラムに第１のゲートとパター
ニング用マスクが使用される例である。以下、本実施例
を第６図（ａ）〜第６図（ｄ）を参照して説明する。
造方法であり、そのプログラムに第１のゲートとパター
ニング用マスクが使用される例である。以下、本実施例
を第６図（ａ）〜第６図（ｄ）を参照して説明する。
まず、第６図（ａ）に示すように、半導体基板21上に
ゲート絶縁膜22や図示しない素子分離領域等を形成し、
そのゲート絶縁膜22上に第１のゲート電極層23を形成さ
れる。この第１のゲート電極層23は、例えば全面にポリ
シリコン層を形成した後、複数本並列したパターンとな
るように異方性エッチング法によりエッチングされる。
ゲート絶縁膜22や図示しない素子分離領域等を形成し、
そのゲート絶縁膜22上に第１のゲート電極層23を形成さ
れる。この第１のゲート電極層23は、例えば全面にポリ
シリコン層を形成した後、複数本並列したパターンとな
るように異方性エッチング法によりエッチングされる。
この第１のゲート電極層23のパターニングの後、リン
を含有したPSG層が全面に形成され、そのPSG層はエッチ
バックされる。このエッチバックにより第１のゲート電
極層23の側部には、PSG層からなるサイドウォール24が
形成される。続いて、熱処理により、上記第１のゲート
電極層23の表面及びサイドウォール24の間の基板表面に
酸化膜24が形成され、PSG層からなるサイドウォール24
からはリンが拡散して、そのリンの拡散からサイドウォ
ール24と自己整合的にMOSトランジスタ列のソース・ド
レイン領域26が形成される。
を含有したPSG層が全面に形成され、そのPSG層はエッチ
バックされる。このエッチバックにより第１のゲート電
極層23の側部には、PSG層からなるサイドウォール24が
形成される。続いて、熱処理により、上記第１のゲート
電極層23の表面及びサイドウォール24の間の基板表面に
酸化膜24が形成され、PSG層からなるサイドウォール24
からはリンが拡散して、そのリンの拡散からサイドウォ
ール24と自己整合的にMOSトランジスタ列のソース・ド
レイン領域26が形成される。
次に、第６図（ｂ）に示すように、全面にレジスト膜
27が形成され、そのレジスト膜27は選択的に露光，現像
される。このレジスト膜27のパターンは、プログラムす
べきMOSトランジスタの配置に対応したものとされ、イ
オン注入すべき領域には窓部28が形成される。この窓部
28では、その底部で酸化膜25に覆われた第１のゲート電
極層23が臨む。すなわち、窓部28のパターンは、上記第
１のゲート電極層23がイオン注入のマスクの一部として
機能するために、蓋然的なもので良い。従って、プロセ
スの簡略化が可能であり、メモリの高集積化にも有利で
ある。次に窓部28を利用してイオン注入を行う。このイ
オン注入は後述する第２のゲート電極層30をゲートとす
るMOSトランジスタに対するプログラムとなり、不純物
が打ち込まれたMOSトランジスタは、ディプリーション
型にされる。
27が形成され、そのレジスト膜27は選択的に露光，現像
される。このレジスト膜27のパターンは、プログラムす
べきMOSトランジスタの配置に対応したものとされ、イ
オン注入すべき領域には窓部28が形成される。この窓部
28では、その底部で酸化膜25に覆われた第１のゲート電
極層23が臨む。すなわち、窓部28のパターンは、上記第
１のゲート電極層23がイオン注入のマスクの一部として
機能するために、蓋然的なもので良い。従って、プロセ
スの簡略化が可能であり、メモリの高集積化にも有利で
ある。次に窓部28を利用してイオン注入を行う。このイ
オン注入は後述する第２のゲート電極層30をゲートとす
るMOSトランジスタに対するプログラムとなり、不純物
が打ち込まれたMOSトランジスタは、ディプリーション
型にされる。
次に、レジスト膜27を除去し、第６図（ｃ）に示すよ
うに、全面にポリシリコン層が被着され、これをパター
ニングするようにレジスト膜が形成される。ポリシリコ
ン層は第１のゲート電極層23の間で基板表面に絶縁膜25
を介して接する。そのレジスト膜は複数本並列して形成
された第１のゲート電極層23の間の領域を被覆するよう
なパターンに選択的に露光，現像されてパターニング用
マスク29となる。そして、そのパターニング用マスク29
を用いて異方性エッチングを行い、ポリシリコン層をパ
ターニングして第２のゲート電極層30を得る。この第２
のゲート電極層30は、第１のゲート電極層23間に複数本
並列して形成される。
うに、全面にポリシリコン層が被着され、これをパター
ニングするようにレジスト膜が形成される。ポリシリコ
ン層は第１のゲート電極層23の間で基板表面に絶縁膜25
を介して接する。そのレジスト膜は複数本並列して形成
された第１のゲート電極層23の間の領域を被覆するよう
なパターンに選択的に露光，現像されてパターニング用
マスク29となる。そして、そのパターニング用マスク29
を用いて異方性エッチングを行い、ポリシリコン層をパ
ターニングして第２のゲート電極層30を得る。この第２
のゲート電極層30は、第１のゲート電極層23間に複数本
並列して形成される。
次に、第６図（ｄ）に示すように、第２のゲート電極
層30の形成に用いたパターニング用マスク29を除去せ
ず、そのまま残し、さらにプログラムのためのマスクと
なるレジスト膜31を全面に形成する。このレジスト膜31
は、次のイオン注入が第１のゲート電極層23を貫通する
高エネルギーイオン注入となるために、比較的厚く形成
される。一般に厚く形成した時では、解像度が犠牲とな
るが、本実施例のマスクROMの製造方法では、除去せず
においたパターニング用マスク29,第２のゲート電極30
がマスクの一部として機能するために、イオン注入すべ
きチャンネル領域のパターンよりも大きめのサイズに窓
部32を形成することができる。従って、プロセスの簡略
化が可能であり、マスクROMの高集積化にも有利であ
る。
層30の形成に用いたパターニング用マスク29を除去せ
ず、そのまま残し、さらにプログラムのためのマスクと
なるレジスト膜31を全面に形成する。このレジスト膜31
は、次のイオン注入が第１のゲート電極層23を貫通する
高エネルギーイオン注入となるために、比較的厚く形成
される。一般に厚く形成した時では、解像度が犠牲とな
るが、本実施例のマスクROMの製造方法では、除去せず
においたパターニング用マスク29,第２のゲート電極30
がマスクの一部として機能するために、イオン注入すべ
きチャンネル領域のパターンよりも大きめのサイズに窓
部32を形成することができる。従って、プロセスの簡略
化が可能であり、マスクROMの高集積化にも有利であ
る。
このような窓部32を有したレジスト膜31の形成後、プ
ログラム用のイオン注入を行う。このイオン注入は第１
のゲート電極層23を貫通し、その下部のチャンネルに不
純物が打ち込まれるように行われる。これで第１のゲー
ト電極層23をゲートとするMOSトランジスタのプログラ
ムが行われ、不純物が打ち込まれたMOSトランジスタは
ディプリーション型とされる。
ログラム用のイオン注入を行う。このイオン注入は第１
のゲート電極層23を貫通し、その下部のチャンネルに不
純物が打ち込まれるように行われる。これで第１のゲー
ト電極層23をゲートとするMOSトランジスタのプログラ
ムが行われ、不純物が打ち込まれたMOSトランジスタは
ディプリーション型とされる。
以下、レジスト膜31等を除去し、通常の工程に従った
所要の配線等の形成を経て、マスクROMを完成する。
所要の配線等の形成を経て、マスクROMを完成する。
このような工程からなる本実施例のマスクROMの製造
方法は、プログラムのためのイオン注入の際に形成され
るレジスト膜27,31は、それぞれ第１のゲート電極層23
やパターニング用マスク29がマスクの一部として機能す
るために、大きめのサイズに選択的に露光したものとす
ることができ、このためプロセスの簡略化が可能であ
り、マスクROMの高集積化にも有利である。
方法は、プログラムのためのイオン注入の際に形成され
るレジスト膜27,31は、それぞれ第１のゲート電極層23
やパターニング用マスク29がマスクの一部として機能す
るために、大きめのサイズに選択的に露光したものとす
ることができ、このためプロセスの簡略化が可能であ
り、マスクROMの高集積化にも有利である。
また、パターニング用マスク29は、第２のゲート電極
層30の形成のためのマスクと兼用であるために、パター
ニング用マスク29を用いたイオン注入と第２のゲート電
極層30の形成は結果的にセルフアラインで行われること
になり、高集積化に有利である。
層30の形成のためのマスクと兼用であるために、パター
ニング用マスク29を用いたイオン注入と第２のゲート電
極層30の形成は結果的にセルフアラインで行われること
になり、高集積化に有利である。
また、本実施例のマスクROMの製造方法は、ソース・
ドレイン領域26がサイドウォール24を用いて、微細なゲ
ート間の領域に整合的に形成される。このためマスクの
ROMの高集積化に有利であり、マスクの合わせずれや拡
散領域がずれる等の問題も解決される。
ドレイン領域26がサイドウォール24を用いて、微細なゲ
ート間の領域に整合的に形成される。このためマスクの
ROMの高集積化に有利であり、マスクの合わせずれや拡
散領域がずれる等の問題も解決される。
本願の第１の発明の読み出し専用メモリ装置の製造方
法では、金属配線層がチャンネル領域を避けて形成さ
れ、その金属配線層をマスクの一部としてプログラムの
ための不純物の導入が行われるために、ターン・アラウ
ンド・タイムの短縮化が可能であり、工程の簡略化が図
られると共に高集積化にも有利である。
法では、金属配線層がチャンネル領域を避けて形成さ
れ、その金属配線層をマスクの一部としてプログラムの
ための不純物の導入が行われるために、ターン・アラウ
ンド・タイムの短縮化が可能であり、工程の簡略化が図
られると共に高集積化にも有利である。
また、本願の第２の発明の効果の読み出し専用メモリ
装置の製造方法では、第１のゲート及びパターニング用
マスクがそれぞれマスクの一部として用いられるため
に、微細なパターンのレジスト膜を形成する必要がな
く、工程の簡素化が可能であり、高集積化に有利であ
る。また、パターニング用マスクを用いたイオン注入と
第２のゲートの形成は、セルフアラインで行われ、工程
の簡略化や素子の微細化に有利である。
装置の製造方法では、第１のゲート及びパターニング用
マスクがそれぞれマスクの一部として用いられるため
に、微細なパターンのレジスト膜を形成する必要がな
く、工程の簡素化が可能であり、高集積化に有利であ
る。また、パターニング用マスクを用いたイオン注入と
第２のゲートの形成は、セルフアラインで行われ、工程
の簡略化や素子の微細化に有利である。
第１図は本発明の読み出し専用メモリ装置の製造方法に
かかる読み出し専用メモリ装置の一例の部分平面図、第
２図は第１図のII−II線に沿った上記読み出し専用メモ
リ装置の一例の断面図、第３図は第１図のIII−III線に
沿った上記読み出し専用メモリ装置の一例の断面図、第
４図は上記読み出し専用メモリ装置の一例のメモリセル
の回路図、第５図（ａ）及び第５図（ｂ）は本発明の読
み出し専用メモリ装置の製造方法の一例をその工程に従
って説明するためのそれぞれ工程断面図である。第６図
（ａ）〜第６図（ｄ）は本発明の読み出し専用メモリ装
置の製造方法の他の一例をその工程に従って説明するた
めのそれぞれ工程断面図である。第７図は従来の所謂マ
ルチゲート構造のマスクROMの概略断面図、第８図はそ
の従来のマスクROMのメモリセルの回路図である。 １…半導体基板 ７…チャンネル領域 ８…層間絶縁膜 ９…アルミニウム系配線層 10…窓部 11…スペース 13…レジスト膜 BS1,BS2…選択線 W1〜W8…ワード線 21…半導体基板 23…第１のゲート電極層 24…サイドウォール 27…レジスト膜 29…パターニング用マスク 30…第２のゲート電極層 31…レジスト膜
かかる読み出し専用メモリ装置の一例の部分平面図、第
２図は第１図のII−II線に沿った上記読み出し専用メモ
リ装置の一例の断面図、第３図は第１図のIII−III線に
沿った上記読み出し専用メモリ装置の一例の断面図、第
４図は上記読み出し専用メモリ装置の一例のメモリセル
の回路図、第５図（ａ）及び第５図（ｂ）は本発明の読
み出し専用メモリ装置の製造方法の一例をその工程に従
って説明するためのそれぞれ工程断面図である。第６図
（ａ）〜第６図（ｄ）は本発明の読み出し専用メモリ装
置の製造方法の他の一例をその工程に従って説明するた
めのそれぞれ工程断面図である。第７図は従来の所謂マ
ルチゲート構造のマスクROMの概略断面図、第８図はそ
の従来のマスクROMのメモリセルの回路図である。 １…半導体基板 ７…チャンネル領域 ８…層間絶縁膜 ９…アルミニウム系配線層 10…窓部 11…スペース 13…レジスト膜 BS1,BS2…選択線 W1〜W8…ワード線 21…半導体基板 23…第１のゲート電極層 24…サイドウォール 27…レジスト膜 29…パターニング用マスク 30…第２のゲート電極層 31…レジスト膜
Claims (2)
- 【請求項１】MISトランジスタが直列に接続されて構成
されたNAND型の読み出し専用メモリ装置の製造方法にお
いて、基板上の上記MISトランジスタのチャンネル領域
を避けて金属配線層が形成され、その金属配線層をマス
クの一部として上記チャンネル領域に選択的に不純物を
導入することでプログラムすることを特徴とする読み出
し専用メモリ装置の製造方法。 - 【請求項２】MISトランジスタが直列に接続されて構成
されたNAND型の読み出し専用メモリ装置の製造方法にお
いて、基板上に複数の第１のゲートを並列に形成する工
程と、それら第１のゲートをマスクの一部として第１の
ゲート間の基板表面に選択的に不純物を導入する工程
と、パターニング用マスクを用い上記第１のゲート間に
絶縁膜を介して複数の第２のゲートを第１のゲートと並
列に形成する工程と、上記パターニング用マスクをイオ
ン注入のマスクの一部として上記第１のゲートの下部の
基板表面に選択的に不純物を打ち込む工程とを有するこ
とを特徴とする読み出し専用メモリ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1208704A JP2874205B2 (ja) | 1989-08-11 | 1989-08-11 | 読み出し専用メモリ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1208704A JP2874205B2 (ja) | 1989-08-11 | 1989-08-11 | 読み出し専用メモリ装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0372677A JPH0372677A (ja) | 1991-03-27 |
| JP2874205B2 true JP2874205B2 (ja) | 1999-03-24 |
Family
ID=16560698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1208704A Expired - Fee Related JP2874205B2 (ja) | 1989-08-11 | 1989-08-11 | 読み出し専用メモリ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2874205B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6937292B1 (en) | 1992-04-22 | 2005-08-30 | Samsung Electronics Co., Ltd. | Ghost cancellation reference signal with bessel chirps and PN sequences, and TV receiver using such signal |
| JP3137077B2 (ja) | 1998-06-16 | 2001-02-19 | 日本電気株式会社 | 半導体装置及びその製造方法 |
-
1989
- 1989-08-11 JP JP1208704A patent/JP2874205B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0372677A (ja) | 1991-03-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5338953A (en) | Electrically erasable and programmable semiconductor memory device with trench memory transistor and manufacturing method of the same | |
| US7582550B2 (en) | Semiconductor memory device and manufacturing method thereof | |
| US5726470A (en) | Nonvolatile semiconductor memory device and method of fabrication of the same | |
| US5723350A (en) | Process for fabricating a contactless electrical erasable EPROM memory device | |
| JPH07101713B2 (ja) | 半導体記憶装置の製造方法 | |
| US20010021561A1 (en) | Non-volatile memory device and fabrication method thereof | |
| JP2561071B2 (ja) | 半導体メモリ装置とその製造方法 | |
| KR100260974B1 (ko) | 반도체장치 및 그의 제조방법 | |
| JPH02222174A (ja) | Ｍｏｓ型半導体装置 | |
| JP2874205B2 (ja) | 読み出し専用メモリ装置の製造方法 | |
| US5372961A (en) | Method for manufacturing a semiconductor integrated circuit device | |
| JP2873276B2 (ja) | 浮遊ゲートを有する半導体素子の製造方法 | |
| JP2933818B2 (ja) | 半導体装置及びその製造方法 | |
| JP3226589B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH04230077A (ja) | 半導体記憶装置 | |
| JPH07193198A (ja) | 不揮発性半導体メモリおよびその製造方法 | |
| KR100830577B1 (ko) | 마스크롬, 마스크롬 임베디드 이이피롬 및 이들의 제조방법 | |
| JPH09326475A (ja) | 不揮発性記憶装置の製造方法及び露光マスク | |
| JP3531708B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0414255A (ja) | Ｍｏｓ型半導体装置 | |
| JP2975826B2 (ja) | 不揮発性半導体メモリ装置及びその製造方法 | |
| JPS60241257A (ja) | リ−ド・オンリ−・メモリ | |
| JP2908139B2 (ja) | ２層ゲートプログラムｒｏｍの製造方法 | |
| KR100278332B1 (ko) | 비휘발성 반도체 메모리 장치 및 그 제조 방법 | |
| JP4040138B2 (ja) | 不揮発性半導体記憶装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |