JPH07193198A - 不揮発性半導体メモリおよびその製造方法 - Google Patents

不揮発性半導体メモリおよびその製造方法

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JPH07193198A
JPH07193198A JP5333134A JP33313493A JPH07193198A JP H07193198 A JPH07193198 A JP H07193198A JP 5333134 A JP5333134 A JP 5333134A JP 33313493 A JP33313493 A JP 33313493A JP H07193198 A JPH07193198 A JP H07193198A
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insulating film
region
memory cell
peripheral circuit
gate
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JP5333134A
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Atsushi Fukumoto
敦 福本
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components

Abstract

(57)【要約】 【目的】 工程数を削減し、高精度のマスク合わせが必
要なパターニングを減らすことのできる不揮発性半導体
メモリおよびその製造方法を提供する。 【構成】 メモリセル領域および周辺回路領域に延在す
る導電層を共通のマスクを用いてパターニングすること
によって、メモリトランジスタのコントロールゲートお
よび周辺回路トランジスタのゲート電極を同時に形成す
る。これにより、工程数を削減し、高精度のマスク合わ
せの回数を削減することができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、一般的には電気的に
書込および消去を行なうことが可能な不揮発性半導体記
憶装置に関し、より特定的には、フラッシュメモリの構
造の改良および製造方法の改良に関するものである。
【０００２】
【従来の技術】データを自由に書込むことができ、書込
まれた情報電荷を電気的に消去することが可能なフラッ
シュメモリが知られている。
【０００３】図１５は、フラッシュメモリの一般的な構
造を示すブロック図を示している。フラッシュメモリ
は、行列状に配置されたメモリマトリクス１００と、Ｘ
アドレスデコーダ２００と、Ｙゲート３００と、Ｙアド
レスデコーダ４００と、アドレスバッファ５００と、書
込回路６００と、センスアンプ７００と、入出力バッフ
ァ８００と、コントロールロジック９００とを含む。
【０００４】メモリセルマトリクス１００は、行列状に
配置された複数個のメモリトランジスタをその内部に有
する。メモリセルマトリクス１００の行および列を選択
するためにＸアドレスデコーダ２００とＹゲート３００
とが接続されている。Ｙゲート３００には、列の選択情
報を与えるＹアドレスデコーダ４００が接続されてい
る。Ｘアドレスデコーダ２００とＹアドレスデコーダ４
００には、それぞれアドレス情報が一時格納されるアド
レスバッファ５００が接続されている。
【０００５】Ｙゲート３００には、データ入力時に書込
動作を行なうための書込回路６００と、データ出力時に
流れる電流値から“０”と“１”とを判定するセンスア
ンプ７００が接続されている。書込回路６００およびセ
ンスアンプ７００には、それぞれ入出力データを一時格
納する入出力バッファ８００が接続されている。アドレ
スバッファ５００および入出力バッファ８００には、フ
ラッシュメモリの動作制御を行なうためのコントロール
ロジック９００が接続されている。コントロールロジッ
ク９００は、チップイネーブル信号、アウトプットイネ
ーブル信号およびプログラム信号に基づいた制御を行な
う。
【０００６】図１６は、図１５に示されたメモリセルマ
トリクス１００の概略構成を示す等価回路図である。図
１６を参照して、行方向に延びる複数本のワード線ＷＬ
1 、ＷＬ2 、…、ＷＬi と、列方向に延びる複数本のビ
ット線ＢＬ1 、ＢＬ2 、…、ＢＬj とが互いに直交する
ように配置され、マトリクスを構成する。各ワード線と
各ビット線との交点には、それぞれフローティングゲー
トを有するメモリトランジスタＱ11、Ｑ12、…、Ｑijが
配置されている。各メモリトランジスタのドレインは、
各ビット線に接続されている。メモリトランジスタのソ
ースは各ソース線Ｓ1 、Ｓ2 、…、Ｓi に接続されてい
る。同一行に属するメモリトランジスタのソースは、図
示するように相互に接続されている。
【０００７】図１７は、フラッシュメモリを構成する１
つのメモリトランジスタの断面構造を示している。図示
するフラッシュメモリは、スタックゲート型と呼ばれて
いる。図１８は、従来のスタックゲート型フラッシュメ
モリの平面的配置を示している。なお、本図において
は、便宜上後述する第１の導電層２６、層間絶縁膜１
６、ビット線１８を図示していない。図１９は、図１８
中のＷ−Ｗ線に沿って見た断面図である。これらの図を
参照して、従来のフラッシュメモリの構造について説明
する。
【０００８】ｐ型半導体基板１の主表面上に、ＳｉＯ2
よりなる第１の絶縁膜２を介してｍ行ｎ列のマトリクス
状に配置された（ｍ×ｎ）個のポリシリコンよりなるフ
ローティングゲート３が配置されている。このフローテ
ィングゲート３の隣接する２列にまたがる各列間ごと
に、素子分離領域９が形成されている。フローティング
ゲート３上には、ＳｉＯ2 などよりなる第２の絶縁膜４
を介して各行ごとに行方向に延びるｍ本のポリシリコン
よりなるコントロールゲート２５が形成されている。
【０００９】素子分離領域９およびフローティングゲー
ト３によって囲まれた領域の半導体基板１の主表面に
は、所定の深さにかけて不純物濃度５×１０19／ｃ
ｍ3 、シート抵抗８０Ω／□からなるｎ型のドレイン領
域１３が形成されている。また、このドレイン領域１３
を挟むフローティングゲート３の外側の領域の半導体基
板１の主表面には、所定の深さにかけて不純物濃度１×
１０21／ｃｍ3 、シート抵抗５０Ω／□からなるｎ型の
ソース領域１４が形成されている。
【００１０】また、フローティングゲート３およびコン
トロールゲート２５を覆い、かつドレイン領域１３およ
びソース領域１４に一部が重なるように形成された第３
の絶縁膜７および第４の絶縁膜１５が形成されている。
【００１１】ドレイン領域１３上には、第４の絶縁膜１
５の側壁に沿って形成され、かつドレイン領域１３に電
気的に接続されたポリシリコンよりなる第１の配線層２
６が設けられている。この第１の配線層２６には、ドレ
イン領域１３上においてさらに上向きに延びるように形
成された高融点金属材料、たとえばタングステン（Ｗ）
などからなる第２の配線層２７が接続されている。第２
の配線層２７は、層間絶縁膜１６上に形成されたｎ本の
ビット線１８に接続されている。層間絶縁膜１６は、第
３の絶縁膜７、第４の絶縁膜１５および第１の配線層２
６を覆うように形成されている。
【００１２】次に、フラッシュメモリの動作について、
図１７を参照して説明する。まず書込動作においては、
ｎ型ドレイン領域１３に３〜７Ｖ程度の電圧ＶD 、コン
トロールゲート２５に９〜１３Ｖ程度の電圧ＶG が印加
される。さらに、ｎ型ソース領域１４およびｐ型半導体
基板１は、接地電位に保たれる。このとき、メモリトラ
ンジスタのチャネルには、数百μＡの電流が流れる。ソ
ース領域１４からドレイン領域１３に流れた電子のう
ち、ドレイン領域１３の近傍で加速された電子は、この
近傍で高いエネルギを有する電子、すなわちチャネルホ
ットエレクトロンとなる。この電子の一部は、酸化膜と
シリコン基板界面のエネルギ障壁を越え、図中矢印Ａに
示すように、フローティングゲート３に注入される。こ
のようにして、フローティングゲート３に電子の蓄積が
行なわれると、メモリトランジスタのしきい値電圧Ｖth
が高くなる。このしきい値電圧Ｖthが所定の値よりも高
くなった状態が書込まれた状態、“０”と呼ばれる。
【００１３】次に、消去動作においては、ｎ型ソース領
域１４に７〜１３Ｖ程度の電圧Ｖsが印加され、コント
ロールゲート２５およびｐ型半導体基板１は接地電位に
保持される。ｎ型ドレイン領域１３は開放される。ｎ型
ソース領域１４に印加された電圧Ｖs による電界によ
り、図中矢印Ｂに示すようにフローティングゲート３中
の電子は、トンネル現象によって薄いゲート酸化膜２を
通過する。このようにして、フローティングゲート３中
の電子が引き抜かれることにより、メモリトランジスタ
のしきい値電圧Ｖthが低くなる。このしきい値電圧Ｖth
が所定の値よりも低い状態が、消去された状態、“１”
と呼ばれる。各メモリトランジスタのソースは、図１６
に示すように接続されているので、この消去動作によっ
て、すべてのメモリセルを一括消去することは可能であ
る。
【００１４】読出動作においては、コントロールゲート
２５に５Ｖ程度の電圧ＶG 、ｎ型ドレイン領域１３に１
〜２Ｖ程度の電圧ＶD が印加される。このとき、メモリ
トランジスタのチャネル領域に電流が流れるかどうかに
よって、すなわちメモリトランジスタがオン状態かオフ
状態かによって上記の“１”、“０”の判定が行なわれ
る。
【００１５】次に、上記構造よりなるスタックゲート型
フラッシュメモリの製造工程について、図２０〜図３５
を参照して説明する。図２０〜図３５は、図１９に示さ
れた断面構造を得るまでのスタックゲート型フラッシュ
メモリの製造工程を順に示している。
【００１６】図２０を参照して、ｐ型シリコン基板１の
主表面には、メモリセル領域および周辺回路領域が位置
する。まず、ｐ型シリコン基板１の主表面全体に１００
Å程度の酸化膜よりなる第１の絶縁膜２を形成する。こ
の第１の絶縁膜２上にＣＶＤ法により厚さ１０００Å程
度の第１のポリシリコン層３を堆積する。その後、所定
のピッチでパターニングされたレジストをマスクとして
ポリシリコン３をエッチングする。このとき、周辺回路
領域上のポリシリコン層は除去される。
【００１７】次に、ｐ型シリコン基板１の全面上に第２
の絶縁膜４を形成する。第２の絶縁膜４は３層の積層膜
となっている。具体的には、まず膜厚１００Å程度の酸
化膜を形成し、その上にＣＶＤ法により膜厚１００Å程
度の窒化膜を形成し、さらにその上に膜厚１００Å程度
の酸化膜を形成することにより、第２の絶縁膜４を形成
する。その後、メモリセル領域を除いて、周辺回路領域
上の第２の絶縁膜４を除去する。
【００１８】その後、基板全面に厚さ２５００Å程度の
第２のポリシリコン層２５を形成し、さらにその上に第
３の絶縁膜７を形成する。この第３の絶縁膜７上に、メ
モリセル領域をすべて覆い、かつ周辺回路領域上におい
ては所定形状にパターニングされたレジスト２８を形成
する。このレジスト２８をマスクとしてエッチングを行
なうことによって、周辺回路領域のトランジスタのゲー
ト電極２５が形成される。
【００１９】図２１を参照して、レジスト２８を除去し
た後、第３の絶縁膜７上に、周辺回路領域をすべて覆
い、かつ図２１に示すような所定のパターン形状を有す
るレジスト２９を形成する。このレジスト２９をマスク
として異方性エッチングを行なうことによって、第３の
絶縁膜７、第２のポリシリコン層２５、第２の絶縁膜
４、第１のポリシリコン層３を順次エッチングし、フロ
ーティングゲート３とコントロールゲート２５とを形成
する。その後レジスト２９を除去して、図２２に示す状
態となる。
【００２０】図２３は、図２１に示したレジストマスク
の形状を概略的に示す平面図である。
【００２１】図２４を参照して、ソース領域となるシリ
コン基板１の主表面上にレジスト３０を形成する。フロ
ーティングゲート３とコントロールゲート２５との積層
構造およびレジスト３０をマスクとして、シリコン基板
１中に砒素（Ａｓ）を３５ｋｅＶ、５．０×１０14／ｃ
ｍ2 の条件で導入し、濃度５×１０19／ｃｍ3 、シート
抵抗８０Ω／□のｎ型不純物領域からなるドレイン領域
１３を形成する。
【００２２】図２５を参照して、レジスト３０を除去し
た後、ドレイン領域１３の表面をレジスト３１で覆う。
フローティングゲート３とコントロールゲート２５との
積層構造およびレジスト３１をマスクとして、シリコン
基板１中に砒素（Ａｓ）を３５ｋｅＶ、１×１０16／ｃ
ｍ2 の条件で導入し、濃度１×１０21／ｃｍ3 、シート
抵抗５０Ω／□のｎ型不純物領域からなるソース領域１
４を形成する。
【００２３】図２６を参照して、レジスト３１を除去し
た後、シリコン基板１の全面上に第４の絶縁膜１５を形
成する。その後、異方性エッチングにより第４の絶縁膜
１５をエッチングすることによって、図２７に示すよう
に、フローティングゲート３とコントロールゲート２５
との積層構造の側面にサイドウォール絶縁膜１５を形成
する。
【００２４】図２８を参照して、シリコン基板１の全面
上に第５の絶縁膜３２を形成する。その後、図２９を参
照して、ドレイン領域１３の上方のみに開口部を有する
レジスト３３を形成し、このレジストをマスクとしてド
レイン領域１３の上に位置する第５の絶縁膜３２をエッ
チング除去する。
【００２５】図３０を参照して、シリコン基板１の全面
上にポリシリコン層２６を堆積する。さらに、このポリ
シリコン層２６の上に、ドレイン領域１３を覆うように
形成されたレジスト３４を形成する。
【００２６】図３１を参照して、レジスト３４をマスク
としてポリシリコン層２６に対して異方性エッチングを
行なうことにより、ドレイン領域１３に接続された第１
配線層２６を形成する。図３２を参照して、シリコン基
板１の全面にＴＥＯＳなどの層間絶縁膜１６を堆積し、
約９００℃でウエットリフローを３０分行なった後、表
面の平坦化を行なう。こうして、図３３に示す層間絶縁
膜１６が形成される。
【００２７】図３４を参照して、層間絶縁膜１６の上
に、ドレイン領域１３の上方に孔を持つパターン形状の
レジスト３５を形成する。このレジスト３５をマスクと
して層間絶縁膜１６を異方性エッチングすることによ
り、コンタクトホール２７ａを形成する。
【００２８】図３５を参照して、コンタクトホール２７
ａの内部に、高融点金属たとえばタングステン（Ｗ）な
どからなる第２の配線層２７を形成し、その後、ビット
線１８を形成することにより、スタックゲート型フラッ
シュメモリが完成する。
【００２９】
【発明が解決しようとする課題】従来の不揮発性半導体
メモリにおいては、以下に示す問題点を有している。す
なわち、従来、メモリセルトランジスタおよび周辺回路
トランジスタを形成する場合、それぞれ別個の工程でレ
ジストのパターニングおよびエッチングを行なっている
ので、高精度のマスク合わせを必要とする写真製版工程
がそれぞれ別個に必要となる。そのため、工程数を削減
することが困難であり、また、複雑なパターンを持つレ
ティクルもメモリセルトランジスタ形成用および周辺回
路トランジスタ形成用にそれぞれ必要なため、コストの
面からも好ましくない。
【００３０】この発明の目的は、高精度のマスク合わせ
が必要となるパターニングを１回分減らすことによって
工程数の削減を可能にする不揮発性半導体メモリの構造
およびその製造方法を提供することである。
【００３１】
【課題を解決するための手段】この発明に従った不揮発
性半導体メモリは、主表面上にメモリセル領域と周辺回
路領域とを有する半導体基板と、メモリセル領域の半導
体基板の主表面上に第１の絶縁膜を介してｍ行ｎ列のマ
トリクス状に配置されたｍ×ｎ個のフローティングゲー
トと、半導体基板の主表面上に、フローティングゲート
を間に挟んで列方向に間隔をあけて形成されたソース／
ドレイン領域となるべき１対の不純物領域と、行方向に
延び、フローティングゲート電極上に第２の絶縁膜を介
して各行に形成されたｍ本のコントロールゲートと、周
辺回路領域の半導体基板の主表面上に形成されたゲート
電極を有するトランジスタと、を備えている。コントロ
ールゲートとゲート電極とは、共通のマスクを用いて同
時にパターニング加工されている。
【００３２】この発明に従った不揮発性半導体メモリの
製造方法では、メモリセル領域および周辺回路領域に延
在する導電層を共通のマスクを用いてパターニングする
ことによって、コントロールゲートおよびゲート電極を
同時に形成する。
【００３３】
【作用】この発明によれば、メモリセルトランジスタの
コントロールゲートと周辺回路トランジスタのゲート電
極とを共通のマスクを用いて同時にパターニング加工す
ることによって形成しているので、工程数の削減を可能
にし、高精度のマスク合わせが必要となるパターニング
を１回分減らすことができる。
【００３４】
【実施例】図１〜図３は、この発明に従って、メモリト
ランジスタのフローティングゲートおよびコントロール
ゲートの積層構造と、周辺回路トランジスタのゲート電
極とを製造するまでの工程を順に示している。
【００３５】第１の絶縁膜１０２は、メモリセル領域お
よび周辺回路領域の両者に延在している。
【００３６】メモリセル領域においては、第１の絶縁膜
１０２の上に第１ポリシリコン層１０３および第２絶縁
膜１０４が形成されている。第２ポリシリコン層１０５
は、メモリセル領域の第２絶縁膜１０４の上面および周
辺回路領域の半導体基板の主表面上に延在し、さらにそ
の上に高融点金属シリサイド層１０６および第３絶縁膜
１０７がメモリセル領域および周辺回路領域に延在して
いる。
【００３７】メモリセル領域における上部の３層構造、
すなわち第２ポリシリコン層、高融点金属シリサイドお
よび第３絶縁膜からなる３層構造は、周辺回路領域にお
ける３層構造と同一である。
【００３８】図１に示すように、レジスト１０８をマス
クとして第３絶縁膜１０７と高融点金属シリサイド１０
６と第２ポリシリコン層１０５とからなる上部の３層構
造を同時にエッチングする。その結果、図２に示すよう
に、メモリセルトランジスタのコントロールゲート１１
０と周辺回路トランジスタのゲート電極１１１とが同時
に形成される。コントロールゲート１１０およびゲート
電極１１１は、ともに、第２のポリシリコン層１０５と
高融点金属シリサイド１０６との２層構造によって構成
されている。
【００３９】図３を参照して、メモリセル領域のみを開
口したレジスト１３０を形成し、コントロールゲート１
０９をマスクとして第２絶縁膜１０４、第１ポリシリコ
ン層１０３および第１絶縁膜１０２を順次エッチングす
ることにより、フローティングゲート１１２（図２に示
した第１ポリシリコン層１０３をパターニングしたも
の）が形成される。
【００４０】図４は、この発明に従ったスタックゲート
型フラッシュメモリの平面配置図である。図４には、後
述する第１導電層１１７、層間絶縁膜１１６およびビッ
ト線１１８は図示していない。図５は、図４中のＸ−Ｘ
線に沿って見た断面図である。
【００４１】図４および図５を参照して、ｐ型半導体基
板１０１の主表面には、第１の絶縁膜１０２を介してｍ
行ｎ列のマトリクス状に配置された（ｍ×ｎ）個のフロ
ーティングゲート１１２が配置されている。このフロー
ティングゲート１１２の隣接する２列にまたがる各列間
ごとには、素子分離領域１０９が形成されている。ま
た、フローティングゲート１１２上には、第２の絶縁膜
１０４を介してｍ本のコントロールゲート１１０が形成
されている。
【００４２】素子分離領域１０９およびフローティング
ゲート１１２により囲まれた領域の半導体基板１０１の
主表面には、所定の深さにわたってｎ型のドレイン領域
１１３が形成されている。このドレイン領域１１３を挟
むフローティングゲート１１２の外側の領域の半導体基
板１０１の主表面には、所定の深さにわたってｎ型のソ
ース領域１１４が形成されている。
【００４３】図５に示すように、フローティングゲート
１１２およびコントロールゲート１１０を覆い、かつド
レイン領域１１３およびソース領域１１４に一部が重な
るように第３の絶縁膜１０７および第４の絶縁膜１１５
が形成されている。さらに、第４絶縁膜１１５および第
３絶縁膜１０７を覆うように層間絶縁膜１１６が形成さ
れている。
【００４４】ドレイン領域１１３上には、層間絶縁膜１
１６を貫通してドレイン領域１１３と電気的に接続され
た高融点金属材料からなる第１の導電層１１７が形成さ
れている。第１導電層１１７は、層間絶縁膜１１６上に
形成されたｎ本のビット線１１８にそれぞれ接続され
る。
【００４５】フラッシュメモリの動作に関しては、従来
のものと同じであるのでその説明を省略する。
【００４６】次に、図１〜図１４を参照して、本発明の
実施例の製造工程について説明する。
【００４７】図６〜図８を参照して、ｐ型シリコン基板
１０１の主表面に、各列間ごとに素子分離領域１０９を
形成する。次に、高エネルギイオン注入によりｎ型活性
領域およびｐ型活性領域（図示せず）を所望の領域に形
成する。次に、活性領域上に１００Å程度の第１の絶縁
膜１０２を形成する。さらに、素子分離領域１０９およ
び第１の絶縁膜１０２上に第１のポリシリコン層１０３
を形成する。このポリシリコン層１０３の上面に、所定
のピッチでパターニングされたレジスト１１９を形成
し、このレジスト１１９をマスクにして異方性エッチン
グを行ない、図６に示した平面構造を得る。なお、この
とき、メモリセルトランジスタを形成する領域以外の第
１のポリシリコン層１０３は除去される。図７は、図６
中のＹ−Ｙ線に沿って見た断面構造を示し、図８は、図
６中のＺ−Ｚ線に沿って見た断面構造を示している。
【００４８】図８に示す状態で異方性エッチングを行な
えば、周辺回路領域の第１ポリシリコン層１０３が除去
される。その後、レジスト１１９を除去し、シリコン基
板１０１の全面に第２の絶縁膜１０４を形成する。第２
の絶縁膜１０４は、酸化膜層と窒化膜層とで構成された
２層または３層の積層構造となっている。
【００４９】図９に示すように、第２の絶縁膜１０４の
上面に、メモリセル領域を覆うようにパターニングされ
たレジスト１２０を形成する。この状態で、レジスト１
２０をマスクとしてエッチングを行なうことにより、周
辺回路領域の第２の絶縁膜１０４を除去する。
【００５０】レジスト１２０を除去した後、シリコン基
板１０１の全面に第２のポリシリコン層１０５を形成
し、さらにその上面に高融点金属シリサイド層１０６を
形成する。さらに、高融点金属シリサイド層１０６の上
面に第３の絶縁膜１０７を形成する。さらに、第３の絶
縁膜１０７の上面にパターニングされたレジスト１０８
を形成する。この状態が図１に示されている。図示する
ように、レジスト１０８は、メモリセル領域および周辺
回路領域の両領域で同時にパターニングされている。
【００５１】図１を参照して、パターニングされたレジ
スト１０８をマスクとして第３の絶縁膜１０７をエッチ
ングする。レジスト１０８を除去した後、パターニング
された第３の絶縁膜１０７をマスクとして高融点金属シ
リサイド層１０６および第２ポリシリコン層１０５を順
次エッチングし、図２に示す構造を得る。この時点で、
周辺回路トランジスタのゲート電極１１１が形成され、
同時にメモリセルトランジスタのコントロールゲート１
１０が形成される。
【００５２】上述のように、メモリセルトランジスタの
コントロールゲート１１０および周辺回路トランジスタ
のゲート電極１１１とが共通のマスクを用いて同時に形
成されているので、工程数を減らすことができる。ま
た、両者の構造は同じとなる。またこのとき、メモリセ
ル領域の第３の絶縁膜１０７の膜厚をメモリセル領域の
みで厚くすることができれば、エッチング時のマージン
を拡大することができる。
【００５３】図３を参照して、メモリセルトランジスタ
を形成する領域のみを開口したレジスト１３０を周辺回
路領域のシリコン基板１０１の主表面に形成する。この
状態で、メモリセル領域において、第３絶縁膜１０７お
よびコントロールゲート１１０をマスクとして第２の絶
縁膜１０４および第１ポリシリコン層１０３を順次エッ
チングし、フローティングゲート１１２を形成する。そ
の後、レジスト１３０を除去する。
【００５４】図１０を参照して、ソース領域となるべき
基板１０１の主表面上にレジスト１２１を形成し、この
レジスト１２１とコントロールゲート１１０とフローテ
ィングゲート１１２とをマスクとして、砒素（Ａｓ）を
基板中に注入・拡散し、ｎ型不純物領域からなるドレイ
ン領域１１３を形成する。その後、レジスト１２１を除
去する。
【００５５】図１１を参照して、ドレイン領域１１３の
表面をレジスト１２２で覆い、このレジスト１２２とコ
ントロールゲート１１０とフローティングゲート１１２
とをマスクとして砒素（Ａｓ）を基板中に注入・拡散
し、ｎ型不純物領域からなるソース領域１１４を形成す
る。その後、レジスト１２２を除去する。
【００５６】図１２を参照して、基板上全面に酸化膜か
らなる第４の絶縁膜１１５を形成する。その後、異方性
エッチングによって酸化膜１１５をエッチングし、第５
絶縁膜としてのサイドウォール絶縁膜１１５を形成す
る。
【００５７】図１３および図１４を参照して、基板上全
面に層間絶縁膜１１６を形成し平坦化する。ドレイン領
域１１３の上方のみに開口部を有するレジスト１２３を
形成し、このレジスト１２３をマスクとしてドレイン領
域１１３の上方に位置する層間絶縁膜１１６のみをエッ
チングし、コンタクトホール１２４を形成する。コンタ
クトホール１２４の内部に、ドレイン領域１１３と電気
的に接続された高融点金属からなる第１の導電層１１７
を形成する。
【００５８】図５を参照して、層間絶縁膜１１６上に、
第１導電層１１７と電気的に接続されたビット線１１８
を形成し、これにより不揮発性半導体メモリが完成す
る。
【００５９】
【発明の効果】この発明によれば、メモリセル領域およ
び周辺回路領域に延在する導電層を共通のマスクを用い
てパターニングすることによって、コントロールゲート
および周辺回路トランジスタのゲート電極を同時に形成
しているので、工程数の削減および高精度のマスク合わ
せの回数の削減を可能にできる。
【図面の簡単な説明】
【図１】この発明の要部となるべき工程を示す断面図で
あり、具体的には、メモリセルトランジスタのコントロ
ールゲートと周辺回路トランジスタのゲート電極とを同
時にエッチングする前の工程を示す断面図である。
【図２】メモリセルトランジスタのコントロールゲート
と周辺回路トランジスタのゲート電極とが同時に形成さ
れた状態を示す断面図である。
【図３】メモリセルトランジスタのフローティングゲー
トが形成された状態を示す断面図である。
【図４】この発明に基づいた不揮発性半導体メモリの平
面構造を示す図である。
【図５】図４中のＸ−Ｘ線に沿って見た断面図である。
【図６】第１ポリシリコン層をパターニングした後の状
態を示す平面構造図である。
【図７】図６中のＹ−Ｙ線に沿って見た断面図である。
【図８】図６中のＺ−Ｚ線に沿って見た断面図である。
【図９】周辺回路領域に形成された第１ポリシリコン層
１０３を除去した後の状態を示す断面図である。
【図１０】ドレイン領域１１３を形成する前の状態を示
す断面図である。
【図１１】ソース領域１１４を形成する前の状態を示す
断面図である。
【図１２】第５絶縁膜としてのサイドウォール絶縁膜を
形成した後の状態を示す断面図である。
【図１３】層間絶縁膜１１６の上に所定形状のレジスト
１２３を堆積した状態を示す断面図である。
【図１４】層間絶縁膜１１６にコンタクトホールを形成
した状態を示す断面図である。
【図１５】従来のフラッシュメモリの一般的な構成を示
すブロック図である。
【図１６】図１５に示すメモリセルマトリクス１００の
概略構成を示す等価回路図である。
【図１７】従来の一例として挙げたフラッシュメモリの
構造を示す断面図である。
【図１８】従来のフラッシュメモリを示す平面概略図で
ある。
【図１９】図１８中のＷ−Ｗ線に沿って見た断面図であ
る。
【図２０】従来技術における不揮発性半導体メモリの製
造方法における第１工程を示す図である。
【図２１】従来技術における不揮発性半導体メモリの製
造方法における第２工程を示す図である。
【図２２】従来技術における不揮発性半導体メモリの製
造方法における第３工程を示す図である。
【図２３】従来技術における不揮発性半導体メモリの製
造方法における第２工程のレジストマスクの形状を示す
平面概略図である。
【図２４】従来技術における不揮発性半導体メモリの製
造方法における第４工程を示す図である。
【図２５】従来技術における不揮発性半導体メモリの製
造方法における第５工程を示す図である。
【図２６】従来技術における不揮発性半導体メモリの製
造方法における第６工程を示す図である。
【図２７】従来技術における不揮発性半導体メモリの製
造方法における第７工程を示す図である。
【図２８】従来技術における不揮発性半導体メモリの製
造方法における第８工程を示す図である。
【図２９】従来技術における不揮発性半導体メモリの製
造方法における第９工程を示す図である。
【図３０】従来技術における不揮発性半導体メモリの製
造方法における第１０工程を示す図である。
【図３１】従来技術における不揮発性半導体メモリの製
造方法における第１１工程を示す図である。
【図３２】従来技術における不揮発性半導体メモリの製
造方法における第１２工程を示す図である。
【図３３】従来技術における不揮発性半導体メモリの製
造方法における第１３工程を示す図である。
【図３４】従来技術における不揮発性半導体メモリの製
造方法における第１４工程を示す図である。
【図３５】従来技術における不揮発性半導体メモリの製
造方法における第１５工程を示す図である。
【符号の説明】
１０１ ｐ型半導体基板 １０２ 第１絶縁膜 １０３ 第１ポリシリコン層 １０５ 第２ポリシリコン層 １０６ 高融点金属シリサイド層 １０７ 第３の絶縁膜 １０９ 素子分離領域 １１０ コントロールゲート １１１ ゲート電極 １１２ フローティングゲート １１３ ドレイン領域 １１４ ソース領域 １１５ 第５絶縁膜 １１６ 層間絶縁膜 １１７ 第１導電層 １１８ ビット線

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 主表面上にメモリセル領域と周辺回路領
    域とを有する半導体基板と、 前記メモリセル領域の半導体基板の主表面上に第１の絶
    縁膜を介してｍ行ｎ列のマトリクス状に配置されたｍ×
    ｎ個のフローティングゲートと、 前記半導体基板の主表面上に、前記フローティングゲー
    トを間に挟んで列方向に間隔をあけて形成されたソース
    ／ドレイン領域となるべき１対の不純物領域と、 行方向に延び、前記フローティングゲート電極上に第２
    の絶縁膜を介して各行に形成されたｍ本のコントロール
    ゲートと、 前記周辺回路領域の半導体基板の主表面上に形成された
    ゲート電極を有するトランジスタと、を備え、 前記コントロールゲートと前記ゲート電極とは、共通の
    マスクを用いて同時にパターニング加工されている、不
    揮発性半導体メモリ。
  2. 【請求項２】 半導体基板の主表面上のメモリセル領域
    にフローティングゲートと、このフローティングゲート
    上に位置するコントロールゲートとを有するメモリトラ
    ンジスタを備え、周辺回路領域にゲート電極を有する周
    辺回路トランジスタを備えた不揮発性半導体メモリの製
    造方法において、 前記メモリセル領域および周辺回路領域に延在する導電
    層を共通のマスクを用いてパターニングすることによっ
    て、前記コントロールゲートおよび前記ゲート電極を同
    時に形成することを特徴とする、不揮発性半導体メモリ
    の製造方法。
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