JP2010171106A - 半導体装置の製造方法およびフォトマスク - Google Patents
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Abstract
【課題】極微細なパターンを有するＳＲＡＭ領域のフィンと周辺回路領域の活性領域とを低コストかつ正確なデザインで形成することのできる半導体装置の製造方法、およびその製造方法に用いられるフォトマスクを提供する。
【解決手段】本発明の一態様に係る半導体装置の製造方法は、第１および第２の領域を有する半導体基板上にマスク材を形成する工程と、前記第１の領域の前記マスク材上に芯材をパターン形成する工程と、前記芯材の両側面に側壁マスクを形成した後、前記芯材を除去する工程と、前記芯材を除去した後、前記第１の領域の前記マスク材に前記側壁マスクのパターンを転写する工程と、前記第１の領域の前記側壁マスクのパターンを転写された前記マスク材のトリミングと、前記第２の領域の前記マスク材への所定のパターンの形成とを同時に行う工程と、を含む。
【選択図】図２Ｃ
【解決手段】本発明の一態様に係る半導体装置の製造方法は、第１および第２の領域を有する半導体基板上にマスク材を形成する工程と、前記第１の領域の前記マスク材上に芯材をパターン形成する工程と、前記芯材の両側面に側壁マスクを形成した後、前記芯材を除去する工程と、前記芯材を除去した後、前記第１の領域の前記マスク材に前記側壁マスクのパターンを転写する工程と、前記第１の領域の前記側壁マスクのパターンを転写された前記マスク材のトリミングと、前記第２の領域の前記マスク材への所定のパターンの形成とを同時に行う工程と、を含む。
【選択図】図２Ｃ
Description
本発明は、半導体装置の製造方法およびフォトマスクに関する。
従来、芯材と呼ばれるダミーパターンの側面に側壁を形成し、芯材を除去した後に側壁を下層の被加工材のエッチングマスクとして用いて微細パターンを半導体基板上に加工する技術が知られている。この側壁からなるマスクの幅は、側壁形状に加工する前の側壁マスクの材料膜の厚さや加工時のエッチング時間により決定されるため、比較的精度の高い寸法制御が可能である。この方法は、従来広く用いられているレジスト塗布と光露光の組み合わせによるエッチングマスクの形成方法よりも、マスクの寸法のばらつきを少なくすることができる（例えば、非特許文献１参照）。
しかし、側壁マスクはその形成方法上、芯材の周辺を囲うようなリング状のパターンとなってしまうため、被加工材にラインアンドスペースと呼ばれる直線状パターンを形成するためのマスクとして用いるためには、パターンカットマスク、もしくはトリミングマスクと呼ばれるマスクを用いて再度リソグラフィ工程とエッチング工程を課すことにより、側壁マスクをトリミングしてラインアンドスペースのパターンに加工する必要がある。
特に、ラインアンドスペースのパターンを応用して、ＦｉｎＦＥＴで構成されるＳＲＡＭセルのフィンを形成する場合には、芯材形成用のパターニング用フォトマスクおよび側壁マスクのトリミング用フォトマスクとして、極微細なパターンを有するクリティカルデザインレベルのマスクが用いられなければばらない。そのためにマスクのコストを含む全体の製造コストが高くなり、また、これらのフォトマスクを用いたフォトリソグラフィ工程も、リソグラフィとしては難度の高い、そしてコストも高い手法（液浸リソグラフィなど）を用いなければならない。
A. Kaneko et al., IEDM Tech. Dig. pp. 863-866, 2005.
本発明の目的は、極微細なパターンを有するＳＲＡＭ領域のフィンと周辺回路領域の活性領域とを低コストかつ正確なデザインで形成することのできる半導体装置の製造方法、およびその製造方法に用いられるフォトマスクを提供することにある。
本発明の一態様は、第１および第２の領域を有する半導体基板上にマスク材を形成する工程と、前記第１の領域の前記マスク材上に芯材をパターン形成する工程と、前記芯材の両側面に側壁マスクを形成した後、前記芯材を除去する工程と、前記芯材を除去した後、前記第１の領域の前記マスク材に前記側壁マスクのパターンを転写する工程と、前記第１の領域の前記側壁マスクのパターンを転写された前記マスク材のトリミングと、前記第２の領域の前記マスク材への所定のパターンの形成とを同時に行う工程と、を含む半導体装置の製造方法を提供する。
本発明の他の態様は、半導体基板上に、リング状パターンが形成された領域とパターンのない領域とを有するマスク材を形成する工程と、被加工材のリング状パターンをトリミングしてラインアンドスペースパターンに加工するためのパターンと、前記被加工材のパターンのない領域にパターンを形成するためのパターンと、を有するフォトマスクを用いたフォトリソグラフィ技術を用いて、前記マスク材の前記リングパターンのラインアンドスペースパターンへの加工と、前記マスク材の前記パターンのない領域への所定のパターンの形成を同時に行う工程と、前記マスク材の前記ラインアンドスペースパターンおよび前記所定のパターンを前記半導体基板に転写する工程と、を含む半導体装置の製造方法を提供する。
本発明の他の態様は、被加工材のリング状パターンをトリミングしてラインアンドスペースパターンに加工するためのパターンと、前記被加工材のパターンのない領域にパターンを形成するためのパターンと、を有するフォトマスクを提供する。
本発明によれば、極微細なパターンを有するＳＲＡＭ領域のフィンと周辺回路領域の活性領域とを低コストかつ正確なデザインで形成することのできる半導体装置の製造方法、およびその製造方法に用いられるフォトマスクを提供することができる。
〔実施の形態〕
（半導体装置の構成）
図１は、本発明の実施の形態に係る半導体装置１の上面図である。半導体装置１は、ＳＲＡＭ（Static Random Access Memory）が形成されるＳＲＡＭ領域３と、活性領域５にフリップフロップやセンサアンプ等の周辺回路（図示しない）が形成される周辺回路領域４とを半導体基板２上に有する。
（半導体装置の構成）
図１は、本発明の実施の形態に係る半導体装置１の上面図である。半導体装置１は、ＳＲＡＭ（Static Random Access Memory）が形成されるＳＲＡＭ領域３と、活性領域５にフリップフロップやセンサアンプ等の周辺回路（図示しない）が形成される周辺回路領域４とを半導体基板２上に有する。
ＳＲＡＭ領域３には、ＳＲＡＭが形成される。なお、本実施の形態においては、一例として、フィン型トランジスタから構成される６トランジスタ型のＳＲＡＭについて説明する。６トランジスタ型のＳＲＡＭは、１つの単位セル１０にｎ型のトランスファトランジスタ、ｎ型のドライバトランジスタ、ｐ型のロードトランジスタをそれぞれ２つずつ有する。
ＳＲＡＭ領域３には、ｎ型のトランスファトランジスタＴ、ｎ型のドライバトランジスタＤ、およびｐ型のロードトランジスタＬの３種類のトランジスタと、トランスファトランジスタＴとドライバトランジスタＤのソース・ドレイン領域（図示しない）を含むフィン１２ａと、ロードトランジスタＬのソース・ドレイン領域（図示しない）を含むフィン１２ｂと、トランスファトランジスタＴに用いられるゲート電極１３ａ、ドライバトランジスタＤとロードトランジスタＬに共通に用いられるゲート電極１３ｂが形成される。
半導体基板２には、Ｓｉ基板、ＳｉＧｅ基板、もしくは部分選択エピタキシャル成長法等によりこれらを組み合わせた基板等を用いることができる。
フィン１２ａ、１２ｂは、例えば、半導体基板２の表面をエッチング加工することにより形成され、単結晶Ｓｉ、単結晶ＳｉＧｅ等からなる。また、フィン１２ａ、１２ｂは、ゲート電極１３ａまたはゲート電極１３ｂの両側に、ソース領域およびドレイン領域を含む。
ｎ型のトランスファトランジスタＴ、ドライバトランジスタＤのソース・ドレイン領域にはＡｓ、Ｐ等のｎ型不純物、ｐ型のロードトランジスタＬのソース・ドレイン領域にはＢ、ＢＦ２等のｐ型不純物が含まれる。
また、フィン１２ａ、１２ｂの上面の所定の位置には、ソース領域またはドレイン領域に接続されるフィンコンタクト１４が形成されている。フィンコンタクト１４は、各部のソース領域またはドレイン領域と、上層の配線とを電気的に接続する。
ゲート電極１３ａは、フィン１２ａの両側面にゲート絶縁膜を介して接触する。また、ゲート電極１３ｂは、フィン１２ａ、１２ｂの両側面にゲート絶縁膜を介して接触する。フィン１２ａ、１２ｂのゲート電極１３ａまたはゲート電極１３ｂがゲート絶縁膜を介して接触する領域は、チャネル領域として働く。
ゲート電極１３ａ、１３ｂは、例えば、導電型不純物を含む多結晶シリコンまたは多結晶シリコンゲルマニウムからなる。ゲート電極１３ａ、１３ｂには、ｎ型のトランスファトランジスタＴ、ドライバトランジスタＤの領域にＡｓ、Ｐ等のｎ型不純物、ｐ型のロードトランジスタＬの領域にＢ、ＢＦ２等のｐ型不純物が含まれる。
なお、ゲート電極１３ａ、１３ｂの表面にシリサイド層が形成されていてもよい。また、ゲート電極１３ａ、１３ｂは、全体がシリサイド化したフルシリサイド電極であってもよい。また、ゲート電極１３ａ、１３ｂは、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｒｕ、Ｐｔ、Ｉｒ、Ｍｏ、Ａｌ、Ｎｉ等やこれらの化合物等からなるメタルゲート電極であってもよい。また、メタルゲート電極部と多結晶Ｓｉ電極部の積層構造を有してもよい。また、ゲート電極１３ａ、１３ｂの側面には、絶縁材料からなるゲート側壁が形成されていてもよい。
また、ゲート電極１３ａの上面の所定の位置には、ゲートコンタクト１５が形成されている。ゲートコンタクト１５は、ゲート電極１３ａと上層の配線とを電気的に接続する。また、ゲート電極１３ｂおよびフィン１２ｂの上面には、これらに共用されるコンタクトであるシェアードコンタクト１６が形成される。シェアードコンタクト１６は、ゲート電極１３ｂおよびフィン１２ｂと、上層の配線とを電気的に接続する。
フィン１２ｂは、単位セル１０のシェアードコンタクト１６側の境界上で分断される。
（半導体装置の製造）
図２Ａ（ａ）〜（ｄ）、図２Ｂ（ｅ）〜（ｉ）、図２Ｃ（ｊ）〜（ｎ）は、本発明の実施の形態に係る半導体装置の製造工程を示すフィンの長さ方向に垂直な方向の断面図である。また、図３Ａ（ａ）〜（ｃ）、図３Ｂ（ｄ）〜（ｆ）は、半導体装置１のＳＲＡＭ領域３の製造工程を示す上面図である。ここで、図３Ａ（ａ）は図２Ａ（ｃ）、図３Ａ（ｂ）は図２Ｂ（ｅ）、図３Ａ（ｃ）は図２Ｂ（ｇ）、図３Ｂ（ｄ）は図２Ｃ（ｊ）、図３Ｂ（ｅ）は図２Ｃ（ｌ）に対応する。
図２Ａ（ａ）〜（ｄ）、図２Ｂ（ｅ）〜（ｉ）、図２Ｃ（ｊ）〜（ｎ）は、本発明の実施の形態に係る半導体装置の製造工程を示すフィンの長さ方向に垂直な方向の断面図である。また、図３Ａ（ａ）〜（ｃ）、図３Ｂ（ｄ）〜（ｆ）は、半導体装置１のＳＲＡＭ領域３の製造工程を示す上面図である。ここで、図３Ａ（ａ）は図２Ａ（ｃ）、図３Ａ（ｂ）は図２Ｂ（ｅ）、図３Ａ（ｃ）は図２Ｂ（ｇ）、図３Ｂ（ｄ）は図２Ｃ（ｊ）、図３Ｂ（ｅ）は図２Ｃ（ｌ）に対応する。
まず、図２Ａ（ａ）に示すように、半導体基板２上のＳＲＡＭ領域３および周辺回路領域４に、ＳｉＯ２膜３０、ＳｉＮ膜３１、非晶質Ｓｉ膜３２、レジスト膜３３、および反射防止膜３４を積層した後、レジスト膜３３および反射防止膜３４に後述する芯材３５のパターンを形成する。
ＳｉＯ２膜３０、ＳｉＮ膜３１、非晶質Ｓｉ膜３２、レジスト膜３３、および反射防止膜３４は、ＣＶＤ（Chemical Vapor Deposition）法等により成膜される。また、レジスト膜３３および反射防止膜３４は、液浸リソグラフィ法等のフォトリソグラフィ法およびＲＩＥ（Reactive Ion Etching）法等のエッチング法の組み合わせによりパターニングされる。
芯材３５のパターンは、極微細なパターンである。そのため、レジスト膜３３および反射防止膜３４のパターニングには、極微細なクリティカルデザインレベルと呼ばれるデザインレベルのフォトマスクが用いられる。
一般的に、クリティカルデザインレベルのフォトマスクは、あまり微細でないデザインレベル（以下、ノンクリティカルデザインレベルと記す）のフォトマスクよりも製造コストが高く、フォトマスクを用いたフォトリソグラフィ工程自体に費やされる費用も高い。
次に、図２Ａ（ｂ）に示すように、レジスト膜３３および反射防止膜３４をマスクとして非晶質Ｓｉ膜３２にエッチングを施し、非晶質Ｓｉ膜３２を芯材３５に加工する。
次に、図２Ａ（ｃ）および図３Ａ（ａ）に示すように、レジスト膜３３および反射防止膜３４をエッチングにより除去する。
次に、図２Ａ（ｄ）に示すように、ＣＶＤ法等により、芯材３５の上面および側面をコンフォーマルに覆うようにＴＥＯＳ膜３６を形成する。
次に、図２Ｂ（ｅ）および図３Ａ（ｂ）に示すように、ＲＩＥ法等により、ＴＥＯＳ膜３６を芯材３５の側面に位置する部分を残して除去し、側壁マスク３７を形成する。この段階では、側壁マスク３７はリング状のパターンを有する。
次に、図２Ｂ（ｆ）に示すように、ウェットエッチング等により芯材３５を除去する。
次に、図２Ｂ（ｇ）および図３Ａ（ｃ）に示すように、ＳｉＮ膜３１上にレジスト膜３８および反射防止膜３９を積層した後、これらを周辺回路領域４に選択的に残すようにパターニングする。レジスト膜３８および反射防止膜３９は、ノンクリティカルデザインレベルのフォトマスクを用いたフォトリソグラフィ法およびＲＩＥ法等のエッチング法により、後の工程で形成する活性領域５よりも大きなパターンに形成される。
次に、図２Ｂ（ｈ）に示すように、側壁マスク３７、レジスト膜３８および反射防止膜３９をマスクとしてＳｉＯ２膜３０およびＳｉＮ膜３１にエッチングを施す。
ここで、ＳｉＯ２膜３０およびＳｉＮ膜３１のＳＲＡＭ領域３において、側壁マスク３７のパターンを転写された部分をそれぞれＳｉＯ２膜３０ａおよびＳｉＮ膜３１ａ、周辺回路領域４においてレジスト膜３８および反射防止膜３９のパターンを転写された部分をＳｉＯ２膜３０ｂおよびＳｉＮ膜３１ｂとする。
次に、図２Ｂ（ｉ）に示すように、エッチングにより側壁マスク３７、レジスト膜３８および反射防止膜３９を除去する。
次に、図２Ｃ（ｊ）および図３Ｂ（ｄ）に示すように、半導体基板２上の全面にレジスト膜４０および反射防止膜４１を積層した後、これらをパターニングする。
レジスト膜４０および反射防止膜４１は、クリティカルデザインレベルのフォトマスクを用いた液浸リソグラフィ法等のフォトリソグラフィ法によりパターニングされ、ＳＲＡＭ領域３においてはＳｉＮ膜３１ａに形成されたパターンをトリミングするためのパターン、周辺回路領域４においては活性領域５のパターンが形成される。ここで、ＳｉＮ膜３１ａに形成されたパターンのトリミングとは、ＳｉＮ膜３１ａの長方形のリング状のパターンの長手方向の端部を除去してフィン１２ａ、１２ｂのパターンに分けることと、フィン１２ｂのパターンを単位セル１０のシェアードコンタクト１６側の境界上で分断することをいう。
図４（ａ）は、このフォトリソグラフィ工程で用いられるフォトマスク６の上面図である。また、図４（ｂ）は、図４（ａ）に示される切断面Ａ−Ａにおけるフォトマスク６の断面図である。
フォトマスク６は、透明基板６ａおよび透明基板６ａ上のパターン形成された遮光膜６ｂを有する。遮光膜６ｂに形成されたパターンは、フィン１２ｂのパターンをトリミングするための開口パターンを含むトリミング用パターン部７ａ、および活性領域５のパターンを形成するためのパターンを含むパターニング用パターン部７ｂを含む。なお、遮光膜６ｂは、光を完全には遮らない、半透明な材料から形成されてもよい。
次に、図２Ｃ（ｋ）に示すように、レジスト膜４０および反射防止膜４１をマスクとしてＳｉＯ２膜３０ｂおよびＳｉＮ膜３１ｂにエッチングを施し、ＳｉＮ膜３１ａのパターンをトリミングと、ＳｉＮ膜３１ｂへの活性領域５のパターンの転写とを同時に行う。
次に、図２Ｃ（ｌ）および図３Ｂ（ｅ）に示すように、エッチングによりレジスト膜４０および反射防止膜４１を除去する。なお、レジスト膜４０および反射防止膜４１を除去した後、必要に応じて、フィン１２ａ、１２ｂのパターンが形成されたＳｉＮ膜３１ａの幅を細める工程を行ってもよい。
次に、図２Ｃ（ｍ）に示すように、ＳｉＯ２膜３０ａ、３０ｂおよびＳｉＮ膜３１ａ、３１ｂをマスクとして用いて半導体基板２にエッチングを施し、フィン１２ａ、１２ｂおよび活性領域５を形成する。
次に、図２Ｃ（ｎ）に示すように、エッチングによりＳｉＯ２膜３０ａ、３０ｂおよびＳｉＮ膜３１ａ、３１ｂを除去する。
次に、図３Ｂ（ｆ）に示すように、ゲート電極１３ａ、１３ｂ、フィンコンタクト１４、ゲートコンタクト１５、およびシェアードコンタクト１６を形成する。また、図示しないが、活性領域５にフリップフロップやセンサアンプ等の周辺回路を形成する。
（比較例）
図５Ａ（ａ）〜（ｄ）、図５Ｂ（ｅ）〜（ｇ）は、比較例としての従来の一般的な方法による半導体装置の製造方法を示す断面図である。この比較例は、活性領域５をパターン形成するためのマスク材パターンの形成、およびＳｉＮ膜３１ａに形成されたパターンをトリミングするためのマスク材パターンの形成を別工程で行う点において、実施の形態と異なる。なお、この比較例において形成する半導体装置は、本実施の形態の半導体装置１と同様の構成を有するものとする。
図５Ａ（ａ）〜（ｄ）、図５Ｂ（ｅ）〜（ｇ）は、比較例としての従来の一般的な方法による半導体装置の製造方法を示す断面図である。この比較例は、活性領域５をパターン形成するためのマスク材パターンの形成、およびＳｉＮ膜３１ａに形成されたパターンをトリミングするためのマスク材パターンの形成を別工程で行う点において、実施の形態と異なる。なお、この比較例において形成する半導体装置は、本実施の形態の半導体装置１と同様の構成を有するものとする。
まず、図５Ａ（ａ）に示すように、図２Ａ（ａ）〜図２Ｂ（ｆ）に示した芯材４を除去するまでの工程を実施の形態と同様に行う。
次に、図５Ａ（ｂ）に示すように、ＳｉＮ膜３１上にレジスト膜５０および反射防止膜５１を積層した後、これらを周辺回路領域４に選択的に残すようにパターニングする。ここで、レジスト膜５０および反射防止膜５１には、クリティカルデザインレベルのフォトマスクを用いた液浸リソグラフィ法等のフォトリソグラフィ法およびＲＩＥ法等のエッチング法により、活性領域５のパターンが形成される。
次に、図５Ａ（ｃ）に示すように、側壁マスク３７、レジスト膜３８および反射防止膜３９をマスクとしてＳｉＯ２膜３０およびＳｉＮ膜３１にエッチングを施す。
ここで、ＳｉＯ２膜３０およびＳｉＮ膜３１のＳＲＡＭ領域３において側壁マスク３７のパターンを転写された部分をそれぞれＳｉＯ２膜３０ａおよびＳｉＮ膜３１ａ、周辺回路領域４においてレジスト膜３８および反射防止膜３９のパターンを転写された部分をＳｉＯ２膜３０ｂおよびＳｉＮ膜３１ｂとする。
次に、図５Ａ（ｄ）に示すように、エッチングによりレジスト膜５０および反射防止膜５１を除去する。
次に、図５Ｂ（ｅ）に示すように、半導体基板２上の全面にレジスト膜５２および反射防止膜５３を積層した後、これらにＳｉＮ膜３１ａに形成されたパターンをトリミングするためのパターンを形成する。ここで、レジスト膜５２および反射防止膜５３は、クリティカルデザインレベルのフォトマスクを用いたフォトリソグラフィ法およびＲＩＥ法等のエッチング法によりパターニングされる。
次に、図５Ｂ（ｆ）に示すように、エッチングによりレジスト膜５２および反射防止膜５３を除去する。
次に、図５Ｂ（ｇ）に示すように、ＳｉＯ２膜３０ａ、３０ｂおよびＳｉＮ膜３１ａ、３１ｂをマスクとして用いて半導体基板２にエッチングを施し、フィン１２ａ、１２ｂおよび活性領域５を形成する。なお、その後の工程は実施の形態と同様である。
（実施の形態の効果）
上述した比較例においては、実施の形態と異なり、フィン１２ａ、１２ｂのパターンと活性領域５のパターンとをＳｉＯ２膜３０およびＳｉＮ膜３１に同時にパターニングする。このとき、図５Ａ（ｃ）に示すように、ＳｉＮ膜３１ｂの側面は垂直に加工されず、テーパー形状となるおそれがある。
上述した比較例においては、実施の形態と異なり、フィン１２ａ、１２ｂのパターンと活性領域５のパターンとをＳｉＯ２膜３０およびＳｉＮ膜３１に同時にパターニングする。このとき、図５Ａ（ｃ）に示すように、ＳｉＮ膜３１ｂの側面は垂直に加工されず、テーパー形状となるおそれがある。
これは、大きさの異なるフィン１２ａ、１２ｂのパターンと活性領域５のパターンとでは、寸法変換差（フォトマスク上のパターンと、実際に被加工材に形成されるパターンの寸法差）が異なるためである。この場合、活性領域５の大きさがフォトマスクのパターンの大きさと異なってしまう。なお、ＳｉＮ膜３１ｂの側面を垂直に形成しようとすると、ＳｉＮ膜３１ａの側面が垂直にならず、逆テーパー形状となるおそれがある。
一方、本実施の形態においては、フィン１２ａ、１２ｂのパターンと活性領域５のパターンとを別工程でＳｉＯ２膜３０およびＳｉＮ膜３１に形成するため、それぞれのパターンの寸法変換差に基づいて、エッチング時にそれぞれ適したエッチング条件の補正を行うことができる。その結果、ＳｉＮ膜３１ａ、３１ｂの側面を垂直に加工し、フィン１２ａ、１２ｂおよび活性領域５の正確なパターンを形成することができる。
また、比較例においては、芯材３５のパターンを形成する工程、レジスト膜５０および反射防止膜５１に活性領域５のパターンを形成する工程、およびレジスト膜５２および反射防止膜５３にＳｉＮ膜３１ａに形成されたパターンをトリミングするためのパターンを形成する工程の合計３工程でクリティカルデザインレベルのフォトマスクが用いられる。
一方、実施の形態においては、芯材３５のパターンを形成する工程、およびレジスト膜４０および反射防止膜４１にＳｉＮ膜３１ａに形成されたパターンをトリミングするためのパターンと活性領域５のパターンとを形成する工程の２工程のみでクリティカルデザインレベルのフォトマスクが用いられる。
すなわち、実施の形態では、比較例よりもクリティカルデザインレベルのフォトマスクが用いられる回数が少ないため、フォトマスクの製造コストや、半導体装置１のトータルの製造コストを低減することができる。
〔他の実施の形態〕
本発明は、上記実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。例えば、ＳｉＯ２膜３０、ＳｉＮ膜３１、非晶質Ｓｉ膜３２またはＴＥＯＳ膜３６の代わりに異なる材料からなる膜を用いてもよい。また、ＳｉＯ２膜３０に相当する膜は用いなくてもよい。
本発明は、上記実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。例えば、ＳｉＯ２膜３０、ＳｉＮ膜３１、非晶質Ｓｉ膜３２またはＴＥＯＳ膜３６の代わりに異なる材料からなる膜を用いてもよい。また、ＳｉＯ２膜３０に相当する膜は用いなくてもよい。
また、上記実施の形態においては、微細なラインアンドスペースパターンおよびその周辺の微細なパターンを持つ部材として、ＳＲＡＭに用いられるフィンおよび周辺回路領域の活性領域を例として説明したが、実際にはこれに限られるものではなく、上記実施の形態に示した半導体装置の製造方法を同様のパターンを有する部材の製造に適用することができる。
１ 半導体装置、 ２ 半導体基板、 ３ ＳＲＡＭ領域、 ４ 周辺回路領域、 ５ 活性領域、 ６ フォトマスク、 ７ａ トリミング用パターン部、 ７ｂ パターニング用パターン部、 １２ａ、１２ｂ フィン、 ３０、３０ａ、３０ｂ ＳｉＯ２膜、 ３１、３１ａ、３１ｂ ＳｉＮ膜、 ３５ 芯材、 ３７ 側壁マスク
Claims (5)
- 第１および第２の領域を有する半導体基板上にマスク材を形成する工程と、
前記第１の領域の前記マスク材上に芯材をパターン形成する工程と、
前記芯材の両側面に側壁マスクを形成した後、前記芯材を除去する工程と、
前記芯材を除去した後、前記第１の領域の前記マスク材に前記側壁マスクのパターンを転写する工程と、
前記第１の領域の前記側壁マスクのパターンを転写された前記マスク材のトリミングと、前記第２の領域の前記マスク材への所定のパターンの形成とを同時に行う工程と、
を含む半導体装置の製造方法。 - 前記芯材のパターン形成は、クリティカルデザインレベルのフォトマスクを用いたフォトリソグラフィ技術を用いて行われ、
前記第１の領域の前記マスク材への前記側壁マスクのパターンの転写は、ノンクリティカルデザインレベルのフォトマスクを用いたフォトリソグラフィ技術を用いて前記第２の領域の前記マスク材上に前記所定のパターンよりも大きいパターンを有するレジスト膜を形成した後、前記レジスト膜をマスクとして用いたエッチングにより行われ、
前記第１の領域の前記側壁マスクのパターンを転写された前記マスク材のトリミングと、前記第２の領域の前記マスク材への所定のパターンの形成とは、クリティカルデザインレベルのフォトマスクを用いたフォトリソグラフィ技術を用いて行われる、
請求項１に記載の半導体装置の製造方法。 - 前記第１の領域のトリミングされた前記マスク材のパターンと、前記第２の領域の前記マスク材の前記所定のパターンとを前記半導体基板に同時に転写し、前記第１の領域にＳＲＡＭに用いられるフィン、前記第２の領域に周辺回路の形成される活性領域を形成する工程、
をさらに含む請求項１または２に記載の半導体装置の製造方法。 - 半導体基板上にマスク材を形成する工程と、
前記マスク材を加工してリング状パターンが形成された領域とパターンのない領域とを形成する工程と、
被加工材のリング状パターンをトリミングしてラインアンドスペースパターンに加工するためのパターンと、前記被加工材のパターンのない領域にパターンを形成するためのパターンと、を有するフォトマスクを用いたフォトリソグラフィ技術を用いて、
前記マスク材の前記リングパターンのラインアンドスペースパターンへの加工と、前記マスク材の前記パターンのない領域への所定のパターンの形成を同時に行う工程と、
前記マスク材の前記ラインアンドスペースパターンおよび前記所定のパターンを前記半導体基板に転写する工程と、
を含む半導体装置の製造方法。 - 被加工材のリング状パターンをトリミングしてラインアンドスペースパターンに加工するためのパターンと、
前記被加工材のパターンのない領域にパターンを形成するためのパターンと、
を有するフォトマスク。
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