DE102010025395B4 - Verfahren zum Herstellen eines SRAMs - Google Patents

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Abstract

Verfahren zum Herstellen eines SRAMs, umfassend:- Bereitstellen eines Substrats (202);- Ausbilden einer ersten Attrappenstruktur (207, 401) auf dem Substrat (202);- Ausbilden eines ersten Abstandhalters (211) entlang mindestens einer Seitenwand der ersten Attrappenstruktur (207, 401);- Entfernen der ersten Attrappenstruktur (207, 401);- Ausbilden einer ersten Flosse (215, 217) des SRAMs durch Entfernen von Bereichen des Substrats (202), die vom ersten Abstandhalter (211) unbedeckt sind;- Ausbilden eines zweiten Abstandhalters (211) entlang mindestens einer anderen Seitenwand der ersten Attrappenstruktur (207) als der erste Abstandhalter (211);- Ausbilden einer zweiten Flosse (217) des SRAMs durch Entfernen von Bereichen des Substrats (202), die vom zweiten Abstandhalter (211) unbedeckt sind;- Ausbilden einer zweiten Attrappenstruktur (209) auf dem Substrat (202);- Ausbilden von dritten Abstandhaltern (211) entlang der Seitenwände der zweiten Attrappenstruktur (209);- Entfernen der zweiten Attrappenstruktur (209);- Ausbilden einer dritten Flosse (217) und einer vierten Flosse (215) des SRAMs durch Entfernen von Bereichen des Substrats (202), die von den dritten Abstandhaltern (211) unbedeckt sind; und- Ausbilden von Gateelektroden (309) auf der ersten Flosse (215), der zweiten Flosse (217), der dritten Flosse (217) und der vierten Flosse (215), wobei das Ausbilden der Gateelektroden (309) ferner umfasst:- Ausbilden einer Gateelektrodenschicht (303) auf der ersten Flosse (215), der zweiten Flosse (217), der dritten Flosse (217) und der vierten Flosse (215);- Ausbilden einer Gate-Attrappenstruktur (305) auf der Gateelektrodenschicht (303);- Ausbilden von Gate-Abstandhaltern (307) entlang der Seitenwände der Gate-Attrappenstruktur (305);- Entfernen der Gate-Attrappenstruktur (305); und- Entfernen von Bereichen der Gateelektrodenschicht (303), die von den Gate-Abstandhaltern (307) unbedeckt sind.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Anmeldung bezieht sich auf Verfahren zum Herstellen eines SRAMs.
  • HINTERGRUND
  • Da Halbleitervorrichtungen, wie beispielsweise statische Direktzugriffsspeicher (SRAMs), in die 32-nm-Generationen und darunter verkleinert werden, wurden gegenüber den üblicheren Planartransistoren Flossen-Feldeffekttransistoren (Fin Field Effect Transistors, FinFETs) gängiger, die eine „Flosse“ zum Bilden von mehrfachen Kanalbereichen verwenden. Diese FinFETs stellen größere Kanalbreiten bereit, indem nicht nur die obere Oberfläche der Flosse verwendet wird, wie es bei einem Planartransistor der Fall wäre, sondem auch die Seitenwände der Flosse. Durch Verwendung dieser FinFET-Designs können schädliche Kurzkanaleffekte, wie beispielsweise Schwankungen in der Schwellenspannung und übermäßige Drain-Leckströme unterdrückt oder reduziert werden, wodurch eine effizientere Vorrichtung ermöglicht wird.
  • Beim Einsatz von FinFETs traten jedoch Probleme auf. Lithografische Standardtechniken, die traditionell dazu eingesetzt wurden, um sowohl die Flossen als auch die Gateelektroden, die über den Flossen liegen, auszubilden, wurden als tragende Herstellungstechnologie für FinFETs unhaltbar. Grundlegende mit dem lithographischen Prozess einhergehende Einschränkungen begrenzen seine Brauchbarkeit beim Ausbilden von Flossen und Gateelektroden, da FinFETs auf immer kleinere Dimensionen herunterskaliert werden. Mit anderen Worten ist der lithografische Standardprozess an sich beschränkt und möglicherweise untauglich, zusammen mit der Skalierung der FinFETs, für dessen Herstellung er eingesetzt wird, herunterskaliert zu werden.
  • Demzufolge müssen andere Herstellungsprozesse entwickelt werden, um die Skalierung zu erhalten, die für weitere Verkleinerungen von FinFETs benötigt wird.
  • US 2007/0249174 A1 zeigt ein Verfahren zur Bearbeitung eines Substrats einer Vorrichtung, die folgende Schritte umfasst: Bildung einer Deckschicht auf dem Substrat; Bilden einer Attrappenschicht über der Deckschicht, wobei die Deckschicht eine Oberseite hat; Ätzen der die Attrappenschicht ausbildenden gemusterten Attrappenelemente variabler Breite und Freilegen von Seitenwänden der Attrappenelemente und Teilen der oberen Oberfläche der Deckschicht neben den Attrappenelementen; Abscheidung einer Abstandsschicht auf der Vorrichtung, die die gemusterten Attrappenelemente und die freigelegten Oberflächen der Deckschicht abdecken; Rückätzen der Abstandsschicht, die die Seitenwandabstandshalter neben den Seitenwänden der gemusterten Attrappenelemente, die über einem Mindestabstand beabstandet sind, ausbilden und Ausbilden von Superweitabstandshaltern zwischen den Seitenwänden der gemusterten Attrappenelemente, die um weniger als der Mindestabstand beabstandet sind; Ablösen der gemusterten Attrappenelemente; Freilegen von Abschnitten des Substrats neben den Seitenwandabstandshaltern; Mustern von freigelegten Teilen des Substrats durch Ätzen in das Substrat.
  • US 2008/0308880 A1 zeigt eine Halbleitervorrichtung, die eine Flosse enthalten kann, die von einer Halbleiterschicht, die von einem Halbleitersubstrat direkt herausragt, ausgebildet ist, die Flosse umfassend einen geraden Abschnitt, der sich in einer Richtung gemäß einer Draufsicht erstreckt und einen gebogenen Abschnitt, der sich in einer Richtung erstreckt, die verschieden von der Richtung ist, wobei der gerade Abschnitt und der gebogene Bereich fortlaufend verbunden sind, einen Gate-Isolationsfilm, der auf den Seitenflächen des geraden Abschnitts der Flosse vorgesehen ist, eine Gate-Elektrode, die auf dem Gate-Isolierfilm vorgesehen ist, Source-und Drain-Bereiche, die in den geraden Abschnitten der Flosse vorgesehen sind, so dass die Gate-Elektrode dazwischen gelegt ist, einen Kontaktbereich, der auf dem geraden Abschnitt der Flosse und dem gebogenen Abschnitt der Flosse vorgesehen ist, wobei der Kontaktbereich elektrisch mit einem der Source-und Drainbereiche verbunden ist, und ein Kontaktelement, das auf dem Kontaktbereich der Flosse vorgesehen ist, um sowohl den geraden Abschnitt und den gebogenen Abschnitt des Kontaktbereichs zu kontaktieren.
  • JP 2010 - 171 106 A offenbart ein Verfahren zum Herstellen einer Halbleitervorrichtung.
  • ZUSAMMENFASSUNG
  • Aufgabe der Erfindung ist daher, ein System und ein Verfahren zum Herstellen von Halbleitervorrichtungen, z.B. von SRAMs, anzugeben, das nicht den Limitierungen von fotolithografischen Prozessen unterliegt. Durch Ausführungsformen einer mittels Attrappenschichten und Abstandhalter hergestellten SRAM-Zellanordnung werden diese und andere Probleme allgemein gelöst oder umgangen und technische Vorteile werden allgemein erreicht. Diese Aufgabe wird durch den Gegenstand der unabhängigen Ansprüche gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen sind Gegenstand abhängiger Ansprüche.
  • In Übereinstimmung mit einer Ausführungsform umfasst ein Verfahren zum Herstellen eines SRAMs Bereitstellen eines Substrats und Ausbilden einer ersten Attrappenstruktur über dem Substrat. Ein erster Abstandhalter wird entlang mindestens einer Seitenwand der ersten Attrappenstruktur ausgebildet. Die erste Attrappenstruktur wird entfernt und eine erste Flosse des SRAMs wird ausgebildet, indem Bereiche des Substrats entfernt werden, die von den Abstandhaltern unbedeckt sind.
  • In Übereinstimmung mit einer anderen Ausführungsform umfasst ein Verfahren zum Herstellen einer Halbleitervorrichtung Bereitstellen einer Flosse und Ausbilden einer dielektrischen Gateschicht und einer Gateelektrodenschicht über der Flosse. Eine erste Attrappenstruktur wird über der Gateelektrodenschicht ausgebildet und erste Abstandhalter werden entlang der Seitenwände der ersten Attrappenstruktur ausgebildet. Die erste Attrappenstruktur wird entfernt, während die ersten Abstandhalter erhalten bleiben, und die dielektrische Gateschicht und die Gateelektrodenschicht werden unter Verwendung der ersten Abstandhalter als Maske strukturiert.
  • In Übereinstimmung mit einer anderen Ausführungsform umfasst ein Verfahren zum Herstellen einer Halbleitervorrichtung Bereitstellen eines Substrats und Strukturieren des Substrats, um eine Vielzahl von Flossen auszubilden. Das Strukturieren des Substrats umfasst ferner Ausbilden einer ersten Attrappenstruktur auf dem Substrat, Ausbilden von ersten Abstandhaltern entlang der Seitenwände der ersten Attrappenstruktur, Entfernen der ersten Attrappenstruktur und Entfernen von unbedeckten Bereichen des Substrats. Eine Gateelektrodenschicht wird über der Vielzahl von Flossen ausgebildet und die Gateelektrodenschicht wird strukturiert, um Gateelektroden auszubilden. Das Strukturieren der Gateelektrodenschicht umfasst ferner Ausbilden einer zweiten Attrappenstruktur über der Gateelektrodenschicht, Ausbilden von zweiten Abstandhaltern entlang von Seitenwänden der zweiten Attrappenstruktur, Entfernen der zweiten Attrappenstruktur und Entfernen von unbedeckten Bereichen der Gateelektrodenschicht.
  • Ein Vorteil einer Ausführungsfonn beinhaltet die Verkleinerung der Strukturdimensionen unter die inhärenten Beschränkungen eines fotolithografischen Prozesses.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Für ein vollständigeres Verständnis von Ausführungsbeispielen und deren Vorteilen wird nun auf die folgenden Beschreibungen im Zusammenhang mit den begleitenden Zeichnungen Bezug genommen, in denen:
  • 1 eine Speichervorrichtung gemäß einem Ausführungsbeispiel veranschaulicht;
  • 2A bis 21 Prozessschritte beim Ausbilden einer Flosse gemäß einem Ausführungsbeispiel veranschaulichen;
  • 3A bis 3M Prozessschritte beim Ausbilden einer Speichervorrichtung gemäß einem Ausführungsbeispiel veranschaulichen;
  • 4 eine Verwendung von 3 Attrappenschichten beim Ausbilden von Flossen gemäß einem Ausführungsbeispiel veranschaulicht;
  • 5A bis 5C jeweils einen Schaltplan, eine Draufsicht und eine Verbindungsansicht eines Zehn-Transistor-Einzelanschluss-SRAMs gemäß einem Ausführungsbeispiel veranschaulichen;
  • 6A bis 6C jeweils einen Schaltplan, eine Draufsicht und eine Anordnungsansicht einer Acht-Transistor-Zwei-Anschluss-Zellkonfiguration gemäß einem Ausführungsbeispiel veranschaulicht.
  • Übereinstimmende Ziffern und Symbole in den verschiedenen Figuren beziehen sich im Allgemeinen auf entsprechende Teile, außer es ist anderweitig angegeben. Die Figuren wurden gezeichnet, um die relevanten Aspekte der Ausführungsbeispiele zu verdeutlichen, und sind nicht notwendigerweise maßstabsgetreu gezeichnet.
  • AUSFÜHRLICHE BESCHREIBUNG VON VERANSCHAULICHENDEN AUSFÜHRUNGSBEISPIELEN
  • Ausführungsbeispiele werden bezüglich eines speziellen Kontexts beschrieben, nämlich einer SRAM-Zellanordnung. Ausführungsbeispiele können jedoch auch auf andere Zellanordnungen angewendet werden.
  • Nun wird mit Bezug auf 1 ein Schaltschema einer Speichervorrichtung 100 gemäß einem Ausführungsbeispiel gezeigt. Ein erster Pull-Up-Transistor 105, ein erster Pull-Down-Transistor 109, ein zweiter Pull-Up-Transistor 107 und ein zweiter Pull-Down-Transistor 111 werden elektrisch so verbunden, dass sie zwei kreuzgekoppelte Inverter bilden. Die Drains des ersten Pull-Down-Transistors 109 und des ersten Pull-Up-Transistors 105 sind elektrisch mit den Gates des zweiten Pull-Up-Transistors 107 und des zweiten Pull-Down-Transistors 111 verbunden und die Drains des zweiten Pull-Up-Transistors 107 und des zweiten Pull-Down-Transistors 111 sind elektrisch mit den Gates des ersten Pull-Up-Transistors 105 und des ersten Pull-Down-Transistors 109 verbunden.
  • Die Speichervorrichtung 100 umfasst auch einen ersten Durchgangsgate-Transistor 101 und einen zweiten Durchgangsgate-Transistor 115. In einem Ausführungsbeispiel können die Durchgangsgate-Transistoren, wie beispielsweise der erste Durchgangsgate-Transistor 101 oder der zweiten Durchgangsgate-Transistor 115, eine größere Gatelänge als die Pull-Down-Vorrichtungen aufweisen, wie beispielsweise der erste Pull-Down-Transistor 109 oder der zweite Pull-Down-Transistor 111. Die Gates der Durchgangsgate-Transistoren sind mit einer Wortleitung WL verbunden, die Zugriff auf die Speicherzelle 100 steuert, um die Speicherzelle auszulesen oder zu beschreiben (diese Funktionen werden unten beschrieben). Der erste Durchgangsgate-Transistor 101 ist mit einer Bitleitung (BL) verbunden und der zweite Durchgangsgate-Transistor 115 ist mit einer komplementären Bitleitung (RBL) verbunden. Der erste Durchgangsgate-Transistor 101 ist an einem gemeinsamen Knoten mit dem ersten Pull-Down-Transistor 109 und dem ersten Pull-Up-Transistor 105 verbunden. Der zweite Durchgangsgate-Transistor 115 ist an einem gemeinsamen Knoten mit dem zweiten Pull-Down-Transistor 111 und dem zweiten Pull-Up-Transistor 107 verbunden.
  • In dem von 1 veranschaulichten Ausführungsbeispiel wird die Speichervorrichtung 100 beschrieben, indem eine hohe Spannung an die Wortleitung WL angelegt wird, um den ersten Durchgangsgate-Transistor 101 und den zweiten Durchgangsgate-Transistor 115 einzuschalten. Mit den offenen Durchgangsgate-Transistoren können die Bitleitung BL und die komplementäre Bitleitung RBL beide dazu verwendet werden, die Speichervorrichtung 100 zu beschreiben.
  • Um von diesem Ausführungsbeispiel auszulesen, wird eine hohe Spannung an die Wortleitung angelegt, um den ersten Durchgangsgate-Transistor 101 und den zweiten Durchgangsgate-Transistor 115 einzuschalten. Mit den offenen Durchgangsgate-Transistoren können die Bitleitung BL und die komplementäre Bitleitung RBL dazu verwendet werden, die Speichervorrichtung 100 auszulesen.
  • 2A veranschaulicht eine Schnittansicht eines Halbleitersubstrats 202. Das Substrat 202 kann dotiertes oder undotiertes Massivsilizium oder eine aktive Schicht eines Silizium-auf-Isolator(SOI)-Substrats umfassen. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht eines Halbleitermaterials, wie beispielsweise Silizium, Germanium, Silizium-Germanium, SOI, Silizium-Germanium-auf-Isolator (SGOI) oder Kombinationen davon. Andere Substrate, die verwendet werden können, enthalten mehrschichtige Substrate, Gradientsubstrate oder Substrate mit hybrider Orientierung.
  • 2B und 2C veranschaulichen jeweils eine Schnittansicht und eine Draufsicht vom Ausbilden einer ersten Attrappenschicht 207, einer zweiten Attrappenschicht 209 und ersten Abstandhaltern 211. Die erste Attrappenschicht 207 und die zweite Attrappenschicht 209 sind jeweils so ausgebildet, dass sie die Abmessungen von später ausgebildeten Flossen 215 definieren (unten beschrieben mit Bezug auf 2F). Dafür können die erste Attrappenschicht 207 und die zweite Attrappenschicht 209 parallel zueinander ausgebildet sein und eine ähnliche erste Breite w1 von ungefähr 0,02 µm bis ungefähr 0,2 µm aufweisen, z. B. ungefähr 0,08 µm. Darüber hinaus können die erste Attrappenschicht 207 und die zweite Attrappenschicht 209 voneinander um einen ersten Abstand d1 von ungefähr 0,05 µm bis ungefähr 1 µm beabstandet sein, z. B. um ungefähr 0,1 µm.
  • Die erste Attrappenschicht 207 und die zweite Attrappenschicht 209 können durch Strukturieren einer ersten dielektrischen Ausgangsschicht (nicht gezeigt) ausgebildet werden, die unter Verwendung eines geeigneten Herstellungsprozesses, wie beispielsweise CVD, PECVD, etc. ausgebildet wird. Die erste dielektrische Ausgangsschicht kann aus einem dielektrischen Material gebildet werden, wie beispielsweise einem Oxid, einem Nitrid, einem Silizium-Oxinitrid, Kombinationen davon oder ähnlichem, und sie kann so ausgebildet sein, dass sie eine Dicke von ungefähr 20 nm bis ungefähr 200 nm aufweist, z.B. ungefähr 50 nm. Sobald die dielektrische Ausgangsschicht ausgebildet worden ist, kann die dielektrische Ausgangsschicht strukturiert werden, um die erste Attrappenschicht 207 und die zweite Attrappenschicht 209 auszubilden. Das Strukturieren kann mittels eines geeigneten Masken- und Entfernungsprozesses durchgeführt werden, wie beispielsweise mittels eines Fotolithografie- und Ätzprozesses, obwohl jeder beliebige geeignete Prozess verwendet werden kann.
  • Erste Abstandhalter 211 werden entlang der Seitenwände der ersten Attrappenschicht 207 und der zweiten Attrappenschicht 209 ausgebildet. Die ersten Abstandhalter 211 können ausgebildet werden, indem eine Abstandhalterschicht (nicht gezeigt) bedeckend über der zuvor ausgebildeten Struktur aufgetragen wird. Die Abstandhalterschicht kann SiN, Oxinitrid, SiC, SiON, Oxid und ähnliches umfassen und kann durch übliche Verfahren, wie beispielsweise durch chemische Dampfphasenabscheidung (chemical vapor deposition, CVD), Plasma-verstärkte CVD, Sputtern und andere allgemein bekannte Verfahren ausgebildet werden. Die Abstandhalterschicht kann mit einer Dicke von ungefähr 1 nm bis ungefähr 70 nm ausgebildet werden, z. B. ungefähr 3 nm. Die ersten Abstandhalter 211 werden dann strukturiert, beispielsweise durch anisotropes Ätzen und Entfernen der Abstandhalterschicht von den horizontalen Oberflächen der Struktur.
  • 2C ist eine Draufsicht einer Einheitszelle 213, in die die Speicherzelle 100 hergestellt werden wird. In dieser Figur wird die Einheitszelle 213 mit einer gestrichelten Linie dargestellt. Es sollte jedoch bemerkt werden, dass die Grenze der Einheitszelle 213 in einem Endprodukt möglicherweise nicht leicht erkennbar ist. Die Einheitszelle 213 definiert eher den Grundbaustein für das Design von Speicheranordnungen. Typischerweise weisen Speichervorrichtungen eine oder mehrere Speicheranordnungen auf. Die Einheitszelle 213 kann beliebig oft (z. B. Tausend-, Millionen-, Milliarden-, Trillionen-Male oder mehr) vervielfältigt werden, um Speicher zu entwerfen, die verschiedene Datenmengen speichern können. Die Einheitszelle 213 kann eine zweite Breite w2 von ungefähr 0,05 µm bis ungefähr 0,3 µm aufweisen, z. B. ungefähr 0,2 µm, und eine erste Länge l1 von ungefähr 0,1 µm bis ungefähr 1,1 µm, z. B. ungefähr 0,5 µm.
  • 2D und 2E veranschaulichen jeweils eine Schnittansicht und eine Draufsicht vom Entfernen der ersten Attrappenschicht 207 und der zweiten Attrappenschicht 209 nach der Ausbildung der ersten Abstandhalter 211. In einem Ausführungsbeispiel kann die erste Attrappenschicht 207 und die zweite Attrappenschicht 209 mittels Nassätzen entfernt werden, obwohl alternativ jede beliebige geeignete Ätztechnik, wie beispielsweise Trockenätzen, verwendet werden kann. Wenn beispielsweise Siliziumoxid dazu verwendet wird, die erste Attrappenschicht 207 und die zweite Attrappenschicht 209 auszubilden, dann kann ein Ätzmittel wie HF verwendet werden, um die erste Attrappenschicht 207 und die zweite Attrappenschicht 209 zu entfernen, ohne einen von den ersten Abstandhaltern 211 wesentlich zu entfernen.
  • Durch Ausbilden der ersten Abstandhalter 211 auf diese Weise kann das Ausbilden der ersten Abstandhalter 211 ohne den Einsatz von Lithografie und ihrer inhärenten Einschränkungen durchgeführt werden. Durch Umgehen des lithografischen Prozesses für die ersten Abstandhalter 211 sind die ersten Abstandhalter 211 nicht an die inhärenten Einschränkungen des lithografischen Prozesses gebunden. Ohne diese Einschränkungen können die ersten Abstandhalter 211 mit kleineren Abmessungen ausgebildet werden, als es möglich wäre, wenn lithografische Prozesse zum Ausbilden der ersten Abstandhalter 211 verwendet würden.
  • 2F bis 2G veranschaulichen jeweils eine Schnittansicht und eine Draufsicht vom Ausbilden von Flossen 215 aus dem Substrat 202 (siehe 2D). In einem Ausführungsbeispiel wird jeder der ersten Abstandhalter 211 als Maske verwendet, um Flossen 215 unter jedem ersten Abstandhaltern 211 auszubilden, der durch die erste Attrappenschicht 207 und die zweite Attrappenschicht 209 definiert worden ist. Die Flossen 215 werden ausgebildet, indem die Bereiche des Substrats 202 geschützt werden, die zu den Flossen 215 werden, während die ungeschützten Bereiche des Substrats 202 beispielsweise unter Verwendung eines Trockenätzprozesses, z. B. durch reaktives Ionenätzen (RIE), entfernt werden. Der Entfernungsprozess kann fortgeführt werden, bis die Flossen 215 eine erste Höhe von ungefähr 20 nm bis ungefähr 500 nm aufweisen, z.B. ungefähr 60 nm. 2H und 2I veranschaulichen jeweils eine Schnittansicht und eine Draufsicht vom Entfernen der ersten Abstandhalter 211 und vom Ätzen von zwei der Flossen 215 zum Ausbilden von unterbrochenen Flossen 217. Die Abstandhalter 211 können mittels Nassätzen entfernt werden, das selektiv für das Abstandhaltermaterial ist, sodass es die ersten Abstandhalter 211 entfernt, ohne irgendein anderes unbedecktes Material wesentlich zu entfernen. Wenn beispielsweise Siliziumnitrid als Abstandhaltermaterial verwendet würde, kann ein Ätzmittel wie H3NO4 verwendet werden, um die ersten Abstandhalter 211 gezielt zu entfernen. Alternativ kann jedoch jeder beliebige geeignete Entfernungsprozess verwendet werden, um die ersten Abstandhalter 211 zu entfernen, wie beispielsweise gezieltes Entfernen der ersten Abstandhalter 211 unter Verwendung eines zusätzlichen lithografischen Schritts.
  • Darüber hinaus veranschaulicht 21 ein zusätzliches Strukturieren von zwei der Flossen 215, um unterbrochene Flossen 217 zu bilden (wobei die Unterbrechung in 2I durch die gestrichelte Line 219 dargestellt ist). Die unterbrochenen Flossen 217 sind bei der Ausbildung der Speichervorrichtung 100 in der Einheitszelle 213 nützlich, sodass es keine einzige durchgängige Flosse gibt, wo es nicht erwünscht ist. Da verkleinerte Abmessungen für diesen Prozess nicht so wichtig sind wie bei der Ausbildung der Flossen 215, kann dieses Strukturieren der Flossen 215 entweder mittels eines ähnlichen Prozesses wie oben beschrieben oder andernfalls mittels eines geeigneten Maskierungs- und Entfernungsprozesses durchgeführt werden, wie beispielsweise eines Fotolithografie- und Ätzprozesses. In einem Ausführungsbeispiel werden die unterbrochenen Flossen 217 so ausgebildet, dass sie eine Unterbrechung von ungefähr 0,02 µm bis zu ungefähr 1 µm aufweisen, z. B. ungefähr 0,15 µm.
  • Alternativ kann das Strukturieren der unterbrochenen Flossen 217 während der Ausbildung der Flossen 215 durchgeführt werden, indem die ersten Abstandhalter 211 vor dem Ausbilden der Flossen 215 von diesen Bereichen der Flossen 215 entfernt werden, die innerhalb der Unterbrechungen 219 angeordnet sind. Nachdem die ersten Abstandhalter 211 entfernt worden sind, werden diese Bereiche der Flossen 215 entfernt, die innerhalb der Unterbrechungen 219 angeordnet sind, wenn die Flossen 215 ausgebildet werden, wodurch die unterbrochenen Flossen 217 zusammen mit den Flossen 215 ausgebildet werden.
  • Optional kann ein dielektrisches Material (nicht gezeigt), wie beispielsweise ein Oxid zwischen den Flossen 215 und den unterbrochenen Flossen 217 abgeschieden werden, um die Flossenstrukturen weiter voneinander zu isolieren. In einer Ausführungsform kann das dielektrische Material mittels eines Prozesses wie beispielsweise CVD abgeschieden und dann chemisch-mechanisch auf das Niveau der Flossen 215 poliert werden (chemically mechanically polishing, CMP). Sobald es planarisiert ist, kann das dielektrische Material beispielsweise mittels Nassätzen abgesetzt werden, um die Flossen 215 und die unterbrochenen Flossen 217 über dem dielektrischen Material für die Weiterverarbeitung zu vergrößern.
  • 3A bis 3B veranschaulichen jeweils eine Schnittansicht und eine Draufsicht vom Ausbilden einer dielektrischen Gateschicht 301, einer Gateelektrodenschicht 303 und einer dritten Attrappenschicht 305 über den Flossen 215 und den unterbrochenen Flossen 217, wobei 3A der Schnitt entlang Line A-A' in 3B ist. Die dielektrische Gateschicht 301 kann mittels thermischer Oxidation, chemischer Dampfphasenabscheidung, Sputtern oder irgendwelchen anderen bekannten und gebräuchlichen Verfahren zum Ausbilden eines Gatedielektrikums ausgebildet werden. Abhängig von der Technik zum Ausbilden des Gatedielektrikums kann die Dicke der dielektrischen Gateschicht 301 oben auf den Flossen 215 von der Dicke des Gatedielektrikums auf der Seitenwand der Flossen 215 verschieden sein. Die dielektrische Gateschicht 301 kann ein Material umfassen, wie beispielsweise Siliziumdioxid oder Silizium-Oxinitrid oder einem Dielektrikum mit hohem K oder einer Kombination mit einer Dicke, die von ungefähr 0,3 nm bis zu ungefähr 10 nm reicht, z. B. kleiner als ungefähr 1 nm. Die dielektrische Gateschicht 301 kann alternativ aus einem Material mit hoher Permittivität (mit hohem K, z. B. mit einer relativen Permittivität größer als ungefähr 5) gebildet sein, beispielsweise Lanthanoxid La2O3, Aluminiumoxid (Al2O3), Hafniumoxid (HfO2), Hafnium-Oxinitrid (HfON), oder Zirkonoxid (ZrO2) oder Kombinationen davon mit einer äquivalenten Oxiddicke von ungefähr 0,3 nm bis ungefähr 10 nm, z. B. ungefähr 1 nm oder weniger.
  • Die Gateelektrodenschicht 303 wird über der dielektrischen Gateschicht 301 ausgebildet. Die Gateelektrodenschicht 303 umfasst ein leitfähiges Material und kann aus einer Gruppe gewählt werden, die polykristallines Silizium (poly-Si), polykristallines Silizium-Germanium (poly-SiGe), metallische Nitride, metallische Silizide, metallische Oxide und Metalle umfasst. Beispiele für metallische Nitride enthalten Wolframnitrid, Molybdännitrid, Titannitrid und Tantalnitrid oder ihre Kombinationen. Beispiele für metallische Silizide enthalten Wolframsilizid, Titansilizid, Kobaltsilizid, Nickelsilizid, Platinsilizid, Erbiumsilizid oder Kombinationen davon. Beispiele für metallische Oxide enthalten Rutheniumoxid, Indiumzinnoxid oder ihre Kombinationen. Beispiele für Metalle enthalten Wolfram, Titan, Aluminium, Kupfer, Molybdän, Nickel, Platin, etc.
  • Die Gateelektrodenschicht 303 kann durch chemische Dampfphasenabscheidung (CVD), Sputterabscheidung oder andere einschlägig bekannte und gebräuchliche Techniken zum Abscheiden von leitfähigen Materialen abgeschieden werden. Die Dicke der Gateelektrodenschicht 303 kann im Bereich von ungefähr 10 nm bis zu ungefähr 400 nm liegen. Die obere Oberfläche der Gateelektrodenschicht 303 weist für gewöhnlich eine nicht-ebene obere Oberfläche auf und kann planarisiert werden, bevor die Gateelektrodenschicht 303 strukturiert oder das Gate geätzt wird. Ionen können an diesem Punkt in die Gateelektrodenschicht 303 eingeführt werden, müssen aber nicht. Beispielsweise können Ionen durch Ionen-Implantationstechniken eingeführt werden.
  • Die dritte Attrappenschicht 305 wird über der Gateelektrodenschicht 303 ausgebildet und dient dazu, die letztendlich gewünschten Gateelektroden zu definieren. Hierfür weist die dritte Attrappenschicht 305 Ränder auf, die einen Bereich von jeder der Flossen 215 und der unterbrochenen Flossen 217 bedecken, der innerhalb der Einheitszelle 213 angeordnet ist. In einer Einheitszelle, die eine zweite Breite w2 von ungefähr 0,2 µm aufweist, kann die dritte Attrappenschicht 305 beispielsweise eine dritte Breite (w3) zwischen einer erste gewünschten Gateelektrode und einer zweiten gewünschten Gateelektrode (weiter unten mit Bezug auf 3G bis 3H beschrieben) von ungefähr 0,02 µm bis ungefähr 0,3 µm aufweisen, z. B. ungefähr 0,07 µm.
  • Die dritte Attrappenschicht 305 kann aus ähnlichen Materialien und mittels ähnlicher Prozesse wie die erste Attrappenschicht 207 und die zweite Attrappenschicht 209 ausgebildet werden. Beispielsweise kann die dritte Attrappenschicht 305 ausgebildet werden, indem eine dielektrische Ausgangsschicht (nicht gezeigt) entweder aus einem einzelnen Material oder andernfalls aus einer Kombination von Materialen abgeschieden wird und indem die dielektrische Schicht dann mit einem Maskierungs- und Ätzprozess strukturiert wird, um die gewünschte Struktur zu erhalten. Jedoch sind diese Materialien und Prozesse lediglich als beispielhaft gedacht und sollen nicht einschränken, da alternativ jeglieher geeignete Prozess und jegliches geeignete Material zum Ausbilden der dritten Attrappenschicht 305 verwendet werden kann.
  • 3C und 3D veranschaulichen jeweils eine Schnittansicht und eine Draufsicht vom Ausbilden von zweiten Abstandhaltern 307 entlang der Seitenwände der dritten Attrappenschicht 305, wobei 3C der Schnitt entlang Line A-A' in 3D ist. Die zweiten Abstandhalter 307 können aus einem ähnlichen Material und mittels eines ähnlichen Prozesses wie die ersten Abstandhalter 211 ausgebildet werden (oben mit Bezug auf 2B beschrieben). Beispielsweise können die zweiten Abstandhalter 307 ausgebildet werden, indem eine Abstandhalterschicht (nicht gezeigt) aus SiN, SiO2, oder ähnlichem mittels CVD bedeckend abgeschieden wird und indem die Abstandhalterschicht dann anisotrop geätzt wird, um die zweiten Abstandhalter 307 auszubilden.
  • 3E bis 3F veranschaulichen jeweils eine Schnittansicht und eine Draufsicht vom Entfernen der dritten Attrappenschicht 305 zwischen den zweiten Abstandhaltern 307, wobei 3E der Schnitt entlang Linie A-A' in 3F ist. Ähnlich wie das Entfernen der ersten Attrappenschicht 207 und der zweiten Attrappenschicht 209 kann die dritte Attrappenschicht 305 mittels Nassätzen entfernt werden, obwohl alternativ jegliche geeignete Ätztechnik, wie beispielsweise Trockenätzen verwendet werden kann. Lediglich als Beispiel kann, wenn Siliziumoxid zum Ausbilden der dritten Attrappenschicht 305 verwendet worden ist, ein Ätzmittel wie HF verwendet werden, um die dritte Attrappenschicht 305 zu entfernen, ohne irgend einen von den zweiten Abstandhaltern 307 wesentlich zu entfernen.
  • Durch Ausbilden der zweiten Abstandhalter 307 auf diese Weise verwenden die zweiten Abstandhalter 307 ähnlich wie das Ausbilden der ersten Abstandhalter 211 keinen lithografischen Prozess. Indem der Einsatz von Lithografie vermieden wird, kann das Skalieren der zweiten Abstandhalter 307 ebenfalls die Einschränkungen des Lithografieprozesses vermeiden. Demzufolge können die zweiten Abstandhalter 307 so ausgebildet werden, dass sie kleinere Abmessungen aufweisen, als ein herkömmlicher Lithografieprozess erlaubt.
  • 3G bis 3H veranschaulichen jeweils eine Schnittansicht und eine Draufsicht vom Strukturieren der Gateelektrodenschicht 303 und der dielektrischen Gateschicht 301 (siehe 3A bis 3E) in eine Gateelektrode 309 und ein Gatedielektrikum 311, wobei 3G der Schnitt entlang Linie A-A' in 3H ist. Die Gateelektrodenschicht 303 und die dielektrische Gateschicht 301 werden unter Verwendung der zweiten Abstandhalter 307 als Maske entfernt, wodurch die Breite der zweiten Abstandhalter 307 auf die darunter liegende Gateelektrode 309 und das Gatedielektrikum 311 übertragen wird. Dadurch kann das Gatedielektrikum 311 und die Gateelektrode 309 eine vierte Breite w4 von ungefähr 0,05 µm bis ungefähr 0,3 µm aufweisen, z.B. ungefähr 0.15 µm.
  • 31 bis 3J veranschaulichen das Entfernen der zweiten Abstandhalter 307 vom Gatedielektrikum 311 und von der Gateelektrode 309, wobei 3I der Schnitt entlang Linie A-A' in 3J ist. Ähnlich wie das Entfernen der ersten Abstandhalter 211 (oben mit Bezug auf 2H bis 2I beschrieben) können die zweiten Abstandhalter 307 unter Verwendung von Nassätzen entfernt werden, das selektiv für das Abstandhaltermaterial ist, sodass es das Abstandhaltermaterial entfernt, ohne irgendein anderes freiliegendes Material wesentlich zu entfernen. Wenn beispielsweise Siliziumnitrid als Abstandhaltermaterial verwendet worden ist, dann kann ein Ätzmittel wie H3NO4 verwendet werden, um gezielt die zweiten Abstandhalter 307 zu entfernen. Jedoch kann alternativ jeglicher geeignete Entfernungsprozess verwendet werden, um die zweiten Abstandhalter 307 zu entfernen, während die Gateelektrode 309 und das Gatedielektrikum 311 erhalten bleiben.
  • Die Speichervorrichtung 100 kann durch das Ausbilden von bleibenden Abstandhaltern (nicht gezeigt), Source/Drain-Bereichen (nicht gezeigt) und Silizidkontakten (nicht gezeigt) vervollständigt werden. Die bleibenden Abstandhalter können auf gegenüberliegenden Seiten der Gateelektrode 309 ausgebildet werden. Typischerweise werden die bleibenden Abstandhalter ausgebildet, indem eine Abstandhalterschicht (nicht gezeigt) bedeckend auf der zuvor ausgebildeten Struktur abgeschieden wird. Die Abstandhalterschicht kann SiN, Oxinitrid, SiC, SiON, Oxid und ähnliches umfassen und durch Verfahren ausgebildet werden, die zur Ausbildung einer solchen Schicht verwendet werden, wie beispielsweise durch chemisches Dampfphasenabscheiden (CVD), Plasma-verstärkte CVD, Sputtern und andere allgemein bekannte Verfahren. Die bleibenden Abstandhalter werden dann strukturiert, beispielsweise durch anisotropes Ätzen, um die Abstandhalterschicht von den horizontalen Oberflächen der Struktur zu entfernen.
  • In den freiliegenden Abschnitten der Flossen 215 können Source/Drain-Bereiche (nicht gezeigt) ausgebildet werden, indem geeignete Dotierstoffe eingesetzt werden, um die Dotierstoffe in den Flossen 215 zu ergänzen. Beispielsweise können p-Typ Dotierstoffe wie Boron, Gallium, Indium oder Ähnliches eingesetzt werden, um eine PMOS-Vorrichtung zu bilden. Alternativ können n-Typ Dotierstoffe wie beispielsweise Phosphor, Arsen, Antimon oder Ähnliches eingesetzt werden, um eine NMOS-Vorrichtung zu bilden. Diese Source/Drain-Bereiche werden unter Verwendung der Gateelektrode 309 und der bleibenden Abstandhalter als Maske eingesetzt. Es wird angemerkt, dass ein durchschnittlicher Fachmann erkennen wird, dass viele andere Prozesse, Schritte oder Ähnliches verwendet werden können, um diese Source/Drain-Bereiche auszubilden. Beispielsweise wird ein durchschnittlicher Fachmann erkennen, dass eine Vielzahl von Implantationen unter Verwendung verschiedener Kombinationen von Abstandhaltern und Auskleidungen durchgeführt werden kann, um Source/Drain-Bereiche mit einer für einen bestimmten Zweck geeigneten speziellen Form oder Eigenschaft auszubilden. Jeder dieser Prozesse kann verwendet werden, um die Source/Drain-Bereiche auszubilden, und die obige Beschreibung soll Ausführungsbeispiele nicht auf die oben dargestellten Schritte beschränken.
  • Nachdem die Source/Drain-Bereiche ausgebildet worden sind, kann ein optionaler Silizidprozess verwendet werden, um Silizidkontakte über den Source- und Drain-Bereichen entlang mindestens einer der Oberseiten und Seitenwände der Flossen 215 auszubilden. Die Silizidkontakte könne Nickel, Kobalt, Platin oder Erbium umfassen, um die Schottky-Barrierenhöhe des Kontakts zu verringern. Jedoch können auch andere allgemein verwendete Metalle, wie beispielsweise Titan, Palladium und Ähnliches verwendet werden. Wie einschlägig bekannt ist, kann die Silizidierung durch bedeckendes Abscheiden einer geeigneten Metallschicht durchgeführt werden, gefolgt von einem Temperschritt, der das Metall mit dem darunterliegenden freiliegenden Silizium reagieren lässt. Nichtreagiertes Metall wird dann entfernt, beispielsweise durch einen selektiven Ätzprozess. Die Dicke der Silizidkontakte kann zwischen ungefähr 5 nm und ungefähr 50 nm liegen.
  • 3K veranschaulicht eine Draufsicht vom Strukturieren der Gateelektroden 311 zusammen mit der Konnektivität zwischen dem ersten Durchgangsgate-Transistor 101, dem zweiten Durchgangsgate-Transistor 115, dem ersten Pull-Up-Transistor 105, dem ersten Pull-Down-Transistor 109, dem zweiten Pull-Up-Transistor 107 und dem zweiten Pull-Down-Transistor 111. Die Gateelektroden 311 werden strukturiert, um die verschiedenen Transistoren zu trennen (z. B. den zweiten Durchgangsgate-Transistor 115 vom ersten Pull-Up-Transistor 105). Die Gateelektroden 311 können mittels eines Masken- und Entfernungsprozesses strukturiert werden, beispielsweise durch fotolithografisches Maskieren und Ätzen, um die Gateelektroden 311 zu trennen und die sechs Transistoren über den Flossen 215 und den unterbrochenen Flossen 217 auszubilden.
  • Wie in 3K dargestellt, ist die Source des ersten Pull-Up-Transistors 105 durch Anschluss 313 elektrisch mit einer Spannungsquelle Vcc verbunden und die Source des zweiten Pull-Up-Transistors 107 ist durch Anschluss 315 elektrisch mit der Spannungsquelle Vcc verbunden. Die Source des ersten Pull-Down-Transistors 109 ist über Anschluss 317 elektrisch mit Masse Vss verbunden und das Drain des ersten Pull-Down-Transistors 109 ist durch die Flosse 215 elektrisch mit dem Drain des ersten Durchgangsgate-Transistors 101 verbunden. Die Source des zweiten Pull-Down-Transistors 111 ist über Anschluss 319 elektrisch mit Masse Vss verbunden und das Drain des zweiten Pull-Down-Transistors 111 ist durch die Flosse 215 elektrisch mit dem Drain des zweiten Durchgangsgate-Transistors 115 verbunden.
  • Die Source des ersten Durchgangsgate-Transistors 101 ist über einen Anschluss 321 elektrisch mit der Bitleitung BL (siehe 1) verbunden. Der erste Durchgangsgate-Transistor 101 verbindet die Bitleitung BL durch die Flosse 215 elektrisch mit dem Drain des ersten Pull-Down-Transistors 109. Das Gate 311 des ersten Durchgangsgate-Transistors 101 ist elektrisch mit der Wortleitung über einen Anschluss 323 verbunden.
  • Ferner ist mit Bezug auf die elektrische Konnektivität dieser in 3K gezeigten Ausführungsform die Source des zweiten Durchgangsgate-Transistors 115 über einen Anschluss 325 elektrisch mit der komplementären Bitleitung RBL (siehe 1) verbunden. Der zweite Durchgangsgate-Transistor 115 verbindet die komplementäre Bitleitung RBL durch die Flosse 215 elektrisch mit dem Drain des zweiten Pull-Down-Transistors 111. Die Gateelektrode 311 des zweiten Durchgangsgate-Transistors 115 ist über einen Anschluss 327 elektrisch mit der Wortleitung WL verbunden.
  • Das Drain des ersten Pull-Up-Transistors 105, das Drain des ersten Pull-Down-Transistors 109, das Drain des ersten Durchgangsgate-Transistors 101 und die Gateelektroden 311 des zweiten Pull-Up-Transistors 107 und des zweiten Pull-Down-Transistors 111 sind elektrisch über eine Intrazellverbindung (nicht gezeigt) und Anschlüsse 329 und 331 verbunden. Auf ähnliche Weise ist das Drain des zweiten Pull-Up-Transistors 107, das Drain des zweiten Pull-Down-Transistors 111, das Drain des zweiten Durchgangsgate-Transistors 115 und die Gateelektroden 311 des ersten Pull-Up-Transistors 105 und des ersten Pull-Down-Transistors 109 elektrisch über eine Intrazellverbindung (nicht gezeigt) und Anschlüsse 333 und 335 verbunden. Die Intrazellverbindungen können Kupfer enthalten, können aber wahlweise auch Wolfram (W), eine Alluminium-Kupfer-Legierung (Al/Cu), Al, ein hochschmelzendes Metall oder eine hochschmelzende Metallverbindung, ein Metall-Silizid, Kombinationen davon und Ähnliches sein.
  • 3L veranschaulicht eine Anordnung von Einheitszellen 213, wobei jede Einheitszelle 213 eine einzelne Speichervorrichtung 100 umfasst. Aus Gründen der Übersichtlichkeit veranschaulicht 3L nur zwei Reihen und zwei Spalten der Einheitszelle 213. Jedoch kann eine beliebige Anzahl von Reihen und Spalten verwendet werden und typischerweise werden mehr als zwei Reihen und zwei Spalten für eine voll funktionsfähige Vorrichtung verwendet. Wie veranschaulicht können sich die unterbrochenen Flossen 217 über zwei verschiedene Einheitszellen 213 erstrecken, während sich die Flossen 215 über viel mehr Einheitszellen erstrecken können, wie beispielsweise über vier Einheitszellen 213 oder sogar noch mehr.
  • 3M veranschaulicht die Bitleitungen BL, die Wortleitungen WL, Vss Leitungen und Vcc Leitungen, die die Speichervorrichtung 100 kontaktieren. Wie dargestellt, verlaufen die Bitleitungen BL und die Vcc Leitung parallel zu den Flossen 215 und zu den unterbrochenen Flossen 217, während hingegen die Wortleitung WL und die Vss Leitungen rechtwinklig zu den Flossen 215 und zu den unterbrochenen Flossen 217 und parallel zu den Gateelektroden 209 verlaufen.
  • 4 veranschaulicht ein anderes Ausführungsbeispiel, in dem eine einzelne vierte Attrappenstruktur 401 verwendet wird, um die beiden unterbrochenen Flossen 217 auszubilden. In diesem Ausführungsbeispiel werden die Seitenwände der vierten Attrappenstruktur 401 dazu verwendet, die zwei unterbrochenen Flossen 217 für den ersten Pull-Up-Transistor 105 und den zweiten Pull-Up-Transistor 107 (siehe 3K) entlang der Seitenwände der vierten Attrappenstruktur 401 durch einen ähnlichen Prozess wie der oben mit Bezug auf 2A bis 2I beschriebene Prozess auszubilden. In diesem Ausführungsbeispiel kann die vierte Attrappenstruktur 401 eine zweite Länge l2 von ungefähr 0,05 µm bis ungefähr 1 µm aufweisen, z. B. ungefähr 0,1 µm, und sie kann eine fünfte Breite w5 von ungefähr 0,05 µm bis ungefähr 0,03 µm aufweisen, z. B. ungefähr 0,2 µm.
  • Darüber hinaus können eine fünfte Attrappenstruktur 403 und eine sechste Attrappenstruktur 405 an gegenüberliegenden Enden der Einheitszelle 213 angeordnet sein. In diesem Ausführungsbeispiel kann die fünfte Attrappenstruktur 403 so angeordnet sein, dass ein Bereich der fünften Attrappenstruktur 403 innerhalb der Einheitszelle 213 angeordnet ist, während hingegen ein anderer Bereich außerhalb der Einheitszelle 213 angeordnet sein kann (z. B. innerhalb einer benachbarten Einheitszelle 213). Auf ähnliche Weise kann die sechste Attrappenstruktur 405, die auf der der fünften Attrappenstruktur 403 gegenüberliegenden Seite der Einheitszelle 213 angeordnet ist, teilweise innerhalb der Einheitszelle 213 und teilweise außerhalb der Einheitszelle 213 angeordnet sein (z. B. innerhalb einer benachbarten Einheitszelle 213). In diesem Ausführungsbeispiel werden die fünfte Attrappenstruktur 403 und die sechste Attrappenstruktur 405 jeweils dazu verwendet, eine einzelne Flosse 215 auszubilden. Für insgesamt zwei durchgehende Flossen 215, die unter Verwendung der vierten Attrappenstruktur 410 ausgebildet werden, wird eine Flosse 215 unter Verwendung der fünften Attrappenstruktur 403 und eine Flosse 215 unter Verwendung der sechsten Attrappenstruktur 405 ausgebildet.
  • Wenn die fünfte Attrappenstruktur 103 und die sechste Attrappenstruktur 405 dazu verwendet werden, um eine einzelne Flosse 215 auszubilden, können die fünfte Attrappenstruktur 403 und die sechste Attrappenstruktur 405 eine dritte Länge l3 von ungefähr 0,04 µm bis ungefähr 0,6 µm aufweisen, z. B. ungefähr 0,12 µm. Darüber hinaus können die fünfte Attrappenstruktur 403 und die sechste Attrappenstruktur 405 von der vierten Attrappenstruktur 401 um einen zweiten Abstand d2 von ungefähr 0,05 µm bis ungefähr 1 µm beabstandet sein, z. B. um ungefähr 0,1 µm.Ein solcher Abstand erlaubt einen kleineren Abstand der gesamten Einheitszelle 213.
  • 5A bis 5C veranschaulichen jeweils einen Schaltplan, eine Draufsicht von den Attrappenschichten und eine Verbindungsansicht eines Ausführungsbeispiels eines Zehn-Transistor-Einzelanschluss-SRAMs. In diesem Ausführungsbeispiel ist ein dritter Durchgangsgate-Transistor 501 parallel zum ersten Durchgangsgate-Transistor 101, ein vierter Durchgangsgate-Transistor 503 parallel zum zweiten Durchgangsgate-Transistor 115, ein dritter Pull-Down-Transistor 505 parallel zum ersten Pull-Down-Transistor 109 und ein vierter Pull-Down-Transistor 507 parallel zum zweiten Pull-Down-Transistor 111 geschaltet.
  • 5B veranschaulicht, dass die fünfte Attrappenstruktur 403 und die sechste Attrappenstruktur 405 in diesem Ausführungsbeispiel jeweils dazu verwendet werden können, um zwei Flossen 215 innerhalb einer einzelnen Einheitszelle 213 auszubilden (anstatt dass jede dazu verwendet wird, eine einzelne Flosse auszubilden, wie oben mit Bezug auf 4 beschrieben), sodass folglich insgesamt vier Flossen 215 und zwei unterbrochene Flossen 217 in der Einheitszelle 213 angeordnet sind. In diesem Ausführungsbeispiel können die fünfte Attrappenstruktur 403 und die sechste Attrappenstruktur 405 so ausgebildet sein, dass sie eine vierte Länge l4 von ungefähr 0,01 µm bis ungefähr 0,2 µm aufweisen, z. B. ungefähr 0,04 µm.
  • 5C veranschaulicht die Konnektivität der verschiedenen Transistoren in diesem Ausführungsbeispiel. Wie dargestellt, teilt sich der dritte Durchgangsgate-Transistor 501 eine gemeinsame Gateelektrode 311 mit dem ersten Durchgangsgate-Transistor 101 und der vierte Durchgangsgate-Transistor 503 teilt sich eine gemeinsame Gateelektrode mit dem zweiten Durchgangsgate-Transistor 115. Darüber hinaus teilt sich der dritte Pull-Down-Transistor 505 eine gemeinsame Gateelektrode mit dem ersten Pull-Down-Transistor 109 und der vierte Pull-Down-Transistor 507 teilt sich eine gemeinsame Gateelektrode mit dem zweiten Pull-Down-Transistor 111.
  • 6A bis 6C veranschaulichen jeweils einen Schaltplan, eine Draufsicht und eine Anordnungsansicht eines anderen Ausführungsbeispiels, das eine Acht-Transistor-Zwei-Anschluss-Zellkonfiguration verwendet. Wie in 6A dargestellt, ist das Drain des zweiten Pull-Down-Transistors 111 mit einem Lese-Anschluss 500 verbunden. Der Lese-Anschluss 500 umfasst einen dritten Pull-Down-Transistor 101 und einen dritten Durchgangsgate-Transistor 503, die in Reihe zwischen die Vss Leitung und eine Lese-Bitleitung 505 geschaltet sind. In diesem Ausführungsbeispiel können die originale Bitleitung und die komplementäre Bitleitung dazu verwendet werden, die Speichervorrichtung 100 zu beschreiben, während hingegen der Lese-Anschluss 500 dazu verwendet wird, die Speichervorrichtung 100 auszulesen.
  • 6B veranschaulicht, dass die fünfte Attrappenstruktur 403 in diesem Ausführungsbeispiel dazu verwendet wird, eine einzelne Flosse 215 auszubilden, während hingegen die sechste Attrappenstruktur 405 dazu verwendet wird, zwei Flossen 215 innerhalb der Einheitszelle 213 auszubilden (anstatt das jede dazu verwendet wird, eine einzelne Flosse 215 auszubilden, wie oben mit Bezug auf 4 beschrieben), sodass folglich insgesamt fünf Flossen 215 innerhalb der Einheitszelle 213 angeordnet sind. In diesem Ausführungsbeispiel kann die fünfte Attrappenstruktur 403 so ausgebildet werden, dass sie eine fünfte Länge l5 von ungefähr 0,04 µm bis ungefähr 0,6 µm aufweist, z. B. ungefähr 0,12 µm, und die sechste Attrappenstruktur 405 kann so ausgebildet werden, dass sie eine sechste Länge l6 von ungefähr 0,04 µm bis ungefähr 0,4 µm aufweist, z. B. ungefähr 0,1 µm.
  • 6C veranschaulicht eine Draufsicht des Ausbildens und Strukturierens der Gateelektroden 311 für die Acht-Transistor-Zwei-Anschluss-Zellkonfiguration. Wie dargestellt, werden zwei Unterbrechungen (in 6C als gestrichelte Linien 601 dargestellt) in einer der Gateelektroden 311 hergestellt, um so die Gateelektroden 311 des dritten Durchgangsgate-Transistors 503, des zweiten Durchgangsgate-Transistors 115 und des ersten Pull-Up-Transistors 105 zu trennen. Darüber hinaus ist die Source des dritten Pull-Down-Transistor 501 teilt sich ein gemeinsames Drain mit dem dritten Durchgangsgate-Transistor 503 und der dritte Durchgangsgate-Transistor 503 weist ein Drain auf, das durch Anschluss 605 mit der Lese-Bitleitung RBL verbunden ist. Die Gateelektrode 311 des dritten Durchgangsgate-Transistors 503 ist durch Anschluss 607 mit der Wortleitung WL verbunden.

Claims (4)

  1. Verfahren zum Herstellen eines SRAMs, umfassend: - Bereitstellen eines Substrats (202); - Ausbilden einer ersten Attrappenstruktur (207, 401) auf dem Substrat (202); - Ausbilden eines ersten Abstandhalters (211) entlang mindestens einer Seitenwand der ersten Attrappenstruktur (207, 401); - Entfernen der ersten Attrappenstruktur (207, 401); - Ausbilden einer ersten Flosse (215, 217) des SRAMs durch Entfernen von Bereichen des Substrats (202), die vom ersten Abstandhalter (211) unbedeckt sind; - Ausbilden eines zweiten Abstandhalters (211) entlang mindestens einer anderen Seitenwand der ersten Attrappenstruktur (207) als der erste Abstandhalter (211); - Ausbilden einer zweiten Flosse (217) des SRAMs durch Entfernen von Bereichen des Substrats (202), die vom zweiten Abstandhalter (211) unbedeckt sind; - Ausbilden einer zweiten Attrappenstruktur (209) auf dem Substrat (202); - Ausbilden von dritten Abstandhaltern (211) entlang der Seitenwände der zweiten Attrappenstruktur (209); - Entfernen der zweiten Attrappenstruktur (209); - Ausbilden einer dritten Flosse (217) und einer vierten Flosse (215) des SRAMs durch Entfernen von Bereichen des Substrats (202), die von den dritten Abstandhaltern (211) unbedeckt sind; und - Ausbilden von Gateelektroden (309) auf der ersten Flosse (215), der zweiten Flosse (217), der dritten Flosse (217) und der vierten Flosse (215), wobei das Ausbilden der Gateelektroden (309) ferner umfasst: - Ausbilden einer Gateelektrodenschicht (303) auf der ersten Flosse (215), der zweiten Flosse (217), der dritten Flosse (217) und der vierten Flosse (215); - Ausbilden einer Gate-Attrappenstruktur (305) auf der Gateelektrodenschicht (303); - Ausbilden von Gate-Abstandhaltern (307) entlang der Seitenwände der Gate-Attrappenstruktur (305); - Entfernen der Gate-Attrappenstruktur (305); und - Entfernen von Bereichen der Gateelektrodenschicht (303), die von den Gate-Abstandhaltern (307) unbedeckt sind.
  2. Verfahren nach Anspruch 1, wobei die erste Flosse (215), die zweite Flosse (217) und die dritte Flosse (217) parallel zueinander sind, und - die erste Flosse (215) einen ersten Pull-Down-Kanalbereich (109) und einen ersten Durchgangsgate-Kanalbereich (101) umfasst; - die zweite Flosse (217) einen ersten Pull-Up-Kanalbereich (105) umfasst; - die dritte Flosse (217) einen zweiten Pull-Up-Kanalbereich (107) umfasst; und - die vierte Flosse (215) einen zweiten Pull-Down-Kanalbereich (111) und einen zweiten Durchgangsgate-Kanalbereich (115) umfasst und wobei die zweite Flosse (217) und die dritte Flosse (217) eine kürzere Länge als die erste Flosse (215) aufweisen.
  3. Verfahren nach Anspruch 1 oder 2, wobei der erste, zweite, dritte und vierte Abstandhalter (211) alle innerhalb einer selben Einheitszelle (213) des SRAMs angeordnet sind, und wobei die erste Attrappenstruktur (207), die zweite Attrappenstruktur (209) und die Gate-Attrappenstruktur (305) jeweils mindestens zwei innerhalb einer Einheitszelle (213) des SRAMs angeordnete Ränder umfassen.
  4. Verfahren zum Herstellen eines SRAMs, umfassend: - Bereitstellen eines Substrats (202); - Ausbilden einer ersten Attrappenstruktur (401) auf dem Substrat (202); - Ausbilden eines ersten Abstandhalters (211) entlang mindestens einer Seitenwand der ersten Attrappenstruktur (401); - Entfernen der ersten Attrappenstruktur (401); - Ausbilden einer ersten Flosse (217) des SRAMs durch Entfernen von Bereichen des Substrats (202), die vom ersten Abstandhalter (211) unbedeckt sind; - Ausbilden eines zweiten Abstandhalters (211) entlang einer anderen Seitenwand der ersten Attrappenstruktur (401) verschieden von dem ersten Abstandhalter (211); - Ausbilden einer zweiten Flosse (217) des SRAMs durch Entfernen von Bereichen des Substrats (202), die vom zweiten Abstandhalter (211) unbedeckt sind; - Ausbilden einer zweiten Attrappenstruktur (403) mit einer ersten Seite, wobei die erste Seite die einzige Seite der zweiten Attrappenstruktur (403) ist, die innerhalb der Einheitszelle (213) des SRAMs angeordnet ist; - Ausbilden einer dritten Attrappenstruktur (405) mit einer zweiten Seite, wobei die zweite Seite die einzige Seite der dritten Attrappenstruktur (405) ist, die innerhalb der Einheitszelle (213) des SRAMs angeordnet ist; - Ausbilden eines dritten Abstandhalters (211) entlang der ersten Seite; - Ausbilden eines vierten Abstandhalters (211) entlang der zweiten Seite; - Entfernen der zweiten Attrappenstruktur (403); - Entfernen der dritten Attrappenstruktur (405); - Ausbilden einer dritten Flosse (215) des SRAMs durch Entfernen von Bereichen des Substrats (202), die vom dritten Abstandhalter (211) unbedeckt sind; - Ausbilden einer vierten Flosse (215) des SRAMs durch Entfernen von Bereichen des Substrats (202), die vom vierten Abstandhalter (211) unbedeckt sind; und - Ausbilden von Gateelektroden (309) auf der ersten Flosse (217), der zweiten Flosse (217), der dritten Flosse (215) und der vierten Flosse (215), wobei das Ausbilden der Gateelektroden (309) ferner umfasst: - Ausbilden einer Gateelektrodenschicht (303) auf der ersten Flosse (215), der zweiten Flosse (217), der dritten Flosse (215) und der vierten Flosse (215); - Ausbilden einer Gate-Attrappenstruktur (305) auf der Gateelektrodenschicht (303); - Ausbilden von Gate-Abstandhaltern (307) entlang der Seitenwände der Gate-Attrappenstruktur (305); - Entfernen der Gate-Attrappenstruktur (305); und - Entfernen von Bereichen der Gateelektrodenschicht (303), die von den Gate-Abstandhaltern (307) unbedeckt sind.
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