KR102083492B1 - ＦｉｎＦＥＴ 소자를 위한 더미 셀 어레이 및 이를 포함한 반도체 집적 회로 - Google Patents

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Abstract

본 발명의 기술적 사상은 FinFET 소자를 구비한 반도체 집적 회로에 있어서, 웨이퍼 또는 기판 전체에 대하여 균일하게 반도체 공정을 진행시킬 수 있고, 또한, 집적 회로 전체에 걸쳐 균일한 특성을 갖는 반도체 소자를 구현할 수 있도록 하는 FinFET 소자를 위한 더미 셀 어레이 및 이를 포함한 반도체 집적 회로를 제공한다. 그 더미 셀 어레이는 다수의 FinFET(Fin Field Effect Transistor) 소자들이 형성된 소자 영역의 주변으로 배치되고, 상기 소자 영역 내의 적어도 하나의 FinFET 소자를 구비한 소자 단위 셀에 대응하는 구조를 갖는 더미 단위 셀이 제1 방향 및 상기 제1 방향에 수직하는 제2 방향으로 반복하여 배치되어 구성되며, 액티브 영역과 게이트 라인이 상기 더미 단위 셀을 정의하는 셀 바운더리(cell boundary)의 외곽으로 확장한다.

Description

ＦｉｎＦＥＴ 소자를 위한 더미 셀 어레이 및 이를 포함한 반도체 집적 회로{Dummy cell array for FinFET(Fin Field Effect Transistor) device and semiconductor integrated circuit including the same}
본 발명의 기술적 사상은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는, FinFET 소자를 구비한 반도체 집적 회로에 채용될 수 있는 더미 셀 어레이 구조에 관한 것이다.
핀 트랜지스터(Fin Field Effect Transistor, FinFET) 또는 핀 타입 트랜지스터(Fin type transistor)는 기판 상에 돌출된 핀 구조물(fin structure)을 가지는 입체형 트랜지스터이다. 이러한 FinFET는 돌출된 핀 구조물의 전면을 모두 채널 영역으로 이용할 수 있기 때문에 채널 길이를 충분히 확보할 수 있다. 따라서, 단 채널 효과(short channel effect)를 방지 또는 최소화할 수 있으며, 이에 따라 종래의 평면형(planar type) 트랜지스터에서 단 채널 효과에 따른 누설 전류의 발생 및 면적 문제를 개선할 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 FinFET 소자를 구비한 반도체 집적 회로에 있어서, 웨이퍼 또는 기판 전체에 대하여 균일하게 반도체 공정을 진행시킬 수 있고, 또한, 집적 회로 전체에 걸쳐 균일한 특성을 갖는 반도체 소자를 구현할 수 있도록 하는 FinFET 소자를 위한 더미 셀 어레이 및 이를 포함한 반도체 집적 회로를 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은 다수의 FinFET(Fin Field Effect Transistor) 소자들이 형성된 소자 영역의 주변으로 배치되고, 상기 소자 영역 내의 적어도 하나의 FinFET 소자를 구비한 소자 단위 셀에 대응하는 구조를 갖는 더미 단위 셀이 제1 방향 및 상기 제1 방향에 수직하는 제2 방향으로 반복하여 배치되어 구성되며, 액티브 영역과 게이트 라인이 상기 더미 단위 셀을 정의하는 셀 바운더리(cell boundary)의 외곽으로 확장하는 FinFET 소자를 위한 더미 셀 어레이(dummy cell array)를 제공한다.
본 발명의 일 실시예에 있어서, 상기 더미 단위 셀은 인접하는 다른 더미 단위 셀과 옵셋(offset) 값이 실질적으로 0이고, 거리가 실질적으로 0이 되도록 바둑판 모양으로 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 더미 단위 셀은 상기 셀 바운더리에 의해 직사각형 형태로 정의될 수 있다.
본 발명의 일 실시예에 있어서, 상기 액티브 영역은 상기 제1 방향으로 상기 셀 바운더리까지 연장하고, 인접하는 다른 더미 단위 셀의 액티브 영역과 상기 셀 바운더리에 배치된 제1 커팅 라인을 통해 분리될 수 있다.
본 발명의 일 실시예에 있어서, 상기 액티브 영역에서 제1 방향을 따라 연장하고 상기 제2 방향을 따라 서로 평행하게 배치된 복수의 액티브 핀들과, 상기 액티브 핀들과 평행하게 배치되는 적어도 하나의 비액티브 핀은 상기 셀 바운더리의 외곽으로 확장할 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 라인은 상기 액티브 영역을 가로질러 상기 제2 방향으로 연장하고, 상기 제1 방향을 따라 서로 평행하게 복수 개 배치되며, 상기 게이트 라인은 상기 제2 방향으로 상기 셀 바운더리까지 연장하고, 인접하는 다른 더미 단위 셀의 게이트 라인과 상기 셀 바운더리에 배치된 제2 커팅 라인을 통해 분리될 수 있다.
본 발명의 일 실시예에 있어서, 상기 더미 셀 어레이는 분리 영역을 통해 다수의 부분 어레이들로 분리되고, 상기 분리 영역에는 상기 액티브 영역과 게이트 라인이 존재하지 않을 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 방향을 따라 연장하고 상기 제2 방향을 따라 서로 평행하게 배치된 복수 개의 핀들의 형성에 이용되는 지지 패턴(supporting pattern)이 상기 분리 영역에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 더미 단위 셀 내에서 패턴들은 고정된 폭과 스페이스로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 소자 단위 셀은 표준 셀(standard cell)이고, 상기 더미 단위 셀은 상기 표준 셀과 실질적으로 동일한 액티브 밀도를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 더미 단위 셀은 다수의 콘택들을 포함할 수 있다.
또한, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 적어도 하나의 FinFET 소자를 구비한 소자 단위 셀을 복수 개 구비한 소자 영역; 및 상기 소자 영역의 주변으로 배치되고, 상기 소자 단위 셀에 대응하는 구조를 갖는 더미 단위 셀이 제1 방향 및 상기 제1 방향에 수직하는 제2 방향으로 반복하여 배치되어 구성되며, 액티브 영역과 게이트 라인이 상기 더미 단위 셀을 정의하는 셀 바운더리의 외곽으로 확장하는 더미 셀 어레이;를 포함하는 반도체 집적 회로를 제공한다.
본 발명의 일 실시예에 있어서, 상기 소자 영역은 메모리 블록, 로직 블록 및 입출력 블록 중 적어도 하나를 포함하고, 상기 소자 단위 셀은 표준 셀일 수 있다.
본 발명의 일 실시예에 있어서, 상기 더미 단위 셀은 상기 셀 바운더리에 의해 직사각형 형태로 정의되고, 상기 제1 방향을 따라 연장하고 상기 제2 방향을 따라 서로 평행하게 배치된 복수 개의 핀들은 상기 셀 바운더리의 외곽으로 확장하며, 상기 액티브 영역은 인접하는 다른 더미 단위 셀의 액티브 영역과 상기 셀 바운더리에 배치된 제1 커팅 라인을 통해 분리되며, 상기 게이트 라인은 인접하는 다른 더미 단위 셀의 게이트 라인과 상기 셀 바운더리에 배치된 제2 커팅 라인을 통해 분리될 수 있다.
본 발명의 일 실시예에 있어서, 상기 더미 셀 어레이는, 상기 액티브 영역과 게이트 라인이 존재하지 않은 분리 영역을 통해 다수의 부분 어레이들로 분리되고, 상기 분리 영역에는 상기 제1 방향을 따라 연장하고 상기 제2 방향을 따라 서로 평행하게 배치된 복수 개의 핀들의 형성에 이용되는 지지 패턴이 배치될 수 있다.
본 발명의 기술적 사상에 따른 반도체 집적 회로는, FinFET 구조를 기반으로 하는 소자 영역의 주변에, 소자 영역의 표준 셀에 대응하는 더미 단위 셀을 이용하여 표준 셀 방식으로 설계 및 배치된 더미 셀 어레이를 포함함으로써, 더미 셀 어레이의 더미 패턴들이 소자 영역에 형성되는 집적 회로들의 패턴들과 거의 유사한 형태 및 패턴 밀도를 가질 수 있다. 그에 따라, 웨이퍼 또는 기판 전체에 걸쳐 균일한 반도체 공정이 진행될 수 있고, 균일한 반도체 공정에 기인하여 소자 영역의 집적 회로들 전체에 걸쳐 균일한 특성의 반도체 소자가 구현될 수 있다.
또한, 본 발명의 기술적 사상에 따른 FinFET 소자를 위한 더미 셀 어레이에서, 소자 영역의 표준 셀과 유사한 더미 단위 셀이 반복 배치됨으로써, 액티브 영역들, 핀들, 및 게이트 라인들이 서로 연결되고 또한 패턴들이 규칙적으로 배열될 수 있다. 결과적으로, 패턴들의 연결 구조에 따른 폴리곤(polygon) 개수의 감소 및 규칙적인 배열에 의한 데이터가 감소에 기인하여 룰-기반(rule-based) OPC(Optical Proximity Correction)가 수행될 수 있고, 그에 따라, OPC의 TAT(Turn Around Time)가 현저히 감소할 수 있고, 또한 패턴의 구조적 특징 및 OPC의 용이함에 기인하여 포토리소그래피 공정이 용이하고 효과적으로 수행될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로에 대한 개략적인 블럭 구조도이다.
도 2a는 본 발명의 일 실시예에 따른 더미 셀 어레이에 대한 평면도이다.
도 2b는 도 2a의 더미 셀 어레이에서 A 부분을 확대하여 분리 영역 및 부분 어레이 부분을 개략적으로 보여주는 개략도이다.
도 3은 도 2b에 대응하는 부분을 좀더 상세하게 보여주는 더미 셀 어레이에 대한 레이아웃이다.
도 4는 본 발명의 일 실시예에 따른 더미 셀 어레이를 구성하는 더미 단위 셀에 대한 레이아웃이다.
도 5는 도 4의 더미 단위 셀의 반복으로 구성된 더미 셀 어레이에 대한 레이아웃이다.
도 6은 본 발명의 일 실시예에 따른 더미 셀 어레이를 구성하는 더미 단위 셀에 대한 레이아웃이다.
도 7은 도 6의 더미 단위 셀의 반복으로 구성된 더미 셀 어레이에 대한 레이아웃이다.
도 8은 본 발명의 일 실시예에 따른 더미 셀 어레이를 구성하는 더미 단위 셀에 대한 레이아웃이다.
도 9는 도 4의 레이아웃을 가지는 더미 단위 셀의 일부를 나타내는 사시도이다.
도 10은 도 9의 I-I'를 따라 절단한 부분을 보여주는 단면도이다.
도 11은 도 4의 레이아웃을 가지는 더미 단위 셀의 일부에 대한 다른 구조를 나타내는 사시도이다.
도 12는 도 11의 Ⅱ-Ⅱ'를 따라 절단한 부분을 보여주는 단면도이다.
도 13 및 도 14는 표준 셀의 개념을 설명하기 위한 인접한 2개의 표준 셀을 포함하는 반도체 집적 회로에 대한 레이아웃들이다.
도 15는 본 발명의 일 실시예에 따른 반도체 집적 회로를 포함하는 메모리 카드를 나타내는 개략도이다.
도 16은 본 발명의 일 실시예에 따른 반도체 집적 회로를 포함하는 컴퓨팅 시스템을 나타내는 개략도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 통상의 기술자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 구성 요소가 다른 구성 요소에 연결된다고 기술될 때, 이는 다른 구성 요소와 바로 연결될 수도 있지만, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 유사하게, 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 구조나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로에 대한 개략적인 블럭 구조도이다.
도 1을 참조하면, 반도체 집적 회로(1000)는 더미 셀 어레이(100)와 소자 영역(200)을 포함할 수 있다.
소자 영역(200)은 다양한 반도체 소자들이 형성되는 영역일 수 있다. 예컨대, 소자 영역(200)은 도시된 바와 같이 로직 블록(210), 메모리 블록(220) 및 입출력 블록(230)을 포함할 수 있다. 소자 영역(200)은 반도체 집적 회로(1000)가 어떤 전자 장치를 대표하느냐에 따라 세 개의 블록 중 적어도 하나의 블록을 포함할 수도 있고, 또는 그 이상의 블록들을 포함할 수도 있다. 예컨대, 반도체 집적 회로(1000)가 메모리 장치인 경우에는 메모리 블록(220) 및 상기 메모리 블록(220)을 제어하는 컨트롤러로서의 로직 블록(210)을 포함할 수 있다.
최근 반도체 장치의 고집적화가 빠르게 진행됨에 따라, 반도체 집적 회로(1000), 특히 소자 영역(200)에 대한 레이아웃 설계에 많은 시간과 비용이 소요되고 있다. 따라서, 이를 절약하기 위한 기술의 일종으로, 표준 셀(standard cell) 기반의 레이아웃 설계 기법이 이용될 수 있다. 표준 셀 기반의 레이아웃 설계 기법은, 반복적으로 쓰이는 논리합 게이트 또는 논리곱 게이트 등과 같은 소자들을 표준 셀로서 미리 설계하여 컴퓨터 시스템에 저장한 후, 레이아웃 설계 시 필요한 곳에 배치, 배선함으로써 레이아웃 설계에 소요되는 시간을 단축할 수 있다.
예컨대, 표준 셀은 AND, OR, NOR, 인버터 등과 같은 기본 셀(basic cell), OAI(OR/AND/INVERTER) 및 AOI(AND/OR/INVERTER) 등과 같은 복합 셀(complex cell), 그리고 단순한 마스터-슬레이브 플립플롭(master-slaver flip-flop) 및 래치(latch) 등과 같은 저장 요소(storage element)를 포함할 수 있다.
표준 셀 방식은, 여러 기능을 갖는 논리회로 블록(또는 셀)을 미리 준비하고, 이 셀을 임의로 조합시켜 고객이나 이용자의 요구에 맞춘 전용의 대규모 집적 회로(LSI)를 설계하는 방식이다. 셀은 미리 설계와 검증이 행해져서 컴퓨터에 미리 등록될 수 있으며, 컴퓨터 지원 설계(Computer Aided Design, CAD)를 사용하여 등록된 셀을 조합시켜 논리 설계, 배치, 배선 등이 행해질 수 있다.
좀더, 구체적으로, 대규모 집적 회로를 설계/제작하는 경우에 어느 규모의 표준화된 논리회로 블록들(또는 표준 셀)이 이미 라이브러리에 저장되어 있으면, 현재의 설계 목적에 맞는 논리회로 블록을 라이브러리에서 꺼내어, 이것을 칩 상에 복수 개의 셀들로서 배치하고, 셀과 셀 사이의 배선 공간에 배선 길이가 가장 짧아지는 최적 배선을 함으로써, 전체 회로를 설계해 나갈 수 있다. 라이브러리에 보존되어 있는 셀의 종류가 풍부할수록 설계에 융통성이 생기고, 그만큼 칩의 최적 설계의 가능성도 커질 수 있다.
본 실시예의 반도체 집적 회로(1000)에서, 소자 영역(200)의 각 블록들(210, 220, 230)은 다수의 FinFETs을 포함할 수 있고, 이러한 FinFETs을 기반으로 하여 다양한 반도체 소자들이 형성될 수 있다. 참고로, 평면형 구조에서 FinFET 구조로 변경됨으로써, 소자 영역에서의 액티브 영역의 레이아웃이 변경되고 있다. 예컨대, 평면형 구조의 경우, 형성되는 반도체 소자에 따라 액티브 영역들이 각각 서로 분리된 구조를 가질 수 있다. 그러나 FinFET 구조의 경우 액티브 영역들이 일 방향, 예컨대 핀(fin)이 연장되는 방향으로 일체로 연결된 구조를 가질 수 있다. 물론, 게이트 라인이 연장하는 방향으로는 액티브 영역들이 서로 분리될 수 있다.
본 실시예의 반도체 집적 회로(1000)에서도, 소자 영역(200) 내의 액티브 영역들이 FinFET 구조를 기반으로 하여 배치될 수 있다. 또한, 소자 영역(200) 내의 형성되는 집적 회로들은 상기 표준 셀 방식에 의해 설계될 수 있다.
더미 셀 어레이(100)는 소자 영역(200)의 주변으로 배치되는 영역으로, 소자 영역(200)에 배치되는 반도체 소자들(미도시)에 대한 공정 진행시, 웨이퍼 또는 기판 전체에 대해 균일한 공정 조건을 유지하게 함으로써, 소자 영역(200)의 반도체 소자들의 균일성 및 기능 향상에 도움을 주는 부가적인 영역일 수 있다. 물론, 더미 셀 어레이(100)는 소자 영역(200)에 배치되는 반도체 소자들과 전기적으로 분리되기 때문에, 반도체 소자들의 기능에 직접적으로 영향을 미치지 않을 수 있다. 예컨대, 더미 셀 어레이(100)는 FEOL(Front End Of Line) 공정에서, 좀더 균일하고 기능적으로 향상된 소자 영역(200)을 형성하는 데에 기여할 수 있다.
더미 셀 어레이(100)의 기능과 관련하여 몇 가지 예를 들자면,
CMP(Chemical Mechanical Polishing) 공정이 글로벌하게 평탄화된 표면을 구현하기 위하여 웨이퍼 또는 기판 상에 수행될 수 있다. 그러나 웨이퍼 또는 기판 상에 STI(Shallow Trench Isolation) 피쳐들 또는 메탈 라인들 같은 회로 패턴들이 균일하게 배치되어 있지 않을 때, CMP 공정에 의한 평탄화 효과는 줄어들거나 또는 저하될 수 있다. 그에 따라, CMP 공정의 효과를 향상시키기 위해 더미 패턴들이 소자 영역의 주변에 배치될 수 있다.
또한, 패터닝을 위한 일반적인 식각(etch) 공정에서도 상기 CMP 공정과 유사하게 소자 영역의 주변으로 더미 패턴들이 형성될 수 있고, 그에 따라, 소자 영역 전반에 걸쳐 균일한 식각 특성이 유지됨으로써, 소자 영역에서 균일한 패턴들이 구현될 수 있다.
한편, 웨이퍼 또는 기판 공정에서, 열처리 공정(thermal annealing process)이 다양한 단계에서 수행될 수 있다. 예컨대, 이온 임플란트 공정 후에 디펙(defect)을 감소시키고, 도핑 이온들을 활성화시키기 위하여 RTA(Rapid Thermal Annealing)가 수행될 수 있다. 그러나 웨이퍼 또는 기판 전체가 글로벌하게 균일하지 않을 때, 열처리의 효과는 웨이퍼 또는 기판의 각 위치에서 달라질 수 있고, 그에 따라 각각의 위치에서 소자들의 전기적 특성이 달라질 수 있다. 예컨대, 열처리 온도가 특정 위치에서 기대된 온도보다 낮거나 높을 때, FET의 문턱 전압 및 포화 전류가 규격을 벗어날 수 있다. 따라서, 웨이퍼 또는 기판의 균일도를 향상시켜, 균일한 열처리 효과를 구현하기 위하여, 더미 패턴들이 소자 영역의 주변으로 형성될 수 있다.
전술한 CMP, 식각 또는 열처리 공정에 이용되는 더미 패턴들은 소자 영역의 주변으로 형성되고 소자 영역 내의 회로들과 전기적으로 연결되지 않을 수 있다. 그에 따라, 더미 패턴들은 회로들에 직접적인 전기적 기능을 수행하지도 않을 수 있다.
한편, 도 1에서 소자 영역(200)이 오른쪽으로 돌출되고 그러한 소자 영역(200)을 더미 셀 어레이(100)가 둘러싸는 형태로 반도체 집적 회로(1000)가 도시되고 있지만, 본 실시예의 반도체 집적 회로(1000)의 구조가 그에 한정되는 것은 아니다. 즉, 구현하고자 하는 전자 장치에 따라 다양한 구조로 소자 영역(200) 및 더미 셀 어레이(100)가 배치될 수 있다. 예컨대, 소자 영역(200)이 두 부분으로 나누어 배치될 수 있고, 더미 셀 어레이(100)가 두 소자 영역의 사이 및 소자 영역(200)의 외곽 부분을 둘러싸도록 배치될 수도 있다.
본 실시예의 반도체 집적 회로(1000)에서 더미 셀 어레이(100)는 소자 영역(200)에 배치되는 집적 회로의 패턴들과 유사한 형태 및 패턴 밀도를 갖는 더미 패턴들을 포함할 수 있다. 좀더 구체적으로, 본 실시예의 반도체 집적 회로(1000)에서, 소자 영역(200)에는 FinFET 구조를 기반으로 하여 표준 셀 방식으로 집적 회로들이 설계 및 배치될 수 있다. 또한, 더미 셀 어레이(100)는 표준 셀에 대응하는 더미 단위 셀을 이용하여 표준 셀 방식으로 설계 및 배치된 더미 패턴들을 포함할 수 있고, 상기 더미 패턴들은 소자 영역의 집적 회로의 패턴들과 형태 및 패턴 밀도가 실질적으로 동일할 수 있다. 더미 셀 어레이(100)에 대한 내용은 도 2a 이하의 설명 부분에서 좀더 상세히 기술한다.
도 2a는 본 발명의 일 실시예에 따른 더미 셀 어레이에 대한 평면도이다.
도 2a를 참조하면, 본 실시예의 더미 셀 어레이(100)는 복수 개의 부분 어레이(100MA)를 포함할 수 있다. 부분 어레이(100MA)는 분리 영역(IA)을 통해 서로 분리되며, 각각 다수의 더미 단위 셀(미도시)을 포함할 수 있다.
부분 어레이(100MA) 내에 포함된 더미 단위 셀은 소자 영역(도 1의 200)의 집적 회로 설계에 이용되는 표준 셀에 대응하며, 표준 셀과 거의 동일한 패턴 형태 및 액티브 밀도를 가질 수 있다. 여기서, 액티브 밀도는 전체 핀들 중 액티브 영역 내에 형성되는 핀들의 면적으로 정의될 수 있다. 만약, 액티브를 절단하는 커팅 라인이 형성되는 경우에는 그만큼의 면적이 제외될 수 있다. 물론, 액티브의 밀도가 다른 개념으로 정의될 수도 있다. 더미 단위 셀에 대한 좀더 구체적인 내용은 도 4 내지 도 8에 대한 설명부분에서 기술한다.
부분 어레이(100MA)는 더미 단위 셀이 제1 방향(x 방향) 및 제2 방향(y 방향)으로 반복 배치됨으로써 구현될 수 있다. 부분 어레이(100MA) 내에서 액티브 영역들, 핀들, 및 게이트 라인들이 서로 연결된 구조를 가질 수 있다. 물론, 사이 사이에 커팅 라인들이 배치될 수 있지만 기본적으로 부분 어레이(100MA) 내에서 액티브 영역들, 핀들, 및 게이트 라인들이 서로 연결된 구조를 가질 수 있다.
한편, 분리 영역(IA)에는 액티브 영역들, 핀들, 및 게이트 라인들이 형성되지 않을 수 있다. 이와 같이 분리 영역(IA)을 배치하여 더미 셀 어레이(100)를 몇몇 부분 어레이(100MA)로 분리하는 이유는, 패턴들 예컨대, 핀들 또는 게이트 라인들이 극단적으로 길게 연장됨으로써, 패턴 붕괴(pattern collapse)가 발생할 가능성을 배제하기 위함일 수 있다.
분리 영역(IA)에는 지지 맨드렐(supporting mandrel)로 불리는 지지 패턴(supporting pattern, 미도시)이 형성될 수 있다. 이러한 지지 패턴은 분리 영역(IA)에 인접하여 형성되는 핀들을 패터닝하는데 이용될 수 있다. 참고로, 부분 어레이(100MA) 내의 핀들의 경우 인접하는 주변의 핀들이 지지 패턴의 기능을 하기 때문에 별도로 지지 패턴이 형성될 필요가 없다.
도 2b는 도 2a의 더미 셀 어레이에서 A 부분을 확대하여 분리 영역 및 부분 어레이 부분을 개략적으로 보여주는 개략도이다.
도 2b를 참조하면, 도시된 바와 같이 더미 셀 어레이(100)는 분리 영역(IA)에 의해 몇몇 부분 어레이(100MA)로 분리될 수 있다. 분리 영역(IA)의 제1 폭(D1)은 1㎛ 정도 또는 그 이하일 수 있다. 물론 분리 영역(IA)의 제1 폭(D1)이 상기 수치에 한정되는 것은 아니다. 한편, 부분 어레이(100MA)는 제1 방향(x 방향) 및/또는 제2 방향(y 방향)으로 50㎛ 정도의 폭을 가질 수 있다. 그러나 부분 어레이(100MA)의 폭 역시 상기 수치에 한정되는 것은 아니다.
부분 어레이(100MA) 각각은 다수의 더미 단위 셀(100U)을 포함할 수 있다. 더미 단위 셀(100U) 내에는 액티브 영역들, 핀들, 게이트 라인들, 콘택들과 같은 다양한 더미 패턴들이 배치될 수 있다. 그러나 설명의 편의를 내부에 배치되는 패턴들은 생략하고, 개략적인 형태, 예컨대, 직사각형으로 더미 단위 셀(100U)을 간단히 도시하고 있다. 도시된 바와 같이 부분 어레이(100MA)는 제1 방향(x 방향) 및 제2 방향(y 방향)으로 반복 배치된 다수의 더미 단위 셀(100U)을 포함하는 구조를 가질 수 있다.
도 3은 도 2b에 대응하는 부분을 좀더 상세하게 보여주는 더미 셀 어레이에 대한 레이아웃이다.
도 3을 참조하면, 부분 어레이(100MA)는 액티브 영역(110), 핀들(120) 및 게이트 라인들(130)을 포함할 수 있다. 도시된 바와 같이, 부분 어레이(100MA) 내에서, 액티브 영역(110), 핀들(120) 및 게이트 라인들(130)이 일체로 연결된 구조를 가질 수 있다. 물론, 액티브 영역(110)과 핀들(120)을 절단하는 제1 커팅 라인(140)을 통해 액티브 영역(110)과 핀들(120)이 분리될 수 있다.
부분 어레이(100MA)는 더미 단위 셀의 반복으로 구성될 수 있다. 더미 단위 셀의 반복을 통해 부분 어레이(100MA)가 구성되는 내용은 도 5, 및 도 7 부분에서 설명한다.
부분 어레이(100MA) 외곽의 분리 영역(IA)에 인접하여 지지 패턴 영역(SP)이 배치될 수 있다. 지지 패턴 영역(SP)에는 지지 패턴들(125)이 형성될 수 있다. 이러한 지지 패턴들(125)은 부분 어레이(100MA)의 외곽에 배치되는 핀들(120)의 패터닝에 이용됨은 전술한 바와 같다. 한편, 지지 패턴들(125)은 핀들(120) 패터닝에 이용되므로, 핀들(120)과 동일하게 제1 방향(x 방향)으로 연장되고 제2 방향(y 방향)으로 서로 평행하게 이격되도록 형성될 수 있다.
도 4는 본 발명의 일 실시예에 따른 더미 셀 어레이를 구성하는 더미 단위 셀에 대한 레이아웃이다.
도 4를 참조하면, 더미 셀 어레이(100)를 구성하는 더미 단위 셀(100U)은 액티브 영역들(110), 핀들(120), 게이트 라인들(130) 및 콘택들(150)을 포함할 수 있다. 더미 단위 셀(100U)은 직사각형 형태의 점선의 셀 바운더리(CB)에 의해 둘러싸인 영역으로 정의될 수 있다.
액티브 영역(110)이 더미 단위 셀(100U) 내에 2개 배치되고 있지만, 더미 단위 셀(100U) 내의 액티브 영역(110)의 개수가 2개에 한정되는 것은 아니다. 또한, 제1 방향(x 방향)으로 연장되는 직사각형 구조를 가졌지만 액티브 영역(110)의 형태가 직사각형 구조에 한정되는 것은 아니다. 예컨대, 액티브 영역(110)은 제1 방향으로 연장되되, 동일한 폭을 갖는 것이 아니나 일부분이 다른 부분과 다른 폭을 갖도록 형성될 수도 있다.
액티브 영역(110)은 더미 단위 셀(100U)의 셀 바운더리(CB)까지 확장되어 연장될 수 있다. 좀더 정확히 말하면, 액티브 영역(110)을 절단하는 제1 커팅 라인(CL1)이 존재하는 경우, 액티브 영역(110)은 제1 커팅 라인(CL1 or 140)까지 연장될 수 있다. 그러나 제1 커팅 라인(CL1)이 존재하지 않는 경우, 액티브 영역(110)은 셀 바운더리(CB)의 왼쪽 또는 오른쪽 라인까지 연장될 수 있다. 또한, 제1 커팅 라인(CL1)이 존재하지 않는 경우, 인접하는 다른 더미 단위 셀(100U)을 고려할 때 액티브 영역(110)은 셀 바운더리(CB)를 넘어 외부로 확장된다고 볼 수 있다.
도 4에서 액티브 영역(110)을 셀 바운더리(CB)의 왼쪽 라인 및 오른쪽 라인과 일치하도록 도시하고 있고, 또한 제1 커팅 라인(CL1 or 140)을 일점 쇄선으로 도시하고 있다. 이는 도 4가 제1 커팅 라인(CL1 or 140)이 형성되지 않은 경우의 더미 단위 셀(100U)을 표현하고 있지만, 이해의 편의를 위해 제1 커팅 라인(CL1 or 140)이 형성될 수 있는 위치를 잠정적으로 표시한 것으로 볼 수 있다.
만약, 실제로 제1 커팅 라인(CL1 or 140)이 형성되는 경우에는 액티브 영역(110)은 제1 커팅 라인(CL1 or 140)의 안쪽 라인에 접하도록 그려질 수 있다. 한편, 제1 커팅 라인(CL1 or 140)이 형성되고, 그러한 제1 커팅 라인(CL1 or 140)이 제2 폭(D2)을 갖는 경우, 제1 커팅 라인(CL1 or 140)의 중심 라인은 셀 바운더리(CB)의 왼쪽 라인 또는 오른쪽 라인과 일치할 수 있다.
핀들(120)은 액티브 영역(110)에 형성되는 액티브 핀들(122)과 액티브 영역(110) 이외의 부분에 형성되는 비액티브 핀들(124)을 포함할 수 있다. 물론, 소자 영역에 형성되는 핀들을 기준으로 볼 때, 더미 셀 어레이(100)에 형성되는 핀들(120)은 모두 더미 핀들일 수 있다. 핀들(120)은 더미 단위 셀(100U) 내에서 제1 방향을 연장되고 제2 방향(y 방향)으로 서로 평행하게 다수 개 배치될 수 있다.
핀들(120)은 액티브 영역(110)과 동일하게 더미 단위 셀(100U)의 셀 바운더리(CB)까지 확장되어 연장될 수 있다. 또한, 전술한 바와 같이 제1 커팅 라인(CL1 or 140)의 존재 여부에 따라, 핀들(120)은 제1 커팅 라인(CL1 or 140)까지 확장되거나 셀 바운더리(CB)의 왼쪽 라인 또는 오른쪽 라인까지 확장될 수 있다. 핀들(120)이 셀 바운더리(CB)의 왼쪽 라인 또는 오른쪽 라인까지 확장되는 경우, 인접하는 다른 더미 단위 셀(100U)을 고려할 때 핀들(120)은 셀 바운더리(CB)를 넘어 외부로 확장된다고 볼 수 있다.
한편, 더미 단위 셀(100U)에 인접하는 유사 지지 패턴 영역(SP')의 핀들은 전술한 바와 같이 셀 바운더리(CB)의 상부 라인에 인접하는 더미 단위 셀(100U)의 핀들의 패터닝 형성에 지지 패턴들로서 작용할 수 있다. 유사 지지 패턴 영역(SP')의 핀들은 더미 단위 셀(100U)에 인접하여 상부에 배치되는 다른 더미 단위 셀의 핀들을 구성할 수 있다.
게이트 라인들(130)은 더미 단위 셀(100U) 내에서, 제2 방향(y 방향)으로 연장되고, 제1 방향(x 방향)으로 서로 평행하게 다수 개 배치될 수 있다. 이러한 게이트 라인들(130)은 더미 단위 셀(100U)의 셀 바운더리(CB)까지 확장되어 연장될 수 있다. 좀더 정확히 말하면, 게이트 라인들(130)을 절단하는 제2 커팅 라인(CL2)이 존재하는 경우, 게이트 라인들(130)은 제2 커팅 라인(CL2)까지 연장될 수 있다. 그러나 제2 커팅 라인(CL2)이 존재하지 않는 경우, 게이트 라인들(130)은 셀 바운더리(CB)의 상부 라인 또는 하부 라인까지 연장될 수 있다. 또한, 제2 커팅 라인(CL2)이 존재하지 않는 경우, 인접하는 다른 더미 단위 셀(100U)을 고려할 때, 게이트 라인들(130)은 셀 바운더리(CB)를 넘어 외부로 확장된다고 볼 수 있다.
도 4에서 게이트 라인들(130)을 셀 바운더리(CB)의 상부 라인 및 하부 라인과 일치하도록 도시하고 있고, 또한 제2 커팅 라인(CL2)을 이점 쇄선으로 도시하고 있다. 이는 제1 커팅 라인(CL1 or 140)과 마찬가지로, 도 4가 제2 커팅 라인(CL2)이 형성되지 않은 경우의 더미 단위 셀(100U)을 표현하고 있지만, 이해의 편의를 위해 제2 커팅 라인(CL2)이 형성될 수 있는 위치를 잠정적으로 표시한 것으로 볼 수 있다.
만약, 실제로 제2 커팅 라인(CL2)이 형성되는 경우에는 게이트 라인들(130)은 제2 커팅 라인(CL2)의 안쪽 라인에 접하도록 그려질 수 있다. 한편, 제2 커팅 라인(CL2)이 형성되고, 그러한 제2 커팅 라인(CL2)이 제3 폭(D3)을 갖는 경우, 제2 커팅 라인(CL2)의 중심 라인은 셀 바운더리(CB)의 상부 라인 또는 하부 라인과 일치할 수 있다. 한편, 제1 커팅 라인(CL1 or 140)과 달리, 제2 커팅 라인(CL2)은 더미 단위 셀(100U)의 외곽 부분, 즉 셀 바운더리(CB)의 상부 라인과 하부 라인 부분에만 형성되는 것이 아니라 도시된 바와 같이 중심 부분에도 형성될 수도 있다.
콘택들(150)은 액티브 영역(110)에 형성되는 제1 콘택(152)과 비액티브 영역에 형성되는 제2 콘택(154)을 포함할 수 있다. 제1 콘택(152)과 제2 콘택(154)은 적어도 하나는 이중 콘택 구조를 가질 수 있다. 예컨대, 제1 콘택(152)은 배선층(미도시)의 최초 배선인 M1 배선과 액티브 영역(110)을 연결하는 콘택으로서, 하부 콘택과 상부 콘택이 적층된 구조를 가질 수 있다. 한편, 제2 콘택(154)은 게이트 전극에 연결되는 콘택일 수 있다.
본 실시예의 더미 셀 어레이(100)에서, 더미 단위 셀(100U)은 직사각형 형태로 정의되고, 내부에 액티브 영역(110), 핀들(120), 게이트 라인들(130), 및 콘택들(150)을 포함할 수 있다. 또한, 소자 영역(200)의 표준 셀의 형태에 따라, 액티브 영역(110)을 절단하는 제1 커팅 라인(CL1)이 더미 단위 셀(100U)의 셀 바운더리(CB)의 왼쪽 라인 및 오른쪽 라인에 배치될 수 있고, 게이트 라인들(130)을 절단하는 제2 커팅 라인(CL2)이 셀 바운더리(CB)의 상부 라인과 하부 라인 그리고 중심을 가로질러 배치될 수 있다.
한편, 더미 단위 셀(100U) 내에 배치되는 패턴들, 예컨대, 핀들(120), 게이트 라인들(130)은 더미 단위 셀(100U) 내에서 고정된 폭과 간격으로 배치될 수 있다. 이는 표준 셀의 개념에서 기초한 것으로, 핀들(120) 또는 게이트 라인(130)의 폭과 간격이 고정됨으로써, 표준 셀의 높이 또는 폭은 핀들(120) 또는 게이트 라인(130)의 개수와 피치에 의해 결정될 있다. 표준 셀에 대해서는 도 13 및 도 14 부분에서 좀더 상세히 기술한다.
덧붙여, 더미 단위 셀(100U)은 대응하는 소자 영역의 표준 셀의 형태와 액티브 밀도와 실질적으로 동일하게 형성될 수 있다. 그러나 표준 셀의 형태가 매우 복잡하거나 또는 공정 난이도가 높은 경우에도, 시간 및 공정 안정적인 측면을 고려하여 표준 셀보다는 간단하게 더미 단위 셀이 설계될 수도 있다. 그러나 그러한 경우에도 더미 단위 셀의 형태와 액티브 밀도는 최대한 표준 셀과 유사하게 설계될 수 있다.
이러한 더미 단위 셀(100U)이 제1 방향 및 제2 방향으로 반복 배치됨으로써, 전체 더미 셀 어레이(100)가 구성될 수 있다. 그에 따라, 본 실시예의 더미 셀 어레이(100)는 표준 셀 방식으로 매우 용이하게 배치 및 설계될 수 있으며, 또한 패턴 형태 및 액티브 밀도가 소자 영역의 집적 회로의 패턴들의 형태와 액티브 밀도와 실질적 동일하게 됨으로써, 반도체 공정, 예컨대, FEOL 공정에서 CMP, 식각, 열처리 공정 등을 웨이퍼 또는 기판 전체에 걸쳐 균일하게 수행될 수 있도록 하며, 그에 따라, 소자 영역의 집적 회로들 전반에 걸쳐 반도체 소자의 기능 및 균일성을 향상시킬 수 있다.
도 5는 도 4의 더미 단위 셀의 반복으로 구성된 더미 셀 어레이에 대한 레이아웃이다.
도 5를 참조하면, 도 4의 더미 단위 셀(100U)을 제1 방향(x 방향) 및 제2 방향(y 방향)으로 반복하여 배치함으로써, 도시된 바와 같이 더미 셀 어레이(100)가 구성될 수 있다. 물론, 도 5는 도 2에 개시된 더미 셀 어레이(100) 중에서 부분 어레이(100MA) 부분만을 도시한 것으로서, 분리 영역(IA)은 나타나지 않는다. 한편, 이해의 편의를 위해 제1 커팅 라인(CL1)은 도시되고 있으나, 제2 커팅 라인(CL2)은 생략되어 있다.
더미 단위 셀(100U)은 점선으로 표시된 셀 바운더리(CB)에 의해 정의될 수 있다. 더미 단위 셀(100U)의 피치는 소자 영역(도 1의 200)의 표준 셀의 피치에 대응할 수 있다. 또한, 더미 셀 어레이(100)를 구성하는 더미 단위 셀(100U)은 실질적으로 모두 동일한 사이즈를 가지며, 인접하는 더미 단위 셀(100U) 간의 옵셋은 0일 수 있다. 한편, 인접하는 더미 단위 셀(100U)은 셀 바운더리를 공유하여 배치됨으로써, 인접하는 더미 단위 셀(100U) 간의 거리는 0일 수 있다. 그에 따라, 앞서 제1 커팅 라인(CL1) 및/또는 제2 커팅 라인(CL2)이 형성되지 않는 경우, 액티브 영역(110), 핀들(120), 게이트 라인들(130)은 셀 바운더리(CB)를 넘어 외부로 확장 연장될 수 있다.
이와 같이 더미 셀 어레이(100)가 더미 단위 셀을 이용하여 구성됨으로써, 액티브 영역(110), 핀들(120), 게이트 라인들(130)이 셀 바운더리를 넘어 서로 연결될 수 있고, 또한 더미 단위 셀(100U)에 배치되는 콘택들의 크기와 위치가 균일하게 반복적으로 배열될 수 있다. 그에 따라, 패턴들에 대응하는 폴리곤(polygon)의 개수가 감소할 수 있고, 또한 규칙적인 배열에 기인하여 데이터가 감소할 수 있다. 폴리곤 개수의 감소 및 데이터 감소에 기반하여 OPC(Optical Proximity Correction) 과정에서 룰 기반(rule-based) OPC를 이용할 수 있다. 그에 따라, 더미 셀 어레이(100) 및 전체 반도체 집적 회로의 설계시에 OPC의 TAT(Turn Around Time)가 획기적으로 축소될 수 있다. 덧붙여, 패턴의 구조적 특징 및 OPC의 용이함에 기인하여 포토리소그래피 공정이 용이하고 효과적으로 수행될 수 있다.
도 6은 본 발명의 일 실시예에 따른 더미 셀 어레이를 구성하는 더미 단위 셀에 대한 레이아웃이다.
도 6을 참조하면, 본 실시예의 더미 셀 어레이(100-1)에서, 더미 단위 셀(100U1)은 도 4의 더미 단위 셀(100U)과 달리 내부에 콘택이 형성되지 않을 수 있다. 물론, 콘택은 도시된 바와 같이 전혀 형성되지 않을 수도 있지만, 경우에 따라 최소한의 개수로 형성될 수도 있다. 본 실시예에서와 같이 콘택이 형성되지 않음으로써, 더미 셀 어레이(100-1)의 설계가 좀더 용이해 질 수 있다.
한편, 도 4의 더미 단위 셀(100U)과 같이 본 실시예의 단위 셀(100U1)에서도, 제1 커팅 라인(CL1)과 제2 커팅 라인(CL2)은 형성될 수도 있고 형성되지 않을 수도 있다. 그에 따라, 제1 커팅 라인(CL1) 및/또는 제2 커팅 라인(CL2)이 형성되는 경우에는 액티브 영역(110), 핀들(120), 및 게이트 라인들(130)이 제1 커팅 라인(CL1) 및/또는 제2 커팅 라인(CL2)에 접하도록 연장될 수 있다. 그와 달리, 제1 커팅 라인(CL1) 및/또는 제2 커팅 라인(CL2)이 형성되지 않는 경우에는 액티브 영역(110), 핀들(120), 및 게이트 라인들(130)은 더미 단위 셀(100U)의 셀 바운더리(CB)에 접하도록 연장될 수 있다.
또한, 제1 커팅 라인(CL1) 및/또는 제2 커팅 라인(CL2)이 형성되지 않는 경우에는 액티브 영역(110), 핀들(120), 및 게이트 라인들(130)은 셀 바운더리(CB)를 넘어 외부로 확장 연장되는 구조를 가질 수 있다.
도 7은 도 6의 더미 단위 셀의 반복으로 구성된 더미 셀 어레이에 대한 레이아웃이다.
도 7을 참조하면, 도 6의 더미 단위 셀(100U1)을 제1 방향(x 방향) 및 제2 방향(y 방향)으로 반복하여 배치함으로써, 도시된 바와 같이 더미 셀 어레이(100-1)가 구성될 수 있다. 도 7 역시, 도 5와 같이 부분 어레이 부분에 해당하는 부분만을 도시한 것이고, 분리 영역(IA)은 나타나지 않는다. 또한, 이해의 편의를 위해 제1 커팅 라인(CL1)만이 도시되고 있으며, 제2 커팅 라인(CL2)은 생략되어 있다.
본 실시예의 더미 셀 어레이(100-1)는 도 3에 도시된 더미 셀 어레이의 부분 어레이(100MA)와 거의 유사한 패턴을 가질 수 있다. 다만, 도 3의 부분 어레이(100MA)에서는 액티브 영역들(110) 사이에 배치된 비액티브 영역들의 제2 방향(y 방향)의 폭이 넓은 부분과 좁은 부분이 존재하였으나, 본 실시예의 더미 셀 어레이(100-1)에서는 액티브 영역들(110) 사이의 비액티브 영역들의 제2 방향 폭은 실질적으로 모두 동일할 수 있다.
도 8은 본 발명의 일 실시예에 따른 더미 셀 어레이를 구성하는 더미 단위 셀에 대한 레이아웃이다.
도 8을 참조하면, 본 실시예의 더미 셀 어레이(100-2)에서, 더미 단위 셀(100U2)은 도 4의 더미 단위 셀(100U)과 달리 제1 방향(x 방향) 폭이 좁을 수 있다. 즉, 본 실시예의 더미 단위 셀(100U2) 내에는 3개의 게이트 라인들(130)이 배치될 수 있다. 여기서, 3개는 셀 바운더리(CB1)의 좌우 양쪽 라인에 배치된 2개의 게이트 라인을 각각 반개 씩 계산함으로써 얻어질 수 있다.
본 실시예의 더미 단위 셀(100U2)은 소자 영역(도 1의 200)의 NAND 게이트 셀에 대응할 수 있고, 상부의 액티브 영역의 핀들이 PMOS 트랜지스터를 구성하고, 하부의 액티브 영역의 핀들이 NMOS 트랜지스터를 구성할 수 있다. 이러한 더미 단위 셀(100U2)이 제1 방향 및 제2 방향으로 반복 배치함으로써, 더미 셀 어레이(100-2)가 구성될 수 있다. 더미 셀 어레이(100-2)는 소자 영역에 배치된 다수의 NAND 게이트들로 구성된 집적 회로에 대응하는 구조를 가질 수 있다.
전술한 바와 같이 더미 셀 어레이를 구성하는 더미 단위 셀은 소자 영역에 배치되는 집적 회로의 설계에 이용되는 표준 셀의 구조에 대응하여 선택될 수 있다. 따라서, 본 실시예의 더미 셀 어레이에 이용되는 더미 단위 셀의 구조는 도 4, 도 6 및 도 8의 더미 단위 셀 구조에 한정되지 않고, 소자 영역에서 이용되는 표준 셀에 따라 다양한 더미 단위 셀 구조가 채용될 수 있다.
도 9는 도 4의 레이아웃을 가지는 더미 단위 셀의 일부를 나타내는 사시도이고, 도 10은 도 9의 I-I'를 따라 절단한 부분을 보여주는 단면도이다.
도 9 및 도 10을 참조하면, 더미 단위 셀(100U)은 벌크 형(bulk type) 핀들(120)을 포함할 수 있다. 더미 단위 셀(100U)은 기판(102), 제1 절연층(104), 제2 절연층(106), 핀들(120), 및 게이트 라인(130)을 포함할 수 있다. 이러한, 더미 단위 셀(100U)에 배치되는 기판(102), 제1 절연층(104), 제2 절연층(106), 핀들(120), 및 게이트 라인(130)은 소자 영역(도 1의 200)의 표준 셀에 배치되는 구성요소들과 실질적으로 동일할 수 있다.
기판(102)은 반도체 기판일 수 있는데, 예를 들어, 반도체 기판은 실리콘, 실리콘-온-절연체(Silicon-On-Insulator, SOI), 실리콘-온-사파이어(Silicon-On-Sapphire), 게르마늄, 실리콘-게르마늄 및 갈륨 비소(gallium-arsenide) 중 어느 하나를 포함할 수 있다.
핀들(120)은 액티브 핀들(122)과 적어도 하나의 비액티브 핀(124)을 포함할 수 있다. 액티브 핀들(122)과 비액티브 핀들(124)은 기판(102)과 연결될 수 있고, 경우에 따라 연결되지 않을 수도 있다. 일 실시예에서, 액티브 핀들(122)은 기판(102)에서 수직 부분으로 돌출된 부분을 n+ 또는 p+로 도핑한 활성 영역일 수 있고, 비액티브 핀들(124)은 기판(102)에서 수직 부분으로 돌출된 부분을 도핑하지 않은 영역일 수 있다.
액티브 핀들(122)의 각각은 너비(W1) 및 높이(Hfin1)를 가질 수 있다. 이러한 액티브 핀들(122)의 너비(W1) 및 높이(Hfin1)는 소자 영역(도 1의 200)에 형성되는 액티브 핀들의 너비 및 높이에 대응될 수 있다. 그에 따라, 소자 영역의 액티브 핀들의 채널 너비(또는, 유효 채널 너비)는 2*Hfin1 + W1일 수 있다. 참고로, M개의 액티브 핀들(122)이 하나의 핀 트랜지스터를 구성하는 경우, 핀 트랜지스터의 채널 너비는 (2*Hfin1 + W1) * M일 수 있다.
제1 및 제2 절연층들(104, 106)은 절연 물질을 포함할 수 있는데, 예를 들어, 절연 물질은 산화막, 질화막 또는 산질화막 중 어느 하나를 포함할 수 있다. 제1 절연층(104)은 액티브 핀들(122) 및 비액티브 핀들(124) 상에 배치될 수 있다. 제1 절연층(104)은 액티브 핀들(122)과 게이트 라인(130) 사이에 배치됨으로써, 게이트 절연막으로써 이용될 수 있다. 제2 절연층(106)은 액티브 핀들(122) 및 비액티브 핀들(124) 사이의 공간에서 소정 높이를 가지도록 배치될 수 있다. 제2 절연층(106)은 액티브 핀들(1122) 및 비액티브 핀들(124) 사이에 배치됨으로써, 소자 분리막으로써 이용될 수 있다.
게이트 라인(130)은 제1 및 제2 절연층들(104, 106)의 상부에 배치될 수 있다. 이로써, 게이트 라인(130)은 액티브 핀들(122), 비액티브 핀들(124) 및 제2 절연층(106)을 둘러싸는 구조를 가질 수 있다. 다시 말해, 액티브 핀들(122) 및 비액티브 핀들(124)은 게이트 라인(130)의 내부에 배치되는 구조를 가질 수 있다. 게이트 라인(130)은 W, Ta 등과 같은 금속 물질, 이들의 질화물, 이들의 실리사이드, 도핑된 폴리실리콘 등을 포함할 수 있고, 증착 공정을 이용하여 형성될 수 있다.
이와 같이 더미 단위 셀(100U)을 소자 영역(도 1의 200)의 표준 셀과 실질적으로 동일하게 형성함으로써, 웨이퍼 또는 기판 전체에 배치되는 패턴들을 규칙적이고 균일하게 배치할 수 있다. 그에 따라, 전술한 바와 같이 CMP, 식각, RAT 등의 반도체 공정을 웨이퍼 전체에 걸쳐 균일하게 진행시킬 수 있고, 결과적으로 소자 영역의 집적 회로들의 기능 및 균일성을 향상시킬 수 있다. 또한, 더미 셀 어레이(100)에서 액티브 영역(110), 핀들(120) 및 게이트 라인들이 서로 연결되고, 규칙적으로 배열됨으로써, 폴리곤 수의 감소 및 그에 따른 데이터의 감소에 기인하여 OPC를 룰-기반의 OPC로 수행할 수 있게 함으로써, OPC 과정의 시간을 현저히 축소할 수 있다.
도 11은 도 4의 레이아웃을 가지는 더미 단위 셀의 일부에 대한 다른 구조를 나타내는 사시도이고, 도 12는 도 11의 Ⅱ-Ⅱ'를 따라 절단한 부분을 보여주는 단면도이다.
도 11 및 도 12를 참조하면, 더미 단위 셀(100U')은 SOI형 핀들(120')을 포함할 수 있다. 더미 단위 셀(100U')은 기판(102), 제1 절연층(104'), 제2 절연층(106'), 핀들(120') 및 게이트 라인(130)을 포함할 수 있다. 본 실시예의 더미 단위 셀(100U')에 배치되는 기판(102), 제1 절연층(104'), 제2 절연층(106'), 핀들(120'), 및 게이트 라인(130) 역시 소자 영역(도 1의 200)의 표준 셀에 배치되는 구성요소들과 실질적으로 동일할 수 있다. 다시 말해서, 소자 영역의 표준 셀이 SOI형 핀들(120')을 기반으로 하는 경우에, 더미 셀 어레이의 더미 단위 셀(100U)도 SOI형 핀들(120')을 기반으로 하여 형성될 수 있다.
본 실시예에 따른 더미 단위 셀(100U')은 도 9 및 도 10에 더미 단위 셀(100U)의 변형 실시예이므로, 이하에서는, 도 9 및 도 10의 더미 단위 셀(100U)과의 차이점을 중심으로 설명하고, 중복된 부분에 대한 설명은 생략하기로 한다.
제1 절연층(104')은 기판(102) 상에 배치될 수 있다. 제2 절연층(106')은 액티브 핀들(122') 및 비액티브 핀들(124')과 게이트 라인(130) 사이에 배치됨으로써, 게이트 절연막으로써 이용될 수 있다. 게이트 라인(130)은 제2 절연층(106')의 상부에 배치될 수 있다. 이로써, 게이트 라인(130)은 액티브 핀들(122'), 비액티브 핀들(124') 및 제2 절연층(106')을 둘러싸는 구조를 가질 수 있다. 다시 말해, 액티브 핀들(122') 및 비액티브 핀들(124')은 게이트 라인(130)의 내부에 배치되는 구조를 가질 수 있다.
이하에서는 더미 단위 셀에 대응하는 표준 셀의 정의에 대하여 간단히 설명한다. 기본적으로 표준 셀은 셀의 상부에 배치되는 금속 라인들의 개수 및 피치를 기초로 결정되거나 또는 핀들의 개수 및 피치를 기초로 결정될 수 있다. 이하의 도 13 및 도 14에서, 표준 셀의 높이가 핀들의 개수 및 피치를 기초로 결정되는 경우를 설명한다. 또한, 부가적으로, 표준 셀의 높이가 금속 라인들의 개수 및 피치를 기초로 결정되는 경우와 핀들의 개수 및 피치를 기초로 결정되는 경우의 차이를 간단히 설명한다.
도 13 및 도 14는 표준 셀의 개념을 설명하기 위한 인접한 2개의 표준 셀을 포함하는 반도체 집적 회로에 대한 레이아웃들이다.
도 13을 참조하면, 반도체 집적 회로(2000)는 굵은 실선으로 표시된 셀 바운더리에 의해 각각 한정되는, 인접한 제1 및 제2 표준 셀들(CELLc1, CELLc2)을 포함할 수 있다. 이때, 제1 표준 셀(CELLc1) 또는 제2 표준 셀(CELLc2)은 도 4, 도 6, 또는 도 8에 도시된 더미 단위 셀(100U, 100U1, 100U2)에 대응될 수 있다.
제1 표준 셀(CELLc1)은 제1 내지 제8 액티브 핀들(AF1 내지 AF8) 및 제1 내지 제4 비액티브 핀들(DF1 내지 DF4)을 포함할 수 있고, 제1 표준 셀(CELLc1)의 상부에는 복수의 금속 라인들(예컨대, 11개)이 배치될 수 있다. 이때, 복수의 금속 라인들은 제1 방향(x 방향)을 따라 연장되고 제2 방향(y 방향)을 따라 서로 평행하게 배치될 수 있다. 또한, 복수의 금속 라인들은 제1 표준 셀(CELLc1)의 제2 방향의 양단에 각각 배치되는 제1 및 제2 전원 라인들(PL1, PL2) 및 제1 및 제2 전원 라인들(PL1, PL2)의 사이에 배치되는 제1 내지 제9 배선들(ML1 내지 ML9)을 포함할 수 있다.
제1 내지 제9 배선들(ML1 내지 ML9) 각각의 너비는 Wm이고, 제1 내지 제9 배선들(ML1 내지 ML9) 중 인접한 두 배선들 사이의 스페이스는 Sm이며, 이로써, 제1 내지 제9 배선들(ML1 내지 ML9)의 피치인 Pm은 Wm + Sm이다. 한편, 제1 내지 제9 배선들(ML1 내지 ML9) 각각의 너비(Wm), 제1 내지 제9 배선들(ML1 내지 ML9) 중 인접한 두 배선들 사이의 스페이스(Sm) 및 제1 내지 제9 배선들(ML1 내지 ML9)의 피치(Pm)는, 제1 표준 셀(CELLc1)에 포함된 배선들의 개수 또는 금속 라인들의 개수에 관계없이 일정한 값을 가질 수 있다.
제1 전원 라인(PL1)은 제1 표준 셀(CELLc1) 및 그 상부에 인접하게 배치되는 다른 셀(미도시)의 경계에 걸쳐 배치되고, 제2 전원 라인(PL2)은 제1 및 제2 표준 셀들(CELLc1, CELLc2)의 경계에 걸쳐 배치될 수 있다. 이때, 제1 및 제2 전원 라인들(PL1, PL2) 각각의 너비(Wp)는 제1 내지 제9 배선들(ML1 내지 ML9)의 너비(Wm)보다 더 클 수 있다.
또한, 제1 및 제2 전원 라인들(PL1, PL2) 각각의 너비(Wp)는 제1 표준 셀(CELLc1)의 제2 방향의 사이즈, 즉, 높이(Hc')에 따라 가변적인 값을 가질 수 있다. 구체적으로, 제1 표준 셀(CELLc1)의 높이(Hc')에서, 제1 내지 제9 배선들(ML1 내지 ML9)의 개수 및 피치(Pm)의 곱에 대응되는 사이즈를 제외한 사이즈에 따라 제1 및 제2 전원 라인들(PL1, PL2) 각각의 너비(Wp)가 결정될 수 있다.
한편, 제1 전원 라인(PL1)과 제1 배선(ML1) 사이의 스페이스(Sp)는, 제1 내지 제9 배선들(ML1 내지 ML9) 중 인접한 두 배선들 사이의 스페이스(Sm)와 실질적으로 동일할 수 있다. 또한, 제2 전원 라인(PL2)과 제9 배선(ML9) 사이의 스페이스(Sp)는, 제1 내지 제9 배선들(ML1 내지 ML9) 중 인접한 두 배선들 사이의 스페이스(Sm)와 실질적으로 동일할 수 있다.
제2 표준 셀(CELLc2)은 제9 내지 제16 액티브 핀들(AF9 내지 AF16) 및 제5 내지 제8 비액티브 핀들(DF5 내지 DF8)을 포함할 수 있고, 제2 표준 셀(CELLc2)의 상부에는 복수의 금속 라인들(예컨대, 11개)이 배치될 수 있다. 이때, 복수의 금속 라인들은 제1 방향(x 방향)을 따라 연장되고 제2 방향(y 방향)을 따라 서로 평행하게 배치될 수 있다. 또한, 복수의 금속 라인들은 제2 표준 셀(CELLc2)의 제2 방향의 양단에 각각 배치되는 제2 및 제3 전원 라인들(PL2, PL3) 및 제2 및 제3 전원 라인들(PL2, PL3)의 사이에 배치되는 제10 내지 제18 배선들(ML10 내지 ML18)을 포함할 수 있다.
제2 표준 셀(CELLc2)에서의 배선들의 피치, 제2 및 제3 전원 라인들(PL2, PL3)의 너비, 그리고 제2 전원 라인(PL2)과 제10 배선(ML10) 또는 제3 전원 라인(PL3)과 제18 배선(ML18) 사이의 스페이스(Sp) 등은 제1 표준 셀(CELLc1)에서 설명한 바와 같다.
이와 같이, 제1 및 제2 표준 셀들(CELLc1, CELLc2) 각각의 높이(Hc')는 복수의 활성 핀들과 복수의 더미 핀들의 개수(Nc) 및 피치(Pc')를 기초로 결정되고, 상기 피치(Pc')는 복수의 활성 핀들과 복수의 더미 핀들의 개수(Nc)에 관계없이 일정한 값을 가질 수 있다. 또한, 제1 및 제2 표준 셀들(CELLc1, CELLc2) 각각의 상부에 배치되는 배선들의 피치(Pm)는 배선들의 개수에 관계없이 일정한 값을 가질 수 있으며, 전원 라인들의 너비(Wp)는 제1 및 제2 표준 셀들(CELLc1, CELLc2) 각각의 높이(Hc')에 따라 적응적으로 결정될 수 있다.
도 14를 참조하면, 반도체 집적 회로(2000A)는 굵은 실선으로 표시된 셀 바운더리에 의해 각각 한정되는, 인접한 제1 및 제2 표준 셀들(CELLb1, CELLb2)을 포함할 수 있다.
제1 표준 셀(CELLb1)은 제1 내지 제6 액티브 핀들(AF1 내지 AF6) 및 제1 내지 제4 비액티브 핀들(DF1 내지 DF4)을 포함할 수 있고, 제1 표준 셀(CELLb1)의 상부에는 복수의 금속 라인들(예컨대, 9개)이 배치될 수 있다. 또한, 복수의 금속 라인들은 제1 표준 셀(CELLb1)의 제2 방향의 양단에 각각 배치되는 제1 및 제2 전원 라인들(PL1, PL2) 및 제1 및 제2 전원 라인들(PL1, PL2)의 사이에 배치되는 제1 내지 제7 배선들(ML1 내지 ML7)을 포함할 수 있다.
제1 내지 제7 배선들(ML1 내지 ML7) 각각의 너비는 Wm이고, 제1 내지 제7 배선들(ML1 내지 ML7) 중 인접한 두 배선들 사이의 스페이스는 Sm이며, 이로써, 제1 내지 제7 배선들(ML1 내지 ML7)의 피치인 Pm은 Wm + Sm이다. 한편, 제1 내지 제7 배선들(ML1 내지 ML7) 각각의 너비(Wm), 제1 내지 제7 배선들(ML1 내지 ML7) 중 인접한 두 배선들 사이의 스페이스(Sm) 및 제1 내지 제7 배선들(ML1 내지 ML7)의 피치(Pm)는, 제1 표준 셀(CELLb1)에 포함된 배선들의 개수 또는 금속 라인들의 개수에 관계없이 일정한 값을 가질 수 있다.
제1 전원 라인(PL1)은 제1 표준 셀(CELLb1) 및 그 상부에 인접하게 배치되는 다른 셀(미도시)의 경계에 걸쳐 배치되고, 제2 전원 라인(PL2)은 제1 및 제2 표준 셀들(CELLb1, CELLb2)의 경계에 걸쳐 배치된다. 이때, 제1 및 제2 전원 라인들(PL1, PL2) 각각의 너비(Wp)는 제1 내지 제7 배선들(ML1 내지 ML7)의 너비(Wm)보다 더 클 수 있다.
또한, 제1 및 제2 전원 라인들(PL1, PL2) 각각의 너비(Wp)는 제1 표준 셀(CELLb1)의 제2 방향의 사이즈, 즉, 높이(Hb')에 따라 가변적인 값을 가질 수 있다. 구체적으로, 제1 표준 셀(CELLb1)의 높이(Hb')에서, 제1 내지 제7 배선들(ML1 내지 ML7)의 개수 및 피치(Pm)의 곱에 대응되는 사이즈를 제외한 사이즈에 따라 제1 및 제2 전원 라인들(PL1, PL2) 각각의 너비(Wp)가 결정될 수 있다.
한편, 제1 전원 라인(PL1)과 제1 배선(ML1) 사이의 스페이스(Sp)는, 제1 내지 제7 배선들(ML1 내지 ML7) 중 인접한 두 배선들 사이의 스페이스(Sm)와 실질적으로 동일할 수 있다. 또한, 제2 전원 라인(PL2)과 제7 배선(ML7) 사이의 스페이스(Sp)는, 제1 내지 제7 배선들(ML1 내지 ML7) 중 인접한 두 배선들 사이의 스페이스(Sm)와 실질적으로 동일할 수 있다.
제2 표준 셀(CELLb2)은 제7 내지 제12 활성 핀들(AF7 내지 AF12) 및 제5 내지 제8 더미 핀들(DF5 내지 DF8)을 포함할 수 있고, 제2 표준 셀(CELLb2)의 상부에는 복수의 금속 라인들(예컨대, 9개)이 배치될 수 있다. 또한, 복수의 금속 라인들은 제2 표준 셀(CELLb2)의 제2 방향의 양단에 각각 배치되는 제2 및 제3 전원 라인들(PL2, PL3) 및 제2 및 제3 전원 라인들(PL2, PL3)의 사이에 배치되는 제8 내지 제14 배선들(ML8 내지 ML14)을 포함할 수 있다.
제2 표준 셀(CELLb2)에서의 배선들의 피치, 제2 및 제3 전원 라인들(PL2, PL3)의 너비, 그리고 제2 전원 라인(PL2)과 제8 배선(ML8) 또는 제3 전원 라인(PL3)과 제14 배선(ML14) 사이의 스페이스(Sp) 등은 제1 표준 셀(CELLb1)에서 설명한 바와 같다.
이와 같이, 제1 및 제2 표준 셀들(CELLb1, CELLb2) 각각의 높이(Hb')는 복수의 활성 핀들과 복수의 더미 핀들의 개수(N) 및 피치(Pb')를 기초로 결정되고, 상기 피치(Pb')는 복수의 활성 핀들과 복수의 더미 핀들의 개수(N)에 관계없이 일정한 값을 가질 수 있다. 또한, 제1 및 제2 표준 셀들(CELLb1, CELLb2) 각각의 상부에 배치되는 배선들의 피치(Pm)는 배선들의 개수에 관계없이 일정한 값을 가질 수 있으며, 전원 라인들의 너비(Wp)는 제1 및 제2 표준 셀 들(CELLb1, CELLb2) 각각의 높이(Hb')에 따라 적응적으로 결정될 수 있다.
지금까지 금속 배선이 11개 및 9개인 경우에 대해서 설명하였지만 다른 금속 배선의 개수에 대해서도 동일한 원리가 적용될 수 있음은 물론이다. 또한, 핀들의 개수 및 피치를 기초로 표준 셀이 결정되는 경우를 설명하였지만, 금속 라인들의 개수 및 피치에 의해 표준 셀이 결정되고 그에 따라 핀들의 개수가 결정되어 배치될 수도 있다. 핀들의 개수 및 피치를 기초로 결정되는 표준 셀의 높이가 금속 라인들의 개수 및 피치를 기초로 결정되는 경우에 비하여 상대적으로 작을 수 있고 그에 따라 집적도 향상에 기여할 수 있다.
좀더 구체적으로 설명하면, 만약, 표준 셀의 높이가 8개의 금속 라인들에 의해 결정되고, 금속 라인들의 피치가 45라고 하면, 표준 셀의 높이는 8 * 45 = 360으로 결정될 수 잇다. 이때, 복수의 액티브 핀들 및 비액티브 핀들의 허용될 수 있는 최소 피치가 40.5인 경우, 표준 셀에 포함될 수 있는 핀들의 개수는 8개로 결정될 수 있다. 즉 40.5 * 8 ≤ 360이 성립될 수 있다. 그에 따라, 8개의 핀들이 표준 셀 내에 45로 피치로 배치될 수 있다.
반대로, 표준 셀의 높이가 핀들의 개수 및 피치에 의해 결정되는 경우를 고려하면, 전술한 바와 같이 금속 라인이 8개이면 핀들의 개수가 8개로 결정되고, 핀들을 최소 피치로 배치하게 되면 표준 셀의 높이는 40.5 * 8 = 324가 될 수 있다. 따라서, 동일한 금속 라인들을 포함하는 경우에 핀들의 개수 및 피치로 표준 셀이 결정되면 셀의 높이가 더 작아질 수 있고 그에 따라 반도체 집적 회로의 집적도를 향상시킬 수 있다.
한편, 표준 셀의 높이의 결정과 유사하게 표준 셀의 폭의 경우도 게이트 라인들의 개수 및 피치의 개념을 적용하여 결정될 수 있다.
도 15는 본 발명의 일 실시예에 따른 반도체 집적 회로를 포함하는 메모리 카드를 나타내는 개략도이다.
도 15를 참조하면, 메모리 카드(3000)는 제어기(3100)와 메모리(3200)가 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들면, 제어기(3100)에서 명령을 내리면, 메모리(3200)는 데이터를 전송할 수 있다.
제어기(3100) 및 메모리(3200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 집적 회로를 포함할 수 있다. 구체적으로, 제어기(3100) 및 메모리(3200)에 포함된 집적 회로들은, 소자 영역의 주변에 도 4, 도 6 또는 도 8 등과 같은 표준 셀에 대응하는 더미 단위 셀을 기반으로 형성된 더미 셀 어레이를 포함할 수 있다.
메모리 카드(3000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드 (memory stick card), 스마트 미디어 카드 (smart media card: SM), 씨큐어 디지털 카드 (secure digital card: SD), 미니-씨큐어 디지털 카드 (mini-secure digital card: 미니 SD), 및 멀티미디어 카드 (multimedia card: MMC) 등과 같은 다양한 메모리 카드를 구성할 수 있다.
도 16은 본 발명의 일 실시예에 따른 반도체 집적 회로를 포함하는 컴퓨팅 시스템을 나타내는 개략도이다.
도 16을 참조하면, 컴퓨팅 시스템(4000)은 프로세서(4100), 메모리 장치(4200), 스토리지 장치(4300), 파워 서플라이(4400) 및 입출력 장치(4500)를 포함할 수 있다. 한편, 도 16에는 도시되지 않았지만, 컴퓨팅 시스템(4000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.
이와 같이, 컴퓨팅 시스템(4000)에 포함된 프로세서(4100), 메모리 장치(4200), 스토리지 장치(4300), 파워 서플라이(4400) 및 입출력 장치(4500)는, 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 집적 회로를 포함할 수 있다. 구체적으로, 프로세서(4100), 메모리 장치(4200), 스토리지 장치(4300), 파워 서플라이(4400) 및 입출력 장치(4500)에 포함된 집적 회로들은, 소자 영역의 주변에 도 4, 도 6 또는 도 8 등과 같은 표준 셀에 대응하는 더미 단위 셀을 기반으로 형성된 더미 셀 어레이를 포함할 수 있다.
프로세서(4100)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(4100)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(4100)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(4600)를 통하여 메모리 장치(4200), 스토리지 장치(4300) 및 입출력 장치(4500)와 통신을 수행할 수 있다. 실시예에 따라, 프로세서(4100)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 장치(4200)는 컴퓨팅 시스템(4000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(4200)는 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다. 스토리지 장치(4300)는 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive), 씨디롬(CD-ROM) 등을 포함할 수 있다.
입출력 장치(4500)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 파워 서플라이(4400)는 컴퓨팅 시스템(4000)의 동작에 필요한 동작 전압을 공급할 수 있다.
상술한 본 발명의 실시예들에 따른 반도체 집적 회로는 다양한 형태들의 패키지로 구현될 수 있다. 예를 들어, 반도체 집적 회로의 적어도 일부의 구성들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
1000, 2000, 2000A: 반도체 집적 회로, 100, 100-1, 100-2: 더미 셀 어레이, 100U, 100U', 100U1, 100U2: 더미 단위 셀, 100MA: 부분 어레이, 102: 기판, 104, 104': 제1 절연층, 106, 106': 제2 절연층, 110: 액티브 영역, 120, 120': 핀, 122, 122': 액티브 핀, 124, 124': 비액티브 핀, 125: 지지 패턴, 130: 게이트 라인, 140: 제1 커팅 라인, 150: 콘택, 152: 제1 콘택, 154: 제2 콘택, 200: 소자 영역, 210: 로직 블록, 220: 메모리 블록, 230: 입출력 블록

Claims (10)

  1. 다수의 FinFET(Fin Field Effect Transistor) 소자들이 형성된 소자 영역의 주변으로 배치되고,
    상기 소자 영역 내의 적어도 하나의 FinFET 소자를 구비한 소자 단위 셀에 대응하는 구조를 갖는 더미 단위 셀이 제1 방향 및 상기 제1 방향에 수직하는 제2 방향으로 반복하여 배치되어 구성되며,
    액티브 영역과 게이트 라인이 상기 더미 단위 셀을 정의하는 셀 바운더리(cell boundary)의 외곽으로 확장하는 FinFET 소자를 위한 더미 셀 어레이.
  2. 제1 항에 있어서,
    상기 더미 단위 셀은 인접하는 다른 더미 단위 셀과 옵셋(offset) 값이 0이고, 셀 바운더리(cell boundary)를 공유하는 바둑판 모양으로 배치되는 것을 특징으로 하는 더미 셀 어레이.
  3. 제1 항에 있어서,
    상기 더미 단위 셀은 상기 셀 바운더리에 의해 직사각형 형태로 정의되는 것을 특징으로 하는 더미 셀 어레이.
  4. 제3 항에 있어서,
    상기 액티브 영역은 상기 제1 방향으로 상기 셀 바운더리까지 연장하고, 인접하는 다른 더미 단위 셀의 액티브 영역과 상기 셀 바운더리에 배치된 제1 커팅 라인을 통해 분리되는 것을 특징으로 하는 더미 셀 어레이.
  5. 제3 항에 있어서,
    상기 액티브 영역에서 제1 방향을 따라 연장하고 상기 제2 방향을 따라 서로 평행하게 배치된 복수의 액티브 핀들과, 상기 액티브 핀들과 평행하게 배치되는 적어도 하나의 비액티브 핀은 상기 셀 바운더리의 외곽으로 확장하는 것을 특징으로 하는 더미 셀 어레이.
  6. 제3 항에 있어서,
    상기 게이트 라인은 상기 액티브 영역을 가로질러 상기 제2 방향으로 연장하고, 상기 제1 방향을 따라 서로 평행하게 복수 개 배치되며,
    상기 게이트 라인은 상기 제2 방향으로 상기 셀 바운더리까지 연장하고, 인접하는 다른 더미 단위 셀의 게이트 라인과 상기 셀 바운더리에 배치된 제2 커팅 라인을 통해 분리되는 것을 특징으로 하는 더미 셀 어레이.
  7. 제1 항에 있어서,
    상기 더미 셀 어레이는 분리 영역을 통해 다수의 부분 어레이들로 분리되고,
    상기 분리 영역에는 상기 액티브 영역과 게이트 라인이 존재하지 않으며, 상기 제1 방향을 따라 연장하고 상기 제2 방향을 따라 서로 평행하게 배치된 복수 개의 핀들의 형성에 이용되는 지지 패턴(supporting pattern)이 배치되는 특징으로 하는 더미 셀 어레이.
  8. 제1 항에 있어서,
    상기 더미 단위 셀 내에서 패턴들은 고정된 폭과 스페이스로 형성되는 것을 특징으로 하는 더미 셀 어레이.
  9. 제1 항에 있어서,
    상기 소자 단위 셀은 표준 셀(standard cell)이고, 상기 더미 단위 셀은 상기 표준 셀과 동일한 액티브 밀도를 갖는 것을 특징으로 하는 더미 셀 어레이.
  10. 적어도 하나의 FinFET 소자를 구비한 소자 단위 셀을 복수 개 구비한 소자 영역; 및
    상기 소자 영역의 주변으로 배치되고, 상기 소자 단위 셀에 대응하는 구조를 갖는 더미 단위 셀이 제1 방향 및 상기 제1 방향에 수직하는 제2 방향으로 반복하여 배치되어 구성되며, 액티브 영역과 게이트 라인이 상기 더미 단위 셀을 정의하는 셀 바운더리의 외곽으로 확장하는 더미 셀 어레이;를 포함하는 반도체 집적 회로.
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