JPH0715952B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0715952B2 JPH0715952B2 JP9107288A JP9107288A JPH0715952B2 JP H0715952 B2 JPH0715952 B2 JP H0715952B2 JP 9107288 A JP9107288 A JP 9107288A JP 9107288 A JP9107288 A JP 9107288A JP H0715952 B2 JPH0715952 B2 JP H0715952B2
- Authority
- JP
- Japan
- Prior art keywords
- cell
- dummy
- capacitance
- bit line
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/14—Dummy cell management; Sense reference voltage generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
Landscapes
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体記憶装置に係り、特にメモリセル読み出
し電位をダミーセル読み出し電位（基準電位）と比較し
てセンス増幅を行う方式の半導体記憶装置におけるセル
アレイのパターンレイアウトに関する。
し電位をダミーセル読み出し電位（基準電位）と比較し
てセンス増幅を行う方式の半導体記憶装置におけるセル
アレイのパターンレイアウトに関する。
（従来の技術） 一般に、紫外線消去型再書き込み可能な読み出し専用メ
モリ（EPROM）において、アドレスにより選択されたメ
モリセルから、その記憶データに応じて読み出された電
位をダミーセル読み出し電位（基準電位）と比較してデ
ータの“1",“0"の判定を行うための構成は、概念的に
第２図に示すようなものである。即ち、データ記憶用メ
モリセルMCは、実際にはｍ行×ｎ列のマトリクス状に配
列されており、ｍ本あるワード線の中から１本のワード
線WLがロウデコーダ（図示せず）により選択され、ｎ本
あるビット線の中から１本のビット線がＹセレクタ（カ
ラムセレクタ）CSにより選択されることによって、この
選択されたワード線およびビット線が各対応して制御ゲ
ートおよびドレインに接続されている１つのメモリセル
MCが選択される。この選択されたメモリセルMCは、前記
ＹセレクタCSを介してバイアス回路および負荷回路21に
接続されており、上記メモリセルMCに記憶されているデ
ータにより変化するビット線電位がバイアス回路および
負荷回路21により増幅されたのち、センス線SLを介して
差動増幅器22の一方の入力線（比較入力端）に入力され
る。この差動増幅器22の他方の入力端（基準入力端）に
は、ダミーセル側回路から基準電位ＶＲが与えられる。
このダミーセル側回路は、前記データ記憶用メモリセル
MCから差動増幅器22の比較入力端までの経路と回路的に
ほぼ対称に設けられており、ダミーセルDMC、ダミービ
ット線DBL、Ｙセレクタ等価トランジスタCS′、バイア
ス回路および負荷回路23、およびダミーセンス線（基準
電位線）RLからなり、前記記憶用メモリセルMCの記憶デ
ータの“1",“0"に応じて変化するセンス線SLの電位の
ほぼ中間レベルの定電位に設定された基準電位ＶＲを発
生する。したがって、前記差動増幅器22は、センス線SL
の電位ＶＳがダミーセンス線RLの電位（基準電位）ＶＲ
より高いか低いかを検知してデータの“1",“0"を判定
することが可能となっている。なお、差動増幅器22、一
対のセンス線SL,RLおよび一対のバイアス回路および負
荷回路21,23の部分を、以下の説明の便宜上、センスア
ンプSAと称する。
モリ（EPROM）において、アドレスにより選択されたメ
モリセルから、その記憶データに応じて読み出された電
位をダミーセル読み出し電位（基準電位）と比較してデ
ータの“1",“0"の判定を行うための構成は、概念的に
第２図に示すようなものである。即ち、データ記憶用メ
モリセルMCは、実際にはｍ行×ｎ列のマトリクス状に配
列されており、ｍ本あるワード線の中から１本のワード
線WLがロウデコーダ（図示せず）により選択され、ｎ本
あるビット線の中から１本のビット線がＹセレクタ（カ
ラムセレクタ）CSにより選択されることによって、この
選択されたワード線およびビット線が各対応して制御ゲ
ートおよびドレインに接続されている１つのメモリセル
MCが選択される。この選択されたメモリセルMCは、前記
ＹセレクタCSを介してバイアス回路および負荷回路21に
接続されており、上記メモリセルMCに記憶されているデ
ータにより変化するビット線電位がバイアス回路および
負荷回路21により増幅されたのち、センス線SLを介して
差動増幅器22の一方の入力線（比較入力端）に入力され
る。この差動増幅器22の他方の入力端（基準入力端）に
は、ダミーセル側回路から基準電位ＶＲが与えられる。
このダミーセル側回路は、前記データ記憶用メモリセル
MCから差動増幅器22の比較入力端までの経路と回路的に
ほぼ対称に設けられており、ダミーセルDMC、ダミービ
ット線DBL、Ｙセレクタ等価トランジスタCS′、バイア
ス回路および負荷回路23、およびダミーセンス線（基準
電位線）RLからなり、前記記憶用メモリセルMCの記憶デ
ータの“1",“0"に応じて変化するセンス線SLの電位の
ほぼ中間レベルの定電位に設定された基準電位ＶＲを発
生する。したがって、前記差動増幅器22は、センス線SL
の電位ＶＳがダミーセンス線RLの電位（基準電位）ＶＲ
より高いか低いかを検知してデータの“1",“0"を判定
することが可能となっている。なお、差動増幅器22、一
対のセンス線SL,RLおよび一対のバイアス回路および負
荷回路21,23の部分を、以下の説明の便宜上、センスア
ンプSAと称する。
一方、EPROMは、通常、TTL（トランジスタ・トランジス
タ・ロジック）回路とのコンパティビリティを有する出
力を得るために出力バッファに電流駆動能力を持たせて
いる。これによって、データ出力時にはチップ内部電源
線に電位変動（雑音）が発生する。この雑音を抑制する
ために、上記電源線を、出力バッファと他の内部回路と
で別系統に分離するなどの方法が考えられるが、この電
源線の分離だけでは完全に前記雑音を抑制することは不
可能である。このように電源線に雑音が生じると、この
電源線から電圧を供給されている内部回路の各ノードの
電位も当然に揺れることになり、前記ビット線BL、ダミ
ービット線DBL、センス線SLおよび基準電位線RLの電位
も揺れることになる。
タ・ロジック）回路とのコンパティビリティを有する出
力を得るために出力バッファに電流駆動能力を持たせて
いる。これによって、データ出力時にはチップ内部電源
線に電位変動（雑音）が発生する。この雑音を抑制する
ために、上記電源線を、出力バッファと他の内部回路と
で別系統に分離するなどの方法が考えられるが、この電
源線の分離だけでは完全に前記雑音を抑制することは不
可能である。このように電源線に雑音が生じると、この
電源線から電圧を供給されている内部回路の各ノードの
電位も当然に揺れることになり、前記ビット線BL、ダミ
ービット線DBL、センス線SLおよび基準電位線RLの電位
も揺れることになる。
いま、前記データの“1",“0"の判定を行う差動増幅器2
2の入力であるセンス線SLの電位ＶＳおよび基準電位線R
Lの電位ＶＲが、例えば第３図（ａ），（ｂ）に示すよ
うに同期して揺れるのであれば、上記両電位ＶＳ,VＲの
上下関係が誤って逆転することはなく、データの“1",
“0"の判定を誤まることはない。しかし、上記両電位Ｖ
Ｓ,VＲの揺れの周期が異なり、例えば第３図（ｃ）に示
すようになった場合には、図中Ｔで示す期間で両電位Ｖ
Ｓ,VＲの上下関係が逆転するので、データの“1",“0"
の判定を誤り、本来の値とは反転した値を出力するよう
になってしまう。このような誤りを避けるためには、前
記したように両電位ＶＳ,VＲが同じ周期で揺れるように
すればよく、このためにはビット線BLおよびダミービッ
ト線DBLにそれぞれ付加される容量（寄生容量を全て含
むもの）を互いに等しくすることを始めとして、差動増
幅器22の比較入力端側（センス線SL側）の容量と基準入
力側（基準電位線RL側）の容量とを等しく設定しておく
ことが必要である。
2の入力であるセンス線SLの電位ＶＳおよび基準電位線R
Lの電位ＶＲが、例えば第３図（ａ），（ｂ）に示すよ
うに同期して揺れるのであれば、上記両電位ＶＳ,VＲの
上下関係が誤って逆転することはなく、データの“1",
“0"の判定を誤まることはない。しかし、上記両電位Ｖ
Ｓ,VＲの揺れの周期が異なり、例えば第３図（ｃ）に示
すようになった場合には、図中Ｔで示す期間で両電位Ｖ
Ｓ,VＲの上下関係が逆転するので、データの“1",“0"
の判定を誤り、本来の値とは反転した値を出力するよう
になってしまう。このような誤りを避けるためには、前
記したように両電位ＶＳ,VＲが同じ周期で揺れるように
すればよく、このためにはビット線BLおよびダミービッ
ト線DBLにそれぞれ付加される容量（寄生容量を全て含
むもの）を互いに等しくすることを始めとして、差動増
幅器22の比較入力端側（センス線SL側）の容量と基準入
力側（基準電位線RL側）の容量とを等しく設定しておく
ことが必要である。
ここで、前記メモリセルMCからセンスアンプ入力までの
信号経路とダミーセルDMCからセンスアンプ入力までの
信号経路を第４図に示し、各経路における種々の容量に
ついて説明する。この図では、ＹセレクタCSが二段のト
リー構造を有する場合を例示している。センスアンプSA
の一方の入力ノードａは、一段目のｘ個のカラム選択用
MOSトランジスタT1〜Ｔｘの各ドレインに接続されてお
り、このトランジスタTA〜Ｔｘの各ソース側に二段目の
ｍ個のカラム選択用MOSトランジスタＴａ〜Ｔｍの各ド
レインが接続され、このトランジスタＴａ〜Ｔｍの各ソ
ース側のビット線BLに複数個のメモリセル（浮遊ゲート
型トランジスタ）MC…の各ドレインが接続されている。
上記一段目のトランジスタT1〜Ｔｘのうちの１つＴｘが
カラム系デコーダ出力により選択されて導通状態にな
り、この選択されたトランジスタのソース（ノードｂ）
に接続されている二段目のトランジスタＴａ〜Ｔｍのう
ちの１つＴｍがカラムデコーダ出力により選択されて導
通状態になり、この選択されたトランジスタのソース
（ノードｃ）にビット線BLを介して接続されているメモ
リセルMC…のうちの１つがロウデコーダ出力により選択
されるようになっている。この際、一段目の導通してい
るカラム選択用トランジスタについては、ドレインおよ
びソースの拡散容量やチャネル部のゲート容量等が入力
ノードａに付加されることになり、（ｘ−１）個の非導
通となっているカラム選択用トランジスタのそれぞれの
ドレインの拡散容量およびドレイン・ゲート間の容量が
前記入力ノードａに付加されている。また、信号経路の
ノードｂについても、上記入力ノードａと同様に、導通
しているトランジスタの容量および非導通の（ｍ−１）
個のトランジスタの容量が付加されていることになる。
さらに、信号経路のノードｃ（つまりビット線BL）につ
いては、ゲートに接続されているワード線が選択される
ことによって導通している１個のメモリセルMCのドレイ
ンおよびソースの拡散容量とチャネル部のゲート容量等
が付加されると共に、各非選択セルのドレインの拡散容
量やドレイン・ゲート間の容量も付加されている。この
場合、メモリの集積度が上がるにつれて１本のビット線
BLに接続されているメモリセル数も増加するので、前記
非選択セルによる容量の寄与が大きくなる。
信号経路とダミーセルDMCからセンスアンプ入力までの
信号経路を第４図に示し、各経路における種々の容量に
ついて説明する。この図では、ＹセレクタCSが二段のト
リー構造を有する場合を例示している。センスアンプSA
の一方の入力ノードａは、一段目のｘ個のカラム選択用
MOSトランジスタT1〜Ｔｘの各ドレインに接続されてお
り、このトランジスタTA〜Ｔｘの各ソース側に二段目の
ｍ個のカラム選択用MOSトランジスタＴａ〜Ｔｍの各ド
レインが接続され、このトランジスタＴａ〜Ｔｍの各ソ
ース側のビット線BLに複数個のメモリセル（浮遊ゲート
型トランジスタ）MC…の各ドレインが接続されている。
上記一段目のトランジスタT1〜Ｔｘのうちの１つＴｘが
カラム系デコーダ出力により選択されて導通状態にな
り、この選択されたトランジスタのソース（ノードｂ）
に接続されている二段目のトランジスタＴａ〜Ｔｍのう
ちの１つＴｍがカラムデコーダ出力により選択されて導
通状態になり、この選択されたトランジスタのソース
（ノードｃ）にビット線BLを介して接続されているメモ
リセルMC…のうちの１つがロウデコーダ出力により選択
されるようになっている。この際、一段目の導通してい
るカラム選択用トランジスタについては、ドレインおよ
びソースの拡散容量やチャネル部のゲート容量等が入力
ノードａに付加されることになり、（ｘ−１）個の非導
通となっているカラム選択用トランジスタのそれぞれの
ドレインの拡散容量およびドレイン・ゲート間の容量が
前記入力ノードａに付加されている。また、信号経路の
ノードｂについても、上記入力ノードａと同様に、導通
しているトランジスタの容量および非導通の（ｍ−１）
個のトランジスタの容量が付加されていることになる。
さらに、信号経路のノードｃ（つまりビット線BL）につ
いては、ゲートに接続されているワード線が選択される
ことによって導通している１個のメモリセルMCのドレイ
ンおよびソースの拡散容量とチャネル部のゲート容量等
が付加されると共に、各非選択セルのドレインの拡散容
量やドレイン・ゲート間の容量も付加されている。この
場合、メモリの集積度が上がるにつれて１本のビット線
BLに接続されているメモリセル数も増加するので、前記
非選択セルによる容量の寄与が大きくなる。
一方、ダミービット線DBL側の信号経路も上記ビット線B
L側の信号経路に揃えるように容量を付加し、センスア
ンプSAの２つの入力ノードa,a′が等しい容量を持つよ
うにする必要がある。そこで、Ｙセレクタ等価トランジ
スタCS′も二段で構成され、一段目には常に導通状態と
なる１個のMOSトランジスタＴｘ′と、前記（ｘ−１）
個の非導通状態のトランジスタによるドレイン拡散容量
およびドレイン・ゲート間容量に相当する容量C1が接続
されている。そして、上記導通状態のトランジスタ
Ｔｘ′のソース側には、常に導通状態となる１個のMOS
トランジスタＴｍ′と、前記（ｍ−１）個の非導通状態
のトランジスタによるドレイン拡散容量およびドレイン
・ゲート間容量に相当する容量C2が接続されている。そ
して、上記導通状態のトランジスタＴｍ′のソース側の
ダミービット線DBLには、１個のダミーセルDMCと、前記
ビット線BLに接続されている非選択のメモリセルそれぞ
れのドレイン拡散容量やドレイン・ゲート間の容量に相
当する容量C3が接続されている。なお、ダミーセルDMC
は、ｍ行×ｎ列のメモリセルアレイとは別の場所に、単
独に、あるいは小さなアレイ状をなして設けられる場合
もある。しかし、メモリの集積度が上がると、前述した
ように非選択セル数が増えるに伴って上記容量C3が大き
くなってくるので、この容量C3をメモリセルアレイ外部
のダミーセルのドレインノードｃ′に付加することはパ
ターン的に難しくなる。そこで、一般的には、第５図に
示すように、（ｍ＋１）行×（ｎ＋１）列のセルアレイ
のうち、ｍ行×ｎ列のセルをデータ記憶用のメモリセル
MCとし、残った１行と残った１列（ダミービット線）の
交点に位置する１個のセルをダミーセルDMCとして用い
ており、このようにダミーセルDMCをセルアレイ内に設
けるなどのパターンレイアウトを採用している。なお、
Ｃは回路動作としては使用されないセルである。このよ
うなパターンレイアウトの場合、ダミービット線DBLに
ドレインが接続された複数のセルDC…の容量が前記C3に
相当し、このセルDC…はダミー容量用セルとして作用す
る。また、ダミーセルDMCおよび上記ダミー容量用セルD
C…がメモリセルアレイ内に記憶用メモリセルMC群とほ
ぼ同じ形状に加工されるので、アレイ外部に前記C3に相
当する容量を形成する場合に比べて、本質的にダミービ
ット線DBLの付加容量とビット線BL…それぞれの付加容
量とが揃うことになる。
L側の信号経路に揃えるように容量を付加し、センスア
ンプSAの２つの入力ノードa,a′が等しい容量を持つよ
うにする必要がある。そこで、Ｙセレクタ等価トランジ
スタCS′も二段で構成され、一段目には常に導通状態と
なる１個のMOSトランジスタＴｘ′と、前記（ｘ−１）
個の非導通状態のトランジスタによるドレイン拡散容量
およびドレイン・ゲート間容量に相当する容量C1が接続
されている。そして、上記導通状態のトランジスタ
Ｔｘ′のソース側には、常に導通状態となる１個のMOS
トランジスタＴｍ′と、前記（ｍ−１）個の非導通状態
のトランジスタによるドレイン拡散容量およびドレイン
・ゲート間容量に相当する容量C2が接続されている。そ
して、上記導通状態のトランジスタＴｍ′のソース側の
ダミービット線DBLには、１個のダミーセルDMCと、前記
ビット線BLに接続されている非選択のメモリセルそれぞ
れのドレイン拡散容量やドレイン・ゲート間の容量に相
当する容量C3が接続されている。なお、ダミーセルDMC
は、ｍ行×ｎ列のメモリセルアレイとは別の場所に、単
独に、あるいは小さなアレイ状をなして設けられる場合
もある。しかし、メモリの集積度が上がると、前述した
ように非選択セル数が増えるに伴って上記容量C3が大き
くなってくるので、この容量C3をメモリセルアレイ外部
のダミーセルのドレインノードｃ′に付加することはパ
ターン的に難しくなる。そこで、一般的には、第５図に
示すように、（ｍ＋１）行×（ｎ＋１）列のセルアレイ
のうち、ｍ行×ｎ列のセルをデータ記憶用のメモリセル
MCとし、残った１行と残った１列（ダミービット線）の
交点に位置する１個のセルをダミーセルDMCとして用い
ており、このようにダミーセルDMCをセルアレイ内に設
けるなどのパターンレイアウトを採用している。なお、
Ｃは回路動作としては使用されないセルである。このよ
うなパターンレイアウトの場合、ダミービット線DBLに
ドレインが接続された複数のセルDC…の容量が前記C3に
相当し、このセルDC…はダミー容量用セルとして作用す
る。また、ダミーセルDMCおよび上記ダミー容量用セルD
C…がメモリセルアレイ内に記憶用メモリセルMC群とほ
ぼ同じ形状に加工されるので、アレイ外部に前記C3に相
当する容量を形成する場合に比べて、本質的にダミービ
ット線DBLの付加容量とビット線BL…それぞれの付加容
量とが揃うことになる。
次に、ダミー容量用セルDC…のパターンについて考察す
る。第５図のメモリセルアレイにおけるワード線W1〜Ｗ
ｍは、通常は１本が選択されてハイレベルとなってい
る。そのため、ダミー容量用セルDC…をデータ記憶用メ
モリセルMC…のトランジスタと全く同様のパターンで形
成すると、選択された１本のワード線に接続されている
１個のダミー容量用セルが導通することによってダミー
ビット線の電荷を放電してしまうことになり、所定の基
準電位が得られなくなる。これを避けるため、従来は、
第６図（ａ）に示すようなデータ記憶用メモリセルMCの
トランジスタのパターンに対して、ダミー容量用セルDC
にパターンを第６図（ｂ）に示すように形成していた。
即ち、第６図（ａ）のメモリセルMCは、ドレイン拡散領
域61とソース拡散領域62との間にチャネル部が形成さ
れ、このチャネル部領域上に第１のゲート絶縁膜（図示
せず）を介して浮遊ゲート電極（図示せず）が形成さ
れ、この上に第２のゲート絶縁膜（図示せず）を介して
制御ゲート電極（ワード線Ｗｉ +1の一部）が形成され、
上記ドレイン拡散領域61にビット線BLがコンタクト（コ
ンタクト部を63で表わす）している。これに対して、第
６図（ｂ）のダミー容量用セルDCは、ドレイン拡散領域
61、ソース拡散領域62、第１のゲート絶縁膜（図示せ
ず）、浮遊ゲート電極（図示せず）、第２のゲート絶縁
膜（図示せず）、制御ゲート電極およびワード線
Ｗｉ +1、ドレイン拡散領域とダミービット線DBLとのコ
ンタクト部63は形成されているが、チャネル部は形成さ
れていない。したがって、メモリセルMCのドレイン拡散
容量には、ドレインコンタクト用拡散領域の容量と、チ
ャネル部近傍のドレイン拡散領域Ｄの容量と、ドレイン
とゲートとのオーバーラップ部に存在するドレイン・ゲ
ート間容量が含まれるに対して、ダミー容量用セルDCの
ドレイン拡散容量には、ドレインコンタクト用拡散領域
の容量は含まれるがチャネル部近傍のドレイン拡散領域
が存在しないので、その拡散容量およびドレイン・ゲー
ト間容量が含まれず、その分だけダミービット線DBLに
対する付加容量とビット線BLの付加容量とが不平衡にな
ってしまう。
る。第５図のメモリセルアレイにおけるワード線W1〜Ｗ
ｍは、通常は１本が選択されてハイレベルとなってい
る。そのため、ダミー容量用セルDC…をデータ記憶用メ
モリセルMC…のトランジスタと全く同様のパターンで形
成すると、選択された１本のワード線に接続されている
１個のダミー容量用セルが導通することによってダミー
ビット線の電荷を放電してしまうことになり、所定の基
準電位が得られなくなる。これを避けるため、従来は、
第６図（ａ）に示すようなデータ記憶用メモリセルMCの
トランジスタのパターンに対して、ダミー容量用セルDC
にパターンを第６図（ｂ）に示すように形成していた。
即ち、第６図（ａ）のメモリセルMCは、ドレイン拡散領
域61とソース拡散領域62との間にチャネル部が形成さ
れ、このチャネル部領域上に第１のゲート絶縁膜（図示
せず）を介して浮遊ゲート電極（図示せず）が形成さ
れ、この上に第２のゲート絶縁膜（図示せず）を介して
制御ゲート電極（ワード線Ｗｉ +1の一部）が形成され、
上記ドレイン拡散領域61にビット線BLがコンタクト（コ
ンタクト部を63で表わす）している。これに対して、第
６図（ｂ）のダミー容量用セルDCは、ドレイン拡散領域
61、ソース拡散領域62、第１のゲート絶縁膜（図示せ
ず）、浮遊ゲート電極（図示せず）、第２のゲート絶縁
膜（図示せず）、制御ゲート電極およびワード線
Ｗｉ +1、ドレイン拡散領域とダミービット線DBLとのコ
ンタクト部63は形成されているが、チャネル部は形成さ
れていない。したがって、メモリセルMCのドレイン拡散
容量には、ドレインコンタクト用拡散領域の容量と、チ
ャネル部近傍のドレイン拡散領域Ｄの容量と、ドレイン
とゲートとのオーバーラップ部に存在するドレイン・ゲ
ート間容量が含まれるに対して、ダミー容量用セルDCの
ドレイン拡散容量には、ドレインコンタクト用拡散領域
の容量は含まれるがチャネル部近傍のドレイン拡散領域
が存在しないので、その拡散容量およびドレイン・ゲー
ト間容量が含まれず、その分だけダミービット線DBLに
対する付加容量とビット線BLの付加容量とが不平衡にな
ってしまう。
また、第６図（ｂ）のダミー容量用セルDCは、第７図に
示すようにドレイン拡散領域61とソース拡散領域62との
間のフィールド領域64上に浮遊ゲート電極65およびワー
ド線（通常は多結晶シリコンからなる）Ｗｉ +1が形成さ
れており、ワード線Ｗｉ +1をゲート電極とするポリフィ
ールドトランジスタとなっている。そして、EPROMで
は、メモリセルへのデータの書き込みに際しては、セル
トランジスタのドレイン（ビット線）および制御ゲート
電極（ワード線）に高電位を印加して書き込みを行うも
のであり、書き込みの対象となるメモリセルに接続され
ているワード線は書き込み用の高電圧ＶPPまで電位が上
がる。すると、このワード線に共通に接続されている第
７図のポリフィールドトランジスタの制御ゲート電極
（ワード線Ｗｉ +1）にも上記高電圧ＶPPが印加されるこ
とになるので、このときにポリフィールドトランジスタ
が導通することのないように、そのドレイン拡散領域61
とソース拡散領域62との間の距離を大きくとるように設
計しておく必要が生じる。しかし、セルサイズはEPROM
チップのサイズを左右する最大の要因であるので、加工
上許される最小のデザインルールを採用するのが通常で
ある。したがって、前記ダミー容量用セルトランジスタ
（ポリフィールドトランジスタ）のフィールド反転（導
通）を避けるために、そのセルサイズを大きくすること
はチップサイズが大きくなってしまう。
示すようにドレイン拡散領域61とソース拡散領域62との
間のフィールド領域64上に浮遊ゲート電極65およびワー
ド線（通常は多結晶シリコンからなる）Ｗｉ +1が形成さ
れており、ワード線Ｗｉ +1をゲート電極とするポリフィ
ールドトランジスタとなっている。そして、EPROMで
は、メモリセルへのデータの書き込みに際しては、セル
トランジスタのドレイン（ビット線）および制御ゲート
電極（ワード線）に高電位を印加して書き込みを行うも
のであり、書き込みの対象となるメモリセルに接続され
ているワード線は書き込み用の高電圧ＶPPまで電位が上
がる。すると、このワード線に共通に接続されている第
７図のポリフィールドトランジスタの制御ゲート電極
（ワード線Ｗｉ +1）にも上記高電圧ＶPPが印加されるこ
とになるので、このときにポリフィールドトランジスタ
が導通することのないように、そのドレイン拡散領域61
とソース拡散領域62との間の距離を大きくとるように設
計しておく必要が生じる。しかし、セルサイズはEPROM
チップのサイズを左右する最大の要因であるので、加工
上許される最小のデザインルールを採用するのが通常で
ある。したがって、前記ダミー容量用セルトランジスタ
（ポリフィールドトランジスタ）のフィールド反転（導
通）を避けるために、そのセルサイズを大きくすること
はチップサイズが大きくなってしまう。
（発明が解決しようとする課題） 本発明は、上記したように、ピツト線に接続されるデー
タ記憶用セルのパターンとダミービット線に接続される
ダミー容量用セルのパターンとが異なることにより上記
両ビット線の付加容量が不平衡になり、データ出力時の
電源変動によりセル読み出しデータの“1",“0"の判定
を誤るおそれがあるという問題点、およびダミー容量用
セルにより形成されるフィールドトランジスタがデータ
書き込み時に導通し、これを避けるためにセルサイズを
大きくすることはチップサイズが大きくなってしまうと
いう問題点を解決すべくなされたもので、上記データ記
憶用セルによるビット線付加容量とダミー容量用セルに
よるダミービット線付加容量とが平衡し、電源変動が生
じてもセル読み出しデータの“1",“0"を正しく判定す
ることが可能になり、しかもダミー容量用セルが導通し
てもダミービット線の電荷を放電することもなく、その
セルサイズを特に大きくしなくて済む半導体記憶装置を
提供することを目的とする。
タ記憶用セルのパターンとダミービット線に接続される
ダミー容量用セルのパターンとが異なることにより上記
両ビット線の付加容量が不平衡になり、データ出力時の
電源変動によりセル読み出しデータの“1",“0"の判定
を誤るおそれがあるという問題点、およびダミー容量用
セルにより形成されるフィールドトランジスタがデータ
書き込み時に導通し、これを避けるためにセルサイズを
大きくすることはチップサイズが大きくなってしまうと
いう問題点を解決すべくなされたもので、上記データ記
憶用セルによるビット線付加容量とダミー容量用セルに
よるダミービット線付加容量とが平衡し、電源変動が生
じてもセル読み出しデータの“1",“0"を正しく判定す
ることが可能になり、しかもダミー容量用セルが導通し
てもダミービット線の電荷を放電することもなく、その
セルサイズを特に大きくしなくて済む半導体記憶装置を
提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明の半導体記憶装置は、複数個のデータ記憶用メモ
リセルの各一端が接続されているビット線に選択された
メモリセルから読み出された電位と、１個のダミーセル
および複数個のダミー容量用セルの各一端が接続されて
いるダミービット線に上記ダミーセルから読み出された
電位とを比較してメモリセル読み出しデータの“1",
“0"の判定を行う差動増幅型センスアンプを有し、上記
メモリセル、ダミーセルおよびダミー容量用セルが同一
セルアレイ内に形成されてなる。そして、前記ダミー容
量用セルをMOSトランジスタにて構成し、同一ロウにお
ける前記ダミー容量用セルと前記メモリセルとでワード
線を共有させ、かつ前記ダミー容量用セルの他端を電気
的に浮遊状態にしたことを特徴とする。
リセルの各一端が接続されているビット線に選択された
メモリセルから読み出された電位と、１個のダミーセル
および複数個のダミー容量用セルの各一端が接続されて
いるダミービット線に上記ダミーセルから読み出された
電位とを比較してメモリセル読み出しデータの“1",
“0"の判定を行う差動増幅型センスアンプを有し、上記
メモリセル、ダミーセルおよびダミー容量用セルが同一
セルアレイ内に形成されてなる。そして、前記ダミー容
量用セルをMOSトランジスタにて構成し、同一ロウにお
ける前記ダミー容量用セルと前記メモリセルとでワード
線を共有させ、かつ前記ダミー容量用セルの他端を電気
的に浮遊状態にしたことを特徴とする。
（作用） ビット線に対するメモリセルトランジスタの接続の態様
とダミービット線に対するダミー容量用セルトランジス
タの接続の態様とが揃うので、ビット線付加容量とダミ
ービット線負荷容量とが平衡するようになる。しかも、
ダミー容量用セルトランジスタのダミービット線接続端
ではない方の拡散領域が電気的に浮遊状態になっている
ので、選択ワード線に接続されているダミー容量用セル
トランジスタがオンになってもダミービット線の電荷を
放電することはない。また、ダミー容量用セルはMOSト
ランジスタを形成しており、このセルによってフィール
ドトランジスタが形成されることはない。
とダミービット線に対するダミー容量用セルトランジス
タの接続の態様とが揃うので、ビット線付加容量とダミ
ービット線負荷容量とが平衡するようになる。しかも、
ダミー容量用セルトランジスタのダミービット線接続端
ではない方の拡散領域が電気的に浮遊状態になっている
ので、選択ワード線に接続されているダミー容量用セル
トランジスタがオンになってもダミービット線の電荷を
放電することはない。また、ダミー容量用セルはMOSト
ランジスタを形成しており、このセルによってフィール
ドトランジスタが形成されることはない。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は、前記第２図、第４図、第５図および第６図
（ａ）を参照して前述したようなEPROMにおけるセルア
レイの一部のパターンレイアウトを示しており、データ
記憶用メモリセルトランジスタMC…は、それぞれドレイ
ン拡散領域11がドレインコンタクト部13でビット線（図
示せず）に接続されており、第６図（ａ）を参照して前
述したものと同様に構成されている。この場合、ロウ方
向に並ぶメモリセルトランジスタMC…各ソース拡散領域
12は基板表面でロウ方向に形成されたソース拡散領域12
で接続されており、このソース拡散領域12はソースコン
タクト部14でＶSS電源線（図示せず）に接続されてい
る。一方、ダミーセル用トランジスタDMCは、上記メモ
リセルトランジスタMCとは別のカラムにメモリセルトラ
ンジスタと同様に構成されており、そのドレインコンタ
クト部13でダミービット線（図示せず）に接続されてお
り、そのソース拡散領域12は前記メモリセルトランジス
タMC用のソース拡散領域12に接続されている。このダミ
ーセルトランジスタDMCと同一カラム方向に並んで形成
されている複数個のダミー容量用セルDC…は、それぞれ
前記メモリセルトランジスタMC…と同様に形成され、カ
ラム方向に並ぶ２個づつのソース拡散領域相互はソース
拡散領域12で接続されているが、ロウ方向に隣り合うメ
モリセルトランジスタ用のソース拡散領域12とは分離さ
れており、電気的に浮遊状態にされている。
（ａ）を参照して前述したようなEPROMにおけるセルア
レイの一部のパターンレイアウトを示しており、データ
記憶用メモリセルトランジスタMC…は、それぞれドレイ
ン拡散領域11がドレインコンタクト部13でビット線（図
示せず）に接続されており、第６図（ａ）を参照して前
述したものと同様に構成されている。この場合、ロウ方
向に並ぶメモリセルトランジスタMC…各ソース拡散領域
12は基板表面でロウ方向に形成されたソース拡散領域12
で接続されており、このソース拡散領域12はソースコン
タクト部14でＶSS電源線（図示せず）に接続されてい
る。一方、ダミーセル用トランジスタDMCは、上記メモ
リセルトランジスタMCとは別のカラムにメモリセルトラ
ンジスタと同様に構成されており、そのドレインコンタ
クト部13でダミービット線（図示せず）に接続されてお
り、そのソース拡散領域12は前記メモリセルトランジス
タMC用のソース拡散領域12に接続されている。このダミ
ーセルトランジスタDMCと同一カラム方向に並んで形成
されている複数個のダミー容量用セルDC…は、それぞれ
前記メモリセルトランジスタMC…と同様に形成され、カ
ラム方向に並ぶ２個づつのソース拡散領域相互はソース
拡散領域12で接続されているが、ロウ方向に隣り合うメ
モリセルトランジスタ用のソース拡散領域12とは分離さ
れており、電気的に浮遊状態にされている。
上記構成のEPROMによれば、メモリセルとダミーセルと
ダミー容量用セルとが同一セルアレイ内に形成されてい
るので、パターン構成が容易であり、ビット線付加容量
とダミービット線付加容量とが揃い易くなる。この場
合、メモリセルのパターンとダミー容量用セルのパター
ンとがほぼ同じであるので、上記２つの付加容量が平衡
になり、データ出力時の電源変動が生じても、ビット線
電位とダミービット線電位とが同期して揺れるようにな
り、この２つの電位の上下関係が逆転することもなく、
メモリセル読み出しデータの“1",“0"の判定を誤るお
それはない。また、選択されたワード線に接続されてい
るダミー容量用セルトランジスタが導通しても、そのソ
ース拡散領域は電気的に浮遊状態になっているので、ダ
ミービット線の電荷を放電してしまうおそれもない。ま
た、ダミー容量用セルはMOSトランジスタが形成されて
おり、フィールドトランジスタとはならないので、この
フィールドトランジスタのフィールド反転を防止するた
めにセルサイズを特に大きくする必要はなく、このダミ
ー容量用セルトランジスタをメモリセルトランジスタと
同一サイズで小さく形成しておくことができ、チップサ
イズが特に大きくなることもない。
ダミー容量用セルとが同一セルアレイ内に形成されてい
るので、パターン構成が容易であり、ビット線付加容量
とダミービット線付加容量とが揃い易くなる。この場
合、メモリセルのパターンとダミー容量用セルのパター
ンとがほぼ同じであるので、上記２つの付加容量が平衡
になり、データ出力時の電源変動が生じても、ビット線
電位とダミービット線電位とが同期して揺れるようにな
り、この２つの電位の上下関係が逆転することもなく、
メモリセル読み出しデータの“1",“0"の判定を誤るお
それはない。また、選択されたワード線に接続されてい
るダミー容量用セルトランジスタが導通しても、そのソ
ース拡散領域は電気的に浮遊状態になっているので、ダ
ミービット線の電荷を放電してしまうおそれもない。ま
た、ダミー容量用セルはMOSトランジスタが形成されて
おり、フィールドトランジスタとはならないので、この
フィールドトランジスタのフィールド反転を防止するた
めにセルサイズを特に大きくする必要はなく、このダミ
ー容量用セルトランジスタをメモリセルトランジスタと
同一サイズで小さく形成しておくことができ、チップサ
イズが特に大きくなることもない。
［発明の効果］ 上述したように本発明の半導体記憶装置によれば、デー
タ記憶用セルによるビット線付加容量とダミー容量用セ
ルによるダミービット線付加容量とが平衡するので、電
源変動が生じてもセル読み出しデータの“1",“0"を正
しく判定することが可能になり、しかもダミー容量用セ
ルが導通してもダミービット線の電荷を放電することも
なく、そのセルサイズを特に大きく必要もないのでチッ
プサイズの増大をまねくことはない。
タ記憶用セルによるビット線付加容量とダミー容量用セ
ルによるダミービット線付加容量とが平衡するので、電
源変動が生じてもセル読み出しデータの“1",“0"を正
しく判定することが可能になり、しかもダミー容量用セ
ルが導通してもダミービット線の電荷を放電することも
なく、そのセルサイズを特に大きく必要もないのでチッ
プサイズの増大をまねくことはない。
第１図は本発明の半導体記憶装置におけるセルアレイの
一部のパターンを示す図、第２図はEPROMのデータ読み
出し系を概念的に示すブロック図、第３図（ａ）乃至
（ｃ）はそれぞれ第２図中のセンス線電位および基準電
位線電位が電源変動により変動する様子を示す波形図、
第４図は第２図のセンスアンプ以外の部分を具体的に示
す回路図、第５図は第４図中のメモリセル、ダミーセル
およびダミービット線付加容量C3に相当するダミー容量
用セルのアレイを示す図、第６図（ａ）は第５図中のメ
モリセルトランジスタのパターンを示す図、第６図
（ｂ）は第５図中のダミー容量用セルの従来のパターン
を示す図、第７図は第６図（ｂ）のダミー容量用セルか
らなるポリフィールドトランジスタを示す断面図であ
る。 MC……データ記憶用メモリセル、BL……ビット線、DMC
……ダミーセル、DC……ダミー容量用セル、DBL……ダ
ミービット線、SA……センスアンプ、11……ドレイン拡
散領域、12……ソース拡散領域、13……ドレインコンタ
クト部、14……ソースコンタクト部。
一部のパターンを示す図、第２図はEPROMのデータ読み
出し系を概念的に示すブロック図、第３図（ａ）乃至
（ｃ）はそれぞれ第２図中のセンス線電位および基準電
位線電位が電源変動により変動する様子を示す波形図、
第４図は第２図のセンスアンプ以外の部分を具体的に示
す回路図、第５図は第４図中のメモリセル、ダミーセル
およびダミービット線付加容量C3に相当するダミー容量
用セルのアレイを示す図、第６図（ａ）は第５図中のメ
モリセルトランジスタのパターンを示す図、第６図
（ｂ）は第５図中のダミー容量用セルの従来のパターン
を示す図、第７図は第６図（ｂ）のダミー容量用セルか
らなるポリフィールドトランジスタを示す断面図であ
る。 MC……データ記憶用メモリセル、BL……ビット線、DMC
……ダミーセル、DC……ダミー容量用セル、DBL……ダ
ミービット線、SA……センスアンプ、11……ドレイン拡
散領域、12……ソース拡散領域、13……ドレインコンタ
クト部、14……ソースコンタクト部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渥美 滋 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (56)参考文献 特開 昭58−94189（ＪＰ，Ａ) 特開 昭59−63095（ＪＰ，Ａ) 実開 昭55−36479（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】複数個のデータ記憶用メモリセルの各一端
が接続されているビット線に選択されたメモリセルから
読み出された電位と、１個のダミーセルおよび複数個の
ダミー容量用セルの各一端が接続されているダミービッ
ト線に前記ダミーセルから読み出された電位とを比較し
てメモリセル読み出しデータの“1",“0"の判定を行う
差動増幅型センスアンプを有し、前記メモリセル、ダミ
ーセルおよびダミー容量用セルが同一セルアレイ内に形
成されてなる半導体記憶装置において、 前記ダミー容量用セルがMOSトランジスタからなり、同
一ロウにおける前記ダミー容量用セルと前記メモリセル
とでワード線が共有され、前記ダミー容量用セルの他端
が電気的に浮遊状態にされていることを特徴とする半導
体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9107288A JPH0715952B2 (ja) | 1988-04-13 | 1988-04-13 | 半導体記憶装置 |
| EP89106529A EP0337433B1 (en) | 1988-04-13 | 1989-04-12 | Cell array pattern layout of semiconductor memory device |
| DE68917187T DE68917187T2 (de) | 1988-04-13 | 1989-04-12 | Zellenmusteranordnung einer Halbleiterspeichereinrichtung. |
| KR1019890004819A KR920005324B1 (ko) | 1988-04-13 | 1989-04-12 | 반도체기억장치 |
| US07/703,704 US5105385A (en) | 1988-04-13 | 1991-05-21 | Cell array pattern layout for eeprom device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9107288A JPH0715952B2 (ja) | 1988-04-13 | 1988-04-13 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01262660A JPH01262660A (ja) | 1989-10-19 |
| JPH0715952B2 true JPH0715952B2 (ja) | 1995-02-22 |
Family
ID=14016299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9107288A Expired - Fee Related JPH0715952B2 (ja) | 1988-04-13 | 1988-04-13 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5105385A (ja) |
| EP (1) | EP0337433B1 (ja) |
| JP (1) | JPH0715952B2 (ja) |
| KR (1) | KR920005324B1 (ja) |
| DE (1) | DE68917187T2 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5171669A (en) * | 1987-05-04 | 1992-12-15 | Eastman Kodak Company | Cobalt(III) reagents in combination with water soluble polymers |
| JPH03156795A (ja) * | 1989-11-15 | 1991-07-04 | Toshiba Micro Electron Kk | 半導体メモリ回路装置 |
| EP0443811B1 (en) * | 1990-02-19 | 1994-08-03 | Nec Corporation | Semiconductor memory device |
| IT1246241B (it) * | 1990-02-23 | 1994-11-17 | Sgs Thomson Microelectronics | Circuito per la lettura dell'informazione contenuta in celle di memoria non volatili |
| JPH0461161A (ja) * | 1990-06-22 | 1992-02-27 | Mitsubishi Electric Corp | 半導体メモリ装置のメモリパターンレイアウト |
| US5304835A (en) * | 1990-07-18 | 1994-04-19 | Seiko Epson Corporation | Semiconductor device |
| US5245584A (en) * | 1990-12-20 | 1993-09-14 | Vlsi Technology, Inc. | Method and apparatus for compensating for bit line delays in semiconductor memories |
| JP3799727B2 (ja) * | 1997-04-08 | 2006-07-19 | 松下電器産業株式会社 | 半導体記憶装置の製造方法 |
| EP0978844B1 (en) * | 1998-08-07 | 2005-11-02 | STMicroelectronics S.r.l. | Sensing arrangement for a multilevel semiconductor memory device |
| US6157067A (en) * | 1999-01-04 | 2000-12-05 | International Business Machines Corporation | Metal oxide semiconductor capacitor utilizing dummy lithographic patterns |
| JP2001068635A (ja) * | 1999-08-27 | 2001-03-16 | Mitsubishi Electric Corp | 半導体装置 |
| JP2002373946A (ja) * | 2001-06-13 | 2002-12-26 | Mitsubishi Electric Corp | スタティック型半導体記憶装置 |
| JP4583703B2 (ja) * | 2002-10-30 | 2010-11-17 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP4012132B2 (ja) * | 2003-08-26 | 2007-11-21 | 東芝エルエスアイシステムサポート株式会社 | 不揮発性半導体記憶装置 |
| KR100585169B1 (ko) * | 2004-12-23 | 2006-06-02 | 삼성전자주식회사 | 반도체 메모리 소자의 레이아웃 및 더미셀의 커패시턴스조절방법 |
| JP4657813B2 (ja) * | 2005-05-31 | 2011-03-23 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| US7471569B2 (en) * | 2005-06-15 | 2008-12-30 | Infineon Technologies Ag | Memory having parity error correction |
| JP2012203936A (ja) * | 2011-03-24 | 2012-10-22 | Toshiba Corp | 半導体記憶装置 |
| KR102083492B1 (ko) | 2013-09-26 | 2020-03-02 | 삼성전자 주식회사 | ＦｉｎＦＥＴ 소자를 위한 더미 셀 어레이 및 이를 포함한 반도체 집적 회로 |
| KR102152772B1 (ko) | 2013-11-18 | 2020-09-08 | 삼성전자 주식회사 | 레이아웃 디자인 시스템, 레이아웃 디자인 방법, 및 이를 이용하여 제조된 반도체 장치 |
| US10861787B1 (en) * | 2019-08-07 | 2020-12-08 | Micron Technology, Inc. | Memory device with bitline noise suppressing scheme |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4094008A (en) * | 1976-06-18 | 1978-06-06 | Ncr Corporation | Alterable capacitor memory array |
| JPS5847796B2 (ja) * | 1979-05-26 | 1983-10-25 | 富士通株式会社 | 半導体メモリ装置 |
| JPS5693363A (en) * | 1979-12-04 | 1981-07-28 | Fujitsu Ltd | Semiconductor memory |
| JPS56156993A (en) * | 1980-05-08 | 1981-12-03 | Fujitsu Ltd | Read only memory |
| JPS5894189A (ja) * | 1981-11-27 | 1983-06-04 | Fujitsu Ltd | ダイナミツク型半導体記憶装置 |
| JPS58130571A (ja) * | 1982-01-29 | 1983-08-04 | Hitachi Ltd | 半導体装置 |
| IT1213218B (it) * | 1984-09-25 | 1989-12-14 | Ates Componenti Elettron | Processo per la fabbricazione di una cella di memoria non volatile con area di ossido sottile di dimensioni molto piccole, e cella ottenuta con il processo suddetto. |
| US4819212A (en) * | 1986-05-31 | 1989-04-04 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device with readout test circuitry |
| FR2600808A1 (fr) * | 1986-06-26 | 1987-12-31 | Dolphin Integration Sa | Plan memoire a lecture rapide |
| US4894802A (en) * | 1988-02-02 | 1990-01-16 | Catalyst Semiconductor, Inc. | Nonvolatile memory cell for eeprom including a floating gate to drain tunnel area positioned away from the channel region to prevent trapping of electrons in the gate oxide during cell erase |
-
1988
- 1988-04-13 JP JP9107288A patent/JPH0715952B2/ja not_active Expired - Fee Related
-
1989
- 1989-04-12 EP EP89106529A patent/EP0337433B1/en not_active Expired - Lifetime
- 1989-04-12 DE DE68917187T patent/DE68917187T2/de not_active Expired - Fee Related
- 1989-04-12 KR KR1019890004819A patent/KR920005324B1/ko not_active IP Right Cessation
-
1991
- 1991-05-21 US US07/703,704 patent/US5105385A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE68917187D1 (de) | 1994-09-08 |
| KR900017187A (ko) | 1990-11-15 |
| KR920005324B1 (ko) | 1992-07-02 |
| EP0337433A3 (en) | 1992-03-18 |
| DE68917187T2 (de) | 1995-01-12 |
| US5105385A (en) | 1992-04-14 |
| JPH01262660A (ja) | 1989-10-19 |
| EP0337433B1 (en) | 1994-08-03 |
| EP0337433A2 (en) | 1989-10-18 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |