KR100335267B1 - 센싱전류의소모를줄이는반도체메모리장치 - Google Patents

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Abstract

본 발명은 디램에서 메모리 셀 어레이의 배열을 개량하고, 이를 제어하는 회로를 구현하여 센싱시 소모되는 센싱 전류를 줄이는 회로 및 그 방법에 관한 기술로, 메모리 셀 어레이에서 비트라인을 상,하로 나누어 센싱에 관여하지 않아도 되는 부분은 센스앰프로의 패스가 형성되지 않도록 하여, 비트라인 캐패시턴스를 줄임으로써, 센싱시 소모되는 센싱 전류를 줄이는 효과가 있다.

Description

센싱 전류의 소모를 줄이는 반도체 메모리 장치
본 발명은 센싱 전류의 소모를 줄이는 반도체 메모리 장치에 관한 것으로, 디램에서 메모리 셀 어레이의 배열을 개량하고, 이를 제어하는 회로를 구현하여 센싱시 소모되는 센싱 전류를 줄이는 기술이다.
보편적으로 센스앰프와 메모리 셀 어레이(MCA)의 구조는, 도 1에 도시된 바와 같이 1개의 센스앰프(1)에 복수개의 셀이 연결되어 있고, 복수개의 셀로 구성된 메모리 셀 어레이의 양쪽면에 비트라인(bit) 및 /비트라인(/bit)의 전압 차를 이용하여 데이타 센싱 또는 데이타 리스토어(restore) 기능을 갖는 센스앰프를 구비한 폴디드 비트라인(Folded bit line) 센스앰프 구조이다.
도면에서와 같이 한 쌍의 비트라인 쌍(bit, /bit)을 기준으로 볼 때, 센싱 및 리스토어(restore)를 위한 센스앰프는 비트라인 및 /비트라인의 한쪽 측면에 있으며, 센스앰프의 메모리 셀 어레이 간 분할(sharing) 및 센스앰프의 레이-아웃 피치(Layout pitch) 확보를 위해 센스 앰프의 일부(일반적으로 1/2)는 메모리 셀 어레이의 상부에, 나머지는 메모리 셀 어레이의 하부쪽에 위치한다.
이와 같은 구조의 센스앰프의 동작에서 비트라인 및 /비트라인은 초기에 비트라인 프리차지 전압(Vblp)값 (0 ＜ Vblp ＜ Vcc, 일반적으로 Vcc/2)을 가지며, 워드라인 인에이블(WL enable)에 의해 셀이 연결된 비트 또는 /비트라인 만이v만큼의 전위변화가 생긴다.
이후 센스앰프가 센싱 인에이블되면 비트라인, /비트라인 중 높은 전위의 라인은 Vcc로 낮은 전위의 라인은 0V로 천이되어 셀 데이타의 리딩(reading)을 가능하게 하고, 셀의 데이타 역시 Vcc 혹은 0V가 되는 리프레쉬 기능을 한다.
이때 셀의 저장용량(storage cap = Cs) 과 비트라인 및 /비트라인 의 저장용량(Cb)을 보면 CsCb (일반적으로는 10 정도의 비율)로서 센스앰프에서 사용하는 전류의 대부분은 비트라인 및 /비트라인의 구동에 소모된다.
따라서 센싱 전류를 줄이는 한가지 방법으로 센싱 동작시 구동되어지는 비트라인 및 /비트라인 캐패시턴스를 적게 하는 방법이 모색되고 있다.
본 발명에서는 상기에 기술한 바와 같은 종래 요구사항을 감안하여, 메모리 셀 어레이의 비트라인 및 /비트라인을 몇 개의 세그먼트로 나누어 센싱 및 리프레쉬 동작시 구동되는 비트라인 및 /비트라인의 캐패시턴스를 기존의 방법보다 적게함으로써 센싱 전류를 줄이는 것을 목적으로 한다.
도 1은 종래 센스앰프와 메모리 셀 어레이의 구조를 나타낸 개략적인 블럭도.
도 2는 본 발명에 의해 구현된 센스앰프와 메모리 셀 어레이를 두 부분으로 분할한 구조를 나타낸 개략적인 블럭도.
도 3은 도 2의 개략적인 동작을 나타낸 타이밍도.
도 4는 본 발명에 의해 구현된 센스앰프와 메모리 셀 어레이를 다수의 부분으로 분할한 구조를 나타낸 개략적인 블럭도.
도 5는 도 4의 제어부의 상세 회로도.
＜ 도면의 주요부분에 대한 부호의 설명 ＞
1 : 센스 앰프 2, 3 : 제어부
상기와 같은 목적을 위한 본 발명에 따른 센싱 전류의 소모를 줄이는 반도체 메모리 장치는,
다수개의 메모리 셀 영영으로 이루어진 메모리 셀 어레이의 상부에 센스앰프를 갖는 비트라인과 /비트라인을 다수개로 분할하는 다수개의 제1 패스용 소자;
상기 동일 셀 어레이의 하부에 센스앰프를 갖는 비트라인과 비트라인을 다수개로 분할하는 다수개의 제2 패스용 소자; 및
상기 다수개의 제1 및 제2 패스용 소자의 각각의 턴-온/오프를 제어하는 제어부를 구비하고,
상기 제어부는 로우 어드레스에 의해 워드라인이 인에이블됨에 따라 인에이블되는 메모리 셀 영역 선택 어드레스 신호에 응답하여 상기 다수개의 메모리 셀 영역의 데이터 패스를 형성 및 차단하는 다수개의 서브 제어부로 구성된 특징으로 한다.
상술한 목적 및 특징들, 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다.
이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
본 발명에 의해 구현된 메모리 셀 어레이 구조를 보면 도 2에 도시된 바와 같이, 기존의 메모리 셀 어레이 중간에 비트라인 및 /비트라인을 둘로 나누는 패스용 모스 트랜지스터를 연결하는 구조로, 메모리 셀 어레이의 상부에 센스앰프를 갖는 비트라인 및 /비트라인을 둘로 나누는 제 1 패스용 N-모스 트랜지스터(N1); 메모리 셀 어레이의 하부에 센스앰프를 갖는 비트라인 및 /비트라인을 둘로 나누는 제 2 패스용 N-모스 트랜지스터(N2); 및 상기 각 패스용 모스 트랜지스터(N1, N2)의 턴-온/오프를 제어하는 제어부(2)를 포함하여 구성한다(이 제어부의 상세 설명은 다음에서 하기로 한다).
이때 상기 제어부(2)의 제어를 받는 N-모스 트랜지스터(N1, N2) 사이에는 워드라인(WL)이 지나지 않으며, 이는 N-모스 트랜지스터(N1)의 위쪽에 있는 셀의 수와 N-모스 트랜지스터(N2)의 위쪽에 있는 셀의 수가 동일함을 의미한다.
상기와 같은 구조를 가지는 메모리 셀 어레이의 동작은 다음과 같이 수행된다.
로우 어드레스가 디코딩되어 워드라인이 메모리 셀 영역 1에서 인에이블될때, 로우 어드레스 디코딩 결과를 이용하여 제어부(2)에서 출력되는 제어신호 (control_1)는 0V가 되고, 제어신호(/control_1)는 상기 제어신호(control_1)의 반대극성을 가지므로 Vpp (워드라인 인에이블 전위)가 된다.
따라서, N-모스 트랜지스터(N1)는 턴-오프되고, N-모스 트랜지스터(N2)는 턴-온된다.
이에 따라 메모리 셀 어레이 상부의 센스앰프에 연결되어 있는 비트라인에 실린 데이타는 다음과 같이 센스앰프에 입력되는 바, 메모리 셀 영역 1의 비트라인에 실린 데이타는 곧바로 상부의 센스앰프로 입력되고, 이와 동시에 메모리 셀 영역 2에 위치하는 비트라인은 N-모스 트랜지스터(N1)가 오프된 상태이기 때문에 센싱에 관여하지 않게 된다.
한편, 메모리 셀 어레이 하부의 센스앰프에 연결되어 있는 비트라인에 실린 데이타의 센싱을 보면, N-모스 트랜지스터(N2)가 온된 상태이기 때문에 메모리 셀 영역 1에 위치하는 비트라인에 실린 데이타는 N-모스 트랜지스터(N2)가 형성한 패스를 따라 하부의 센스앰프로 입력된다.
이후 센싱이 수행되면 메모리 셀 어레이 하부의 센스앰프는 종래와 같이 Cb의 캐패시턴스를 갖는 비트라인 및 /비트라인을 각각 Vcc, 0V로 구동하지만, 메모리 셀 어레이 상부의 센스앰프는 Cb/2만의 캐패시턴스를 갖는 비트라인 및 /비트라인을 각각 Vcc, 0V로 구동하기 때문에 종래의 방법에 비해 전류 소모가 줄어드는 것을 알 수 있다.
참고로 본 발명에 의한 회로 동작시 워드라인, 센스 인에이블 신호, 비트라인 및 /비트라인, 제어신호(control_1, /control_1) 사이의 타이밍 관계를 보면 도 3에 도시된 바와 같다.
여기서 종래에 소모되는 센싱 전류와, 본 발명에 의해 구현된 메모리 셀 어레이를 구동시켜 소모되는 센싱 전류의 양을 비교해 보면 하기와 같다.
기본적으로 메모리 셀 어레이에서 센스앰프의 수는 1/2씩 상부, 하부로 나뉘어 있고, 메모리 셀 어레이의 컬럼 수를 No_col이라 한다면, 센싱때 소모되는 차지양은 다음 식과 같다.
제어신호(control_1 및 /control_1)의 제어를 받는 N-MOS 트랜지스터가 비트라인 및 /비트라인 중앙에 위치하고, 일반적인 Vblp = Vcc/2 경우),
차지 양 = 상부 센스앰프의 갯수 * 전위변화량 * 로딩 캐패시턴스 + 하부 센스앰프의 갯수 * 전위변화량 * 로딩 캐패시턴스
① 본 발명에 의한 차지 양
= No_col/2 * Vcc/2 * Cb/2 + No_col/2 * Vcc/2 * Cb
= 3/8 * (No_col * Vcc * Cb)
② 종래 방식에 의한 차지 양
= No_col/2 * Vcc/2 * Cb + No_col/2 * Vcc/2 * Cb
= 1/2 * (No_col * Vcc * Cb)
상기 각 식에서 보는 바와 같이 메모리 셀 어레이 중앙에 1개의 제어신호 쌍 및 상기 제어신호에 따라 동작하는 패스용 트랜지스터를 설치하므로써, 센싱 전류가 종래의 3/4로 줄어듬을 알 수 있다.
한편, 상기에서 설명한 방식은 메모리 셀 어레이를 두개의 메모리 셀 영역으로 나누었을 경우를 예를 들어 설명한 것이고, 메모리 셀 어레이를 다수개의 메모리 셀 영역으로 나누어 제어할 경우를 설명하면 도 4에 도시된 바와 같다.
비트라인을 나누는 것은 상기와 동일하게 메모리 셀 어레이의 상부에 센스앰프를 갖는 비트라인 및 /비트라인을 다수개로 분할하는 다수개의 N-모스 트랜지스터(N1 ∼ Nn)와;
메모리 셀 어레이의 하부에 센스앰프를 갖는 비트라인 및 /비트라인을 다수개로 분할하는 다수개의 N-모스 트랜지스터(/N1 ∼ /Nn)와;
상기 각 N-모스 트랜지스터(N1 ∼ Nn, /N1 ∼ /Nn)들의 턴-온/오프를 제어하는 제어부(3)를 포함하여 구성한다.
상기와 같은 구성에서 메모리 셀 어레이는 각 N-모스 트랜지스터에 의해 도면에 표기한 바와 같이 메모리 셀 영역 1 에서부터 셀 영역 n+1 까지 분할된다.
상기 제어부(3)의 상세 회로는 도 5에 도시된 바와 같이 X-어드레스의 입력에 따라 인에이블되어 메모리 셀 영역의 데이타 패스를 형성 및 차단하도록 하는 다수의 서브 제어부(S1 ∼ Sn)로 이루어진다.
상기 서브 제어부는 X-어드레스에 의해 워드라인이 인에이블 됨에 따라 같이 '하이'로 인에이블되는 메모리 셀 영역 선택 어드레스 신호 (REGION2_SELECT_ADDRESS ∼ REGIONn+1_SELECT_ADDRESS)를 일측 단자로 입력받고, 일측 단자로는 다음 메모리 셀 영역의 제어 신호(control)를 입력으로 하여 연산한 후, 제어신호(/control_1 ∼ /control_n)로 출력하는 노아-게이트(NOR)와; 및 상기 노아-게이트(NOR)에서 출력된 신호를 반전시켜 제어신호(control_1 ∼ control_n)로 출력하는 반전소자(INV)를 포함하여 구성한다.
그리고 상기 메모리 셀 영역 선택 어드레스 신호의 사용 원리를 보면, 기본적으로 셀 블럭이 m개의 영역으로 나누어지면, 로우 어드레스의 상위 i개를 이용하여 2i= m이 되도록 i를 설정하게 된다.
i개의 로우 어드레스를 이용하여 코딩을 하면 모두 2i의 디코딩된 신호가 형성되며, 이 2i= m 개가 메모리 셀 영역 선택 어드레스 신호로 사용된다.
상기와 같은 구조를 가지는 메모리 셀 어레이의 동작은 다음과 같이 수행된다.
메모리 셀 영역 k 에서 워드라인이 인에이블되면, 메모리 셀 영역 k 선택 어드레스가 '하이'로 인에이블되고, 나머지 어드레스에는 모두 '로우' 값이 입력된다.
이에 따라 메모리 셀 영역k 선택 어드레스가 입력되는 노아-게이트에서는 '로우' 값이 출력되고, 이의 출력을 반전시키는 반전소자에서는 '하이' 값이 출력된다.
따라서 상부 센스앰프가 연결된 비트라인 및 /비트라인에 인가되는 제어신호(control_1 ∼ control_k-1) 에는 Vpp가, 그 다음 제어신호(control_k ∼ control_n)에는 0V의 전압이 인가되고, 하부 센스앰프가 연결된 비트라인 및 /비트라인에 인가되는 제어신호(/control_1 ∼ /control_k-1) 에는 0V가, 그 다음 제어신호(/control_k ∼ /control_n) 에는 Vpp의 전압이 인가된다.
이렇게 되면 상부 센스앰프에 연결된 비트라인을 나누는 N-모스 트랜지스터중 N1, … Nk-1 는 턴-온되고, Nk, … Nn 들은 턴-오프되며, 하부 센스앰프에 연결된 비트라인을 나누는 N-모스 트랜지스터 중 /N1, … /Nk-1 는 턴-오프되고, /Nk, … /Nn 들은 턴-온된다.
이처럼 형성된 패스를 통해 데이타가 센싱될 경우 필요한 차지 양을 보면,
No_col/2 * Vcc/2 * Cb * k/(n+1) + No_col/2 * Vcc/2 * Cb * (n-k+2)/(n+1) = 1/4 * (No_col * Vcc * Cb) * (n+2)/(2n+2) 이다.
상기에서 나타난 바와 같이 본 발명은 종래의 메모리 셀 어레이 배열 방법에 비해 센싱 전류가 (n+2)/(2n+2)로 줄어듬을 알 수 있다.
참고로 인에이블된 메모리 셀 영역에서 각 센스앰프로 데이타가 입력되는 통로를 보면 상부의 센스앰프로 입력되는 데이타는 인에이블된 메모리 셀 영역에서 부터 그 위로의 메모리 셀 영역이고, 하부의 센스앰프로 입력되는 데이타는 인에이블된 메모리 셀 영역에서부터 그 아래로의 메모리 셀 영역을 거친다.
이상에서 상세히 설명한 바와 같이 본 발명은 메모리 셀 어레이에서 비트라인을 상,하로 나누어 센싱에 관여하지 않아도 되는 부분은 센스앰프로의 패스가 형성되지 않도록 하여, 비트라인 캐패시턴스를 줄임으로써, 센싱시 소모되는 센싱 전류를 줄이는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가 등이 가능할 것이므로, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야할 것이다.

Claims (6)

  1. 다수개의 메모리 셀 영영으로 이루어진 메모리 셀 어레이의 상부에 센스앰프를 갖는 비트라인과 /비트라인을 다수개로 분할하는 다수개의 제1 패스용 소자;
    상기 메모리 셀 어레이의 하부에 센스앰프를 갖는 비트라인과 비트라인을 다수개로 분할하는 다수개의 제2 패스용 소자; 및
    상기 다수개의 제1 및 제2 패스용 소자의 각각의 턴-온/오프를 제어하는 제어부를 구비하고,
    상기 제어부는 로우 어드레스에 의해 워드라인이 인에이블됨에 따라 인에이블되는 메모리 셀 영역 선택 어드레스 신호에 응답하여 상기 다수개의 메모리 셀 영역의 데이터 패스를 형성 및 차단하는 다수개의 서브 제어부로 구성된 것을 특징으로 하는 센싱 전류의 소모를 줄이는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 다수개의 제1 및 제2 패스용 소자는 N-모스 트랜지스터를 사용하며, 비트라인 및/ 비트라인 상에 연결되는 것을 특징으로 하는 센싱 전류의 소모를 줄이는 반도체 메모리 장치.
  3. 제 1항에 있어서,
    상기 서브 제어부는,
    상기 로우 어드레스에 의해 상기 워드라인이 인에이블됨에 따라 인에이블되는 상기 메모리 셀 영역 선택 어드레스 신호를 일측 단자로 입력받고 다른 일측 단자로는 다음 메모리 셀 영역의 제어신호를 입력받아 논리 조합한 후, 제1 제어신호를 출력하는 노아-게이트;및
    상기 노아-게이트에서 출력된 신호를 반전시켜 제2 제어신호를 출력하는 반전소자를 포함하여 구성하는 것을 특징으로 하는 센싱 전류의 소모를 줄이는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 서브 제어부는 상기 로우 어드레스에 의해 상기 워드라인이 인에이블되면, 상기 워드라인이 인에이블된 메모리 셀 영역의 데이타 패스를 제어하는 메모리 셀 영역 선택 어드레스 신호만을 인에이블시키고, 그 나머지 메모리 셀 영역 선택 어드레스 신호들은 디스에이블시키는 것을 특징으로 하는 센싱 전류의 소모를 줄이는 반도체 메모리 장치.
  5. 제 4항에 있어서,
    상기 워드라인이 인에이블된 메모리 셀 영역의 데이타 패스를 제어하는 메모리 셀 영역 선택 어드레스 신호가 인에이블되었을때 상부의 센스앰프에 연결된 비트라인 및 /비트라인인 경우에는,
    상기 인에이블된 메모리 셀 영역의 위로는 패스가 형성되고, 상기 인에이블된 메모리 셀 영역의 아래로는 패스가 차단되는 것을 특징으로 하는 센싱 전류의 소모를 줄이는 반도체 메모리 장치.
  6. 제 4항에 있어서,
    상기 워드라인이 인에이블된 메모리 셀 영역의 데이타 패스를 제어하는 메모리 셀 영역 선택 어드레스 신호가 인에이블되었을때 하부의 센스앰프에 연결된 비트라인 및 /비트라인인 경우에는,
    상기 인에이블된 메모리 셀 영역의 위로는 패스가 차단되고, 상기 인에이블된 메모리 셀 영역의 아래로는 패스가 형성되는 것을 특징으로 하는 센싱 전류의 소모를 줄이는 반도체 메모리 장치.
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