JP2000040356A - 感知電流の消耗を低減しうる半導体メモリ装置 - Google Patents
感知電流の消耗を低減しうる半導体メモリ装置Info
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- 239000004065 semiconductor Substances 0.000 title claims description 16
- 230000008878 coupling Effects 0.000 claims description 5
- 238000010168 coupling process Methods 0.000 claims description 5
- 238000005859 coupling reaction Methods 0.000 claims description 5
- 230000009189 diving Effects 0.000 abstract 1
- 238000003491 array Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 101150009920 MCA2 gene Proteins 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 101150049891 MCA1 gene Proteins 0.000 description 3
- 101100290371 Schizosaccharomyces pombe (strain 972 / ATCC 24843) pca1 gene Proteins 0.000 description 3
- 102100040615 Homeobox protein MSX-2 Human genes 0.000 description 2
- 101000967222 Homo sapiens Homeobox protein MSX-2 Proteins 0.000 description 2
- 208000015842 craniosynostosis 2 Diseases 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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Abstract
(57)【要約】
【目的】 あるメモリセルアレイのビット線対を多数の
セグメントに分割し、ビット線対のキャパシタンスを低
減させることにより感知電流を低減させる。 【構成】 複数のセル領域に分割されるメモリセルアレ
イと；前記メモリセルアレイの上部に配列した複数の第
１感知増幅器、及び前記メモリセルアレイの下部に配列
した複数の第２感知増幅器から構成された感知増幅部
と；それぞれが前記複数の感知増幅器に連結し、複数の
ビット線セグメント対に分割される複数のビット線対
と；分割されたビット線セグメント対のそれぞれを、制
御信号対により該感知増幅器と連結或いは遮断するため
の連結手段と；複数のセル領域のうちの該セル領域を選
択するための複数のセル領域選択信号を入力し、前記連
結手段にて複数の制御信号対を発生するための制御回路
を備える。
セグメントに分割し、ビット線対のキャパシタンスを低
減させることにより感知電流を低減させる。 【構成】 複数のセル領域に分割されるメモリセルアレ
イと；前記メモリセルアレイの上部に配列した複数の第
１感知増幅器、及び前記メモリセルアレイの下部に配列
した複数の第２感知増幅器から構成された感知増幅部
と；それぞれが前記複数の感知増幅器に連結し、複数の
ビット線セグメント対に分割される複数のビット線対
と；分割されたビット線セグメント対のそれぞれを、制
御信号対により該感知増幅器と連結或いは遮断するため
の連結手段と；複数のセル領域のうちの該セル領域を選
択するための複数のセル領域選択信号を入力し、前記連
結手段にて複数の制御信号対を発生するための制御回路
を備える。
Description
【０００１】
【発明の属する技術分野】本発明は共用感知増幅（shar
ed sense amplifier）方式を採用した半導体メモリ素子
すなわちメモリ装置に関し、より詳しくは、感知時の電
流消耗を低減しうるメモリセルアレイの配列構造を有す
る半導体メモリ素子すなわちメモリ装置に関する。
ed sense amplifier）方式を採用した半導体メモリ素子
すなわちメモリ装置に関し、より詳しくは、感知時の電
流消耗を低減しうるメモリセルアレイの配列構造を有す
る半導体メモリ素子すなわちメモリ装置に関する。
【０００２】
【従来の技術】図１は従来のメモリセルブロックと感知
増幅器の配列状態を示すものである。同図を参照して、
メモリセルブロックは多数のメモリセルアレイＭＣＡ０
〜ＭＣＡ２を備え、隣接するメモリセルアレイ（ＭＣＡ
０、ＭＣＡ１）、（ＭＣＡ１、ＭＣＡ２）間には、ビッ
ト線対ＢＬ、／ＢＬに連結された感知増幅器１０が配列
される。各メモリセルアレイＭＣＡ０〜ＭＣＡ２には多
数のワード線ＷＬ０、ＷＬｉが配列され、前記ワード線
ＷＬ０、ＷＬｉとビット線ＢＬ、／ＢＬが交差する部分
に多数のメモリセル（図示せず）がそれぞれ配列され
る。
増幅器の配列状態を示すものである。同図を参照して、
メモリセルブロックは多数のメモリセルアレイＭＣＡ０
〜ＭＣＡ２を備え、隣接するメモリセルアレイ（ＭＣＡ
０、ＭＣＡ１）、（ＭＣＡ１、ＭＣＡ２）間には、ビッ
ト線対ＢＬ、／ＢＬに連結された感知増幅器１０が配列
される。各メモリセルアレイＭＣＡ０〜ＭＣＡ２には多
数のワード線ＷＬ０、ＷＬｉが配列され、前記ワード線
ＷＬ０、ＷＬｉとビット線ＢＬ、／ＢＬが交差する部分
に多数のメモリセル（図示せず）がそれぞれ配列され
る。
【０００３】このとき、前記感知増幅器１０は、隣接す
るメモリセルアレイ（ＭＣＡ０、ＭＣＡ１）、（ＭＣＡ
１、ＭＣＡ２）に共通に連結されたビット線対ＢＬ、／
ＢＬの電圧差を利用して、データの感知または復元（re
store）機能を持つ折返しビット線（Folded bit line）
構造からなる。
るメモリセルアレイ（ＭＣＡ０、ＭＣＡ１）、（ＭＣＡ
１、ＭＣＡ２）に共通に連結されたビット線対ＢＬ、／
ＢＬの電圧差を利用して、データの感知または復元（re
store）機能を持つ折返しビット線（Folded bit line）
構造からなる。
【０００４】図１に示すように、従来の感知増幅器１０
は、メモリセルアレイ間の分割（sharing）及びセンス
アンプのレイアウトピッチ（Layout pitch）確保のため
に、センスアンプをメモリセルアレイＭＣＡ０〜ＭＣＡ
２の上下にそれぞれ配列する共用感知増幅方式を採択し
ている。
は、メモリセルアレイ間の分割（sharing）及びセンス
アンプのレイアウトピッチ（Layout pitch）確保のため
に、センスアンプをメモリセルアレイＭＣＡ０〜ＭＣＡ
２の上下にそれぞれ配列する共用感知増幅方式を採択し
ている。
【０００５】前述した様な構造を持つ感知増幅器の動作
について説明する。ビット線対ＢＬ、／ＢＬが、その初
期には、ビット線プリチャージ電圧Ｖｂｌｐ値（０＜Ｖ
ｂｌｐ＜Ｖｃｃ、一般にＶｃｃ／２）を有し、ワード線
ＷＬがイネーブル（enable）されると、選択したセルに
連結されたビット線対ＢＬ、／ＢＬ間にだけΔｖ分の電
位変化が生ずる。
について説明する。ビット線対ＢＬ、／ＢＬが、その初
期には、ビット線プリチャージ電圧Ｖｂｌｐ値（０＜Ｖ
ｂｌｐ＜Ｖｃｃ、一般にＶｃｃ／２）を有し、ワード線
ＷＬがイネーブル（enable）されると、選択したセルに
連結されたビット線対ＢＬ、／ＢＬ間にだけΔｖ分の電
位変化が生ずる。
【０００６】以後、前記セルに連結された感知増幅器が
イネーブルされると、ビット線対ＢＬ、／ＢＬのうち、
高電位の線はＶｃｃに、低電位の線は０Ｖに転移するこ
とにより、選択されたセルのデータを書き込み、セルの
データもＶｃｃあるいは０Ｖとなるリフレッシュ機能を
行う。
イネーブルされると、ビット線対ＢＬ、／ＢＬのうち、
高電位の線はＶｃｃに、低電位の線は０Ｖに転移するこ
とにより、選択されたセルのデータを書き込み、セルの
データもＶｃｃあるいは０Ｖとなるリフレッシュ機能を
行う。
【０００７】
【発明が解決しようとする課題】このとき、セルの記憶
容量（storage cap＝Ｃｓ）とビット線対ＢＬ、／ＢＬ
の記憶容量Ｃｂを見れば、Ｃｓ<<Ｃｂ（一般に、Ｃｓ＝
１０Ｃｂ）であって、感知増幅器で必要とされる電流の
ほとんどは、ビット線対ＢＬ、／ＢＬの駆動によって消
耗される。
容量（storage cap＝Ｃｓ）とビット線対ＢＬ、／ＢＬ
の記憶容量Ｃｂを見れば、Ｃｓ<<Ｃｂ（一般に、Ｃｓ＝
１０Ｃｂ）であって、感知増幅器で必要とされる電流の
ほとんどは、ビット線対ＢＬ、／ＢＬの駆動によって消
耗される。
【０００８】従って、感知増幅器の感知電流を低減する
一つの方法として、感知動作時に駆動されるビット線対
のキャパシタンスを低減する方法が研究されている。
一つの方法として、感知動作時に駆動されるビット線対
のキャパシタンスを低減する方法が研究されている。
【０００９】このように、本発明の目的は、あるメモリ
セルアレイでのビット線対を多数のセグメントに分割
し、ビット線対のキャパシタンスを低減することにより
感知電流を低減させることにある。
セルアレイでのビット線対を多数のセグメントに分割
し、ビット線対のキャパシタンスを低減することにより
感知電流を低減させることにある。
【００１０】
【課題を解決するための手段】前記目的を達成するため
に本発明においては、複数のセル領域に分割されるメモ
リセルアレイと；前記メモリセルアレイの上部に配列し
た複数の第１感知増幅器、及び前記メモリセルアレイの
下部に配列した複数の第２感知増幅器から構成された感
知増幅部と；それぞれが前記複数の感知増幅器に連結さ
れ、複数のビット線セグメント対に分割される複数のビ
ット線対と；分割されたビット線セグメント対のそれぞ
れを、制御信号対により該感知増幅器と連結或いは遮断
するための連結手段とを備えることを特徴とする。
に本発明においては、複数のセル領域に分割されるメモ
リセルアレイと；前記メモリセルアレイの上部に配列し
た複数の第１感知増幅器、及び前記メモリセルアレイの
下部に配列した複数の第２感知増幅器から構成された感
知増幅部と；それぞれが前記複数の感知増幅器に連結さ
れ、複数のビット線セグメント対に分割される複数のビ
ット線対と；分割されたビット線セグメント対のそれぞ
れを、制御信号対により該感知増幅器と連結或いは遮断
するための連結手段とを備えることを特徴とする。
【００１１】前記連結手段は、隣接する各ビット線セグ
メント対との間に連結し、前記制御信号対により制御さ
れて、前記ビット線セグメント対を該感知増幅器に連結
するための複数の手段からなる。
メント対との間に連結し、前記制御信号対により制御さ
れて、前記ビット線セグメント対を該感知増幅器に連結
するための複数の手段からなる。
【００１２】前記連結手段の複数の手段は、それぞれ前
記制御信号対により制御されるパストランジスタ対から
なり、パストランジスタ対は、前記制御信号対のうちの
第１制御信号により制御されて、前記複数の第１感知増
幅器に該ビット線セグメント対を連結するための第１パ
ストランジスタ対と；前記制御信号対のうちの第２制御
信号により制御されて、前記複数の第２感知増幅器に該
ビット線セグメント対を連結するための第２パストラン
ジスタ対とからなる。
記制御信号対により制御されるパストランジスタ対から
なり、パストランジスタ対は、前記制御信号対のうちの
第１制御信号により制御されて、前記複数の第１感知増
幅器に該ビット線セグメント対を連結するための第１パ
ストランジスタ対と；前記制御信号対のうちの第２制御
信号により制御されて、前記複数の第２感知増幅器に該
ビット線セグメント対を連結するための第２パストラン
ジスタ対とからなる。
【００１３】複数のセル領域のうちの該セル領域を選択
するための複数のセル領域選択信号を入力し、前記連結
手段にて複数の制御信号対を発生するための制御回路を
さらに備える。
するための複数のセル領域選択信号を入力し、前記連結
手段にて複数の制御信号対を発生するための制御回路を
さらに備える。
【００１４】前記制御回路は、複数のセル領域のうちの
該セル領域を選択するためのセル領域選択信号を入力
し、前記連結手段の各手段にて該制御信号対を発生する
ための複数の制御手段を備える。
該セル領域を選択するためのセル領域選択信号を入力
し、前記連結手段の各手段にて該制御信号対を発生する
ための複数の制御手段を備える。
【００１５】前記複数の制御手段の最終制御手段は、複
数のセル領域選択信号のうちの該セル領域選択信号と接
地信号を二入力とし、前記最終制御信号対のうちの第１
制御信号を発生するための第１ノアゲートと；前記第１
ノアゲートの出力を反転させて最終制御信号対のうちの
第２制御信号を発生するための第１反転ゲートとを備え
る。
数のセル領域選択信号のうちの該セル領域選択信号と接
地信号を二入力とし、前記最終制御信号対のうちの第１
制御信号を発生するための第１ノアゲートと；前記第１
ノアゲートの出力を反転させて最終制御信号対のうちの
第２制御信号を発生するための第１反転ゲートとを備え
る。
【００１６】前記複数の制御手段の残りの制御手段は、
複数のセル領域選択信号のうちの該セル領域選択信号と
次の制御手段から発生した第１制御信号とを二入力と
し、第１制御信号を発生する第２ノアゲートと；前記第
２ノアゲートの出力を反転させて第２制御信号を発生す
るための第２反転ゲートとを備える。
複数のセル領域選択信号のうちの該セル領域選択信号と
次の制御手段から発生した第１制御信号とを二入力と
し、第１制御信号を発生する第２ノアゲートと；前記第
２ノアゲートの出力を反転させて第２制御信号を発生す
るための第２反転ゲートとを備える。
【００１７】メモリセルアレイの複数のセル領域の一つ
がセル領域選択信号により選択されると、前記制御回路
の複数の制御手段のうちの第１制御手段から前記選択さ
れたセル領域に対応する制御手段までの制御信号対のう
ち、第１制御信号はイネーブルされ、第２制御信号はデ
ィセーブル（desenable）され、残りの制御手段から発
生される制御信号対のうち、第１制御信号はディセーブ
ルされ、第２制御信号はイネーブルされる。
がセル領域選択信号により選択されると、前記制御回路
の複数の制御手段のうちの第１制御手段から前記選択さ
れたセル領域に対応する制御手段までの制御信号対のう
ち、第１制御信号はイネーブルされ、第２制御信号はデ
ィセーブル（desenable）され、残りの制御手段から発
生される制御信号対のうち、第１制御信号はディセーブ
ルされ、第２制御信号はイネーブルされる。
【００１８】従って、メモリセルアレイの複数のセル領
域の一つがセル領域選択信号により選択されると、前記
複数の第１感知増幅器に連結するビット線対の場合、複
数の連結手段のうちの第１連結手段から前記選択された
セル領域に対応する連結手段までのパストランジスタ対
のうち、第１パストランジスタ対は、該制御手段から発
生するイネーブル状態の第１制御信号によりターンオン
され、残りの連結手段のパストランジスタ対のうち、第
１パストランジスタ対は該制御手段から発生するディセ
ーブル状態の第１制御信号によりターンオンされる。
域の一つがセル領域選択信号により選択されると、前記
複数の第１感知増幅器に連結するビット線対の場合、複
数の連結手段のうちの第１連結手段から前記選択された
セル領域に対応する連結手段までのパストランジスタ対
のうち、第１パストランジスタ対は、該制御手段から発
生するイネーブル状態の第１制御信号によりターンオン
され、残りの連結手段のパストランジスタ対のうち、第
１パストランジスタ対は該制御手段から発生するディセ
ーブル状態の第１制御信号によりターンオンされる。
【００１９】一方、メモリセルアレイの複数のセル領域
の一つがセル領域選択信号により選択されると、前記複
数の第２感知増幅器に連結するビット線対の場合、複数
の連結手段のうちの第１連結手段から前記選択されたセ
ル領域に対応する連結手段までのパストランジスタ対の
うち、第２パストランジスタ対は該制御手段から発生す
るディセーブル状態の第２制御信号によりターンオンさ
れ、残りの連結手段のパストランジスタ対のうち、第２
パストランジスタ対は該制御手段から発生するイネーブ
ル状態の第２制御信号によりターンオンされる。
の一つがセル領域選択信号により選択されると、前記複
数の第２感知増幅器に連結するビット線対の場合、複数
の連結手段のうちの第１連結手段から前記選択されたセ
ル領域に対応する連結手段までのパストランジスタ対の
うち、第２パストランジスタ対は該制御手段から発生す
るディセーブル状態の第２制御信号によりターンオンさ
れ、残りの連結手段のパストランジスタ対のうち、第２
パストランジスタ対は該制御手段から発生するイネーブ
ル状態の第２制御信号によりターンオンされる。
【００２０】また、複数のセル領域に分割されるメモリ
セルアレイと；前記メモリセルアレイの上部に配列した
複数の第１感知増幅器、及び前記メモリセルアレイの下
部に配列した複数の第２感知増幅器から構成された感知
増幅部と；それぞれが前記複数の感知増幅器に連結さ
れ、複数のビット線セグメント対に分割される複数のビ
ット線対と；分割されたビット線セグメント対のそれぞ
れを、制御信号対により該感知増幅器と連結或いは遮断
するための連結手段と；複数のセル領域のうちの該セル
領域を選択するための複数のセル領域選択信号を入力
し、前記連結手段にて複数の制御信号対を発生するため
の制御回路とを備えることを特徴とする。
セルアレイと；前記メモリセルアレイの上部に配列した
複数の第１感知増幅器、及び前記メモリセルアレイの下
部に配列した複数の第２感知増幅器から構成された感知
増幅部と；それぞれが前記複数の感知増幅器に連結さ
れ、複数のビット線セグメント対に分割される複数のビ
ット線対と；分割されたビット線セグメント対のそれぞ
れを、制御信号対により該感知増幅器と連結或いは遮断
するための連結手段と；複数のセル領域のうちの該セル
領域を選択するための複数のセル領域選択信号を入力
し、前記連結手段にて複数の制御信号対を発生するため
の制御回路とを備えることを特徴とする。
【００２１】さらにまた、複数のセル領域に分割される
メモリセルアレイと；前記メモリセルアレイの上部に配
列した複数の第１感知増幅器、及び前記メモリセルアレ
イの下部に配列した複数の第２感知増幅器から構成され
た感知増幅部と；それぞれが前記複数の感知増幅器に連
結され、複数のビット線セグメント対に分割される複数
のビット線対と；分割されたビット線セグメント対のそ
れぞれを、制御信号対により該感知増幅器と連結或いは
遮断するための連結手段と；複数のセル領域のうちの該
セル領域を選択するための複数のセル領域選択信号を入
力し、前記連結手段にて複数の制御信号対を発生するた
めの制御回路とを備え、前記連結手段は、隣接する各ビ
ット線セグメント対との間に連結し、前記制御信号対に
より制御されて、前記ビット線セグメント対を該感知増
幅器に連結するための複数の手段からなり、それぞれの
手段は、前記制御信号対のうちの第１制御信号により制
御されて、前記複数の第１感知増幅器に該ビット線セグ
メント対を連結するための第１パストランジスタ対と、
前記制御信号対のうちの第２制御信号により制御され
て、前記複数の第２感知増幅器に該ビット線セグメント
対を連結するための第２パストランジスタ対とからな
り、前記制御回路は、複数のセル領域のうちの該セル領
域を選択するための複数のセル領域選択信号を入力し、
前記連結手段の各手段にて該制御信号対を発生するため
の複数の制御手段を備え、前記複数の第１感知増幅器に
連結するビット線対の場合、複数の連結手段のうちの第
１連結手段から前記選択されたセル領域に対応する連結
手段までのパストランジスタ対のうち、第１パストラン
ジスタ対は該制御手段から発生する第１制御信号により
ターンオンされ、残りの連結手段のパストランジスタ対
のうち、第１パストランジスタ対は該制御手段から発生
する第１制御信号によりターンオンされ、前記複数の第
２感知増幅器に連結するビット線対の場合、複数の連結
手段のうちの第１連結手段から前記選択されたセル領域
に対応する連結手段までのパストランジスタ対のうち、
第２パストランジスタ対は該制御手段から発生する第２
制御信号によりターンオンされ、残りの連結手段のパス
トランジスタ対のうち、第２パストランジスタ対は該制
御手段から発生する第２制御信号によりターンオンされ
ることを特徴とする。
メモリセルアレイと；前記メモリセルアレイの上部に配
列した複数の第１感知増幅器、及び前記メモリセルアレ
イの下部に配列した複数の第２感知増幅器から構成され
た感知増幅部と；それぞれが前記複数の感知増幅器に連
結され、複数のビット線セグメント対に分割される複数
のビット線対と；分割されたビット線セグメント対のそ
れぞれを、制御信号対により該感知増幅器と連結或いは
遮断するための連結手段と；複数のセル領域のうちの該
セル領域を選択するための複数のセル領域選択信号を入
力し、前記連結手段にて複数の制御信号対を発生するた
めの制御回路とを備え、前記連結手段は、隣接する各ビ
ット線セグメント対との間に連結し、前記制御信号対に
より制御されて、前記ビット線セグメント対を該感知増
幅器に連結するための複数の手段からなり、それぞれの
手段は、前記制御信号対のうちの第１制御信号により制
御されて、前記複数の第１感知増幅器に該ビット線セグ
メント対を連結するための第１パストランジスタ対と、
前記制御信号対のうちの第２制御信号により制御され
て、前記複数の第２感知増幅器に該ビット線セグメント
対を連結するための第２パストランジスタ対とからな
り、前記制御回路は、複数のセル領域のうちの該セル領
域を選択するための複数のセル領域選択信号を入力し、
前記連結手段の各手段にて該制御信号対を発生するため
の複数の制御手段を備え、前記複数の第１感知増幅器に
連結するビット線対の場合、複数の連結手段のうちの第
１連結手段から前記選択されたセル領域に対応する連結
手段までのパストランジスタ対のうち、第１パストラン
ジスタ対は該制御手段から発生する第１制御信号により
ターンオンされ、残りの連結手段のパストランジスタ対
のうち、第１パストランジスタ対は該制御手段から発生
する第１制御信号によりターンオンされ、前記複数の第
２感知増幅器に連結するビット線対の場合、複数の連結
手段のうちの第１連結手段から前記選択されたセル領域
に対応する連結手段までのパストランジスタ対のうち、
第２パストランジスタ対は該制御手段から発生する第２
制御信号によりターンオンされ、残りの連結手段のパス
トランジスタ対のうち、第２パストランジスタ対は該制
御手段から発生する第２制御信号によりターンオンされ
ることを特徴とする。
【００２２】上述した本発明の目的及び新規な特長は、
本明細書の記述及び添付図面から明らかになるであろ
う。
本明細書の記述及び添付図面から明らかになるであろ
う。
【００２３】
【発明の実施の形態】以下、添付図面に基づき本発明の
好適実施例を詳細に説明する。図２は、本発明に係るメ
モリ素子におけるメモリセルアレイと感知増幅器の配列
構造を示したものである。同図を参照すれば、メモリセ
ルアレイ２３は２個のセル領域２３−１、２３−２に分
割された例を示している。
好適実施例を詳細に説明する。図２は、本発明に係るメ
モリ素子におけるメモリセルアレイと感知増幅器の配列
構造を示したものである。同図を参照すれば、メモリセ
ルアレイ２３は２個のセル領域２３−１、２３−２に分
割された例を示している。
【００２４】メモリセルアレイ２３の上下にそれぞれ感
知増幅器２１−１、２１−２が４ビット線ピッチ（４bi
tline pitch）で配列される。さらに各ビット線対Ｂ
Ｌ、／ＢＬは２個のビット線セグメント（２４−１、２
４−２）、（／２４−１、／２４−２）と（２５−１、
２５−２）、（／２５−１、／２５−２）に分割され、
この分割されたセグメントをセル領域２３−１、２３−
２の選択による制御信号対ｃｏｎｔｒｏｌ_１、／ｃｏ
ｎｔｒｏｌ_１に沿って連結するための連結手段２６を
備える。
知増幅器２１−１、２１−２が４ビット線ピッチ（４bi
tline pitch）で配列される。さらに各ビット線対Ｂ
Ｌ、／ＢＬは２個のビット線セグメント（２４−１、２
４−２）、（／２４−１、／２４−２）と（２５−１、
２５−２）、（／２５−１、／２５−２）に分割され、
この分割されたセグメントをセル領域２３−１、２３−
２の選択による制御信号対ｃｏｎｔｒｏｌ_１、／ｃｏ
ｎｔｒｏｌ_１に沿って連結するための連結手段２６を
備える。
【００２５】連結手段２６は、各ビット線対ＢＬ、／Ｂ
Ｌの分割されたセグメント対（２４−１、２４−２）、
（／２４−１、／２４−２）と（２５−１、２５−
２）、（／２５−１、／２５−２）を、それぞれ制御信
号対ｃｏｎｔｒｏｌ_１、／ｃｏｎｔｒｏｌ_１に沿って
連結するためのパストランジスタ対（Ｎ２４−１、Ｎ２
４−２）と（Ｎ２５−１、Ｎ２５−２）を備える。
Ｌの分割されたセグメント対（２４−１、２４−２）、
（／２４−１、／２４−２）と（２５−１、２５−
２）、（／２５−１、／２５−２）を、それぞれ制御信
号対ｃｏｎｔｒｏｌ_１、／ｃｏｎｔｒｏｌ_１に沿って
連結するためのパストランジスタ対（Ｎ２４−１、Ｎ２
４−２）と（Ｎ２５−１、Ｎ２５−２）を備える。
【００２６】又、本発明のメモリ素子は、前記連結手段
２６のパストランジスタ対（Ｎ２４−１、Ｎ２４−２）
と（Ｎ２５−１、Ｎ２５−２）を制御するための制御回
路２２をさらに備える。
２６のパストランジスタ対（Ｎ２４−１、Ｎ２４−２）
と（Ｎ２５−１、Ｎ２５−２）を制御するための制御回
路２２をさらに備える。
【００２７】本発明の実施例に係る制御回路２２は、メ
モリセルアレイの多数のセル領域のうちの該セル領域を
選択するための選択信号を利用して、第１制御信号ｃｏ
ｎｔｒｏｌ_１と、前記第１制御信号ｃｏｎｔｒｏｌ_１
の反転信号の第２制御信号／ｃｏｎｔｒｏｌ_１を発生
する。
モリセルアレイの多数のセル領域のうちの該セル領域を
選択するための選択信号を利用して、第１制御信号ｃｏ
ｎｔｒｏｌ_１と、前記第１制御信号ｃｏｎｔｒｏｌ_１
の反転信号の第２制御信号／ｃｏｎｔｒｏｌ_１を発生
する。
【００２８】前記の様な構造を持つメモリ素子の動作
を、図３のタイミング図に基づき説明する。ローデコー
ダ（図示せず）を通してローアドレスがデコードされて
第１セル領域２３−１を選択する場合、制御回路２２
は、前記第１セル領域２３−１を選択するための信号に
よって、各々ロー及びワード線イネーブル電位Ｖｐｐの
ハイ状態となった第１及び第２制御信号ｃｏｎｔｒｏｌ
_１、／ｃｏｎｔｒｏｌ_１を発生する。
を、図３のタイミング図に基づき説明する。ローデコー
ダ（図示せず）を通してローアドレスがデコードされて
第１セル領域２３−１を選択する場合、制御回路２２
は、前記第１セル領域２３−１を選択するための信号に
よって、各々ロー及びワード線イネーブル電位Ｖｐｐの
ハイ状態となった第１及び第２制御信号ｃｏｎｔｒｏｌ
_１、／ｃｏｎｔｒｏｌ_１を発生する。
【００２９】したがって、パストランジスタ対のＮＭＯ
ＳトランジスタＮ２４−１、Ｎ２４−２はターンオフ
し、ＮＭＯＳトランジスタＮ２５−１、Ｎ２５−２はタ
ーンオンする。
ＳトランジスタＮ２４−１、Ｎ２４−２はターンオフ
し、ＮＭＯＳトランジスタＮ２５−１、Ｎ２５−２はタ
ーンオンする。
【００３０】そして、セル領域２３−１が選択される
と、セル領域２３−１に配列されたワード線ＷＬ０〜Ｗ
Ｌｊのうちの該ワード線がイネーブルされて、メモリセ
ルアレイ２３の第１セル領域２３−１のメモリセルから
読出されるデータは、前記ビット線対２４、／２４に連
結されたメモリセルから読出されるデータビット線セグ
メント対２４−１、／２４−１を通してメモりセルアレ
イ２３の上部に配列された感知増幅器２１−１に提供さ
れる。
と、セル領域２３−１に配列されたワード線ＷＬ０〜Ｗ
Ｌｊのうちの該ワード線がイネーブルされて、メモリセ
ルアレイ２３の第１セル領域２３−１のメモリセルから
読出されるデータは、前記ビット線対２４、／２４に連
結されたメモリセルから読出されるデータビット線セグ
メント対２４−１、／２４−１を通してメモりセルアレ
イ２３の上部に配列された感知増幅器２１−１に提供さ
れる。
【００３１】一方、パストランジスタ対Ｎ２５−１、／
Ｎ２５−２がターンオンしてデータ伝達パスが形成され
るので、ビット線対２５、／２５に連結されたメモリセ
ルから読出されるデータが、連結手段２６のパストラン
ジスタ対Ｎ２５−１、Ｎ２５−２及びビット線セグメン
ト対２５−１、／２５−１と２５−２、／２５−２を通
してメモリセルアレイ２３の下部に配列された感知増幅
器２１−２に提供される。
Ｎ２５−２がターンオンしてデータ伝達パスが形成され
るので、ビット線対２５、／２５に連結されたメモリセ
ルから読出されるデータが、連結手段２６のパストラン
ジスタ対Ｎ２５−１、Ｎ２５−２及びビット線セグメン
ト対２５−１、／２５−１と２５−２、／２５−２を通
してメモリセルアレイ２３の下部に配列された感知増幅
器２１−２に提供される。
【００３２】このとき、ビット線セグメント対２４−
２、／２４−２は、パストランジスタ対Ｎ２４−１、Ｎ
２４−２がターンオフし、前記感知増幅器２１−１に連
結されないことにより、感知には関与しなくなる。
２、／２４−２は、パストランジスタ対Ｎ２４−１、Ｎ
２４−２がターンオフし、前記感知増幅器２１−１に連
結されないことにより、感知には関与しなくなる。
【００３３】以後、感知増幅器２１−１、２１−２がイ
ネーブルされてデータの感知動作を行うと、感知増幅器
２１−１、２１−２に連結されたビット線対２４、／２
４と２５、／２５に載せたデータが感知されてメモリセ
ルのデータが読出される。
ネーブルされてデータの感知動作を行うと、感知増幅器
２１−１、２１−２に連結されたビット線対２４、／２
４と２５、／２５に載せたデータが感知されてメモリセ
ルのデータが読出される。
【００３４】この時、感知増幅器２１−２に連結したビ
ット線対２５、／２５は、従来と同様にＣｂのビット線
キャパシタンスを持ってＶｃｃと０Ｖで駆動される。し
かし、感知増幅器２１−１に連結したビット線対２４、
／２４は、ビット線セグメント対２４−１、／２４−１
だけが感知動作に関与するため、１／２Ｃｂのキャパシ
タンスを持ってＶｃｃと０Ｖで駆動されるので、従来に
比べて電流消耗の低減が可能となる。
ット線対２５、／２５は、従来と同様にＣｂのビット線
キャパシタンスを持ってＶｃｃと０Ｖで駆動される。し
かし、感知増幅器２１−１に連結したビット線対２４、
／２４は、ビット線セグメント対２４−１、／２４−１
だけが感知動作に関与するため、１／２Ｃｂのキャパシ
タンスを持ってＶｃｃと０Ｖで駆動されるので、従来に
比べて電流消耗の低減が可能となる。
【００３５】本発明の実施例に係るメモリ素子のデータ
の感知動作時に消耗される感知電流量と従来のものを比
較すれば次の通りである。基本的に、メモリセルアレイ
２３には複数の感知増幅器がアレイの上下にそれぞれ１
／２ずつ分かれて配列され、メモリセルアレイ２３のコ
ラム数をＮｏ_ｃｏｌとすれば、感知時に消耗されるチ
ャージ量は次の式のようになる。
の感知動作時に消耗される感知電流量と従来のものを比
較すれば次の通りである。基本的に、メモリセルアレイ
２３には複数の感知増幅器がアレイの上下にそれぞれ１
／２ずつ分かれて配列され、メモリセルアレイ２３のコ
ラム数をＮｏ_ｃｏｌとすれば、感知時に消耗されるチ
ャージ量は次の式のようになる。
【００３６】制御信号対ｃｏｎｔｒｏｌ_１、／ｃｏｎ
ｔｒｏｌ_１により制御される連結手段２６のパストラ
ンジスタ対（Ｎ２４−１、Ｎ２４−２）と（Ｎ２５−
１、Ｎ２５−２）が、各ビット線対（２４、／２４）と
（２５、／２５）の中央に位置し、各ビット線セグメン
ト対（２４−１、２４−２）、（／２４−１、／２４−
２）、（２５−１、２５−２）、（／２５−１、／２５
−３）の長さが同一で、ビット線プリチャージ電圧Ｖｂ
ｌｐがＶｃｃ／２と仮定する。
ｔｒｏｌ_１により制御される連結手段２６のパストラ
ンジスタ対（Ｎ２４−１、Ｎ２４−２）と（Ｎ２５−
１、Ｎ２５−２）が、各ビット線対（２４、／２４）と
（２５、／２５）の中央に位置し、各ビット線セグメン
ト対（２４−１、２４−２）、（／２４−１、／２４−
２）、（２５−１、２５−２）、（／２５−１、／２５
−３）の長さが同一で、ビット線プリチャージ電圧Ｖｂ
ｌｐがＶｃｃ／２と仮定する。
【００３７】ビット線対ＢＬ、／ＢＬにチャージされる
総電荷量Ｃは下記の式と同様である。 チャージ量Ｃ＝メモリセルアレイ２３の上部に配列され
た感知増幅器の数*電位変化量 * ローディングキャパシ
タンス + メモリセルアレイ２３の下部に配列された感
知増幅器の数*電位変化量 * ローディングキャパシタン
ス
総電荷量Ｃは下記の式と同様である。 チャージ量Ｃ＝メモリセルアレイ２３の上部に配列され
た感知増幅器の数*電位変化量 * ローディングキャパシ
タンス + メモリセルアレイ２３の下部に配列された感
知増幅器の数*電位変化量 * ローディングキャパシタン
ス
【００３８】したがって、本発明のメモリ素子におい
て、ビット線対ＢＬ、／ＢＬにチャージされる電荷量Ｃ
１は下記の式（１）と同様である。 Ｃ１ ＝ Ｎｏ_ｃｏｌ／２ * Ｖｃｃ／２ * Ｃｂ／２ + Ｎｏ_ｃｏｌ／２*Ｖｃ ｃ／２ * Ｃｂ ＝３／８ * （Ｎｏ_ｃｏｌ * Ｖｃｃ *Ｃｂ） ..（１）
て、ビット線対ＢＬ、／ＢＬにチャージされる電荷量Ｃ
１は下記の式（１）と同様である。 Ｃ１ ＝ Ｎｏ_ｃｏｌ／２ * Ｖｃｃ／２ * Ｃｂ／２ + Ｎｏ_ｃｏｌ／２*Ｖｃ ｃ／２ * Ｃｂ ＝３／８ * （Ｎｏ_ｃｏｌ * Ｖｃｃ *Ｃｂ） ..（１）
【００３９】従来のメモリ素子において、ビット線対Ｂ
Ｌ、／ＢＬにチャージされる電荷量Ｃ２は下記の式
（２）と同様である。 Ｃ２ ＝ Ｎｏ_ｃｏｌ／２ * Ｖｃｃ／２ * Ｃｂ + Ｎｏ_ｃｏｌ／２ * Ｖｃｃ／２ * Ｃｂ ＝ １／２ * （Ｎｏ_ｃｏｌ * Ｖｃｃ * Ｃｂ）..（２） 前記式（１）と（２）のように、本発明のメモリ素子は
従来のものに比べて感知電流を低減させることができ
る。
Ｌ、／ＢＬにチャージされる電荷量Ｃ２は下記の式
（２）と同様である。 Ｃ２ ＝ Ｎｏ_ｃｏｌ／２ * Ｖｃｃ／２ * Ｃｂ + Ｎｏ_ｃｏｌ／２ * Ｖｃｃ／２ * Ｃｂ ＝ １／２ * （Ｎｏ_ｃｏｌ * Ｖｃｃ * Ｃｂ）..（２） 前記式（１）と（２）のように、本発明のメモリ素子は
従来のものに比べて感知電流を低減させることができ
る。
【００４０】したがって、本発明はメモリセルアレイ２
３を２個のセル領域に分割し、これにより、ビット線対
を２個のビット線セグメント対に分割した後、メモリセ
ルアレイの中央に制御信号対により制御されるパス用ト
ランジスタ対を配列することで、感知電流が従来の３／
４で低減することが分かる。
３を２個のセル領域に分割し、これにより、ビット線対
を２個のビット線セグメント対に分割した後、メモリセ
ルアレイの中央に制御信号対により制御されるパス用ト
ランジスタ対を配列することで、感知電流が従来の３／
４で低減することが分かる。
【００４１】図４は本発明の他の実施例に係るメモリ素
子において、メモリセルアレイと感知増幅器の配列状態
を示すものである。図を参照して、本発明の他の実施例
に係るメモリ素子は、メモリセルアレイ３３をｎ個のセ
ル領域３３−１〜３３−ｎに分割した一例を示す。
子において、メモリセルアレイと感知増幅器の配列状態
を示すものである。図を参照して、本発明の他の実施例
に係るメモリ素子は、メモリセルアレイ３３をｎ個のセ
ル領域３３−１〜３３−ｎに分割した一例を示す。
【００４２】このメモリ素子は、メモリセルアレイ２３
の上下のそれぞれに感知増幅器３１−１、３１−２が４
ビット線ピッチで配列される。さらに各ビット線対Ｂ
Ｌ、／ＢＬは、ｎ個のビット線セグメント対（３４−１
〜３４−ｎ）、（／３４−１〜／３４−ｎ）と、（３５
−１〜３５−ｎ）、（／３５−１〜／３５−ｎ）に分割
され、この分割されたビット線セグメント対をセル領域
３３−１〜３３−ｋの選択による制御信号対（ｃｏｎｔ
ｒｏｌ_１、／ｃｏｎｔｒｏｌ_１）〜（ｃｏｎｔｒｏｌ
_ｎ、／ｃｏｎｔｒｏｌ_ｎ）に沿って連結するための連
結手段３６を備える。
の上下のそれぞれに感知増幅器３１−１、３１−２が４
ビット線ピッチで配列される。さらに各ビット線対Ｂ
Ｌ、／ＢＬは、ｎ個のビット線セグメント対（３４−１
〜３４−ｎ）、（／３４−１〜／３４−ｎ）と、（３５
−１〜３５−ｎ）、（／３５−１〜／３５−ｎ）に分割
され、この分割されたビット線セグメント対をセル領域
３３−１〜３３−ｋの選択による制御信号対（ｃｏｎｔ
ｒｏｌ_１、／ｃｏｎｔｒｏｌ_１）〜（ｃｏｎｔｒｏｌ
_ｎ、／ｃｏｎｔｒｏｌ_ｎ）に沿って連結するための連
結手段３６を備える。
【００４３】連結手段３６は、各ビット線対ＢＬ、／Ｂ
Ｌの分割されたセグメント（３４−１〜３４−ｎ）、
（／３４−１〜／３４−ｎ）と、（３５−１〜３５−
ｎ）、（／３５−１〜／３５−ｎ）のうちの隣接するビ
ット線セグメント対を、それぞれ制御信号対（ｃｏｎｔ
ｒｏｌ_１、／ｃｏｎｔｒｏｌ_１）〜（ｃｏｎｔｒｏｌ
_ｎ、／ｃｏｎｔｒｏｌ_ｎ）に沿って連結するための複
数の手段３６−１〜３６−ｎを備える。
Ｌの分割されたセグメント（３４−１〜３４−ｎ）、
（／３４−１〜／３４−ｎ）と、（３５−１〜３５−
ｎ）、（／３５−１〜／３５−ｎ）のうちの隣接するビ
ット線セグメント対を、それぞれ制御信号対（ｃｏｎｔ
ｒｏｌ_１、／ｃｏｎｔｒｏｌ_１）〜（ｃｏｎｔｒｏｌ
_ｎ、／ｃｏｎｔｒｏｌ_ｎ）に沿って連結するための複
数の手段３６−１〜３６−ｎを備える。
【００４４】連結手段３６の複数の手段３６−１〜３６
−ｎは、それぞれ制御信号対（ｃｏｎｔｒｏｌ_１、／
ｃｏｎｔｒｏｌ_１）〜（ｃｏｎｔｒｏｌ_ｎ、／ｃｏｎ
ｔｒｏｌ_ｎ）に沿って前記隣接するビット線セグメン
ト対を連結するためのパストランジスタ対からなる。
−ｎは、それぞれ制御信号対（ｃｏｎｔｒｏｌ_１、／
ｃｏｎｔｒｏｌ_１）〜（ｃｏｎｔｒｏｌ_ｎ、／ｃｏｎ
ｔｒｏｌ_ｎ）に沿って前記隣接するビット線セグメン
ト対を連結するためのパストランジスタ対からなる。
【００４５】各パストランジスタ対は、それぞれ制御信
号対（ｃｏｎｔｒｏｌ_１、／ｃｏｎｔｒｏｌ_１）〜
（ｃｏｎｔｒｏｌ_ｎ、／ｃｏｎｔｒｏｌ_ｎ）のうち、
第１制御信号ｃｏｎｔｒｏｌ_１〜／ｃｏｎｔｒｏｌ_ｎ
により、前記ビット線対（ＢＬ、／ＢＬ）、（３４、／
３４）、（３５、／３５）の前記メモリセルアレイ３３
の上部に配列された感知増幅器３１−１に連結されるビ
ット線対３４、／３４の隣接するビット線セグメントを
連結するための第１パストランジスタ対（Ｎ３１、Ｎ４
１）〜（Ｎ３ｎ〜Ｎ４ｎ）と、第２制御信号／ｃｏｎｔ
ｒｏｌ_１〜／ｃｏｎｔｒｏｌ_ｎ）により、前記メモリ
セルアレイ３３の下部に配列された感知増幅器３１−２
に連結するビット線対３５、／３５の隣接するビット線
セグメントを連結するための第２パストランジスタ対
（Ｎ５１、Ｎ６１）〜（Ｎ５ｎ〜Ｎ６ｎ）とからなる。
号対（ｃｏｎｔｒｏｌ_１、／ｃｏｎｔｒｏｌ_１）〜
（ｃｏｎｔｒｏｌ_ｎ、／ｃｏｎｔｒｏｌ_ｎ）のうち、
第１制御信号ｃｏｎｔｒｏｌ_１〜／ｃｏｎｔｒｏｌ_ｎ
により、前記ビット線対（ＢＬ、／ＢＬ）、（３４、／
３４）、（３５、／３５）の前記メモリセルアレイ３３
の上部に配列された感知増幅器３１−１に連結されるビ
ット線対３４、／３４の隣接するビット線セグメントを
連結するための第１パストランジスタ対（Ｎ３１、Ｎ４
１）〜（Ｎ３ｎ〜Ｎ４ｎ）と、第２制御信号／ｃｏｎｔ
ｒｏｌ_１〜／ｃｏｎｔｒｏｌ_ｎ）により、前記メモリ
セルアレイ３３の下部に配列された感知増幅器３１−２
に連結するビット線対３５、／３５の隣接するビット線
セグメントを連結するための第２パストランジスタ対
（Ｎ５１、Ｎ６１）〜（Ｎ５ｎ〜Ｎ６ｎ）とからなる。
【００４６】また、本発明の他の実施例に係るメモリ素
子は、前記連結手段３６のパストランジスタ対（Ｎ３１
〜Ｎ４１）〜（Ｎ３ｎ〜Ｎ４ｎ）、（Ｎ５１〜Ｎ６１）
〜（Ｎ５ｎ〜Ｎ６ｎ）を制御するための多数の制御信号
対（ｃｏｎｔｒｏｌ_１、／ｃｏｎｔｒｏｌ_１）〜（ｃ
ｏｎｔｒｏｌ_ｎ、／ｃｏｎｔｒｏｌ_ｎ）を発生するた
めの制御回路３２をさらに備える。
子は、前記連結手段３６のパストランジスタ対（Ｎ３１
〜Ｎ４１）〜（Ｎ３ｎ〜Ｎ４ｎ）、（Ｎ５１〜Ｎ６１）
〜（Ｎ５ｎ〜Ｎ６ｎ）を制御するための多数の制御信号
対（ｃｏｎｔｒｏｌ_１、／ｃｏｎｔｒｏｌ_１）〜（ｃ
ｏｎｔｒｏｌ_ｎ、／ｃｏｎｔｒｏｌ_ｎ）を発生するた
めの制御回路３２をさらに備える。
【００４７】本発明の他の実施例に係る制御信号３２
は、図５に示すように、メモリセルアレイ３３の多数の
セル領域３３−１〜３３−ｎのうちの該セル領域を選択
するための信号ＣＲＳ２〜ＣＲＳｎ+１を入力とし、そ
れぞれ制御信号対を連結手段３６の各手段３６−１〜３
６−ｎに発生する多数の制御手段３２−１〜３２−ｎ+
１を備える。
は、図５に示すように、メモリセルアレイ３３の多数の
セル領域３３−１〜３３−ｎのうちの該セル領域を選択
するための信号ＣＲＳ２〜ＣＲＳｎ+１を入力とし、そ
れぞれ制御信号対を連結手段３６の各手段３６−１〜３
６−ｎに発生する多数の制御手段３２−１〜３２−ｎ+
１を備える。
【００４８】前記制御手段３２−１〜３２−ｎ+１のう
ち、ｃｏｎｔｒｏｌ_ｎ、／ｃｏｎｔｒｏｌ_ｎを発生す
るための制御手段３２−ｎ+１は、最終セル領域３３−
ｎを選択するための信号ＣＲＳｎ+１と０Ｖの接地信号
を二入力とし、制御信号対のうちの第１制御信号ｃｏｎ
ｔｒｏｌ_ｎを発生するノアゲートＮ３ｎ+１と、前記ノ
アゲートＮ３ｎ+１の出力を反転させて第２制御信号／
ｃｏｎｔｒｏｌ_ｎを発生する反転ゲートＩ３ｎ+１とを
備える。
ち、ｃｏｎｔｒｏｌ_ｎ、／ｃｏｎｔｒｏｌ_ｎを発生す
るための制御手段３２−ｎ+１は、最終セル領域３３−
ｎを選択するための信号ＣＲＳｎ+１と０Ｖの接地信号
を二入力とし、制御信号対のうちの第１制御信号ｃｏｎ
ｔｒｏｌ_ｎを発生するノアゲートＮ３ｎ+１と、前記ノ
アゲートＮ３ｎ+１の出力を反転させて第２制御信号／
ｃｏｎｔｒｏｌ_ｎを発生する反転ゲートＩ３ｎ+１とを
備える。
【００４９】前記制御手段３２−１〜３２−ｎ+１のう
ち、（ｃｏｎｔｒｏｌ_１、／ｃｏｎｔｒｏｌ_１）〜
（ｃｏｎｔｒｏｌ_ｎ−１、／ｃｏｎｔｒｏｌ_ｎ−１）
を発生するための残りの制御手段３２−１〜３２−ｎ
は、該セル領域を選択するための信号と、その次の制御
手段３２−２〜３２−ｎ+１からの制御信号対のうちの
第１制御信号（ｃｏｎｔｒｏｌ_２、／ｃｏｎｔｒｏｌ_
２）〜（ｃｏｎｔｒｏｌ_ｎ、／ｃｏｎｔｒｏｌ_ｎ）と
を入力とし、該セル領域を選択するための制御信号対の
うちの第１制御信号ｃｏｎｔｒｏｌ_１、／ｃｏｎｔｒ
ｏｌ_ｎ−１を発生するためのノアゲートＮ３２〜Ｎ３
ｎと、前記ノアゲートＮ３２〜Ｎ３ｎの出力を反転させ
て第２制御信号／ｃｏｎｔｒｏｌ_１、／ｃｏｎｔｒｏ
ｌ_ｎ−１を発生する反転ゲートＩ３２〜Ｉ３ｎ+１とを
備える。
ち、（ｃｏｎｔｒｏｌ_１、／ｃｏｎｔｒｏｌ_１）〜
（ｃｏｎｔｒｏｌ_ｎ−１、／ｃｏｎｔｒｏｌ_ｎ−１）
を発生するための残りの制御手段３２−１〜３２−ｎ
は、該セル領域を選択するための信号と、その次の制御
手段３２−２〜３２−ｎ+１からの制御信号対のうちの
第１制御信号（ｃｏｎｔｒｏｌ_２、／ｃｏｎｔｒｏｌ_
２）〜（ｃｏｎｔｒｏｌ_ｎ、／ｃｏｎｔｒｏｌ_ｎ）と
を入力とし、該セル領域を選択するための制御信号対の
うちの第１制御信号ｃｏｎｔｒｏｌ_１、／ｃｏｎｔｒ
ｏｌ_ｎ−１を発生するためのノアゲートＮ３２〜Ｎ３
ｎと、前記ノアゲートＮ３２〜Ｎ３ｎの出力を反転させ
て第２制御信号／ｃｏｎｔｒｏｌ_１、／ｃｏｎｔｒｏ
ｌ_ｎ−１を発生する反転ゲートＩ３２〜Ｉ３ｎ+１とを
備える。
【００５０】前記の様な構造を持つメモリ素子の動作に
ついて説明する。前記セル領域を選択するための信号
は、基本的にメモリセルアレイがｍ個のセル領域に分か
れると、ローアドレスの上位ｉ個を利用して２ｉ＝ｍに
なるようにｉを設定することになる。
ついて説明する。前記セル領域を選択するための信号
は、基本的にメモリセルアレイがｍ個のセル領域に分か
れると、ローアドレスの上位ｉ個を利用して２ｉ＝ｍに
なるようにｉを設定することになる。
【００５１】ｉ個のローアドレスを利用してデコードす
ると、すべて２ｉのデコードされた信号が形成され、こ
の２ｉ＝ｍ個がセル領域を選択するための信号として用
いられる。
ると、すべて２ｉのデコードされた信号が形成され、こ
の２ｉ＝ｍ個がセル領域を選択するための信号として用
いられる。
【００５２】セル領域ｋ（３３−ｋ）でワード線がイネ
ーブルされると、セル領域ｋ（３３−ｋ）を選択するた
めの信号ＣＲＳｋだけハイ状態となり、残りのセル領域
選択信号（ＣＲＳ２〜ＣＲＳｋ−１）、（ＣＲＳｋ+１
〜ＣＲＳｎ+１）はロー状態となる。
ーブルされると、セル領域ｋ（３３−ｋ）を選択するた
めの信号ＣＲＳｋだけハイ状態となり、残りのセル領域
選択信号（ＣＲＳ２〜ＣＲＳｋ−１）、（ＣＲＳｋ+１
〜ＣＲＳｎ+１）はロー状態となる。
【００５３】これにより、複数の制御信号対（ｃｏｎｔ
ｒｏｌ_１、／ｃｏｎｔｒｏｌ_１）〜（ｃｏｎｔｒｏｌ
_ｎ、／ｃｏｎｔｒｏｌ_ｎ）のうち、第１制御信号ｃｏ
ｎｔｒｏｌ_１〜ｃｏｎｔｒｏｌ_ｋはハイ状態、残りの
第１制御信号ｃｏｎｔｒｏｌ_ｋ+１〜ｃｏｎｔｒｏｌ_
ｎはロー状態となる。また、第２制御信号／ｃｏｎｔｒ
ｏｌ_１〜／ｃｏｎｔｒｏｌ_ｋはロー状態、残りの第２
制御信号／ｃｏｎｔｒｏｌ_ｋ+１〜／ｃｏｎｔｒｏｌ_
ｎはＶｐｐのハイ状態となる。
ｒｏｌ_１、／ｃｏｎｔｒｏｌ_１）〜（ｃｏｎｔｒｏｌ
_ｎ、／ｃｏｎｔｒｏｌ_ｎ）のうち、第１制御信号ｃｏ
ｎｔｒｏｌ_１〜ｃｏｎｔｒｏｌ_ｋはハイ状態、残りの
第１制御信号ｃｏｎｔｒｏｌ_ｋ+１〜ｃｏｎｔｒｏｌ_
ｎはロー状態となる。また、第２制御信号／ｃｏｎｔｒ
ｏｌ_１〜／ｃｏｎｔｒｏｌ_ｋはロー状態、残りの第２
制御信号／ｃｏｎｔｒｏｌ_ｋ+１〜／ｃｏｎｔｒｏｌ_
ｎはＶｐｐのハイ状態となる。
【００５４】したがって、連結手段３６−１〜３６−ｋ
のパストランジスタ対のうち、前記メモリセルアレイ３
３の上部に配列された感知増幅器３１−１に連結するビ
ット線対３４、／３４のビット線セグメント対（３４−
１〜３４−ｋ−１）、（／３４−１〜／３４−ｋ−１）
を連結するためのパストランジスタ対（Ｎ３１、Ｎ４
１）〜（Ｎ３ｋ、Ｎ４ｋ）は、第１制御信号（ｃｏｎｔ
ｒｏｌ_１〜ｃｏｎｔｒｏｌ_ｋ−１）によりターンオン
し、ビット線セグメント対（３４−ｋ〜３４−ｎ）、
（／３４−ｋ〜／３４−ｎ）を連結するためのパストラ
ンジスタ対（Ｎ３ｋ+１、Ｎ４ｋ+１）〜（Ｎ３ｎ−ｌ、
Ｎ４ｎ−１）は、第１制御信号（ｃｏｎｔｒｏｌ_ｋ〜
ｃｏｎｔｒｏｌ_ｎ）によりターンオフする。一方、連
結手段３６−１〜３６−ｋのパストランジスタ対のう
ち、前記メモリセルアレイ３３の下部に配列された感知
増幅器３１−２に連結するビット線対３５、／３５のビ
ット線セグメント対（３５−１〜３５−ｋ）、（／３５
−１〜／３５−ｋ）を連結するためのパストランジスタ
（Ｎ５１、Ｎ６１）〜（Ｎ５ｋ、Ｎ６ｋ）は、第２制御
信号（／ｃｏｎｔｒｏｌ_１〜／ｃｏｎｔｒｏｌ_ｋ）に
よりターンオフし、ビット線セグメント（３５−ｋ〜３
５−ｎ）、（／３５−ｋ〜３５−ｎ）を連結するための
パストランジスタ対（Ｎ５ｋ+１、Ｎ６ｋ+１）〜（Ｎ５
ｎ−ｌ、Ｎ６ｎ−１）は、第２制御信号（／ｃｏｎｔｒ
ｏｌ_ｋ〜／ｃｏｎｔｒｏｌ_ｎ）によりターンオンす
る。
のパストランジスタ対のうち、前記メモリセルアレイ３
３の上部に配列された感知増幅器３１−１に連結するビ
ット線対３４、／３４のビット線セグメント対（３４−
１〜３４−ｋ−１）、（／３４−１〜／３４−ｋ−１）
を連結するためのパストランジスタ対（Ｎ３１、Ｎ４
１）〜（Ｎ３ｋ、Ｎ４ｋ）は、第１制御信号（ｃｏｎｔ
ｒｏｌ_１〜ｃｏｎｔｒｏｌ_ｋ−１）によりターンオン
し、ビット線セグメント対（３４−ｋ〜３４−ｎ）、
（／３４−ｋ〜／３４−ｎ）を連結するためのパストラ
ンジスタ対（Ｎ３ｋ+１、Ｎ４ｋ+１）〜（Ｎ３ｎ−ｌ、
Ｎ４ｎ−１）は、第１制御信号（ｃｏｎｔｒｏｌ_ｋ〜
ｃｏｎｔｒｏｌ_ｎ）によりターンオフする。一方、連
結手段３６−１〜３６−ｋのパストランジスタ対のう
ち、前記メモリセルアレイ３３の下部に配列された感知
増幅器３１−２に連結するビット線対３５、／３５のビ
ット線セグメント対（３５−１〜３５−ｋ）、（／３５
−１〜／３５−ｋ）を連結するためのパストランジスタ
（Ｎ５１、Ｎ６１）〜（Ｎ５ｋ、Ｎ６ｋ）は、第２制御
信号（／ｃｏｎｔｒｏｌ_１〜／ｃｏｎｔｒｏｌ_ｋ）に
よりターンオフし、ビット線セグメント（３５−ｋ〜３
５−ｎ）、（／３５−ｋ〜３５−ｎ）を連結するための
パストランジスタ対（Ｎ５ｋ+１、Ｎ６ｋ+１）〜（Ｎ５
ｎ−ｌ、Ｎ６ｎ−１）は、第２制御信号（／ｃｏｎｔｒ
ｏｌ_ｋ〜／ｃｏｎｔｒｏｌ_ｎ）によりターンオンす
る。
【００５５】したがって、パストランジスタ対のうち、
前記メモリセルアレイ３３の上部に配列された感知増幅
器３１−１に連結するビット線対３４、／３４のための
第１制御信号ｃｏｎｔｒｏｌ_１〜ｃｏｎｔｒｏｌ_ｋ−
１にはＶｐｐ、その次の第２制御信号ｃｏｎｔｒｏｌ_
ｋ〜ｃｏｎｔｒｏｌ_ｎには０Ｖの電圧が印加され、下
部センスアンプ３１−２が連結したビット線対３５、／
３５のための制御信号／ｃｏｎｔｒｏｌ_１〜／ｃｏｎ
ｔｒｏｌ_ｋ−１には０Ｖ、その次制御信号／ｃｏｎｔ
ｒｏｌ_ｋ〜／ｃｏｎｔｒｏｌ_ｎにはＶｐｐの電圧が印
加される。
前記メモリセルアレイ３３の上部に配列された感知増幅
器３１−１に連結するビット線対３４、／３４のための
第１制御信号ｃｏｎｔｒｏｌ_１〜ｃｏｎｔｒｏｌ_ｋ−
１にはＶｐｐ、その次の第２制御信号ｃｏｎｔｒｏｌ_
ｋ〜ｃｏｎｔｒｏｌ_ｎには０Ｖの電圧が印加され、下
部センスアンプ３１−２が連結したビット線対３５、／
３５のための制御信号／ｃｏｎｔｒｏｌ_１〜／ｃｏｎ
ｔｒｏｌ_ｋ−１には０Ｖ、その次制御信号／ｃｏｎｔ
ｒｏｌ_ｋ〜／ｃｏｎｔｒｏｌ_ｎにはＶｐｐの電圧が印
加される。
【００５６】このようにして、上部センスアンプに連結
したビット線３４、／３４を分けるＮＭＯＳパストラン
ジスタ対のうち、Ｎ３１、Ｎ４１〜Ｎ３ｋ−１、Ｎ４ｋ
−１はターン−オンし、Ｎ３ｋ、Ｎ４ｋ〜Ｎ３ｎ−１、
Ｎ４ｎ−１はターン−オフし、下部センスアンプ３１−
２に連結したビット線３５、／３５を分けるＮＭＯＳパ
ストランジスタ対のうち、Ｎ５１、Ｎ６１〜Ｎ５ｋ−
１、Ｎ６ｋ−１はターン−オフし、Ｎ５ｋ、Ｎ６ｋ〜Ｎ
５ｎ−１、Ｎ６ｎ−１はターン−オンする。
したビット線３４、／３４を分けるＮＭＯＳパストラン
ジスタ対のうち、Ｎ３１、Ｎ４１〜Ｎ３ｋ−１、Ｎ４ｋ
−１はターン−オンし、Ｎ３ｋ、Ｎ４ｋ〜Ｎ３ｎ−１、
Ｎ４ｎ−１はターン−オフし、下部センスアンプ３１−
２に連結したビット線３５、／３５を分けるＮＭＯＳパ
ストランジスタ対のうち、Ｎ５１、Ｎ６１〜Ｎ５ｋ−
１、Ｎ６ｋ−１はターン−オフし、Ｎ５ｋ、Ｎ６ｋ〜Ｎ
５ｎ−１、Ｎ６ｎ−１はターン−オンする。
【００５７】この様に形成されたパスを通してデータが
感知される場合、必要なチャージ量を見ると、 Ｎｏ_ｃｏｌ／２ * Ｖｃｃ／２ * Ｃｂ * ｋ／（ｎ+
１） + Ｎｏ_ｃｏｌ／２*Ｖｃｃ／２ * Ｃｂ * （ｎ−
ｋ+２）／（ｎ+１） 前記のように、本発明は従来のメモリセルアレイ配列方
法に比べて、感知電流が（ｎ+２）／（２ｎ+２）で低減
することが分かる。
感知される場合、必要なチャージ量を見ると、 Ｎｏ_ｃｏｌ／２ * Ｖｃｃ／２ * Ｃｂ * ｋ／（ｎ+
１） + Ｎｏ_ｃｏｌ／２*Ｖｃｃ／２ * Ｃｂ * （ｎ−
ｋ+２）／（ｎ+１） 前記のように、本発明は従来のメモリセルアレイ配列方
法に比べて、感知電流が（ｎ+２）／（２ｎ+２）で低減
することが分かる。
【００５８】参考までに、イネーブルされた領域で各セ
ンスアンプにデータが入力される通路を見れば、上部の
センスアンプに入力されるデータは、イネーブルされた
セル領域からその上のセル領域まで読出されるもので、
下部のセンスアンプに入力されるデータはイネーブルさ
れた領域からその下の領域までである。
ンスアンプにデータが入力される通路を見れば、上部の
センスアンプに入力されるデータは、イネーブルされた
セル領域からその上のセル領域まで読出されるもので、
下部のセンスアンプに入力されるデータはイネーブルさ
れた領域からその下の領域までである。
【００５９】
【発明の効果】以上、詳細に説明したように、本発明
は、メモリセルアレイでビット線を上下に分け、感知に
関与しない部分にセンスアンプへのパスを形成するよう
にし、ビット線キャパシタンスを低減させることによ
り、感知時に消耗される感知電流を低減することができ
るという効果がある。
は、メモリセルアレイでビット線を上下に分け、感知に
関与しない部分にセンスアンプへのパスを形成するよう
にし、ビット線キャパシタンスを低減させることによ
り、感知時に消耗される感知電流を低減することができ
るという効果がある。
【００６０】なお、本発明は前記実施例に限定されず、
本発明の技術的要旨から逸脱しない範囲内で多様に変形
・実施が可能であるのは言うまでもない。
本発明の技術的要旨から逸脱しない範囲内で多様に変形
・実施が可能であるのは言うまでもない。
【図１】従来のメモリ素子において、メモリセルアレイ
と感知増幅器の配列構造を示す図である。
と感知増幅器の配列構造を示す図である。
【図２】本発明の一実施例に係るメモリ素子において、
ビット線対を２個のビット線セグメントに分割した場合
メモリセルアレイと感知増幅器の配列構造を示す図であ
る。
ビット線対を２個のビット線セグメントに分割した場合
メモリセルアレイと感知増幅器の配列構造を示す図であ
る。
【図３】図２のメモリ素子の動作のためのタイミング図
である。
である。
【図４】本発明の他の実施例に係るメモリ素子におい
て、ビット線対を多数のセグメントに分割した場合の感
知増幅器とメモリセルアレイの配列構造を示す図であ
る。
て、ビット線対を多数のセグメントに分割した場合の感
知増幅器とメモリセルアレイの配列構造を示す図であ
る。
【図５】図４のメモリ素子において、制御回路の詳細図
である。
である。
２３ メモリセルアレイ ２３−１、２３−２ セル領域 ２１−１、２１−２ 感知増幅器 ＢＬ、／ＢＬ ビット線 ２４−１、２４−２、／２４−１、／２４−２、２５−
１、２５−２、／２５−１、／２５−２ビット線セグメ
ント ２６ 連結手段
１、２５−２、／２５−１、／２５−２ビット線セグメ
ント ２６ 連結手段
Claims (13)
- 【請求項１】 複数のセル領域に分割されるメモリセル
アレイと；前記メモリセルアレイの上部に配列した複数
の第１感知増幅器、及び前記メモリセルアレイの下部に
配列した複数の第２感知増幅器から構成された感知増幅
部と；それぞれが前記複数の感知増幅器に連結され、複
数のビット線セグメント対に分割される複数のビット線
対と；分割されたビット線セグメント対のそれぞれを、
制御信号対により該感知増幅器と連結或いは遮断するた
めの連結手段とを備えることを特徴とする感知電流の消
耗を低減しうる半導体メモリ装置。 - 【請求項２】 前記連結手段は、隣接する各ビット線セ
グメント対との間に連結され、前記制御信号対により制
御されて、前記ビット線セグメント対を該感知増幅器に
連結するための複数の手段からなることを特徴とする感
知電流の消耗を低減しうる半導体メモリ装置。 - 【請求項３】 前記連結手段の複数の手段は、それぞれ
前記制御信号対により制御されるパストランジスタ対か
らなることを特徴とする感知電流の消耗を低減しうる半
導体メモリ装置。 - 【請求項４】 前記連結手段において、パストランジス
タ対は、 前記制御信号対のうちの第１制御信号により制御され
て、前記複数の第１感知増幅器に該ビット線セグメント
対を連結するための第１パストランジスタ対と；前記制
御信号対のうちの第２制御信号により制御されて、前記
複数の第２感知増幅器に該ビット線セグメント対を連結
するための第２パストランジスタ対とからなることを特
徴とする感知電流の消耗を低減しうる半導体メモリ装
置。 - 【請求項５】 複数のセル領域のうちの該セル領域を選
択するための複数のセル領域選択信号を入力し、前記連
結手段にて複数の制御信号対を発生するための制御回路
をさらに備えることを特徴とする感知電流の消耗を低減
しうる半導体メモリ装置。 - 【請求項６】 前記制御回路は、複数のセル領域のうち
の該セル領域を選択するためのセル領域選択信号を入力
し、前記連結手段の各手段にて該制御信号対を発生する
ための複数の制御手段を備えることを特徴とする感知電
流の消耗を低減しうる半導体メモリ装置。 - 【請求項７】 前記複数の制御手段の最終制御手段は、 複数のセル領域選択信号のうちの該セル領域選択信号と
接地信号を二入力とし、最終制御信号対のうちの第１制
御信号を発生するための第１ノアゲートと；前記第１ノ
アゲートの出力を反転させて最終制御信号対のうちの第
２制御信号を発生するための第１反転ゲートとを備える
ことを特徴とする感知電流の消耗を低減しうる半導体メ
モリ装置。 - 【請求項８】 前記複数の制御手段の残りの制御手段
は、 複数のセル領域選択信号のうちの該セル領域選択信号と
次の制御手段から発生した第１制御信号とを二入力と
し、第１制御信号を発生する第２ノアゲートと；前記第
２ノアゲートの出力を反転させて第２制御信号を発生す
るための第２反転ゲートとを備えることを特徴とする感
知電流の消耗を低減しうる半導体メモリ装置。 - 【請求項９】 メモリセルアレイの複数のセル領域の一
つがセル領域選択信号により選択されると、前記制御回
路の複数の制御手段のうちの第１制御手段から前記選択
されたセル領域に対応する制御手段までの制御信号対の
うち、第１制御信号はイネーブルされ、第２制御信号は
ディセーブルされ、残りの制御手段から発生される制御
信号対のうち、第１制御信号はディセーブルされ、第２
制御信号はイネーブルされることを特徴とする感知電流
の消耗を低減しうる半導体メモリ装置。 - 【請求項１０】 メモリセルアレイの複数のセル領域の
一つがセル領域選択信号により選択されると、前記複数
の第１感知増幅器に連結するビット線対の場合、複数の
連結手段のうちの第１連結手段から前記選択されたセル
領域に対応する連結手段までのパストランジスタ対のう
ち、第１パストランジスタ対は該制御手段から発生する
イネーブル状態の第１制御信号によりターンオンされ、
残りの連結手段のパストランジスタ対のうち、第１パス
トランジスタ対は該制御手段から発生するディセーブル
状態の第１制御信号によりターンオンされることを特徴
とする感知電流の消耗を低減しうる半導体メモリ装置。 - 【請求項１１】 メモリセルアレイの複数のセル領域の
一つがセル領域選択信号により選択されると、前記複数
の第２感知増幅器に連結するビット線対の場合、複数の
連結手段のうちの第１連結手段から前記選択されたセル
領域に対応する連結手段までのパストランジスタ対のう
ち、第２パストランジスタ対は該制御手段から発生する
ディセーブル状態の第２制御信号によりターンオンさ
れ、残りの連結手段のパストランジスタ対のうち、第２
パストランジスタ対は該制御手段から発生するイネーブ
ル状態の第２制御信号によりターンオンされることを特
徴とする請求項１０記載の感知電流の消耗を低減しうる
半導体メモリ装置。 - 【請求項１２】 複数のセル領域に分割されるメモリセ
ルアレイと；前記メモリセルアレイの上部に配列した複
数の第１感知増幅器、及び前記メモリセルアレイの下部
に配列した複数の第２感知増幅器から構成された感知増
幅部と；それぞれが前記複数の感知増幅器に連結し、複
数のビット線セグメント対に分割される複数のビット線
対と；分割されたビット線セグメント対のそれぞれを、
制御信号対により該感知増幅器と連結或いは遮断するた
めの連結手段と；複数のセル領域のうちの該セル領域を
選択するための複数のセル領域選択信号を入力し、前記
連結手段にて複数の制御信号対を発生するための制御回
路とを備えることを特徴とする感知電流の消耗を低減し
うる半導体メモリ装置。 - 【請求項１３】 複数のセル領域に分割されるメモリセ
ルアレイと；前記メモリセルアレイの上部に配列した複
数の第１感知増幅器、及び前記メモリセルアレイの下部
に配列した複数の第２感知増幅器から構成された感知増
幅部と；それぞれが前記複数の感知増幅器に連結し、複
数のビット線セグメント対に分割される複数のビット線
対と；分割されたビット線セグメント対のそれぞれを、
制御信号対により該感知増幅器と連結或いは遮断するた
めの連結手段と；複数のセル領域のうちの該セル領域を
選択するための複数のセル領域選択信号を入力し、前記
連結手段にて複数の制御信号対を発生するための制御回
路とを備え、 前記連結手段は、隣接する各ビット線セグメント対との
間に連結し、前記制御信号対により制御されて、前記ビ
ット線セグメント対を該感知増幅器に連結するための複
数の手段からなり、それぞれの手段は、前記制御信号対
のうちの第１制御信号により制御されて、前記複数の第
１感知増幅器に該ビット線セグメント対を連結するため
の第１パストランジスタ対と、前記制御信号対のうちの
第２制御信号により制御されて、前記複数の第２感知増
幅器に該ビット線セグメント対を連結するための第２パ
ストランジスタ対とからなり、前記制御回路は、複数の
セル領域のうちの該セル領域を選択するための複数のセ
ル領域選択信号を入力し、前記連結手段の各手段にて該
制御信号対を発生するための複数の制御手段を備え、 前記複数の第１感知増幅器に連結するビット線対の場
合、複数の連結手段のうちの第１連結手段から前記選択
されたセル領域に対応する連結手段までのパストランジ
スタ対のうち、第１パストランジスタ対は該制御手段か
ら発生する第１制御信号によりターンオンされ、残りの
連結手段のパストランジスタ対のうち、第１パストラン
ジスタ対は該制御手段から発生する第１制御信号により
ターンオンされ、 前記複数の第２感知増幅器に連結するビット線対の場
合、複数の連結手段のうちの第１連結手段から前記選択
されたセル領域に対応する連結手段までのパストランジ
スタ対のうち、第２パストランジスタ対は該制御手段か
ら発生する第２制御信号によりターンオンされ、残りの
連結手段のパストランジスタ対のうち、第２パストラン
ジスタ対は該制御手段から発生する第２制御信号により
ターンオンされることを特徴とする感知電流の消耗を低
減しうる半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980024910A KR100335267B1 (ko) | 1998-06-29 | 1998-06-29 | 센싱전류의소모를줄이는반도체메모리장치 |
| KR1998/P24910 | 1998-06-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000040356A true JP2000040356A (ja) | 2000-02-08 |
| JP3803691B2 JP3803691B2 (ja) | 2006-08-02 |
Family
ID=19541429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18430399A Expired - Fee Related JP3803691B2 (ja) | 1998-06-29 | 1999-06-29 | 感知電流の消耗を低減しうる半導体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6169697B1 (ja) |
| JP (1) | JP3803691B2 (ja) |
| KR (1) | KR100335267B1 (ja) |
| TW (1) | TW432384B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7313023B2 (en) * | 2005-03-11 | 2007-12-25 | Sandisk Corporation | Partition of non-volatile memory array to reduce bit line capacitance |
| KR100742278B1 (ko) * | 2005-11-23 | 2007-07-24 | 삼성전자주식회사 | 향상된 동작 속도 및 듀얼 프로그램 기능을 갖는 낸드플래시 메모리 장치 |
| KR20130057855A (ko) * | 2011-11-24 | 2013-06-03 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| US8988917B2 (en) * | 2012-11-15 | 2015-03-24 | Sandisk Technologies Inc. | Bit line resistance compensation |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE33694E (en) | 1984-07-26 | 1991-09-17 | Texas Instruments Incorporated | Dynamic memory array with segmented bit lines |
| US4658377A (en) | 1984-07-26 | 1987-04-14 | Texas Instruments Incorporated | Dynamic memory array with segmented bit lines |
| US4908797A (en) | 1984-07-26 | 1990-03-13 | Texas Instruments Incorporated | Dynamic memory array with quasi-folded bit lines |
| US4704705A (en) | 1985-07-19 | 1987-11-03 | Texas Instruments Incorporated | Two transistor DRAM cell and array |
| US5214601A (en) | 1986-12-11 | 1993-05-25 | Mitsubishi Denki Kabushiki Kaisha | Bit line structure for semiconductor memory device including cross-points and multiple interconnect layers |
| US5222047A (en) | 1987-05-15 | 1993-06-22 | Mitsubishi Denki Kabushiki Kaisha | Method and apparatus for driving word line in block access memory |
| US4807195A (en) | 1987-05-18 | 1989-02-21 | International Business Machines Corporation | Apparatus and method for providing a dual sense amplifier with divided bit line isolation |
| CA1314990C (en) | 1988-12-05 | 1993-03-23 | Richard C. Foss | Addressing for large dynamic ram |
| DE69121503T2 (de) * | 1990-09-29 | 1997-02-13 | Nec Corp | Halbleiterspeicheranordnung mit einer rauscharmen Abfühlstruktur |
| US5594704A (en) * | 1992-04-27 | 1997-01-14 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device |
| JP3393923B2 (ja) | 1994-06-01 | 2003-04-07 | 三菱電機株式会社 | 半導体記憶装置 |
| JP3277108B2 (ja) | 1995-10-31 | 2002-04-22 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Ｄｒａｍアレイ |
| US5671188A (en) | 1996-06-26 | 1997-09-23 | Alliance Semiconductor Corporation | Random access memory having selective intra-bank fast activation of sense amplifiers |
| JPH10162580A (ja) | 1996-11-29 | 1998-06-19 | Mitsubishi Electric Corp | スタティック型半導体記憶装置とその動作方法 |
-
1998
- 1998-06-29 KR KR1019980024910A patent/KR100335267B1/ko not_active IP Right Cessation
-
1999
- 1999-06-25 TW TW088110773A patent/TW432384B/zh not_active IP Right Cessation
- 1999-06-28 US US09/340,359 patent/US6169697B1/en not_active Expired - Lifetime
- 1999-06-29 JP JP18430399A patent/JP3803691B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6169697B1 (en) | 2001-01-02 |
| KR100335267B1 (ko) | 2002-09-25 |
| TW432384B (en) | 2001-05-01 |
| KR20000003648A (ko) | 2000-01-25 |
| JP3803691B2 (ja) | 2006-08-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
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|
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|
| A601 | Written request for extension of time |
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|
| RD02 | Notification of acceptance of power of attorney |
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