JPH0750090A - ダイナミックメモリ - Google Patents

ダイナミックメモリ

Info

Publication number
JPH0750090A
JPH0750090A JP6108175A JP10817594A JPH0750090A JP H0750090 A JPH0750090 A JP H0750090A JP 6108175 A JP6108175 A JP 6108175A JP 10817594 A JP10817594 A JP 10817594A JP H0750090 A JPH0750090 A JP H0750090A
Authority
JP
Japan
Prior art keywords
line
cells
row
capacitor
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP6108175A
Other languages
English (en)
Inventor
Michel Harrand
ミッシェル・アラン
Michel Runtz
ミッシェル・ルンツ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SA
Original Assignee
SGS Thomson Microelectronics SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SGS Thomson Microelectronics SA filed Critical SGS Thomson Microelectronics SA
Publication of JPH0750090A publication Critical patent/JPH0750090A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4099—Dummy cell treatment; Reference voltage generators

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 【目的】 その構成を修正することなくいかなる技術に
も用いることができる基準セルを含むダイナミックメモ
リセルを提供する。 【構成】 ダイナミックメモリは列単位でビット線へ、
かつ行単位で選択ラインへ接続されるキャパシタを含む
複数個のセルを備える。１つの偶数行および１つの奇数
行は基準セルを含み、その他の行のセルはメモリセルで
ある。基準セルのキャパシタの値はメモリセルのキャパ
シタの値と同じである。偶数行のメモリセルの読出の前
に、基準セルの奇数行の選択ラインを選択ラインと同じ
容量を有するエレメントに接続する手段がまた設けられ
る。このエレメントは基準セルの奇数行の選択ラインと
反対の状態にプリチャージされる。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】本発明はダイナミックメモリに関し、よ
り特定的には、ダミーセルまたは基準セルを含むダイナ
ミックメモリに関する。
【０００２】
【関連技術の説明】図１は複数個のメモリセルを含むダ
イナミックメモリの一部を表わし、各メモリセルは接地
などの基準電位との間のキャパシタＣをビットラインＢ
ＬまたはＢＬ′と接続するＮチャネルＭＯＳトランジス
タＭＮまたはＭＮ′を含む。これらのセルはビットライ
ンＢＬおよびＢＬ′に対応して列状にまたは行状に配置
される。列は１対ごとにグループ分けされる。本明細書
中では「偶数」エレメントとは対のうちの列に関するエ
レメントを表わし、「奇数」エレメントとはその対のう
ちの他方の列に関するエレメントを表わす。
【０００３】セルの偶数行は偶数ビット線ＢＬにのみ接
続されるセルＭＮ／Ｃを含む。セルの奇数行は奇数ビッ
ト線ＢＬ′にのみ接続されるセルＭＮ′／Ｃを含む。行
のトランジスタＭＮまたはＭＮ′のゲートは、それぞれ
選択線ＲＷまたはＲＷ′に接続される。
【０００４】１対の列、ＢＬ線およびＢＬ′線は、Ｐチ
ャネルＭＯＳトランジスタＭＰ１およびＭＰ１′を介し
てそれぞれ高電圧Ｖｄｄに接続され、かつＮチャネルＭ
ＯＳトランジスタＭＮ１およびＭＮ１′を介してそれぞ
れ接地に接続される。トランジスタＭＰ１およびＭＰ
１′のゲートはプリチャージラインＰに接続され、トラ
ンジスタＭＮ１およびＭＮ１′のゲートは書込線Ｗに接
続される。列の各対は列の対を選択するために特定の線
ＰおよびＷに接続される。さらに、ＢＬ線およびＢＬ′
線の各対はコンパレータ１０の入力に接続される。
【０００５】点線で囲った矩形１２の中にはいわゆるダ
ミーまたは基準偶数行セルおよび奇数行セルが示され
る。これらの基準セルは上述のセルと同一であるが、そ
の容量Ｃ／２はキャパシタＣの値の半分である。基準セ
ルの偶数行のトランジスタはＭＮＤとラベルを付けら
れ、そのゲートは選択線ＲＷＤに接続される。基準セル
の奇数行のトランジスタはＭＮＤ′とラベルを付けら
れ、そのゲートは選択線ＲＷＤ′に接続される。
【０００６】セルに「０」を書込むためには、対応する
列の対の対応するＲＷ線またはＲＷ′線およびＷ線が活
性化される。ＢＬ線およびＢＬ′線は０になり、能動化
されたセルのキャパシタＣは放電される。
【０００７】セルに「１」を書込むためには、対応する
列の対の対応するＲＷ線またはＲＷ′線およびＰ線が活
性化される。ＢＬ線およびＢＬ′線上の電圧はＶｄｄに
なり、能動化されたセルのキャパシタＣはトランジスタ
ＭＮまたはＭＮ′のほぼしきい値電圧である電圧Ｖｄｄ
に充電される。
【０００８】セルを読出す前に、基準セルの容量Ｃ／２
が放電される。これはセル中の一連の「０」を書込むこ
とによって行なわれる。
【０００９】その後、メモリセル、たとえば偶数セルを
読出すために、対応する列の対のＢＬ線およびＢＬ′線
が関連したＰ線を活性化することによって電圧Ｖｄｄに
まずプリチャージされる。ＢＬ線およびＢＬ′線は電圧
Ｖｄｄに上述のように充電される高値のキャパシタを有
する。その後、読出されるべき偶数セルを含む偶数行の
選択線ＲＷが奇数基準セルの選択線ＲＷＤ′と同時に活
性化される。このため、キャパシタＣはＢＬ線に接続さ
れ、キャパシタＣ／２はＢＬ′線に接続される。キャパ
シタＣ／２は先に放電されているため、電荷はＢＬ′線
から基準キャパシタＣ／２へ移される。ＢＬ′線の容量
はキャパシタＣ／２の値と比べると高く、この線上の電
圧は約１００ｍＶしか降下しない。
【００１０】読出されるべきセルのキャパシタＣが充電
されると、つまりセルが「１」であれば、ＢＬ線の状態
は変わらない。したがって、ＢＬ′線上の電圧はＢＬ線
上の電圧よりも低く、コンパレータ１０は読出されるセ
ルが「１」であることを示す第１の状態へと切換わる。
【００１１】読出されたセルのキャパシタＣが放電され
れば（セルが「０」）、電荷もまたＢＬ線からキャパシ
タＣへと移される。キャパシタＣの値は基準セルのキャ
パシタＣ／２の値の２倍であるため、ＢＬ線上の電圧降
下はＢＬ′線上の電圧降下の２倍の高さがある。したが
って、ＢＬ線上の電圧はＢＬ′線上の電圧よりも低くな
り、コンパレータ１０は読出されるセルが「０」である
ことを示す第２の状態へと切換わる。
【００１２】かかるダイナミックメモリの製造において
困難なことの１つは、キャパシタＣ対Ｃ／２の比を十分
に正確にすることである。ダイナミックメモリだけをつ
くるための技術では、研究および試験によってキャパシ
タＣおよびＣ／２のための設計ルールを確立することに
よりこの困難さを克服してきた。しかしながら、これら
のルールを異なる技術に適用すると、異なる結果が得ら
れ、キャパシタＣおよびＣ／２の値が近接することもあ
る。この状況は信号処理用回路などのメモリとして機能
することだけを意図しない様々な回路にダイナミックメ
モリを配置することを所望する場合には特に問題であ
る。なぜならこれらの様々な回路はキャパシタの同一の
設計ルールを適用することができない複数個の異なる技
術を用いて製造されるからである。
【００１３】
【発明の概要】本発明の目的は、その構造を修正するこ
となくいかなる技術にも使用することができる、基準セ
ルを含むダイナミックメモリを提供することである。
【００１４】これらのおよび他の目的は、基準セルのキ
ャパシタをメモリセルのキャパシタと同一の値を有する
キャパシタと取替え、かつ読出動作の前にこれらの基準
キャパシタに供給電圧の半分近くの電圧を荷電すること
によって達成される。本発明は、より特定的には、基準
キャパシタに所望される値を荷電するための特定の手段
を提供する。
【００１５】本発明は、より特定的には、ダイナミック
メモリを提供し、ダイナミックメモリは、列単位でビッ
ト線へ、かつ行単位で選択線へ接続されるキャパシタを
含む複数個のセルを備え、各列の対の偶数列はそれぞれ
偶数行のセルを含み、かつ各列の対の奇数列はそれぞれ
奇数行のセルを含み、このダイナミックメモリはさら
に、基準セルを含む偶数行および奇数行を備え、他の行
のセルはメモリセルであり、このダイナミックメモリは
さらに、読出の前にビット線を予め定められた状態にプ
リチャージするための手段と、読出の際にメモリセルの
偶数行の任意のものと同時に基準セルの奇数行を選択す
るための手段と、列の各対に関連づけられた列の対の２
つのビット線を受けるコンパレータとを備える。本発明
に従って、基準セルのキャパシタの値はメモリセルのキ
ャパシタの値と同じであり、偶数行のメモリセルを読出
す前に、基準セルの奇数行の選択線を選択線と同一の容
量を有するエレメントに接続するための手段がまた設け
られるが、このエレメントは基準セルの奇数行の選択線
の状態と反対の状態にプリチャージされる。
【００１６】本発明の一実施例に従って、上記エレメン
トは他の選択線と同じ特性を有するダミー選択線であ
る。
【００１７】本発明の一実施例に従って、メモリは基準
セルの各選択線をダミー選択線に接続するための２つの
第１のトランジスタと、ビット線がプリチャージされる
ときにこれらの第１のトランジスタのうちのいずれか１
つを制御するための手段とを含む。
【００１８】本発明の一実施例に従って、メモリは基準
セルのキャパシタを初期化するための第２のトランジス
タと、メモリセルの任意の偶数行が一旦選択されると、
基準セルの奇数行の第２のトランジスタを制御する手段
とを含む。
【００１９】本発明の一実施例に従って、メモリセルは
基準セルの各選択線ごとに、この選択線をアクティブ状
態またはインアクティブ状態にそれぞれ復帰させるため
の第３のトランジスタおよび第４のトランジスタと、メ
モリセルの偶数行が選択されるときに奇数行の第３のト
ランジスタを制御し、かつメモリセルの偶数行が一旦選
択されると奇数行の第４のトランジスタを制御する手段
とを含む。
【００２０】本発明の一実施例に従って、メモリはダミ
ー選択線をアクティブ状態に復帰させるための第５のト
ランジスタと、任意の行が選択されるとこの第５のトラ
ンジスタを制御する手段とを含む。
【００２１】本発明の上述の、および他の目的、特徴、
局面および利点は添付の図面を参照した場合に本発明の
以下の詳細な説明からより明白となるであろう。
【００２２】
【実施例】図２は図１の構成要素の幾つかを再び示し、
同一の参照符号が付される。本発明に従って、点線で書
いた矩形２０によって囲まれる各基準セルでは、キャパ
シタＣ／２は他のメモリセルの容量と同じ値を有するキ
ャパシタＣと取替えられている。同じ値を有するキャパ
シタを集積回路中に設置することは非常に簡単である。
一般には、キャパシタの形状とサイズが同じであるだけ
で十分である。
【００２３】基準セルの２本の選択ラインＲＷＤおよび
ＲＷＤ′にはラインＲＷＤおよびＲＷＤ′と同じ容量的
特性を有するダミー選択ラインＲＥＦが関連づけられ
る。このために、ラインＲＥＦはトランジスタＭＮＤお
よびＭＮＤ′と同一の未使用のトランジスタＭＲのゲー
トに接続される。トランジスタＭＲは列の各対ごとにラ
インＲＥＦ上に設けられる。トランジスタＭＲのドレイ
ンおよびソースは接地される。
【００２４】基準セルのキャパシタを値Ｖｄｄ／２に充
電するために、本発明ではまずこれらのキャパシタを放
電し、それからラインＲＥＦを電圧Ｖｄｄに充電し、そ
の後このラインＲＥＦを電位０に充電されるラインＲＷ
ＤまたはＲＷＤ′に接続する。ラインＲＥＦとラインＲ
ＷＤまたはＲＷＤ′との間では電荷が釣り合い、容量が
同じため各電圧はＶｄｄ／２に設定される。トランジス
タＭＮＤおよびＭＮＤ′はトランジスタフォロアとして
接続され、トランジスタＭＮＤおよびＭＮＤ′のしきい
値電圧に関係なく、それらのゲート電圧Ｖｄｄ／２が容
量Ｃに与えられる。
【００２５】電圧Ｖｄｄ／２は抵抗ブリッジを介してト
ランジスタＭＮＤまたはＭＮＤ′のゲートに与えられる
ことができる。しかしながら、ダイナミックメモリに用
いられる技術であるＭＯＳ技術では抵抗を設置すること
は面倒であり困難である。さらに、かかる抵抗ブリッジ
は様々な回路ごとに可変である予め定められていない定
常電流を消費し得る。ＣＭＯＳ技術では、定常電流の消
費を回避することが所望される。なぜなら欠陥のあるＣ
ＭＯＳ回路を検知する一手段として回路が休止状態で電
流を消費するかどうかを検知する方法があるからであ
る。
【００２６】基準セルはさらに、キャパシタＣに並列に
接続されるトランジスタ（偶数基準セルについてはＭ
Ｃ、奇数基準セルについてはＭＣ′とラベルを付けられ
る）を含む。トランジスタＭＣのゲートはクリアライン
ＣＬＲを介して制御され、トランジスタＭＣ′のゲート
はクリアラインＣＬＲ′を介して制御される。当然なが
ら、トランジスタＭＣおよびＭＣ′は制御するキャパシ
タＣの値に影響を及ぼしてはならない。このため、基準
セルのトランジスタＭＮおよびＭＣ（またはＭＮ′およ
びＭＣ′）は電極面に沿ってキャパシタＣの電極の両面
に配置される。
【００２７】図２はまたは様々な選択ラインを制御する
構成要素を示す。選択ラインＲＷおよびＲＷ′は従来は
トランジスタフォロア２２を介して制御され、ひいては
従来のデコード回路（図示せず）を介して制御される。
ラインＲＷＤはトランジスタＭＰ２を介して電圧Ｖｄｄ
に接続され、トランジスタＭＮ３を介して接地に接続さ
れる。トランジスタＭＰ２およびＭＮ３のゲートはそれ
ぞれラインＳ１およびラインＳ０によって制御される。
同様に、ラインＲＷＤ′はトランジスタＭＰ２′を介し
て高電圧Ｖｄｄに接続され、かつトランジスタＭＮ３′
を介して低電圧に接続される。トランジスタＭＰ２′お
よびＭＮ３′のゲートはそれぞれラインＳ１′およびラ
インＳ０′によって制御される。ダミー選択ラインＲＥ
Ｆは、ゲートがラインＳＲ１によって制御されるトラン
ジスタＭＰ４を介して高電圧Ｖｄｄに接続される。トラ
ンジスタＭＮ５はラインＲＷＤおよびラインＲＥＦを相
互接続し、かつトランジスタＭＮ５′はラインＲＷＤ′
およびラインＲＥＦを相互接続する。トランジスタＭＮ
５およびＭＮ５′のゲートはラインＳ1/2 およびライン
Ｓ1/2 ′によって制御される。
【００２８】図３は時間間隔ＴおよびＴ′の各々の間に
発生する２つの連続した読出サイクルの間の図２の回路
の様々なラインの状態を表わす。間隔Ｔは偶数セルの読
出サイクルに対応し、間隔Ｔ′は奇数セルの読出サイク
ルに対応する。
【００２９】本発明の一実施例に従って、基準セルが設
けられるダイナミックメモリ中のデータは偶数セルと奇
数セルとを交互に読出すことによって読出される。読出
サイクルはビット線ＢＬおよびビット線ＢＬ′のプリチ
ャージステップと実際の読出ステップとに区分される。
【００３０】プリチャージサイクルの間、間隔Ｔの初め
にはラインＰはアクティブレベル（「０」）にセットさ
れる。その結果、ビット線ＢＬおよびビット線ＢＬ′は
電圧Ｖｄｄに荷電される（ラインＢＬおよびラインＢ
Ｌ′の最初の状態は恣意的である）。
【００３１】このプリチャージ位相の間、ライン
Ｓ1/2 ′もまた活性化され、このラインはダミー選択ラ
インＲＥＦおよび選択ラインＲＷＤ′と相関する。最初
は、ラインＲＥＦの電圧はＶｄｄであり、ラインＲＷ
Ｄ′の電圧は０であり、両方のラインともフローティン
グ状態であった。その結果、このプリチャージ位相の
間、ラインＲＥＦの電圧はＶｄｄ／２へ降下し、一方選
択ラインＲＷＤ′の電圧はＶｄｄ／２へと増大する。こ
れは２つのラインの容量が同じためである。基準セルの
トランジスタはトランジスタフォロアとして配置される
ため、選択された奇数基準セルのキャパシタＣはトラン
ジスタＭＮＤ′のしきい値電圧に関係なくＶｄｄ／２に
充電される。
【００３２】その後、プリチャージラインＰの非活性
化、および読出されるべきセルを含む偶数行の選択ライ
ンＲＷの活性化とともに読出位相が開始される。ライン
ＲＷが活性化されるのと同時に、ラインＳ１′もまた活
性化され、これによりラインＲＷＤ′の電圧がＶｄｄに
なる。読出されるべきのセルのキャパシタＣはラインＢ
Ｌに接続され、基準セルのキャパシタＣはラインＢＬ′
に接続され、ラインＢＬおよびラインＢＬ′はフローテ
ィング状態であるが、プリチャージ位相の間に電圧Ｖｄ
ｄに予め充電されている。
【００３３】読出されるべき偶数セルのキャパシタＣが
既にＶｄｄに充電されていれば（セルが「１」であ
る）、ラインＢＬ上の電圧は点線で示されるように、変
化しない。反対に、もしキャパシタＣが放電されていれ
ば、電荷はキャパシタＣとラインＢＬとの間で釣り合
い、ラインＢＬ上の電圧は電圧Ｖ０へと降下し、これは
電圧Ｖｄｄよりも数百ｍＶ分低い。
【００３４】同時に、ラインＢＬ′と奇数基準セルのキ
ャパシタＣとの電荷も釣り合う。しかしながら、基準セ
ルのキャパシタにかかる電圧は実質的にはＶｄｄ／２で
あるため、ラインＢＬ′上の電圧は電圧Ｖｄｄと電圧Ｖ
０との間のほぼ半分である電圧Ｖｒｅｆまで降下する。
【００３５】ラインＢＬおよびラインＢＬ′を受けるコ
ンパレータ１０は、もし読出セルが「１」ならば、その
ときラインＢＬ上の電圧は電圧Ｖｒｅｆよりも高いた
め、第１の状態へ切換わり、またはもし読出セルが
「０」ならばそのときラインＢＬ上の電圧はＶｒｅｆよ
りも低いため、第２の状態へと切換わる。
【００３６】読出位相の間、ラインＳＲ１もまた活性化
され、これによりダミー選択ラインＲＥＦの最初の状態
を電圧Ｖｄｄへと復帰させる。信号ＳＲ１は偶数セルま
たは奇数セルの読出位相の間に各読出位相において活性
化される。
【００３７】たとえば、読出されたばかりの偶数セルと
同じ列の対中の奇数セルの読出サイクルＴ′はサイクル
Ｔが終了すると始まる。信号Ｐ、ＢＬ、ＢＬ′、ＲＥＦ
およびＳＲ１は先行するサイクルＴの信号と同一であ
る。
【００３８】サイクルＴ′の間、信号Ｓ1/2 ′、ＲＷ
Ｄ′、ＲＷおよびＳ１′はインアクティブのままであ
り、信号Ｓ1/2 、ＲＷＤ、ＲＷ′およびＳ１（図示せ
ず）はそれぞれ同様に動作する。
【００３９】各読出サイクル、たとえばサイクルＴの終
わりに、ラインＲＷＤ′はインアクティブ状態「０」へ
戻されなければならないが、これは次のサイクルＴ′の
間中、信号Ｓ０′を活性化することによってなされる。
さらに、サイクルＴについてはなお、使用されたばかり
の基準セルのキャパシタＣは次のサイクルＴ′の間中ク
リアラインＣＬＲ′を活性化することによって放電され
なければならない。
【００４０】クリア用トランジスタＭＣは特に有用であ
り、これはなぜなら奇数基準セルが偶数メモリセルの読
出に用いられている間に、これらのトランジスタは基準
セル、たとえば偶数セルのキャパシタＣを放電するため
である。このため２つの読出サイクルを待ち時間なくつ
なぐことが可能となる。クリア用トランジスタは省略す
ることができるが、その場合は基準セルのキャパシタは
これらのセルに「０」を書込むことによって放電されな
ければならず、ロス時間が生じる。
【００４１】本発明に従う基準セルの制御信号を与える
ためのデコーダの製造は当業者には明白であるだろう。
たとえば、図２に示されるように、信号Ｓ１は信号Ｒ
Ｗ′すべてを組合せるＮＯＲゲート３０を用いれば得ら
れ、信号Ｓ１′は信号ＲＷすべてを組合せるＮＯＲゲー
ト３２を用いれば得られ、かつ信号ＳＲ１は信号Ｓ１と
信号Ｓ１′とを組合せるＡＮＤゲート３４を用いれば得
られる。信号Ｓ1/2 および信号Ｓ1/2 ′は、偶数セルま
たは奇数セルのどちらが読出されるかを示すように従来
は機能する信号（説明せず）とプリチャージ信号Ｐとを
組合せることによって得られる。信号Ｓ０′および信号
ＣＬＲ′は偶数読出位相または奇数読出位相を示すよう
働く信号と同じであり得るか、または信号ＳＲ１の周波
数を１／２にして得られる。
【００４２】本発明のある特定の実施例を上述のように
説明してきたが、当業者には様々な変更、修正および改
良が容易に明らかとなるであろう。かかる変更、修正お
よび改良はこの開示の一部であると意図され、かつ本発
明の精神および範囲内であると考えられる。したがっ
て、前述の説明は単に例であり限定的と考えるべきでは
ない。本発明は前掲の特許請求の範囲およびその等価物
に規定されるようにのみ限定される。
【図面の簡単な説明】
【図１】従来のダイナミックメモリの構成の一部を示す
図である。
【図２】本発明に従うダイナミックメモリの一実施例の
構成の一部を示す図である。
【図３】本発明に従うダイナミックメモリ中のセルの読
出サイクルのタイミング図である。
【符号の説明】
１０ コンパレータ ２０ 基準セル
フロントページの続き (72)発明者 ミッシェル・ルンツ フランス国、38100 グレノーブル、リ ュ・ドゥ・スタリングラ、48

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 列単位でビット線（ＢＬ、ＢＬ′）に、
    かつ行単位で選択ライン（ＲＷ、ＲＷ′）に接続される
    キャパシタ（Ｃ）を含む複数個のセル（ＭＮ、ＭＮ′、
    Ｃ）を含み、各列の対のうちの偶数列は各偶数行のセル
    （ＭＮ、Ｃ）を含み、かつ各列の対のうちの奇数列は各
    奇数行のセル（ＭＮ′、Ｃ）を含み、さらに 基準セル（ＭＮＤ、ＭＮＤ′、Ｃ）を含む偶数行および
    奇数行を含み、その他の行のセルはメモリセルであり、
    さらに 読出し前に前記ビット線（ＢＬ、ＢＬ′）を予め定めら
    れた状態（Ｖｄｄ）にプリチャージするための手段（Ｍ
    Ｐ１、ＭＰ１′）と、 読出の際に前記メモリセルの任意の偶数行と同時に前記
    基準セルの前記奇数行を選択するための手段と、 前記各列の対に関連づけられ、前記列の対の２つのビッ
    ト線を受けるコンパレータ（１０）とを含み、 前記基準セルの前記キャパシタ（Ｃ）の値は前記メモリ
    セルの前記キャパシタと同じであり、偶数行のメモリセ
    ルを読出す前に前記基準セルの前記奇数行の選択ライン
    （ＲＷＤ、ＲＷＤ′）を選択ラインと同じ容量を有する
    エレメント（ＲＥＦ）に接続する手段がまた設けられ、
    前記エレメントは前記基準セルの前記奇数行の前記選択
    ラインと反対の状態にプリチャージされる、ダイナミッ
    クメモリ。
  2. 【請求項２】 前記エレメントは他の選択ラインと同じ
    特性を有するダミー選択ラインである、請求項１に記載
    のダイナミックメモリ。
  3. 【請求項３】 前記基準セルの前記選択ライン（ＲＷ
    Ｄ、ＲＷＤ′）のそれぞれを前記ダミー選択ライン（Ｒ
    ＥＦ）に接続するための２つの第１のトランジスタ（Ｍ
    Ｎ５、ＭＮ５′）と、前記ビット線（ＢＬ、ＢＬ′）が
    プリチャージされるときに前記第１のトランジスタのい
    ずれか一方を制御するための手段とを含む、請求項２に
    記載のダイナミックメモリ。
  4. 【請求項４】 前記基準セルの前記キャパシタを初期化
    するための第２のトランジスタ（ＭＣ、ＭＣ′）と、前
    記メモリセルの任意の偶数行が一旦選択されると前記基
    準セルの前記奇数行の前記第２のトランジスタを制御す
    る手段とを含む、請求項１に記載のダイナミックメモ
    リ。
  5. 【請求項５】 前記選択ラインをアクティブ状態（Ｖｄ
    ｄ）およびインアクティブ状態（０）にそれぞれ戻すた
    めの第３および第４のトランジスタ（ＭＰ２、ＭＰ
    ２′；ＭＮ３、ＭＮ３′）を前記基準セルの前記各選択
    ラインごとに含み、さらに、前記メモリセルの偶数行が
    選択されるときに前記奇数行の前記第３のトランジスタ
    を制御し、かつ前記メモリセルの前記偶数行が一旦選択
    されると前記奇数行の前記第４のトランジスタを制御す
    るための手段を含む、請求項１に記載のダイナミックメ
    モリ。
  6. 【請求項６】 前記ダミー選択ライン（ＲＥＦ）をアク
    ティブ状態（Ｖｄｄ）に戻すための第５のトランジスタ
    （ＭＰ４）と、任意の行が選択されるときに前記第５の
    トランジスタを制御する手段とを含む、請求項２に記載
    のダイナミックメモリ。
JP6108175A 1993-05-24 1994-05-23 ダイナミックメモリ Withdrawn JPH0750090A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR9306533A FR2705821B1 (fr) 1993-05-24 1993-05-24 Mémoire dynamique.
FR9306533 1993-05-24

Publications (1)

Publication Number Publication Date
JPH0750090A true JPH0750090A (ja) 1995-02-21

Family

ID=9447626

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6108175A Withdrawn JPH0750090A (ja) 1993-05-24 1994-05-23 ダイナミックメモリ

Country Status (5)

Country Link
US (2) US5592428A (ja)
EP (1) EP0626696B1 (ja)
JP (1) JPH0750090A (ja)
DE (1) DE69414459T2 (ja)
FR (1) FR2705821B1 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2757973B1 (fr) * 1996-12-27 1999-04-09 Sgs Thomson Microelectronics Processeur de traitement matriciel
US5781483A (en) * 1996-12-31 1998-07-14 Micron Technology, Inc. Device and method for repairing a memory array by storing each bit in multiple memory cells in the array
JP3481817B2 (ja) * 1997-04-07 2003-12-22 株式会社東芝 半導体記憶装置
US5959892A (en) * 1997-08-26 1999-09-28 Macronix International Co., Ltd. Apparatus and method for programming virtual ground EPROM array cell without disturbing adjacent cells
US6178118B1 (en) 1997-08-26 2001-01-23 Macronix International Co., Ltd. Electrically programmable semiconductor device with multi-level wordline voltages for programming multi-level threshold voltages
US6185135B1 (en) 1999-01-05 2001-02-06 International Business Machines Corporation Robust wordline activation delay monitor using a plurality of sample wordlines
US6115310A (en) * 1999-01-05 2000-09-05 International Business Machines Corporation Wordline activation delay monitor using sample wordline located in data-storing array
US6028790A (en) * 1999-01-07 2000-02-22 Macronix International Co., Ltd. Method and device for programming a non-volatile memory cell by controlling source current pulldown rate
US6370072B1 (en) * 2000-11-30 2002-04-09 International Business Machines Corporation Low voltage single-input DRAM current-sensing amplifier
US6549476B2 (en) 2001-04-09 2003-04-15 Micron Technology, Inc. Device and method for using complementary bits in a memory array
US6577548B1 (en) * 2002-09-26 2003-06-10 International Business Machines Corporation Self timing interlock circuit for embedded DRAM
JP4010995B2 (ja) * 2003-07-31 2007-11-21 Ｎｅｃエレクトロニクス株式会社 半導体メモリ及びそのリファレンス電位発生方法
KR100562646B1 (ko) 2004-12-22 2006-03-20 주식회사 하이닉스반도체 저전압용 반도체 메모리 장치
KR100562647B1 (ko) * 2004-12-22 2006-03-20 주식회사 하이닉스반도체 저전압용 반도체 메모리 장치
JP2006209817A (ja) * 2005-01-25 2006-08-10 Oki Electric Ind Co Ltd 半導体記憶装置およびメモリセルの救済方法
US20070247885A1 (en) 2006-04-25 2007-10-25 Renesas Technology Corp. Content addressable memory
EP3189772A4 (en) * 2014-09-03 2018-05-16 Olympus Corporation Endoscope device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4363111A (en) * 1980-10-06 1982-12-07 Heightley John D Dummy cell arrangement for an MOS memory
JPS581889A (ja) * 1981-06-29 1983-01-07 Fujitsu Ltd 半導体記憶装置のダミ−セル制御方式
EP0068894B1 (en) * 1981-06-29 1989-12-13 Fujitsu Limited Dynamic random access memory device
US4961166A (en) * 1984-05-07 1990-10-02 Hitachi, Ltd. Dynamic RAM having a full size dummy cell
US4633443A (en) * 1984-07-09 1986-12-30 Texas Instruments Incorporated Dynamic read/write memory circuits with equal-sized dummy and storage capacitors
US4547868A (en) * 1984-07-26 1985-10-15 Texas Instruments Incorporated Dummy-cell circuitry for dynamic read/write memory
US5343433A (en) * 1984-08-02 1994-08-30 Texas Instruments Incorporated CMOS sense amplifier
JPH0787032B2 (ja) * 1985-07-08 1995-09-20 日本電気アイシ−マイコンシステム株式会社 半導体記憶装置
JPH0775248B2 (ja) * 1990-06-07 1995-08-09 株式会社東芝 ダイナミック型半導体メモリ
JP2573416B2 (ja) * 1990-11-28 1997-01-22 株式会社東芝 半導体記憶装置
JPH0612860A (ja) * 1992-06-29 1994-01-21 Toshiba Corp 半導体記憶装置

Also Published As

Publication number Publication date
US5592428A (en) 1997-01-07
DE69414459D1 (de) 1998-12-17
FR2705821A1 (fr) 1994-12-02
EP0626696B1 (fr) 1998-11-11
EP0626696A1 (fr) 1994-11-30
DE69414459T2 (de) 1999-06-02
US5590070A (en) 1996-12-31
FR2705821B1 (fr) 1995-08-11

Similar Documents

Publication Publication Date Title
JP5473019B2 (ja) 負電圧書き込み支援回路を有するメモリ及びその方法
KR930001554B1 (ko) 다이나믹 반도체 기억장치와 그 구동방법
US6341098B2 (en) Semiconductor integrated circuit device having hierarchical power source arrangement
US4783764A (en) Semiconductor integrated circuit device with built-in memories, and peripheral circuit which may be statically or dynamically operated
JPH0750090A (ja) ダイナミックメモリ
US5305261A (en) Semiconductor memory device and method of testing the same
US7251177B2 (en) Skewed sense AMP for variable resistance memory sensing
US4062000A (en) Current sense amp for static memory cell
US6339318B1 (en) Semiconductor integrated circuit device
WO2019099811A1 (en) Sensing in floating-source memory architecture
US20110013467A1 (en) System and Method for Reading Memory
JPH06162776A (ja) 半導体メモリ回路
US6144600A (en) Semiconductor memory device having first and second pre-charging circuits
US5268867A (en) Semiconductor memory device
US5973975A (en) Method and circuit for sharing sense amplifier drivers
KR100207970B1 (ko) 반도체 기억장치
JP7114097B2 (ja) 抵抗変化型メモリ装置の読み出し回路及びその読み出し方法
JP3803691B2 (ja) 感知電流の消耗を低減しうる半導体メモリ装置
JP3836985B2 (ja) 半導体装置
US6115308A (en) Sense amplifier and method of using the same with pipelined read, restore and write operations
JPH01102794A (ja) 半導体記憶装置
JPS61148696A (ja) 半導体記憶装置
US20120155185A1 (en) Memory device and corresponding reading method
JPS6137711B2 (ja)
JPH05325554A (ja) 半導体メモリ

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20010731